JP5329752B2 - フリップチップパッケージ及びその製造方法 - Google Patents

フリップチップパッケージ及びその製造方法 Download PDF

Info

Publication number
JP5329752B2
JP5329752B2 JP2006335937A JP2006335937A JP5329752B2 JP 5329752 B2 JP5329752 B2 JP 5329752B2 JP 2006335937 A JP2006335937 A JP 2006335937A JP 2006335937 A JP2006335937 A JP 2006335937A JP 5329752 B2 JP5329752 B2 JP 5329752B2
Authority
JP
Japan
Prior art keywords
substrate
solder
partition
flip chip
melting point
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006335937A
Other languages
English (en)
Other versions
JP2007335832A (ja
Inventor
ヨンソン オム
ジョンテ ムン
ジョンミン キム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Electronics and Telecommunications Research Institute ETRI
Original Assignee
Electronics and Telecommunications Research Institute ETRI
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Electronics and Telecommunications Research Institute ETRI filed Critical Electronics and Telecommunications Research Institute ETRI
Publication of JP2007335832A publication Critical patent/JP2007335832A/ja
Application granted granted Critical
Publication of JP5329752B2 publication Critical patent/JP5329752B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01322Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01327Intermediate phases, i.e. intermetallics compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06Polymers
    • H01L2924/078Adhesive characteristics other than chemical
    • H01L2924/0781Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H01L2924/07811Extrinsic, i.e. with electrical conductive fillers

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Combinations Of Printed Boards (AREA)

Description

本発明は、半導体パッケージング技術に関し、特に導電性接着剤を利用したフリップチップパッケージの製造方法、より詳細には、異方性導電膜(Anisotropic Conductive Film)を適用するフリップチップパッケージ及びその製造方法に関する。
半導体パッケージング技術は、最終電子製品の性能、大きさ、価格及び信頼性等を決定する非常に重要な技術である。特に、電気的高性能、超小型、高密度、低電力、多機能、超高速信号処理、永久的信頼性を求める最近の電子製品において、超小型パッケージ部品は、コンピュータ、情報通信、移動通信、高級家電製品等において必須の部品として用いられている。
半導体パッケージング技術のうち、チップを基板に実装する技術であり、代表的な技術のうちのひとつがフリップチップ(flip−chip)パッケージング技術である。現在、スマートカードや、LCD、PDP装置等のような表示装置、そして、コンピュータ、携帯用電話機、通信システム等のパッケージングに、その活用範囲を広めている。
初期のフリップチップパッケージング技術は、はんだ(solder)を利用したパッケージング技術が主流であった。しかし、一般的にはんだを利用したパッケージの技術は、はんだフラックス(solder flux)塗布工程、チップと基板との間の整列工程、はんだバンプリフロー(solder bump reflow)工程、フラックス除去工程、アンダーフィル(under fill)充填工程及び硬化工程等の工程を経るため、その分工程が複雑になり、原価が高くなるという問題がある。
従って、最近は、ウェーハ状態でフラックス及びアンダーフィルの機能を有するポリマー(polymer)材料を塗布して加工するパッケージング技術に対し、多くの研究が行われている。また、はんだを利用したパッケージの技術に比べて低価でありながら、極微細の電極ピッチが可能であり、鉛がなく(lead free)、フラックスがなく(flux less)、低温工程等の長所を有する導電性接着剤を利用したフリップチップ技術の開発が進められている。
導電性接着剤は、大きく分けて、異方性導電接着剤/膜(Anisotropic Conductive Adhesive/Film)、等方性導電接着剤(Isotropic Conductive Adhesive)などの形態があり、基本的にニッケル(Ni)、金/ポリマー(Au/polymer)、銀(Ag)等の導電性粒子等と、これらが内部に分散した熱硬化性及び熱可塑性の絶縁樹脂(Insulating Resin)からなる。
以下、導電性接着剤として、異方性導電膜を利用したフリップチップパッケージ及びその製造方法を説明する。
図1は、従来技術に係るフリップチップパッケージ及びその製造方法を説明するために示す断面図であり、図2は、図1に示す導電性粒子5の構成を説明するために示す断面図である。
図1及び図2に示すように、熱硬化性樹脂6に、直径およそ5〜10μmの導電性粒子5を分散させた異方性導電膜を、上部基板1及び下部基板2のそれぞれに形成した金属パッド3,4の間に位置させる。この状態で異方性導電膜を一定温度で加熱した後、上部基板1及び下部基板2を密着させると、異方性導電膜は、上部基板1と下部基板2と間の空間に充填され、導電性粒子5は、上部基板1及び下部基板2の金属パッド3,4の間で電気的導電通路として提供される。このとき、導電性粒子5は、熱可塑性高分子ボール5Aの表面に金属薄膜5Bをコーディングして形成する。
しかしながら、このような従来技術に係るフリップチップパッケージの製造方法では、熱可塑性高分子ボール5Aの表面に金属薄膜5Bがコーティングされた導電性粒子5を用いており、導電性粒子5を上部基板1及び下部基板2のそれぞれに形成された金属パッド3,4の間の物理的接触によって導電特性を維持するため、接触抵抗が相対的に非常に大きいという短所がある。
本発明は、上記従来技術の問題点を解決するためになされたものであって、その目的とするところは、接触抵抗の低減を可能にするフリップチップパッケージ及びその製造方法を提供することにある。
加えて、本発明のその他の目的は、ボンディング効果の改善を可能にするフリップチップパッケージ及びその製造方法を提供することにある。
加えて、本発明のさらなるその他の目的は、優れた信頼性を有するフリップチップパッケージ及びその製造方法を提供することにある。
上記目的を達成するための本発明は、パッドがそれぞれ形成された第1の基板及び第2の基板と、前記第1の基板及び第2の基板のうちのいずれか1つの基板に形成された隔壁と、前記第1の基板及び第2の基板の前記パッドの間を電気的に接続させる異方性導電接続材とを備えたことを特徴とする。
また、上記目的を達成するためのその他の本発明は、パッドがそれぞれ形成された第1の基板及び第2の基板と、前記第1の基板及び第2の基板の前記パッドの間を電気的に接続する異方性導電接続材とを備え、前記異方性導電接続材は、第1のはんだと前記第1のはんだの表面を覆うように互いに異なる融点を有する物質によって形成された第2のはんだとからなるはんだくずと、前記はんだくずが内部に分散された高分子樹脂とを備えたことを特徴とする。
また、上記目的を達成するためのさらに他の本発明は、パッドがそれぞれ形成された第1の基板及び第2の基板を準備するステップと、前記第1の基板及び第2の基板のうちのいずれか1つの基板に第1の隔壁及び第2の隔壁を形成するステップと、前記第1の基板及び第2の基板にそれぞれ形成された前記パッドが互いに向かい合うように前記パッドの間を、はんだと高分子樹脂とが混合した異方性導電接続材を利用して接合させるステップと、前記はんだの融点より高い第1の温度まで上昇させて、前記はんだを介して前記パッドを互いに接合させるステップと、前記第1の温度を前記第1の隔壁の融点より高い第2の温度まで上昇させ、前記第1の基板及び第2の基板の間隔が前記第2の隔壁の厚さに維持されるようにするステップとを含むことを特徴とする。
本発明によれば、導電性粒子の物理的接触ではなく、金属の溶融による金属の間の結合を利用することによって、低い接触抵抗を得ることができる。
本発明は、導電性粒子の物理的接触ではなく、金属の溶融による金属の間の結合を利用し、さらに高い信頼性、高い熱導電特性、そして低い接触抵抗を得ることができる。
以下、本発明の最も好ましい実施形態を添付した図面を参照しながら説明する。
実施形態1
図3A〜図3Cは、本発明の実施形態1に係るフリップチップパッケージ及びその製造方法の工程を説明するための断面図である。
まず、図3Aに示すように、それぞれの一部に金属パッド13,14がそれぞれ形成された上部基板11と下部基板12とを設け、上部基板11及び下部基板12の最も外側に第1の隔壁(First Stand−off)15をそれぞれ形成し、上部基板11及び下部基板12の第1の隔壁15のそれぞれの内側の第2の隔壁(Second Stand−off)16を形成する。そして、上部基板11及び下部基板12の金属パッド13,14の間に、低融点はんだ17を熱硬化性高分子樹脂18と混合して製作した異方性導電接続材を位置付ける。
上部基板11及び下部基板12は、FPCBや、シリコンを基とする素子のうち、選択されたいずれか1つの素子である可能性がある。
第1の隔壁15は、融点が低い熱可塑性物質又は熱硬化性物質として製作され、機械的強度が、与えられた温度で、異方性導電接続材に用いられる高分子樹脂18の機械的強度と同じか、低い特性を有する物質として選択されなければならない。例えば、第1の隔壁15は、低融点はんだ17の融点よりおよそ20℃程度高い融点を有する物質のうちから選択されたいずれか1つの物質によって形成され得るものであり、具体的にポリエチレン系や、ポリスタイレン(polystylene)系、完全硬化される前のエポキシ系、又はポリイミド等を用いることができる。また、機械的強度は温度と密接な関係があるため、温度によって、工程の際に適切に考慮されることができる。
第2の隔壁16は、相対的に融点が高い熱可塑性物質、ガラス転移温度が高い熱硬化性物質又は金属物質により用いることができ、根本的に、温度によって機械的強度が変わらない物質を選択して用いる。例えば、第2の隔壁16は、金(Au)等のような金属や、完全に硬化された熱硬化性高分子素材であるエポキシ系又はポリイミド系の物質のうちの選択されたいずれかの物質によって形成することができ、エポキシを用いる場合、完全な硬化状態であるため、融点はほとんどなく、機械的強度は数GPaを維持する。
低融点はんだ17は、一定の融点を有する2種類の物質が合成した物質、又はそれ以上の物質を合成した物質を用いることができる。ここで、このような物質には、スズ(Sn)、インジウム(In)、銀(Ag)、銅(Cu)等を用いることができる。また、低融点はんだ17の融点は、このような物質の混合比率によって、70〜220℃の範囲内で、様々な調整法を取ることができる。
一方、高温で、低融点はんだ17の機械的強度をさらに安定的かつ効果的に維持するためには、低融点はんだ17を単独に用いる代わりに、図6に示すように高融点はんだ19Aの表面に低融点はんだ19Bを覆う構造のはんだくず19を用いることができる。このような構造のはんだくず19を用いる場合、高分子樹脂硬化温度領域において、さらに大きな機械的物性を維持することができ、工程が完了した後、フリップチップ運用の際、高温でさらに安定的な使用が可能であるため、信頼性の高い効果を期待できる。ここで、高融点はんだ19Aは、低融点はんだ17と同様にスズ(Sn)、インジウム(In)、銀(Ag)、銅(Cu)のうち、選択された2種類の物質、又はそれ以上の物質を合成した物質によって形成することができ、これらの物質の混合比率を調整して低融点はんだ17よりも高い融点を有するように形成する。
工程初期の温度は、常温状態に維持されるため、異方性導電接続材の内部には、低融点はんだ17が、数十μm又は数μmの直径の粒子として存在する。そして、高分子樹脂18は、B−段階(B−stage)状態としてフィルム形態に維持される。これにより、上部基板11と下部基板12との間隔S1は、異方性導電接続材の厚さによって決定される。
このような状態で、図4に示した工程温度条件に従い、徐々に温度を増加させる。
同図に示すように、温度を常温から徐々に増加させて低融点はんだ17の融点である「T1」に到達すると、低融点はんだ17は溶け始める。このような状態で温度を引続き増加させて温度が「T2」に到達すると、上部基板11と下部基板12と間の間隔は、常温での間隔S1より狭い「S2」を維持するようになる。以後、温度を「T2」に維持し、間隔を「S2」に維持した状態で「t3」まで放置する。
「t1」から「t3」の間に、温度を低融点はんだ17の融点より高い状態を維持し、高分子樹脂18は、最低の粘度状態を維持するようになるため、低融点はんだ17は、自体の湿潤特性によって上部基板11及び下部基板12に形成されたそれぞれの金属パッド13,14の間を図3Bに示すように左右が凹面(concave)を有する形態に接合する。このとき、低融点はんだ17が高分子樹脂18の中で円滑に流動するように、高分子樹脂18は、最低の粘度を維持しなければならず、低融点はんだ17の湿潤特性を確保するために充分な時間(「t1」から「t3」)放置しなければならない。また、第1の隔壁15は、温度を「T2」に維持した状態で、時間「t2」から「t3」の時間間隔「S2」を維持するため、温度「T2」より高い融点を有し、機械的強度を有する物質を用いて製作することが望ましい。
続いて、低融点はんだ17の湿潤動作が完了した後、温度をさらに増加させ、第1の隔壁15の融点の温度「T3」に到達すると、第1の隔壁15は溶け始める。これにより、上部基板11と下部基板12との間隔は、融点又は有利転移温度が温度「T4」より高い第2の隔壁16によって、間隔「S2」より狭い「S3」で維持される。間隔「S3」において、低融点はんだ17は、上部基板11及び下部基板12にさらに密着し、図3Cに示すように、凸面(convex)を有する形態で接合する。このとき、高分子樹脂18は、温度「T3」から温度「T4」の間で硬化反応を始め、時間「t6」までに硬化反応を完了する。温度「T4」において、硬化時間「t6」に到達するまで、第2の隔壁16は間隔「S3」を維持できるように熱機械的特性を維持しなければならない。
実施形態2
図5A〜図5Cは、本発明の実施形態2に係るフリップチップパッケージ及びその製造方法を説明するための断面図である。
図5A〜図5Cに示すように、本発明の実施形態2に係るフリップチップパッケージの製造方法は、実施形態1と同じ工程で行われる。但し、実施形態1では、図3A〜 図3Cに示すように第1の隔壁及び第2の隔壁15,16が、上部基板11及び下部基板12にそれぞれ形成されたが、実施形態2では、下部基板22にのみ第1の隔壁25、及び第2の隔壁26が形成される。
このように、本発明の実施形態2では、工程上の問題で第1の隔壁25及び第2の隔壁26を下部基板22のみに形成した構造について説明したが、これとは反対に、図示されてはいないが、第1の隔壁及び第2の隔壁を、下部基板ではなく、上部基板のみに形成する構造も可能である。
一方、図6に示すように、低融点はんだ17の代りに、はんだくず19を用いる場合、高分子樹脂の硬化温度領域において、さらに大きな機械的物性を維持でき、工程が完了した後、運用の際に高温でより安定的な使用を可能にすることによって高い信頼性を得る効果が期待できる。
図7に示すように、図6に示されたはんだくず19を用いる場合、上部基板31及び下部基板32の間の接合は、さらに安定的に維持される。ここで、「33」、「34」は金属パッド、「35」は第1の隔壁、「36」は第2の隔壁、「37」は高分子樹脂を示す。
図8に示すように、上部基板41と下部基板42とにそれぞれ形成された金属パッド43,金属パッド44の間で、はんだくず19の高融点はんだ19Aは、固体状態で物理的に接触した状態で存在し、低融点はんだ19Bは、高融点はんだ19Aを包んだ状態で上部基板41と下部基板42とにそれぞれ形成された金属パッド43,金属パッド44と溶融状態で金属的結合をするようになる。これによって、図7に示す構造とは異なり、第1の隔壁35及び第2の隔壁36を用いない可能性もあり、この場合、既存の工程をそのまま活用できるという利点がある。
本発明によって、次のような効果を得ることができる。
第1に、本発明によれば、異方性導電接続材を構成する導電性粒子の物理的接触ではなく金属の溶融による金属間の結合を導くことによって、接触抵抗を低減させることができる。
第2に、本発明によれば、上部基板及び下部基板のうち、いずれか1つの基板に第1の隔壁及び第2の隔壁を形成することによって、金属パッドの間の間隔を安定的に維持することができる。
第3に、本発明によれば、高融点はんだと、高融点はんだの表面を覆う低融点はんだからなるはんだくずを導電性粒子として用いることによって、素子の信頼性を大きく改善できる。
尚、本発明は、上記実施形態に限定されるものではなく、本発明に係る技術的思想の範囲内から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
従来技術に係るフリップチップパッケージ及びその製造方法を説明するために示す断面図である。 図1に示す導電性粒子の構成を説明するために示す断面図である。 本発明の実施形態1に係るフリップチップパッケージ及びその製造方法を説明するために示す断面図である。 本発明の実施形態1に係るフリップチップパッケージ及びその製造方法を説明するために示す断面図である。 本発明の実施形態1に係るフリップチップパッケージ及びその製造方法を説明するために示す断面図である。 本発明の実施形態1に係る工程の際の工程条件を説明するために示す概念図である。 本発明の実施形態2に係るフリップチップパッケージ及びその製造方法を説明するために示す断面図である。 本発明の実施形態2に係るフリップチップパッケージ及びその製造方法を説明するために示す断面図である。 本発明の実施形態2に係るフリップチップパッケージ及びその製造方法を説明するために示す断面図である。 はんだくず (Solder Ball)を示す断面図である。 一例として図6に示すはんだくずを利用した異方性導電膜に接続されたフリップチップパッケージを示す断面図である。 その他の例として図6に示すはんだくずを利用した異方性導電膜に接続されたフリップチップパッケージを示す断面図である。
符号の説明
1,11,21,31,41 上部基板
2,12,22,32,42 下部基板
3,4,13,14,23,24,33,34,43,44 パッド
5 導電性粒子
5A 高分子ボール
5B 金属薄膜
6,18,28,37,45 高分子樹脂
15,25 第1の隔壁
16,26 第2の隔壁
17,27 低融点はんだ
19 はんだボール
19A 高融点はんだ
19B 低融点はんだ

Claims (8)

  1. パッドがそれぞれ形成された第1の基板および第2の基板と、
    前記第1の基板および前記第2の基板のうちのいずれか1つの基板に形成され、外側に形成された第1の隔壁と、前記第1の隔壁と融点が異なる物質で、前記第1の隔壁の内側に形成された第2の隔壁とを含む複数の隔壁と、
    第1のはんだおよび前記第1のはんだの表面を覆うように形成された第2のはんだからなるはんだくずと、前記はんだくずが内部に分散された高分子樹脂とからなり、前記第1の基板および第2の基板の前記パッドの間を電気的に接続させる異方性導電接続材と
    を備え、
    前記第1の基板および第2の基板の間の間隔は、前記第2の隔壁の厚さによって決定され、
    前記第2のはんだは、前記第1のはんだより融点が低い物質からなること
    を特徴とするフリップチップパッケージ。
  2. 前記パッドは、前記高分子樹脂の中で溶融した前記第2のはんだを介して互いに接続されたことを特徴とする請求項1に記載のフリップチップパッケージ。
  3. 前記第1の隔壁は、前記第2の隔壁より低い融点を有する物質によって形成されたことを特徴とする請求項に記載のフリップチップパッケージ。
  4. パッドがそれぞれ形成された第1の基板および第2の基板を準備するステップと、
    前記第1の基板および前記第2の基板のうちのいずれか1つの基板に、第1の隔壁および前記第1の隔壁よりも高さの低い第2の隔壁を形成するステップと、
    前記第1の基板および前記第2の基板にそれぞれ形成された前記パッドが互いに向かい合うように前記パッドの間を、第1のはんだおよび前記第1のはんだの表面を覆うように互いに異なる融点を有する物質によって形成された第2のはんだからなるはんだと、前記はんだが内部に分散された高分子樹脂とからなる異方性導電接続材を利用して接合させるステップと、
    前記第2のはんだの融点より高い第1の温度まで上昇させて、前記第2のはんだを介して前記パッドを互いに接合させるステップと、
    前記第1の温度を前記第1の隔壁の融点より高い第2の温度まで上昇させ、前記第1の基板および第2の基板の間隔が前記第2の隔壁の厚さに維持されるようにするステップと
    を備え、
    前記第2のはんだを、前記第1のはんだより融点が低い物質によって形成すること
    を特徴とするフリップチップパッケージの製造方法。
  5. 前記第1の隔壁および前記第2の隔壁を形成する前記ステップは、前記第2の隔壁を前記第1の隔壁より融点が高い物質によって形成することを特徴とする請求項に記載のフリップチップパッケージの製造方法。
  6. 前記第1の隔壁および前記第2の隔壁を形成する前記ステップは、同じ温度において、前記第1の隔壁を前記高分子樹脂と機械的強度が同じ特性を有する物質によって形成し、または、前記高分子樹脂より機械的強度が低い特性を有する物質によって形成することを特徴とする請求項4または5に記載のフリップチップパッケージの製造方法。
  7. 前記異方性導電接続材を利用して接合させる前記ステップにおいては、前記第1の基板および前記第2の基板の間の間隔が、前記異方性導電接続材の厚さに維持されることを特徴とする請求項に記載のフリップチップパッケージの製造方法。
  8. 前記高分子樹脂は、前記第2の温度で硬化することを特徴とする請求項に記載のフリップチップパッケージの製造方法。
JP2006335937A 2006-06-15 2006-12-13 フリップチップパッケージ及びその製造方法 Expired - Fee Related JP5329752B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2006-0053919 2006-06-15
KR1020060053919A KR100793078B1 (ko) 2006-06-15 2006-06-15 플립 칩 패키지 및 그 제조방법

Publications (2)

Publication Number Publication Date
JP2007335832A JP2007335832A (ja) 2007-12-27
JP5329752B2 true JP5329752B2 (ja) 2013-10-30

Family

ID=38934973

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006335937A Expired - Fee Related JP5329752B2 (ja) 2006-06-15 2006-12-13 フリップチップパッケージ及びその製造方法

Country Status (2)

Country Link
JP (1) JP5329752B2 (ja)
KR (1) KR100793078B1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8975105B2 (en) * 2011-06-20 2015-03-10 Raytheon Company Hermetically sealed wafer packages

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62107443U (ja) * 1985-12-25 1987-07-09
JPH04236435A (ja) * 1991-01-18 1992-08-25 Toshiba Corp 半導体素子の実装方法
JPH11219982A (ja) * 1998-02-04 1999-08-10 Sony Chem Corp 導電粒子及びそれを用いた異方性導電接着剤
US20040061799A1 (en) * 2002-09-27 2004-04-01 Konica Corporation Image pickup device and portable terminal equipped therewith
JP3955302B2 (ja) * 2004-09-15 2007-08-08 松下電器産業株式会社 フリップチップ実装体の製造方法
US20090085227A1 (en) * 2005-05-17 2009-04-02 Matsushita Electric Industrial Co., Ltd. Flip-chip mounting body and flip-chip mounting method

Also Published As

Publication number Publication date
KR20070119364A (ko) 2007-12-20
JP2007335832A (ja) 2007-12-27
KR100793078B1 (ko) 2008-01-10

Similar Documents

Publication Publication Date Title
KR101025620B1 (ko) 초음파 접합용 이방성 전도성 접착제 및 이를 이용한 전자부품 간 접속방법
US8890304B2 (en) Fan-out microelectronic unit WLP having interconnects comprising a matrix of a high melting point, a low melting point and a polymer material
US6518097B1 (en) Method for fabricating wafer-level flip chip package using pre-coated anisotropic conductive adhesive
KR100838647B1 (ko) Acf/ncf 이중층을 이용한 웨이퍼 레벨 플립칩패키지의 제조방법
JP2006302929A (ja) 電子部品接続用突起電極とそれを用いた電子部品実装体およびそれらの製造方法
KR20000063759A (ko) 비솔더 플립 칩 본딩용 고신뢰성 비전도성 접착제 및 이를이용한 플립 칩 본딩 방법
JP2001015551A (ja) 半導体装置およびその製造方法
KR20160128536A (ko) 고정된 도전볼 폴리머 필름층을 포함한 이방성 전도 필름 및 그 제조방법
KR101776584B1 (ko) 고정된 도전볼 폴리머 필름층을 포함한 이방성 전도 필름 및 그 제조방법
KR101979078B1 (ko) 솔더 코팅된 금속 도전 입자를 사용한 이방성 전도 필름
US20210265290A1 (en) Semiconductor package structures and methods of manufacturing the same
JP5329752B2 (ja) フリップチップパッケージ及びその製造方法
KR101025623B1 (ko) 코어쉘 구조의 초음파 접합용 이방성 전도성 접착제 및 이를 이용한 전자부품간 접속방법
JP2017216300A (ja) 導電粒子、ならびに回路部材の接続材料、接続構造、および接続方法
JP3162068B2 (ja) 半導体チップの実装方法
KR101753066B1 (ko) 도전성 입자를 포함하는 필름 및 이를 이용한 플립칩 패키지 제조방법
US20070216003A1 (en) Semiconductor package with enhancing layer and method for manufacturing the same
CN107452706A (zh) 电路部件的连接构造以及连接方法
JP2004006705A (ja) 半導体装置の実装構造および回路基板
US20040217380A1 (en) Semiconductor device, electronic device, electronic apparatus, method for manufacturing a semiconductor device, and method for manufacturing an electronic device
US8703533B2 (en) Semiconductor package and method for manufacturing the same
KR101214061B1 (ko) 저가형 이방 도전성 페이스트를 사용한 전기적 접합 구조물의 제조방법
JP3252848B2 (ja) 半導体装置
JP5037406B2 (ja) 導電接着剤及びこれを利用したフリップチップボンディング方法
JP2016018880A (ja) 半導体装置の実装方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090901

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120119

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120124

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120424

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130125

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130423

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130628

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130725

R150 Certificate of patent or registration of utility model

Ref document number: 5329752

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees