JP5296303B2 - 電気コンポーネントの製造方法および電気コンポーネント構造 - Google Patents

電気コンポーネントの製造方法および電気コンポーネント構造 Download PDF

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Description

本発明は、電気コンポーネント（または回路コンポーネント）の製造方法および構造に係る。
ディスプレイ等の薄膜トランジスタ（ＴＦＴ）アレイのための多くの現行設計は、各ピクセルが透過性であること、およびバックライトにより照明されることを必要とし、透明な基板を必要とする。しかしながら、一般的に半導体デバイス製造に使用されるシリコン基板は、不透明の結晶質シリコンである。そのため、たとえば透明ガラス基板上に形成することができる水素化アモルファス・シリコン（ａ−Ｓｉ：Ｈ）および再結晶化シリコン・デバイスが開発された。以下の記述は、ａ−Ｓｉ：Ｈに焦点を当てているが、そのほかの材料についてもここで企図されていることが理解されよう。
ａ−Ｓｉ：Ｈ ＴＦＴのアレイを製造するための現在の方法は、通常、ａ−Ｓｉ：Ｈの層が形成される基板上に、金属を形成することから始まる。その後、導電材料および絶縁材料の層が形成されフォトリソグラフィック処理によってパターニングされて、各ＴＦＴのためのソース、ゲート、およびドレインの各領域が作られる。これらのフォトリソグラフィック処理は、一般的に感光材料またはフォトレジスト材料の形成を必要とする。フォトレジスト材料は、マスクを介して露光され現像されて材料が部分的に除去された後、構造のエッチングが行われて導電層および／または絶縁層のうちで残存するフォトレジスト材料によって保護されていない部分が除去され、それによって電気的に接続される領域、および絶縁される領域、または半絶縁領域が形成される。複数のフォトリソグラフィックステップおよび形成ステップを通じて、積層化された半導体デバイスと相互接続（または配線）とのアレイを透過性基板上に形成することができる。
米国特許第６，７４２，８８４号明細書 米国特許第６，８７２，３２０号明細書 米国特許第５，７３３，８０４号明細書
上記の一定の技術は改良が重ねられ、その結果、一般的に現在のそれは非常に高い歩留まりを提供している。しかしながら、製造者には、製造コスト削減へのプレッシャが残っている。製造プロセスにおける大きな費用の一つはフォトリソグラフィであり、このフォトリソグラフィではデバイスの各層について非常に高精度のマスクアライメントが要求され、このため製造者にはデバイス製造時に高価かつ敏感なアライメントツールの使用が求められる。さらに、感光材料の現像は、高価な化学処理を必要とする。
フォトリソグラフィに関する製造プロセスにおけるこれらの部分のコストを削減する必要性を扱うために、相変化材料を使用した印刷に類似したプロセスが開発された。たとえば特許文献１および特許文献２は、それぞれ、マスキングのために基板上に相変化材料を直接マークするための方式および方法を教示している。これらの文献によれば、ステアリル・エルクアミド・ワックス（stearyl erucamide wax）等の適切な材料が、インクジェット・スタイルの圧電プリントヘッドの上に液相で維持され、選択的に微小滴毎ベースで射出され、その結果、ワックスの微小滴が、基板上の層の上の所望の位置に所望のパターンで堆積される。微小滴は、液体形式（または液体状態）でプリントヘッドから出るが、層に衝突した後に固化し、そのためこの材料は相変化と言われる。
このプロセスでは、直径が２０〜４０マイクロメートル台の比較的大きな滴サイズに起因して、このプロセスによって製造されるデバイスは比較的大きくなる傾向にある。たとえば、一連の相変化材料の微小滴を、それらが硬化したときに直線の形状を形成するように半導体層に堆積し、その後、相変化材料により覆われている層を除いて金属層のエッチングを行うことによってトランジスタのためのチャネルを形成することができる。このチャネルの長さは、微小滴の直径に直接関係し、この場合では最小で２０〜４０マイクロメートルになる。しかしながら、ａ−Ｓｉ：Ｈ等の低易動度（低移動度）の材料に対するピクセル・サイズおよびデバイスの性能（またはパフォーマンス）の近年の要求は、はるかに短いチャネル長であり、たとえば５〜１５マイクロメートルである。利用可能な印刷方式（またはプリンティング・システム）が非常に正確に滴を配置できることは周知であるが、これまでは比較的大きな滴サイズが性能の高いデバイスの製造を排除していた。
本発明は、これまで可能であったよりも小さいサイズの薄膜トランジスタ等を透過性基板上に製造するための方法等を提供する。
それに加えて、一方におけるゲート電極と他方におけるソース電極およびドレイン電極との間のオーバーラップがＴＦＴに寄生容量をもたらし、それがデバイスの性能を低下させている。伝統的なフォトリソグラフィック・プロセスにおいては、ゲート電極をチャネル境界に自己整合（またはセルフアライン）させるための方法が開発されている。たとえば特許文献３を参照されたい。しかしながら、このプロセスには、前述した伝統的なフォトリソグラフの費用がそのまま残存している。
本発明は、さらに、例えば薄膜トランジスタを透過性基板上にチャネルとゲート電極とを自己整合させて製造するための製造方法等を提供する。
本発明は上記課題の少なくとも１つを解決可能な電気コンポーネントの製造方法および電気コンポーネント構造を提供することを目的とする。
これらのおよびこのほかの本発明の目的および利点については、以下の説明、特許請求の範囲、および図面から明らかになるであろう。
本発明に係る電気コンポーネントの製造方法は、実質的に透明な基板上に電気コンポーネントを製造する方法であって、前記透明基板の少なくとも一部の上に第１の金属層を堆積するステップと、前記第１の金属層の少なくとも一部の上にディジタル・リソグラフィによって第１のマスキング材料層を堆積し、それによって第１のパターン付きエッチング・マスクを形成するステップと、前記第１の金属層を前記第１のパターン付きエッチング・マスクの下にある領域内を除いて除去し、それによってソース電極およびドレイン電極を形成するステップと、前記第１のパターン付きエッチング・マスクを除去するステップと、前記透明基板の少なくとも一部と前記ソース電極と前記ドレイン電極との上に半導体層を堆積するステップと、前記半導体層の少なくとも一部の上に絶縁層を堆積するステップと、前記絶縁層の少なくとも一部の上に感光材料の層を堆積するステップと、前記感光材料の層のうちの部分が露光されるのを前記ソース電極および前記ドレイン電極によってマスクするために露光光が最初に前記透明基板を通るようにして、前記感光材料の層を露光するステップと、前記感光材料の層を、前記露光光が照射された材料が除去され前記露光光が照射されなかった材料が前記絶縁層の部分の上に残存するように前記感光材料の層を現像するステップと、前記絶縁層の少なくとも一部および残存した前記感光材料の上に第２の金属層を堆積するステップと、ディジタル・リソグラフィによって前記第２の金属層の少なくとも一部の上に第２のマスキング材料層を堆積し、それによって第２のパターン付きエッチング・マスクを形成するステップと、前記第２の金属層、前記絶縁層、および前記半導体層をエッチングして、前記第２のパターン付きエッチング・マスクの下にある領域内を除いて、除去するステップと、前記第２のパターン付きエッチング・マスクを除去するステップと、前記第２の金属層のうちで前記残存した感光材料の直上に堆積された領域の機械的結合が充分に弱められて前記領域が前記第２の金属層の残りの部分から物理的に分離し除去されるように、前記残存した感光材料を除去するステップと、を備える。
また、前記ディジタル・リソグラフィは前記電気コンポーネントの少なくとも１層の少なくとも一部の上に相変化材料の微小滴を液体形式でパターン射出する方式を備え、前記微小滴は前記層に衝突した後に少なくとも部分的に液相から固相へ変化し、それによってパターン付きエッチング・マスクを形成することがより好ましい。
また、本発明に係る電気コンポーネント構造は、実質的に透明な基板と、前記基板の少なくとも一部の上に設けられたソース電極と、前記ソース電極と間をあけて設けられ前記基板の少なくとも一部の上に設けられたドレイン電極と、前記基板の少なくとも一部と前記ソース電極と前記ドレイン電極との上に設けられた半導体層と、前記半導体層の少なくとも一部の上に設けられた絶縁層と、前記絶縁層の少なくとも一部の上に設けられたゲート金属層と、前記ゲート金属層の少なくとも一部の上に設けられ相変化材料から形成されたパターン付きエッチング・マスク層と、を備える。
また、前記相変化材料は、液体の微小滴の形式で前記ゲート金属層の上にパターン射出され、前記微小滴が前記ゲート金属層に接触した後に少なくとも部分的に液相から固相に変化し、それによって前記パターン付きエッチング・マスク層を形成するタイプのものであることがより好ましい。
本発明は、サイズが縮小され、自己整合されたチャネルおよびゲート電極を有して透過性基板上に形成された薄膜トランジスタ等の電気コンポーネントの製造方法および構造に関する。それを提供するために、本発明の一実施形態によれば、ガラス基板上に形成されるａ−Ｓｉ：Ｈチャネル・デバイスが、トップゲート電極を伴って構成される。ソース電極およびドレイン電極が、フォトレジストのバックサイド露光（または背面側露光または裏面側露光）のためのマスクを形成する。その後に続くエッチングが、精密なアライメントおよびフォトリソグラフィの必要性を伴うことなく、ソース電極およびドレイン電極とのオーバーラップが最小のゲート電極およびチャネル領域を画定する。
まず、本発明に係るデバイスは、少なくとも実質的に液体形式（または液体状態）であり堆積した表面上で固化するマスキング材料を堆積させる方式（またはシステム）によって形成されたエッチング・マスクを使用して製造される。その種の方式（またはシステム）は、インクジェット方式（例えば米国特許第４，１３１，８９９号明細書を参照）、バリスティック・エアロゾル・マーキング（ballistic aerosol marking：ＢＡＭ）デバイス（例えば米国特許第６，１１６，７１８号明細書を参照）、アコースティック・インク・プリンタ（acoustic ink printer：ＡＩＰ）方式（例えば米国特許第４，９５９，６７４号明細書を参照）、キャリア・ジェット・イジェクタ（carrier-jet ejectors）（例えば米国特許第５，９５８，１２２号明細書を参照）、偏向コントロール付きインクジェット方式（deflection-controlled ink-jet systems）（例えば米国特許第３，９５８，２５２号明細書を参照）等の微小滴射出システムを含む。また、その種の方式は、ゼログラフィック（xerographic）、イオノグラフィック（ionographic）、スクリーン、接触、およびグラビアによる各プリント方式等のパターン転写方式を含む。ここでは、説明のために、その種の方式を集合的に「ディジタル・リソグラフィック」方式と呼び、それらを使用するプロセスを「ディジタル・リソグラフィ」と呼ぶ。重要なことは、その種の方式が、一般的にフォトリソグラフィック方式と呼ばれる伝統的なリソグラフィック方式とは異なることであり、ディジタル・リソグラフィには、レティクルまたはマスクはまったく必要とされないし、それらに関連するプロセスがまったく必要とされない。プリントされたエッチング・マスクとディジタル・イメージングおよび処理とを組み合わせることによって、プリントされたエッチング・マスクとディジタル・イメージングおよび処理を組み合わせることによって、ディジタル・リソグラフィをＴＦＴデバイスのパターニングのための仮想マスクの位置合わせに使用することが可能になる。パターニングの前にイメージ処理を介してマスク層のアライメントを訂正できることは、ほかのパターニング方法に対するディジタル・リソグラフィック・プロセスの有意な利点である。このプロセスにおいては、層の位置合わせが、最初にプロセス・ウェハを、以前に画定した層の向きに概ね位置決めすることによって行われる。その後、アライメントマークの座標が、顕微鏡の対物鏡に取り付けられたカメラを使用した表面トポロジのイメージ取り込みを通じて獲得される。座標が獲得されると、マスク層がディジタル的に処理され、再位置決めされ、マスク・パターンの印刷の前にプロセス・ウェハに対してアライメントされ、光学系の操作またはマスク・アライナおよびプロセス・ウェハの機械的な調整の必要性が排除される。
しかしながら、ディジタル・リソグラフィック・マスキング・エレメントの幅、すなわちその種の方式（またはシステム）によって生成される微小滴の直径等が、エッチング・プロセスから形成されることになる形状（たとえばＴＦＴ用のチャネルであり、このチャネルはａ−Ｓｉ：Ｈ等の低易動度材料では一般的に幅が５〜１５マイクロメートル台となる）より一般的にはるかに大きい（たとえば、２０〜５０マイクロメートル台）ことから、その種の方式からのマスキング・エレメントは、最適形状マスクをもたらさない。したがって、チャネル領域等の形状を直接マスクするためにはこれらのマスキング・エレメントは使用されない。その種の方式を使用して、マスキング・エレメントの幅より小さいエレメント間のギャップを伴ってマスキング・エレメントを堆積させることが可能であるため、チャネルが、それらのマスキング・エレメントによってマスクされた領域間の隙間に形成される。したがって、より詳しくはここで述べるとおり、チャネル材料領域を、５〜１５マイクロメートルの範囲内の幅で形成することができる。
より詳細に述べれば、本発明に係る方法は、ガラス基板上にクロム（Ｃｒ）等のソース電極およびドレイン電極の金属層を形成することから始まる。その後、この金属層の上に、ｎ＋‐Ｓｉ等の接触層（またはコンタクト層）が形成される。その後、この接触層の上に、ディジタル・リソグラフィによってステアリル・エルクアミド・ワックス等の相変化材料（たとえば、コネチカット州スタムフォードのゼロックス・コーポレーション（Ｘｅｒｏｘ Ｃｏｒｐｏｒａｔｉｏｎ）のケマミド１８０（Ｋｅｍａｍｉｄｅ）ベースのワックス）からなる第１のパターン付きマスクが形成される。例示の実施形態によれば、その種の材料を、インクジェット・タイプの圧電イジェクタ等の微小滴イジェクタを使用して堆積するが、このほかの種々のディジタル・リソグラフィック・方式およびプロセスのいずれを採用してもよいことが認識されるであろう。微小滴によって形成されるマスク・エレメントのサイズをコントロールするために基板の温度がコントロールされる。その後、接触層および金属層のエッチングが行われてソース電極およびドレイン電極が形成される。
次に、ａ−Ｓｉ：Ｈ等の半導体層が形成され、その上にＳｉ３Ｎ４等の絶縁層が形成される。続いて、その絶縁層の表面上に、ポジ型のフォトレジスト等の感光材料の層が形成される。その後、この感光層が、基板越しの照明によってデバイスの背面側（またはバックサイド）から露光される。これにより、ソース電極およびドレイン電極が露光のためのマスクとして働く。その後、フォトレジスト層が現像され、ソース電極およびドレイン電極に整列（または整合）したフォトレジストのアイランド（または島）が残される。次に、このデバイスの上に、ゲート金属層が形成される。その後、このデバイスの上に第２のパターン付きマスクが、再びディジタル・リソグラフィによって形成される。その後、エッチングが行われて、ゲート金属層、感光層、絶縁層、および半導体層のうちで第２のパターン付きマスクの下にない部分が除去される。その後、溶剤が使用されて、第２のパターン付きマスクおよび残存している感光層の露光された部分が除去される。残存している感光層の露光された部分を除去するプロセスにおいて、ゲート金属層のオーバーハングした部分も除去される。
これにより、自己整合したチャネルおよびゲート電極と比較的（特に、現存するパターン・プリント・デバイスとの比較において）狭いチャネル幅とを伴って、完成状態の電気的に絶縁されたトップゲートＴＦＴが製造される。
これらの、およびこのほかの、本発明の目的、特徴、および利点については、以下の詳細な説明および添付図面から明らかになろうが、図面においては種々の図面の間で同様の参照番号は同様の要素を示す。なお、これらの図面が縮尺に忠実でないことに注意を要する。
上記構成により、サイズが縮小され、自己整合されたチャネルおよびゲート電極を有して、透過性基板上に形成された薄膜トランジスタ等の電気コンポーネントを得ることができる。
図１は、本発明の教示に係る完成したＴＦＴデバイスの例示である。その説明に続き、それを製造するためのプロセスについて説明する。ここでは単一のデバイスだけが示され、かつ説明されているが、このデバイスを、ほかのデバイスとともに共通基板上に形成されるその種のデバイスのアレイのうちの１つとし得ること、およびここで説明するこのデバイスを作るためのプロセスが、共通基板上におけるその種のデバイスをはじめほかのデバイスのアレイの形成に容易に採用できることは容易に認識できるであろう。
図１を参照すると、本発明に係るＴＦＴデバイス１０は、溶融シリカガラス、石英、サファイア、ＭｇＯ等の透明基板１２を備え、その上にソース電極１６およびドレイン電極１８が形成されている（両者は適用によっては逆になることもある）。これらの電極は、典型的にはＣｒ、Ａｌ、Ａｌ／Ｃｒ、またはＴｉＷ／Ａｌ／Ｃｒといった導電性金属である。これらの電極の上にオーミック接触領域２０（典型的にはｎ＋‐Ｓｉ）が形成されている。チャネル層２２（典型的にはａ−Ｓｉ：Ｈ）が絶縁領域２０の上およびソース電極１６とドレイン電極１８との間に形成されている。このチャネル層２２のうちでソース電極１６とドレイン電極１８との間にある領域が、ＴＦＴデバイスのチャネルを形成する。チャネル層２２の上に、Ｓｉ３Ｎ４等のゲート絶縁体２４が形成されている。ゲート電極２６が、絶縁体２４の上に形成されている。図１に破線Ａ−Ａによって例示されているように、ソースとドレインとが自己整合（セルフアライン）され、チャネルとゲートとが自己整合されている。すなわち、ゲート電極２６の長さ、言い替えるとチャネル長が、ソース電極１６とドレイン電極１８との間の距離に整合している（一致している）。
次に図２〜図１２を参照し、上記のデバイスを形成するためのプロセスについて説明する。図２〜図１１は、図１２に例示したプロセスによるデバイスの製造におけるいくつかの中間段階を例示している。以下の説明においては、図２〜図１１に例示したデバイスに対する特定の参照が行われているが、より特定した参照を行うことなく図１２に例示したシーケンスに従って説明を行う。本発明に係るトップゲート型の自己整合ＴＦＴを形成するためのプロセスは、適切な透明基板１２の準備、すなわち主として洗浄（クリーニング）から始まる。このプロセスの後に続くステップが基板を通したフォトレジストの露光、いわゆるバックサイド露光（または背面側露光または裏面側露光）を伴うことから、基板は透明でなければならない。最初に、たとえばＣｒからなる層３０が、基板１２上に形成される（ここで、およびこの説明および特許請求の範囲を通じて、１つの層を別の層上または基板上または構造の上に、形成する、堆積する、乗せる等と言うときは、それらの間に層を伴うことなく直接それをその上に形成することをはじめ、それらの間に１または複数の層を伴って間接的にそれをその上に形成することを意味する）。この層は、物理気相成長法（ＰＶＤ）によって、たとえばスパッタリング、蒸着、またはこの分野で周知のそのほかの方法によって、堆積または形成することができる。さらに、特定の応用のために適切となり得るときには層３０をＣｒ以外の材料から形成してもよく、概念は、層３０の部分がソース電極およびドレイン電極になるということである。次に、たとえばｎ＋‐Ｓｉからなるオーミック接触層３２が層３０の上に堆積される。
その後、層３２の表面上に、マスキング材料領域３４がディジタル・リソグラフィによって形成される。重要なことは、この領域３４のマスキング材料が、この後に続くエッチング・ステップにおいて採用されることになるパターンで堆積される（または乗せられる）ことである。たとえば、マスキング材料を前述の、インクジェット・スタイルの圧電プリントヘッドの上に液相で維持されるステアリル・エルクアミド・ワックスとすることができる。このワックスが選択的に微小滴毎ベースで射出され、その結果、ワックスの微小滴が層３２上の所望の位置に所望のパターンで堆積される。微小滴は、液体形式（または液体状態）でプリントヘッドから出るが、層に衝突した後に（一般的に、大略半球のトポロジを伴って）固化し、そのためこの材料は相変化と言われる。特許文献１および特許文献２に開示されているように、基板温度のコントロールを採用して微小滴のサイズをコントロールすることができる。このプロセスのこの段階において、このほかのＢＡＭ、ＡＩＰ等といった、フォトリソグラフィ的なマスクのパターン形成を必要としないエッチング・マスク・パターンを堆積させるための技術を採用できることは容易に認識されるであろう。それに加えて、多くの場合に、半導体処理技術においてフォトレジスト材料とともに一般的に使用されるタイプの接着促進剤が、このマスク材料の接着を向上させる。たとえばヘキサメチルジシラザン（ＨＭＤＳ）が基板の化学的乾燥に使用されて接着が促進される。このほかの方法は、フォトレジスト接着のための表面のクリーニングおよび準備のためのアニールおよびプラズマ・クリーニングであり、それにＨＭＤＳコーティングが続く。
マスキング材料の付着のコントロールおよび整列のために、前述した特許文献１および特許文献２の中で述べられているように、先行するマスク層からパターン形成されて印刷されたアライメントマーク（図示せず）を使用して、次にオーバーレイする（または重ねる）マスク層を整合させることができる。先行するマスク層の向きを取り込むためには、カメラ等のイメージ処理システムを使用することができる。その後、処理システムが、マスク・イメージ・ファイルを変更することによって、マスク層の実際の印刷の前にオーバーレイするマスク層の位置を調整する。このようにすれば、基板が固定されたままとなり、基板ホルダの機械的な移動が不要になる。それに代えて位置調整がソフトウエア的に達成され、それがマスキング材料ソースの移動に変換される。代わりに、固定されたマスキング材料ソースに対して基板ホルダ（ステージ）の位置を処理システムのコントロールの下で調整してアライメントに影響させることができる。
所望のパターンでマスク材料領域３４が形成された後、パターン形成されたマスク材料領域３４によってマスクされた領域を除くすべての領域の層３０，３２が、エッチングによって除去される。マスク材料領域３４もまた除去される。図３に示されているように、この結果として、物理的かつ電気的に絶縁された構造が得られ、それがソース電極３６およびドレイン電極３８になる（その主のデバイスのアレイの場合には、図示していないが、それらに対する電気接続も形成される）。したがって、ソース電極３６およびドレイン電極３８の寸法が、マスキング材料３４のパターニングによって決定され、究極においては、それらのサイズは、パターン化されたプリント付着方法および採用されるデバイスによって提供することのできる２０〜４０マイクロメートル台の最小微小滴サイズによって制限される。しかしながら、ソース電極３６とドレイン電極３８との間の間隔は、基板を支持するステージの移動によって（またはそれに代わり、移動プリントヘッド・システム内のプリントヘッドの増分移動によって）決定される。これは、この電極間距離が、後に詳述するように、理想的には１０〜１５マイクロメートル未満であるチャネル長になるので、重要である。したがって、本発明は、マスク微小滴のサイズよりも小さい、チャネル長等の形状（または形態）のサイズを獲得するための技術を提供する。
図４を参照すると、次に、基板とソース電極３６とドレイン電極３８との上にａ−Ｓｉ：Ｈ等の半導体層４０（およびこの時点において必要となることがある図示していない相互接続（または配線））が形成される。この層を堆積させる方法は周知であり、スパッタリング、プラズマ強化化学気相成長法（ＰＥＣＶＤ）等が含まれる。次に、同様の周知のプロセスによって、半導体層４０の上にＳｉ３Ｎ４等の絶縁層４２が堆積される。
次に、この構造の上に、この分野で周知のタイプのポジ型のフォトレジストの層４４が、周知の手段によって堆積される。その後、このフォトレジスト層４４は、デバイスのバックサイド（すなわち背面側）から透明基板越しに、典型的にはＵＶ光を照射することによって露光される。そのように行うことにより、ソース電極３６およびドレイン電極３８がマスクとして働き、それらの直上にあるフォトレジスト層４４の領域が露光されるのが防止される。その後のフォトレジスト層４４の現像によって、露光されたフォトレジスト材料は除去され、露光されなかったフォトレジスト材料がアイランド（または島）４６，４８として、ソース電極３６およびドレイン電極３８の直上の絶縁層４２の上に残る。この時点における構造が図５に示されている。
ここで図６を参照すると、次に、この構造の上にゲート金属層５０が、実際上、フォトレジストのアイランド４６，４８を覆って堆積される。ゲート金属層５０は、典型的にはＣｒであるが、デバイスの製造および応用によって要求されるときには別の導電性金属、合金または複数のサブ層とすることができる。通常、この層はスパッタ堆積されるが、後述のように、めっきおよびそのほかの技術を使用してもよい。その後、ゲート金属層５０の表面上に、最終的なマスク領域５２が形成される。この場合においても、このマスク領域は、インクジェット、ＢＡＭ、ＡＩＰ等のパターン印刷技術によって堆積される（または乗せられる）、ワックス等の相変化材料によって形成される。重要なことは、所望のマスク・パターンを得るために、このマスキング材料のフォトリソグラフィがまったく必要ないことである。マスク領域５２は、ソース電極３６およびドレイン電極３８の一部と重なる。
図７を参照すると、次に、マスク領域５２を使用して、その下にある層の部分の上をマスクして、この構造がエッチングされる（通常は異方性エッチング）。このステップは、たとえばドライ・エッチングを使用して、ソース電極３６およびドレイン電極３８を除いて、領域５２によってマスクされていないすべての層を除去する。
次に、テトラヒドロフラン等の溶剤またはそのほかのこの分野で周知の溶剤を用いて、いくつかの後処理が行われる。第１に、溶剤によってマスク領域５２を除去する。第２に、先行するエッチング・ステップの間にフォトレジスト領域４６，４８の端部が露出することによって、浸食可能なポイントが作り出されており、その結果、それらの領域からフォトレジスト材料のほとんどまたはすべてを溶剤で効果的に除去する。これにより、フォトレジスト領域４６，４８の直上に位置するゲート金属層５０の領域のための機械的な支持が取り除かれ、それらの領域が充分に弱められ、その結果、溶剤浴（または溶剤バス）によってその層の残りの部分からそれらが分離する。たとえば、図７の一部を拡大した図８は、フォトレジスト領域４６内に配置されていた材料が溶解し、その場所にボイド４６ａをもたらし、ボイド４６ａの上に横たわるゲート金属層５０の部分５０ａが、機械的な支持の欠如に起因してゲート金属層５０の支持された領域５０ｂから文字どおり外れる。領域５０ａからの材料は、その後、単純に溶剤および溶融したフォトレジストとともに洗い流される。この最後のステップは、フォトレジスト領域４６，４８がリフト・オフ層として働くことから、しばしば「リフト・オフ」プロセスとよばれる。
本発明の別の実施形態によれば、本質的に図６に例示されている構造が、選択的にエッチングされて、ゲート金属層５０のうちでゲート・マスク領域５２の下にない部分が除去される。結果として得られた構造は、本質的に図９に示すようになる。テトラヒドロフラン等の溶剤またはそのほかのこの分野で周知の溶剤が使用され、この場合においても溶剤がマスク領域５２から材料を除去し、さらにフォトレジスト領域４６，４８内のフォトレジストを溶融して、本質的に図１０の拡大図に例示されているようにリフト・オフ・プロセスを促進する。その後、ディジタル・リソグラフィによって、図１１に示されているように、ゲート金属５０および絶縁層４２の上にアイランド・マスキング領域５６が形成される。その後、エッチングが行われて、図１１に示されているように、ソース電極３６とドレイン電極３８とマスキング領域５６との下にある領域を除くすべての層から材料が除去され、その後、溶剤が使用されてマスキング領域５６から材料が除去されて完成したＴＦＴが得られる。
最終的なＴＦＴは、チャネル層２２と呼ばれる半導体層４０の部分、ゲート絶縁体２４と呼ばれる絶縁層４２の部分、およびゲート電極２６と呼ばれるゲート金属層５０の部分が残存し、図１に示されているとおりとなる。また、ここで理解することになろうが、完成したＴＦＴのソース、ドレイン、およびゲートとの電気的な連絡を容易にするために追加の電気的相互接続（図示せず）を形成することもできる。
図１３は、本発明に係る方法によって製造され完成したＴＦＴ構造１５０ａ，１５０ｂ，１５０ｃ，１５０ｄの光学顕微鏡写真を示している。代表として構造１５０ｂに焦点を当てると、マスクされた領域１５４の幅によって示される微小滴の幅が４０〜５０マイクロメートル台であるのに対し、チャネル長１５２が１０〜１５マイクロメートル台になっている。概して言えば、本発明は、堆積したマスクの微小滴の直径の５分の１に至るまで小さい形状のサイズのデバイスを獲得する技術を提供する。
図１４は、本発明に係る一例のデバイスの電圧−電流性能を例示したＩ‐Ｖプロット図である。ここで認識することになろうが、本発明に係るトップゲートＴＦＴの性能は、この分野で周知の伝統的なボトム・ゲートに匹敵する。
本発明の別の実施形態によれば、前述したリフト・オフ技術に代えて電気めっきを使用することによってＴＦＴデバイスを作ることができる。この実施形態によれば、基本的には、図１２のステップ１１８までは前述したとおりにプロセスが進む。この時点における構造は本質的に図１５に示されているとおりになる。その後、この構造の上に、ＩＴＯ等の透明導体層２００が、スパッタリングまたはこの分野で周知のほかの方法によって堆積される。この透明導体層は、その後の電気めっきに必要なシード層として機能する。層２００の表面上に、この分野で周知のタイプのポジ型のフォトレジストの層２０２が、周知の手段によって堆積される。その後、フォトレジスト層２０２は、構造の背面から透明基板越しに、典型的にはＵＶ光を照射することによって露光される。そのように行うことにより、ソース電極３６およびドレイン電極３８がマスクとして働き、それらの直上にあるフォトレジスト層２０２の領域が露光されるのが防止される。その後のフォトレジスト層２０２の現像によって、透明導体層２００の上であってソース電極３６およびドレイン電極３８の直上にフォトレジストのアイランド２０４，２０６がそれぞれ形成される。この時点における構造を図１６に示す。
図１７を参照すると、フォトレジスト領域２０４，２０６は、それらの低い電気伝導度に起因してめっきマスクとして作用する。その後、領域２０４，２０６内を除いて透明導体層２００上にＮｉ（または同様の金属）の層２０８が電気めっきされる。
本発明のさらに別の実施形態によれば、無電解めっきが採用されて金属層２０８が堆積される。無電解めっきは、薄膜を堆積させるための外部電圧源を必要とせず、透明導体層等の導電性のシード層を伴ってまたは伴わずに実行することができる。したがって、無電解めっきが採用された構造は、透明導体層２００を含まないことがある。いずれの場合においても金属層２０８が領域２０４，２０６内を除いて堆積される。
図１８は、本発明のこの実施形態に係るＴＦＴを形成するプロセスにおける次のステップの結果を例示している。まず、領域２０４，２０６内のフォトレジストが、溶剤浴またはこの分野で周知のほかの方法によって除去される。その後、ディジタル・リソグラフィによって、ゲート・マスク領域２１０が、ゲート金属層２０８の表面の部分の上に、領域２０４，２０６とオーバーラップして、したがってソース電極３６およびドレイン電極３８の一部分とオーバーラップして形成される。この場合においても、このマスク領域は、インクジェット、ＢＡＭ、ＡＩＰ等のパターン印刷技術によって堆積される、ワックス等の相変化材料によって形成される。重要なことは、所望のマスク・パターンを得るために、このマスキング材料のフォトリソグラフィがまったく必要ないことである。マスク領域２１０内の材料は、次にエッチング・マスクとして使用され、エッチング（通常は異方性エッチング）が行われて、マスク領域２１０の下を除きソース電極３６およびドレイン電極３８まで至るすべての材料が除去される。その後、溶剤浴が使用されて領域２１０からマスキング材料が除去される。最終的な構造は、実質的に図１９に示されるとおりとなる。完全なプロセスを図２０のフローチャートに例示する。また、ここで理解することになろうが、完成したＴＦＴのソース、ドレイン、およびゲートとの電気的な連絡を容易にするために追加の電気的相互接続（図示せず）を形成することもできる。この実施形態の利点の１つは、ゲート電極の自己整合を保ちつつ、リフト・オフ・プロセスがめっきプロセスに置換されることである。リフト・オフ・プロセスの置換は、大量の小片の蓄積に起因してリフト・オフ浴（またはリフト・オフ・バス）の維持が困難となる場合に有利である。無電解および電気めっきの別の利点としては、スパッタリングに比較して厚い膜を堆積できること（電気伝導度の低減）、および非常に大きな基板に適応できること（スパッタリングでは困難）が挙げられる。誘電体上に直接行う無電解めっきは、シード層のためのスパッタリング・ステップもまとめて回避できることから特に魅力がある。
ここで、図２１を参照すると、共通基板上に形成されるこの種のデバイスのアレイの１つとすることのできるＴＦＴの製造のための、本発明の一実施形態に係るステップを例示したフローチャートが示されている。図２２〜図２７は、図２１に示されているステップの結果として得られる構造を例示している。以下の説明においては、図２２〜図２７に例示されているデバイスに対する特定の参照が行われているが、より特定した参照を行うことなく図２１に例示されているシーケンスに従って説明を行う。図２１のプロセスは、図１０または図１８のいずれかに示されたプロセスの最後のステップ、すなわちゲート・マスク材料（ステップ１３０，３３４）またはアイランド・マスク材料（ステップ１３８，３４２）のいずれかの除去に続いて開始される。
図２２を参照すると、最初に、完成したデバイス１０の上にデータ・ライン金属層５００が堆積される。ここでは、この説明の目的のために単一デバイスの処理について述べる。しかしながら、単一のステップにおいて、ＴＦＴのアレイの形成のように複数のその種のデバイスの処理が達成できることが認識されよう。データ金属層５００は、通常、Ｃｒ、Ａｌ、Ｃｒ／Ａｌ、ＴｉＷ／Ａｌ／Ｃｒであり、典型的にはＰＶＤプロセスによって堆積される。次に、たとえばインクジェット、ＢＡＭ、ＡＩＰ等のパターン印刷技術によってワックス等の相変化材料を堆積するディジタル・リソグラフィによって、データ・ライン・マスク領域５０２が形成される。重要なことは、所望のマスク・パターンを得るために、このマスキング材料のフォトリソグラフィがまったく必要ないことである。次に、データ・ライン・マスク領域５０２内の材料がエッチング・マスクとして使用され、選択的なエッチングが行われてマスク領域５０２の下を除くすべてのデータ・ライン金属層５００が除去される。その後、溶剤浴が使用されて領域５０２からマスキング材料が除去される。デバイスは、実質的に図２３に示すとおりとなる。
次に、このようにして形成された構造の上に、封入層（または閉じ込め層）５０４が堆積される。封入層５０４は、絶縁体として機能し、通常は最大１マイクロメートルの厚さのオキシナイトライド等の材料から形成される。しかしながら、封入層５０４を、使用される特定の応用およびプロセスに適した、有機高分子、光硬化絶縁体、またはそのほかの類似材料としてもよい。封入層５０４の上には、ディジタル・リソグラフィによって堆積した材料のビア・マスク領域５０６が形成される。この時点の構造は図２４に示されるとおりとなる。
その後、異方性エッチングが行われ、ソース電極１６に達するピクセル・パッド・ビア５０８およびゲート電極２６に達するゲート・ライン・ビア５１０が開けられる。その後、ビア・マスク領域５０６内の材料が、これまで述べたとおりのエッチングによって除去される。次に、全体の構造の上にゲート・ライン金属５１２が堆積される。一実施形態によれば、ゲート・ライン金属５１２は、ソース電極、ドレイン電極、およびゲート電極を形成する金属と異なる金属であり、これは、その後に続くエッチングが後者（ソース電極、ドレイン電極、およびゲート電極）に対してではなく前者（ゲート・ライン金属５１２）に対して行われなければならないことによる。それに代えて、その後に続く選択的なエッチングを可能にするために、ゲート・ライン金属５１２を堆積する前に、導電性エッチング停止層（図示しないが、この分野で周知）を構造の上のすべての場所に堆積してもよい。次に、ディジタル・リソグラフィによってゲート・ライン・マスキング領域５１４内にマスキング材料が堆積され、このマスキング材料はゲート・ライン５１６（図２７）を形成するためにゲート電極２６の部分に重ねられる。その後、エッチングが行われて、ゲート・ライン・マスキング領域５１４によって重ねられたところを除いて、ゲート・ライン金属５１２が除去される。その後、ゲート・ライン・マスキング領域５１４内のマスキング材料が除去され、図２６の上面図および図２７の断面図（カットアウェイ図）に示される構造が得られる。
以上の詳細な説明の中では複数の好ましい例の実施形態を示してきたが、膨大な数のバリエーションが存在し、これらの好ましい例の実施形態は代表的な例に過ぎず、それがいかなる形においても本発明の範囲、適用可能性、または構成を制限する意図ではないことを理解する必要がある。たとえば本発明の最初の実施形態は自己整合型のトップゲートａ−Ｓｉ：Ｈ薄膜トランジスタの製造のためのプロセスであるが、本発明の本質を変更することなく、等価または類似のプロセスによって別のデバイスを製造することもできる。その種の別のデバイスには、限定の意図ではないが、ダイオード、抵抗、キャパシタ、およびそのほかの類似のディスクリート回路デバイスが含まれる。それに加えて、ここで述べたデバイスは、ａ−Ｓｉ：Ｈの半導体層を含むが、その種の半導体層を、そのデバイスを製造するための特定の応用およびプロセスに適した別の材料としてもよい。したがって以上の詳細な説明は、当業者に、本発明の実施形態の具体化のための便利なガイドを提供するものであり、発明者らは、ここで述べた実施形態の機能および構成において、特許請求の範囲によって定義される本発明の精神および範囲から逸脱することなしに種々の変更を行い得ることを企図している。
本発明の一実施形態に係る完成状態のトップゲート薄膜トランジスタの露出側面図である。 本発明の一実施形態に係る部分的に完成したトップゲート薄膜トランジスタの露出側面図である。 本発明の一実施形態に係る製造途中のトップゲート薄膜トランジスタの露出側面図である。 本発明の一実施形態に係る製造途中のトップゲート薄膜トランジスタの露出側面図である。 本発明の一実施形態に係る製造途中のトップゲート薄膜トランジスタの露出側面図である。 本発明の一実施形態に係る製造途中のトップゲート薄膜トランジスタの露出側面図である。 本発明の一実施形態に係るトップゲート薄膜トランジスタの露出側面図である。 本発明の教示に係るリフト・オフを例示するトップゲート薄膜トランジスタの部分拡大図である。 本発明の別の実施形態に係る完成に近いトップゲート薄膜トランジスタの露出側面図である。 本発明の別の実施形態に係るリフト・オフ・プロセスを例示するトップゲート薄膜トランジスタの部分拡大図である。 本発明の別の実施形態に係る製造途中のトップゲート薄膜トランジスタの露出側面図である。 本発明の一実施形態に係るトップゲート薄膜トランジスタを製造するステップを示すフローチャートである。 本発明の一実施形態に係るトップゲート薄膜トランジスタの顕微鏡写真である。 本発明の一実施形態に係るトップゲート薄膜トランジスタの性能特性を例示するＩ‐Ｖプロット図である。 本発明の第２の実施形態に係る部分的に完成したトップゲート薄膜トランジスタの露出側面図である。 本発明の第２の実施形態に係る製造途中のトップゲート薄膜トランジスタの露出側面図である。 本発明の第２の実施形態に係る製造途中のトップゲート薄膜トランジスタの露出側面図である。 本発明の第２の実施形態に係る製造途中のトップゲート薄膜トランジスタの露出側面図である。 本発明の第２の実施形態に係る完成したトップゲート薄膜トランジスタの露出側面図である。 本発明の第２の実施形態に係るトップゲート薄膜トランジスタを製造するステップを示すフローチャートである。 本発明の実施形態に係るトップゲート薄膜トランジスタを製造するステップを、当該トランジスタがその種のトランジスタのアレイのエレメントを形成することがある場合について示したフローチャートである。 本発明の実施形態に係る部分的に完成したトップゲート薄膜トランジスタを、当該トランジスタがその種のトランジスタのアレイのエレメントを形成することがある場合について示した露出側面図である。 本発明の実施形態に係る製造途中のトップゲート薄膜トランジスタを、当該トランジスタがその種のトランジスタのアレイのエレメントを形成することがある場合について示した露出側面図である。 本発明の実施形態に係る製造途中のトップゲート薄膜トランジスタを、当該トランジスタがその種のトランジスタのアレイのエレメントを形成することがある場合について示した露出側面図である。 本発明の実施形態に係る製造途中のトップゲート薄膜トランジスタを、当該トランジスタがその種のトランジスタのアレイのエレメントを形成することがある場合について示した露出側面図である。 本発明の実施形態に係る完成したトップゲート薄膜トランジスタを、当該トランジスタがその種のトランジスタのアレイのエレメントを形成することがある場合について示した平面図である。 本発明の実施形態に係る完成したトップゲート薄膜トランジスタを、当該トランジスタがその種のトランジスタのアレイのエレメントを形成することがある場合について示した、図２６に示されたトランジスタの断面図である。
符号の説明
１２ 透明基板、３０，３２ 第１の金属層、３４ 第１のマスキング材料層，第１のパターン付きエッチング・マスク、１６，３６ ソース電極、１８，３８ ドレイン電極、２２，４０ 半導体層、２４，４２ 絶縁層、４４，４６，４８，２０２，２０４，２０６ 感光材料、２６，５０，２０８ 第２の金属層，ゲート金属層、５０ａ 領域、５２，２１０ 第２のマスキング材料層，第２のパターン付きエッチング・マスク。

Claims (2)

  1. 実質的に透明な基板上に電気コンポーネントを製造する方法であって、
    前記透明基板の少なくとも一部の上に第１の金属層を堆積するステップと、
    前記第１の金属層の少なくとも一部の上にディジタル・リソグラフィによって第１のマスキング材料層を堆積し、それによって第１のパターン付きエッチング・マスクを形成するステップと、
    前記第１の金属層を前記第１のパターン付きエッチング・マスクの下にある領域内を除いて除去し、それによってソース電極およびドレイン電極を形成するステップと、
    前記第１のパターン付きエッチング・マスクを除去するステップと、
    前記透明基板の少なくとも一部と前記ソース電極と前記ドレイン電極との上に半導体層を堆積するステップと、
    前記半導体層の少なくとも一部の上に絶縁層を堆積するステップと、
    前記絶縁層の少なくとも一部の上に感光材料の層を堆積するステップと、
    前記感光材料の層のうちの部分が露光されるのを前記ソース電極および前記ドレイン電極によってマスクするために露光光が最初に前記透明基板を通るようにして、前記感光材料の層を露光するステップと、
    前記感光材料の層を、前記露光光が照射された材料が除去され前記露光光が照射されなかった材料が前記絶縁層の部分の上に残存するように前記感光材料の層を現像するステップと、
    前記絶縁層の少なくとも一部および残存した前記感光材料の上に第２の金属層を堆積するステップと、
    ディジタル・リソグラフィによって前記第２の金属層の少なくとも一部の上に第２のマスキング材料層を堆積し、それによって第２のパターン付きエッチング・マスクを形成するステップと、
    前記第２の金属層、前記絶縁層、および前記半導体層をエッチングして、前記第２のパターン付きエッチング・マスクの下にある領域内を除いて、除去するステップと、
    前記第２のパターン付きエッチング・マスクを除去するステップと、
    前記第２の金属層のうちで前記残存した感光材料の直上に堆積された領域にボイドが形成されることにより機械的結合が充分に弱められて前記領域が前記第２の金属層の残りの部分から物理的に分離し除去されるように、前記残存した感光材料を除去するステップと、
    を備える電気コンポーネントの製造方法。
  2. 請求項１に記載の電気コンポーネントの製造方法であって、
    前記ディジタル・リソグラフィは前記電気コンポーネントの少なくとも１層の少なくとも一部の上に相変化材料の微小滴を液体形式でパターン射出する方式を備え、前記微小滴は前記層に衝突した後に少なくとも部分的に液相から固相へ変化し、それによってパターン付きエッチング・マスクを形成する電気コンポーネントの製造方法。
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