JP5285859B2 - 半導体装置の製造方法および半導体装置 - Google Patents
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Description
図2は、第1の実施の形態に係る半導体装置の要部を示す概略断面図である。本実施の形態に係る半導体装置は、多数の半導体素子を多層に配置された配線で接続されたものであり、その一部に回路構成の改訂に対応するバージョン情報が保持される出力回路を有している。なお、以下では、バージョン情報が保持される出力回路を中心に説明するが、本実施の形態に係る出力回路の用途は必ずしもバージョン情報の保持に限定されるものではない。例えば、半導体装置の主動作である演算処理を行う演算回路の回路構成や機能の変更を示す情報を保持するような出力回路であってもよい。
次に、図3乃至図8を参照して図2に示す多層配線構造16の作製方法を説明する。図3乃至図8は、本実施の形態に係る多層配線構造を製造する工程を示す断面図である。本実施の形態では、前述の半導体素子12を含む基体14上に多層配線構造16を各層に対応した複数のマスクを用いて形成するフォトリソグラフィ工程を採用している。
次に、上述の半導体装置10に適用可能な出力回路の概念について図1と対比しながら説明する。図9は、出力回路の回路構成を模式的に示した図である。
第1の実施の形態に係る半導体装置では、出力回路として一対の配線経路を4組備えた場合、つまり、4ビットのバージョン情報を扱う場合について説明した。しかし、半導体装置が出力回路として備える一対の配線経路は複数組に限られない。例えば、一対の配線経路を一組だけ有する出力回路を備える半導体装置であってもよい。つまり、出力回路として形成される一対の配線経路の数は、回路構成の改訂頻度や半導体装置の基板面積、半導体装置の用途を考慮し適宜選択されればよい。
Claims (12)
- 所定のレベルの入力に対して固定値を出力する出力回路を有する半導体装置の製造方法であって、
半導体素子を形成する素子形成工程と、
前記半導体素子を含む基体上に多層配線構造を各層に対応した複数のマスクを用いて形成するフォトリソグラフィ工程とを備え、
前記フォトリソグラフィ工程において、用いられる複数のマスクのうち半導体装置の回路構成または機能の変更に伴う新たなマスクを用いて、前記出力回路から読み出される固定値が半導体装置の回路構成または機能の変更に応じたそれまでとは異なる値を示すように該出力回路を構成する配線のパターンを形成し、
前記出力回路として、互いに電気的に絶縁され第1のレベルの入力と該第1のレベルの入力と異なる第2のレベルの入力とがそれぞれ接続される一対の配線経路を、複数のマスクを用いて前記多層配線構造の一部に複数層にわたってそれぞれが途中で断線されることなく形成し、
前記一対の配線経路の一方が、前記第1のレベルの入力に対して第1のレベルの固定値を出力するとともに前記第2のレベルの入力に対して前記第1のレベルの固定値と異なる第2のレベルの固定値を出力する半導体素子に接続されるように、該出力回路を構成する配線のパターンを形成する、
ことを特徴とする半導体装置の製造方法。 - 回路構成の改訂に対応するバージョン情報が保持される出力回路を有する半導体装置の製造方法であって、
半導体素子を形成する素子形成工程と、
前記半導体素子を含む基体上に多層配線構造を各層に対応した複数のマスクを用いて形成するフォトリソグラフィ工程とを備え、
前記フォトリソグラフィ工程において、用いられる複数のマスクのうち回路構成の改訂に伴う新たなマスクを用いて、前記出力回路から読み出される固定値が改訂後のバージョン情報を示すように該出力回路を構成する配線のパターンを形成し、
前記出力回路として、互いに電気的に絶縁され第1のレベルの入力と該第1のレベルの入力と異なる第2のレベルの入力とがそれぞれ接続される一対の配線経路を、複数のマスクを用いて前記多層配線構造の一部に複数層にわたってそれぞれが途中で断線されることなく形成し、
前記一対の配線経路の一方が、前記第1のレベルの入力に対して第1のレベルの固定値を出力するとともに前記第2のレベルの入力に対して前記第1のレベルの固定値と異なる第2のレベルの固定値を出力する半導体素子に接続されるように、該出力回路を構成する配線のパターンを形成することを特徴とする半導体装置の製造方法。 - 前記素子形成工程において、前記半導体素子として、MOSトランジスタを形成することを特徴とする請求項1または2に記載の半導体装置の製造方法。
- 前記フォトリソグラフィ工程において、回路構成の改訂に伴う新たなマスクを用いて、改訂前のマスクにより形成される前記一対の配線経路と比較してそれぞれの配線経路の一方と他方とが途中で入れ替わるように、前記出力回路を構成する配線のパターンを形成することを特徴とする請求項1乃至3のいずれかに記載の半導体装置の製造方法。
- 前記フォトリソグラフィ工程において、前記出力回路として、前記一対の配線経路を複数組形成することを特徴とする請求項1乃至4のいずれかに記載の半導体装置の製造方法。
- 所定のレベルの入力に対して固定値を出力する出力回路を有する半導体装置であって、
半導体素子と、
前記半導体素子を含む基体上に複数のマスクを用いたフォトリソグラフィ工程により形成された多層配線構造とを備え、
前記多層配線構造の一部は、前記出力回路から読み出される固定値が半導体装置の回路構成または機能の変更に応じたそれまでとは異なる値を示すように該出力回路を構成する配線が形成され、
前記出力回路は、互いに電気的に絶縁され第1のレベルの入力と該第1のレベルの入力と異なる第2のレベルの入力とがそれぞれ接続される一対の配線経路が、半導体装置の回路構成または機能の変更に伴う新たなマスクを含む複数のマスクを用いて形成された複数層にわたるそれぞれが途中で断線されていない配線を有し、
前記一対の配線経路は、その一方が、前記第1のレベルの入力に対して第1のレベルの固定値を出力するとともに前記第2のレベルの入力に対して前記第1のレベルの固定値と異なる第2のレベルの固定値を出力する半導体素子に接続されており、その他方が該半導体素子と接続されていないことを特徴とする半導体装置。 - 回路構成の改訂に対応するバージョン情報が保持される出力回路を有する半導体装置であって、
半導体素子と、
前記半導体素子を含む基体上に複数のマスクを用いたフォトリソグラフィ工程により形成された多層配線構造とを備え、
前記多層配線構造の一部は、前記出力回路から読み出される固定値が改訂後のバージョン情報を示すように、該出力回路を構成する配線が形成され、
前記出力回路は、互いに電気的に絶縁され第1のレベルの入力と該第1のレベルの入力と異なる第2のレベルの入力とがそれぞれ接続される一対の配線経路が、回路構成の改訂に伴う新たなマスクを含む複数のマスクを用いて形成された複数層にわたるそれぞれが途中で断線されていない配線を有し、
前記一対の配線経路は、その一方が、前記第1のレベルの入力に対して第1のレベルの固定値を出力するとともに前記第2のレベルの入力に対して前記第1のレベルの固定値と異なる第2のレベルの固定値を出力する半導体素子に接続されており、その他方が該半導体素子と接続されていないことを特徴とする半導体装置。 - 前記半導体素子は、MOSトランジスタであることを特徴とする請求項6または7に記載の半導体装置。
- 前記出力回路は、前記一対の配線経路を複数組備えることを特徴とする請求項6乃至8のいずれかに記載の半導体装置。
- 半導体素子と、
前記半導体素子を含む基体上に複数のマスクを用いたフォトリソグラフィ工程により形成され、所定のレベルの入力に対して固定値を出力する出力回路を有する多層配線構造とを備える半導体装置であって、
前記出力回路は、互いに電気的に絶縁され第1のレベルの入力と該第1のレベルの入力と異なる第2のレベルの入力とがそれぞれ接続される一対の配線経路が、半導体装置の回路構成または機能の変更に伴う新たなマスクを含む複数のマスクを用いてそれぞれが途中で断線されないように形成されているとともに、該一対の配線経路から読み出される固定値がそれまでとは異なる値を示し、
前記一対の配線経路は、複数の層に一対ずつ配置された複数対の配線と、一対の配線とその上層または下層に配置された他の一対の配線とを積層方向に導通する複数対の導通部とを有し、
前記複数対の導通部のうち一対の導通部およびその上層または下層に配置された他の一対の導通部は、積層方向に見て、前記一対の導通部同士を結ぶ直線と前記他の一対の導通部同士を結ぶ直線が四角形のそれぞれの対角線となるように該四角形の四隅に配置されており、
前記複数対の配線のそれぞれの対は、前記四角形の対向する二組の辺のいずれかの組と同じ方向に形成されており、
前記一対の配線経路は、その一方が、前記第1のレベルの入力に対して第1のレベルの固定値を出力するとともに前記第2のレベルの入力に対して前記第1のレベルの固定値と異なる第2のレベルの固定値を出力する半導体素子に接続されている、
ことを特徴とする半導体装置。 - 半導体素子と、
前記半導体素子を含む基体上に複数のマスクを用いたフォトリソグラフィ工程により形成され、回路構成の改訂に対応するバージョン情報が保持される出力回路を有する多層配線構造とを備え、
前記出力回路は、互いに電気的に絶縁され第1のレベルの入力と該第1のレベルの入力と異なる第2のレベルの入力とがそれぞれ接続される一対の配線経路が、回路構成の改訂に伴う新たなマスクを含む複数のマスクを用いてそれぞれが途中で断線されないように形成されているとともに、該一対の配線経路から読み出される固定値が改訂後のバージョン情報を示し、
前記一対の配線経路は、複数の層に一対ずつ配置された複数対の配線と、一対の配線とその上層または下層に配置された他の一対の配線とを積層方向に導通する複数対の導通部とを有し、
前記複数対の導通部のうち一対の導通部およびその上層または下層に配置された他の一対の導通部は、積層方向に見て、前記一対の導通部同士を結ぶ直線と前記他の一対の導通部同士を結ぶ直線が四角形のそれぞれの対角線となるように該四角形の四隅に配置されており、
前記複数対の配線のそれぞれの対は、前記四角形の対向する二組の辺のいずれかの組と同じ方向に形成されており、
前記一対の配線経路は、その一方が、前記第1のレベルの入力に対して第1のレベルの固定値を出力するとともに前記第2のレベルの入力に対して前記第1のレベルの固定値と異なる第2のレベルの固定値を出力する半導体素子に接続されている、
ことを特徴とする半導体装置。 - 前記一対の導通部およびその上層または下層に配置された他の一対の導通部は、積層方向に見て、長方形の四隅に配置されていることを特徴とする請求項10または11に記載の半導体装置。
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