JP5285859B2

JP5285859B2 - 半導体装置の製造方法および半導体装置

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Publication number: JP5285859B2
Application number: JP2007039988A
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Inventors: 宙加藤
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Current assignee: Sony Interactive Entertainment Inc
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Description

本発明は、半導体素子が多数集積された半導体装置の製造方法および半導体装置に関する。

半導体素子が多数集積されたＣＰＵ（Central Processing Unit）やＭＰＵ（Micro Processing Unit）等の半導体装置は、その半導体装置の種別や生産ロットの相違等に応じた識別情報が必要に応じて付与されている。例えば、半導体装置の開発や生産において、不具合の修正やコスト低減の観点から回路構成に変更が加えられた場合に、回路構成が以前と異なっていることを示すためのバージョン情報が付与されることがある。このようなバージョン情報を含む識別情報は、半導体装置を構成する回路の一部から必要に応じて読み出される。

近年、半導体装置のより一層の高集積化、低消費電力化が求められており、配線の細線化、低抵抗化、多層化について多くの考案がなされている。多層配線の作製には、通常、各層の配線パターンに対応したマスクや配線パターン同士を接続するビアに対応したマスクを用いたフォトリソグラフィ工程が採用されている。このようなフォトリソグラフィ工程では、近年の半導体装置の高集積化、多機能化に伴い、多くのマスクが用いられ、また、一枚あたりのマスクのコストも従来より格段に高いものとなっている。

フォトリソグラフィ工程により作製された多層配線を利用してバージョン情報を出力する回路としては以下に示す回路が考えられる。図１は、バージョン情報を示す出力回路の回路構成の一例を模式的に示した図である。図１では、説明の便宜上４ビットのバージョン情報を読み出すことができる出力回路が例示されている。

図１に示すそれぞれの出力回路Ｙ１〜Ｙ４では、５Ｖの信号が入力される端子Ｔ１と０Ｖの信号が入力される端子Ｔ２とが半導体装置の最上層である配線層Ｍｎに形成されている。そして、端子Ｔ１と端子Ｔ２のいずれかとバッファ１０００とが接続されることで、バッファ１０００から論理レベルＨまたはＬが出力される。

図１の状態において、各バッファ１０００は、端子Ｔ１と接続されている場合、論理レベルとして”Ｌ”を出力する。つまり、図１に示す出力回路Ｙ１〜Ｙ４では、バージョン情報として”ＬＬＬＬ”が出力される。このような出力回路を備える半導体装置の製造において、半導体装置の機能を発揮させる主動作に関係する回路構成に何らかの変更を加える必要があり、そのための変更箇所が配線層Ｍ２にある場合、配線層Ｍ２を作製するために用いるマスクをそれまで用いていたマスクと交換することになる。

当然、交換前のマスクで作製した半導体装置とは構成が部分的に異なった新たなバージョンの半導体装置がそれ以降製造されるので、新たなバージョンの半導体装置とそれまで製造した半導体装置との識別を容易にするためにバージョン情報も変更する必要がある。

そのため、図１に示す出力回路Ｙ４では、配線層Ｍｎを作製するために用いるマスクを交換し新たなマスクを用いることで、それまで端子Ｔ１と接続されていたバッファ１０００が端子Ｔ２と接続される。これにより、出力回路Ｙ１〜Ｙ４では、バージョン情報として”ＬＬＬＨ”が出力される。

このように図１に示す出力回路の回路構成では、半導体装置の主動作に関係する回路構成に何らかの変更を加える場合、変更箇所に該当する配線層Ｍ２を形成するためのマスクを新たに作成するだけでなく、バージョン情報を読み出すことができる出力回路の変更箇所に該当する配線層Ｍｎの形成にかかわる他のマスクについても新たに作成しなければならず、マスク交換に伴う製造コストの上昇を招く要因ともなる。

本発明はこうした状況に鑑みてなされたものであり、その目的とするところは、半導体装置の構成や機能の変更に伴う製造コストの上昇を抑制する技術を提供することにある。

上記課題を解決するために、本発明のある態様の半導体装置の製造方法は、所定のレベルの入力に対して固定値を出力する出力回路を有する半導体装置の製造方法であって、半導体素子を形成する素子形成工程と、前記半導体素子を含む基体上に多層配線構造を各層に対応した複数のマスクを用いて形成するフォトリソグラフィ工程とを備える。前記フォトリソグラフィ工程において、用いられる複数のマスクのうち半導体装置の回路構成または機能の変更に伴う新たなマスクを用いて、前記出力回路から読み出される固定値が半導体装置の回路構成または機能の変更に応じたそれまでとは異なる値を示すように該出力回路を構成する配線のパターンを形成する。

この態様によると、フォトリソグラフィ工程において、例えば、半導体装置の演算処理を行う演算回路の回路構成または機能の変更に伴う新たなマスクにより、所定のレベルの入力に対して固定値を出力する出力回路を構成する配線のパターンについても形成できるので、交換するマスクの枚数が少なくて済み、半導体装置の回路構成や機能の変更に伴う製造コストの上昇を抑制することができる。

また、本発明の別の態様の半導体装置の製造方法は、回路構成の改訂に対応するバージョン情報が保持される出力回路を有する半導体装置の製造方法であって、半導体素子を形成する素子形成工程と、前記半導体素子を含む基体上に多層配線構造を各層に対応した複数のマスクを用いて形成するフォトリソグラフィ工程とを備える。前記フォトリソグラフィ工程において、用いられる複数のマスクのうち回路構成の改訂に伴う新たなマスクを用いて、前記出力回路から読み出される固定値が改訂後のバージョン情報を示すように該出力回路を構成する配線のパターンを形成する。

この態様によると、フォトリソグラフィ工程において、回路構成の改訂に伴う新たなマスクにより、バージョン情報を示す出力回路を構成する配線パターンについても変更できるので、交換するマスクの枚数が少なくて済み、半導体装置の回路構成の改訂に伴う製造コストの上昇を抑制することができる。ここで、バージョン情報とは、例えば、改訂による回路構成の相違を把握しやすくするために、あるいは、フォトリソグラフィ工程において用いたマスクの相違を把握しやすくするための情報としてとらえることができる。

本発明の別の態様は、半導体装置である。この半導体装置は、所定のレベルの入力に対して固定値を出力する出力回路を有する半導体装置であって、半導体素子と、前記半導体素子を含む基体上に複数のマスクを用いたフォトリソグラフィ工程により形成された多層配線構造とを備える。前記多層配線構造の一部は、前記出力回路から読み出される固定値が半導体装置の回路構成または機能の変更に応じたそれまでとは異なる値を示すように該出力回路を構成する配線が形成され、前記出力回路は、互いに電気的に絶縁され第１のレベルの入力と該第１のレベルの入力と異なる第２のレベルの入力とがそれぞれ接続される一対の配線経路が、半導体装置の回路構成または機能の変更に伴う新たなマスクを含む複数のマスクを用いて形成された複数層にわたる配線を有する。

この態様によると、多層配線構造のうち一対の配線経路が形成されている配線層のいずれかにおいて、例えば半導体装置の演算回路等の回路構成または機能に変更が生じる場合であっても、その際に交換するマスクによって形成された配線パターンを有する出力回路から、演算回路の回路構成または機能の変更に応じたそれまでとは異なる固定値を出力することができる。

また、本発明の別の態様の半導体装置は、回路構成の改訂に対応するバージョン情報が保持される出力回路を有する半導体装置であって、半導体素子と、前記半導体素子を含む基体上に複数のマスクを用いたフォトリソグラフィ工程により形成された多層配線構造とを備える。前記多層配線構造の一部は、前記出力回路から読み出される固定値が改訂後のバージョン情報を示すように、該出力回路を構成する配線が形成され、前記出力回路は、互いに電気的に絶縁され第１のレベルの入力と該第１のレベルの入力と異なる第２のレベルの入力とがそれぞれ接続される一対の配線経路が、回路構成の改訂に伴う新たなマスクを含む複数のマスクを用いて形成された複数層にわたる配線を有する。

この態様によると、多層配線構造のうち一対の配線経路が形成されている配線層のいずれかにおいて回路構成に改訂が生じる場合であっても、その際に交換するマスクによって形成された配線パターンを有する出力回路により、改訂後のバージョン情報を保持することができる。

本発明のさらに別の態様の半導体装置は、半導体素子と、前記半導体素子を含む基体上に複数のマスクを用いたフォトリソグラフィ工程により形成され、所定のレベルの入力に対して固定値を出力する出力回路を有する多層配線構造とを備える。前記出力回路は、互いに電気的に絶縁され第１のレベルの入力と該第１のレベルの入力と異なる第２のレベルの入力とがそれぞれ接続される一対の配線経路が、半導体装置の回路構成または機能の変更に伴う新たなマスクを含む複数のマスクを用いて形成されているとともに、該一対の配線経路から読み出される固定値がそれまでとは異なる値を示す。前記一対の配線経路は、複数の層に一対ずつ配置された複数対の配線と、一対の配線とその上層または下層に配置された他の一対の配線とを積層方向に導通する複数対の導通部とを有する。前記複数対の導通部のうち一対の導通部およびその上層または下層に配置された他の一対の導通部は、積層方向に見て、前記一対の導通部同士を結ぶ直線と前記他の一対の導通部同士を結ぶ直線が四角形のそれぞれの対角線となるように該四角形の四隅に配置されており、前記複数対の配線のそれぞれの対は、前記四角形の対向する二組の辺のいずれかの組と同じ方向に形成されている。

また、本発明のさらに別の態様の半導体装置は、半導体素子と、前記半導体素子を含む基体上に複数のマスクを用いたフォトリソグラフィ工程により形成され、回路構成の改訂に対応するバージョン情報が保持される出力回路を有する多層配線構造とを備える。前記出力回路は、互いに電気的に絶縁され第１のレベルの入力と該第１のレベルの入力と異なる第２のレベルの入力とがそれぞれ接続される一対の配線経路が、回路構成の改訂に伴う新たなマスクを含む複数のマスクを用いて形成されているとともに、該一対の配線経路から読み出される固定値が改訂後のバージョン情報を示す。前記一対の配線経路は、複数の層に一対ずつ配置された複数対の配線と、一対の配線とその上層または下層に配置された他の一対の配線とを積層方向に導通する複数対の導通部とを有する。前記複数対の導通部のうち一対の導通部およびその上層または下層に配置された他の一対の導通部は、積層方向に見て、前記一対の導通部同士を結ぶ直線と前記他の一対の導通部同士を結ぶ直線が四角形のそれぞれの対角線となるように該四角形の四隅に配置されており、前記複数対の配線のそれぞれの対は、前記四角形の対向する二組の辺のいずれかの組と同じ方向に形成されている。

これらの態様によると、多層配線構造のうち一対の配線経路が形成されている配線層のいずれかにおいて回路構成や機能に変更が生じる場合であっても、その際に交換するマスクによってコンパクトな領域に形成された配線パターンを有する出力回路により、改訂後のバージョン情報を保持することができる。

本発明によれば、半導体装置の回路構成や機能の変更に伴う製造コストの上昇を抑制することができる。

以下、図面を参照しながら、本発明を実施するための最良の形態について説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を適宜省略する。

（第１の実施の形態）
図２は、第１の実施の形態に係る半導体装置の要部を示す概略断面図である。本実施の形態に係る半導体装置は、多数の半導体素子を多層に配置された配線で接続されたものであり、その一部に回路構成の改訂に対応するバージョン情報が保持される出力回路を有している。なお、以下では、バージョン情報が保持される出力回路を中心に説明するが、本実施の形態に係る出力回路の用途は必ずしもバージョン情報の保持に限定されるものではない。例えば、半導体装置の主動作である演算処理を行う演算回路の回路構成や機能の変更を示す情報を保持するような出力回路であってもよい。

半導体装置１０は、半導体素子１２を含む基体１４と、基体１４上に複数のマスクを用いたフォトリソグラフィ工程により形成された多層配線構造１６とを備える。本実施の形態に係る半導体素子１２は、ＮＭＯＳトランジスタ１８とＰＭＯＳトランジスタ２０とを組み合わせたＣＭＯＳ構造が採用され、以下の素子形成工程により形成される。

半導体素子１２は、Ｐ形シリコン基板２２上に酸化シリコンによる素子分離領域２４が形成されており、各トランジスタを隔てている。ＮＭＯＳトランジスタ１８の素子分離領域２４の間には、Ｐウェル領域２６が形成されている。Ｐウェル領域２６上には、ゲート絶縁膜３０とゲート電極３２が積層されている。また、Ｐウェル領域２６上であって、ゲート絶縁膜３０およびゲート電極３２の積層構造と素子分離領域２４との間には、Ａｓ等がイオン注入され拡散した領域であるソース電極３４およびドレイン電極３６が形成されている。

同様に、ＰＭＯＳトランジスタ２０の素子分離領域２４の間には、Ｎウェル領域２８が形成されている。Ｎウェル領域２８上には、ゲート絶縁膜３８とゲート電極４０が積層されている。また、Ｎウェル領域２８上であって、ゲート絶縁膜３８およびゲート電極４０の積層構造と素子分離領域２４との間には、Ｂ等がイオン注入され拡散した領域であるソース電極４２およびドレイン電極４４が形成されている。

そして、半導体素子１２全体が絶縁膜４６で覆われた後、ソース電極やドレイン電極等と導通するためのコンタクトホールが形成され導体４８が充填される。導体４８の上層には、所用のパターンを有する通常の金属層よりなる配線５０が形成される。配線５０は、例えばボロンリンシリケートガラスによる平坦化絶縁層５２によって埋め込まれる。そして、配線５０の所定部が例えばタングステンプラグによる接続導体５４によって、多層配線構造１６の後述する第１配線５６に電気的に接続される。

（多層配線構造の作製方法）
次に、図３乃至図８を参照して図２に示す多層配線構造１６の作製方法を説明する。図３乃至図８は、本実施の形態に係る多層配線構造を製造する工程を示す断面図である。本実施の形態では、前述の半導体素子１２を含む基体１４上に多層配線構造１６を各層に対応した複数のマスクを用いて形成するフォトリソグラフィ工程を採用している。

図３に示すように、半導体素子１２の表面側を覆う平坦化絶縁層５２上に、炭素含有酸化シリコン(ＳｉＯＣ)膜５８と、酸化シリコン(ＳｉＯ_２)からなるハードマスク層６０とを積層してなる層間絶縁膜を形成する。そして、マスクを用いたフォトリソグラフィ工程により、この層間絶縁膜に溝パターン６２を形成し、この溝パターン６２内を埋め込む状態でバリアメタル６４を介して銅(Ｃｕ)膜６６を成膜する。その後、層間絶縁膜をストッパにしたＣＭＰ（Chemical Mechanical Polishing）によって余分な銅膜６６とバリアメタル６４とを除去することにより、溝パターン６２内に銅膜６６が埋め込まれた第１配線５６が形成される。

次に、以上のようにして埋め込み型の第１配線５６が設けられた局所配線層１００上に、炭化シリコン(ＳｉＣ)からなる酸化防止膜６８、多孔性の炭素含有酸化シリコン（ＳｉＯＣ）膜からなる低誘電率膜７０、および酸化シリコン(ＳｉＯ_２)からなるハードマスク層７２を、この順に積層形成して層間絶縁膜とする。なお、ハードマスク層７２は、この後のデュアルダマシン形成工程においての形状悪化や導電膜の剥がれ、ＣＭＰ研磨特性の不具合等が発生しないならば形成しなくてもよい。ただし、以下ではハードマスク層７２を設けることとして説明を行う。

次に、図４に示すように、積層形成したハードマスク層７２上に、接続孔（ビア）のパターンを開口するためのマスクとなるレジストパターン７４を、フォトマスクを用いたフォトリソグラフィ工程により形成する。

その後、このレジストパターン７４をマスクにして、ハードマスク層７２および低誘電率膜７０をドライエッチングすることにより、接続孔の途中開口７６を形成する。なお、本実施の形態に係る接続孔の途中開口７６は、酸化防止膜６８の直上まで設けられており、酸化防止膜６８を露出させているが、後続の配線溝形成工程に応じて、エッチング量の設定が可能であり、本実施の形態で説明するエッチング量に限定されるものではない。また、このドライエッチングが終了した後には、残存した接続孔のレジストパターン７４をアッシング処理等により除去する。

次に、図５に示すように、接続孔の途中開口７６が形成されたハードマスク層７２上に、配線溝のパターンを開口するためのレジストパターン７８を形成する。この際、途中開口７６内の下部もレジストパターン７８で埋め込み、途中開口７６の底部を保護する。

次に、図６に示すように、レジストパターン７８をマスクにして、ハードマスク層７２および低誘電率膜７０をドライエッチングすることにより、配線溝６３の開口を行う。この配線溝６３の一部の底部には、先に形成した接続孔の途中開口７６を連通させる。

この後、残存したレジストパターン７８、および接続孔の途中開口７６底部に残存する低誘電率膜７０およびＳｉＣからなる酸化防止膜６８の除去を行う。これにより、下層の第１配線５６を露出させた接続孔８０が配線溝６３の底部に開口されたデュアルダマシン形状が形成される。その後、所定の薬液を用いた後処理と、水素アニール処理により、配線溝６３や接続孔８０の側壁に残留するエッチング付着物や、接続孔８０底部のＣｕ変質層を清浄にする。

なお、配線溝６３と、その底部に設けた接続孔８０とからなるデュアルダマシン形状の形成方法は、上述した手順に限定されることはない。例えば、他の手順として、ハードマスク層に配線溝の形状を転写した後に、接続孔の途中開口を行い、次にハードマスク層を用いて配線溝と接続孔の完全開口を行う製法を用いてもよく、さらにその他の手順であってもよい。

次に、図７に示すように、スパッタリング法によって、バリアメタル８２として例えばタンタル（Ｔａ）膜を成膜し、次に電解めっき法あるいはスパッタリング法により配線溝６３および接続孔８０を埋め込む状態で銅膜８４を成膜する。

この後、図８に示すように、ハードマスク層７２上の余分な銅膜８４およびバリアメタル８２をＣＭＰ法によって除去し平坦化する。このようにして、配線溝６３と、この底部から第１配線５６に達する状態で延設された接続孔８０内に、バリアメタル８２を介して銅膜８４を一体に埋め込んでなる埋め込み配線８６とこれに接続されたビア８８とが設けられた第２配線層２００を形成する。

さらに、図３〜図８に示す方法が繰り返され、図２に示す第３配線層３００、第４配線層４００、第５配線層５００が形成される。第５配線層５００の上面には、半導体装置１０全体を保護するための保護膜６００がシリコン酸化膜やシリコン窒化膜により形成され、その一部に半導体装置１０と外部との接点となる端子７００，７１０が設けられている。

なお、半導体装置の多層配線構造の配線層の数は２以上の層であればよい。また、本実施の形態に係る多層配線構造は、その積層方向に形成される接続孔と、積層方向と交差する面に形成される配線溝とに銅を埋め込む工程が同じ工程で行われているが、もちろん、これを別々の工程で行ってもよい。また、接続孔と配線溝とに導電部材を充填する工程を別々に行う場合、接続孔と配線溝とに充填される導電部材の材質は、必ずしも同じ材質でなくてもよく、接続孔にタングステン、配線溝にアルミニウムや銅を選択してもよい。

（出力回路の構成）
次に、上述の半導体装置１０に適用可能な出力回路の概念について図１と対比しながら説明する。図９は、出力回路の回路構成を模式的に示した図である。

図９に示すように、一つの出力回路Ｘは、多層配線構造の最上層のＭ_ｎ（ｎは２以上の整数）から、その下層のＭ_{（ｎ−１）}、・・・、Ｍ_２、最下層の配線層Ｍ_１まで互いに電気的に絶縁された一対の配線経路Ｒ１，Ｒ２を有する。一対の配線経路Ｒ１，Ｒ２の一方は、配線層Ｍ_１でバッファ１０２と接続され、他方は断線された状態である。また、各配線層は、例えばビア層Ｖ_１やビア層Ｖ_{（ｎ−１）}において絶縁体で周囲が覆われている接続孔としてのビアにより導通されている。

本実施の形態に係る出力回路Ｘの少なくとも二以上の配線層、例えば配線層Ｍ_ｎ、配線層Ｍ_{（ｎ−１）}・・・配線層Ｍ_２は、それぞれその上方に形成されている二つのビアと、その下方に形成されている二つのビアと接続されている。より詳述すると、各配線層は、その上方に形成されている二つのビアの一方およびその下方に形成されている二つのビアの一方と接続されている配線Ｌ１、並びに、その上方に形成されている二つのビアの他方及びその下方に形成されている二つのビアの他方と接続されている配線Ｌ２を有する。

なお、本実施の形態に係る出力回路Ｘは、前述のフォトリソグラフィ工程において、絶縁層等で互いに電気的に絶縁された一対の配線経路Ｒ１，Ｒ２が、複数のマスクを用いて多層配線構造１６の一部に複数層にわたって形成されている。

配線経路Ｒ１は、外部から５Ｖの入力が接続されており、配線経路Ｒ２は、接地により０Ｖの入力が接続されていることになる。したがって、図９に示す構成では、入力レベルとして０Ｖと５Ｖの入力が出力回路Ｘに接続されると、５Ｖの電圧がバッファ１０２に出力される。

図１０は、本実施の形態に係るトランジスタの一例を示す回路図である。図１０に示すように、バッファ１０２は、ＣＭＯＳインバータ回路であり、図２に示すＮＭＯＳトランジスタ１８とＰＭＯＳトランジスタ２０とを備える。ゲート電極３２およびゲート電極４０は入力端子１０４を介して出力回路Ｘと接続されている。また、ＮＭＯＳトランジスタ１８のソース電極３４は接地され、ＰＭＯＳトランジスタ２０のドレイン電極４４には電源電圧５Ｖが印加されている。

そして、出力回路Ｘの出力値として０Ｖ（論理回路における表現では論理レベル０（Ｌ））がバッファ１０２に入力されると、出力端子１０６から電源電圧５Ｖ（論理回路における表現では論理レベル１（Ｈ））が出力される。また、出力回路Ｘの出力値として５Ｖ（論理回路における表現では論理レベル１（Ｈ））がバッファ１０２に入力されると、出力端子１０６から電源電圧０Ｖ（論理回路における表現では論理レベル０（Ｌ））が出力される。つまり、バッファ１０２は、一対の配線経路の一方と接続される第１のレベルの入力と第１のレベルの入力（０Ｖ）と異なる第２のレベルの入力（５Ｖ）に対して、異なるレベルの出力値を出力する半導体素子として機能する。つまり、バッファ１０２は、第１のレベルの入力に対して第１のレベルの固定値を出力するとともに第２のレベルの入力に対して第１のレベルの固定値と異なる第２のレベルの固定値を出力する。なお、本実施の形態に係るフォトリソグラフィ工程では、一対の配線経路Ｒ１，Ｒ２が半導体素子１２に接続するように、出力回路Ｘを構成する配線のパターンが形成される。

これにより、半導体装置１０に含まれる多数の半導体素子の一部を用いて出力回路Ｘの出力値を得ることができるため、簡易な構成で精度よく回路構成の改訂に対応するバージョン情報の変更が可能となる。なお、入力値と出力値のレベルは必ずしも前述のように反転していなくてもよく、出力回路Ｘの出力レベルとして０Ｖ（Ｌ）がバッファ１０２に入力されると、出力端子１０６から論理レベル０（Ｌ）が出力され、出力回路Ｘの出力レベルとして５Ｖ（Ｈ）がバッファ１０２に入力されると、出力端子１０６から論理レベル１（Ｈ）が出力されるような半導体素子であってもよい。

図１１は、半導体装置が図９に示す出力回路を複数備える場合の回路構成を模式的に示した図である。図１１は、図１と同様説明の便宜上４ビットのバージョン情報を読み出すことができる出力回路が例示されている。

図１１に示すそれぞれの出力回路Ｘ１〜Ｘ４では、５Ｖの信号が入力される配線経路Ｒ１と０Ｖの信号が入力される配線経路Ｒ２とが対となって半導体装置の表面に近い配線層Ｍｎから下層の配線層Ｍ１にまで複数層にわたって形成されている。そして、配線経路Ｒ１と配線経路Ｒ２のいずれかとバッファ１０２とが接続されることで、バッファ１０２から論理レベルＬまたはＨが出力される。ここで、配線経路とは、配線層に形成されている配線と各配線層間に形成されているビアとが連続的につながっている状態をいう。

図１１の状態においては、各バッファ１０２は、配線経路Ｒ１と接続されている場合、論理レベルとして”Ｌ”を出力する。つまり、図１１に示す出力回路Ｘ１〜Ｘ４では、バージョン情報として”ＬＬＬＬ”が出力される。このような出力回路を備える半導体装置において、半導体装置の機能を発揮させる主動作に関係する回路構成に何らかの変更を加える必要があり、そのための変更箇所が配線層Ｍ２にある場合、配線層Ｍ２を作製するために用いるマスクをそれまで用いていたマスクと交換することになる。

同時に、交換前のマスクで作製した半導体装置とは構成が部分的に異なった新たなバージョンの半導体装置がそれ以降製造されることになるため、それまで製造した半導体装置と識別を容易にするためにバージョン情報も変更する必要がある。

そこで、図１１に示す出力回路Ｘ４では、配線層Ｍ２を作製するために用いる新たなマスクにより、それまで配線経路Ｒ１と接続されていたバッファ１０２が配線経路Ｒ２と接続されるように配線のパターンが形成される。具体的には、それまで配線Ｌ１とつながっていたビア層Ｖ_１の一方のビアが配線Ｌ２とつながるように、それまで配線Ｌ２とつながっていたビア層Ｖ_１の他方のビアが配線Ｌ１とつながるような配線パターンが形成される。

そのため、出力回路Ｘ１〜Ｘ４では、バージョン情報として”ＬＬＬＨ”が出力される。これにより、一つのマスクの変更で半導体装置の主動作に関係する回路構成の変更とバージョン情報の変更とを同時に行うことができ、フォトリソグラフィ工程におけるマスクの修正に伴う半導体装置の製造コストの上昇を抑制することができる。

また、この出力回路Ｘ１〜Ｘ４を備える半導体装置では、配線層Ｍ_１層からＭ_ｎ層まで作製するために用いられる複数のマスクのうちいずれを変更しても、バージョン情報の変更が可能である。以下、その点について図を参照しながら説明する。図１２は、本実施の形態に係る出力回路の各配線層における接続状態の切り替えにより改訂されるバージョン情報を説明するための図である。

図１２に示す表では、フォトリソグラフィ工程において、配線層Ｍ_ｎを形成するために用いるマスクをＳ_ｎ、配線層Ｍ_{（ｎ−１）}を形成するために用いるマスクをＳ_{（ｎ−１）}、・・・、配線層Ｍ_２を形成するために用いるマスクをＳ_２、配線層Ｍ_１を形成するために用いるマスクをＳ_１としている。なお、本実施の形態に係る半導体装置では、出力回路Ｘ１〜Ｘ４により４ビットのバージョン情報を読み出すことができるため、出力回路Ｘ１〜Ｘ４のそれぞれについてマスクの修正により出力される論理レベルを変更することが可能である。しかし、図１２では、説明の便宜上、出力回路Ｘ４の各配線層における接続状態の切り替えによりバージョン情報をそれまでの”ＬＬＬＬ”から”ＬＬＬＨ”に変更する場合について詳述する。

図１１に示すように、出力回路Ｘ４は、各配線層では配線Ｌ１と配線Ｌ２とが切り替えられていない状態（図１２中の表では配線パターン”Ｎ”とする。）で構成されている。そのため、図１１に示すバージョン改訂前の出力回路Ｘ４の状態では、バッファ１０２から出力レベルとしてＬが出力されるため、出力回路Ｘ１〜Ｘ４全体からはバージョン情報として”ＬＬＬＬ”が読み出される。

これに対して、フォトリソグラフィ工程において、半導体装置の主動作に関係する回路構成の変更に伴い配線層Ｍ_ｎを修正するためにマスクＳ_ｎを交換して新たなマスクが必要な場合がある。この場合、出力回路Ｘ４の配線層Ｍ_ｎについてそれまでの配線パターンＮを、配線Ｌ１と配線Ｌ２とが切り替えられた状態の配線パターン（図１２中の表では配線パターン”Ｃ”とする。）に変更する新たなマスクＳ_ｎを用いることで、バッファ１０２から出力レベルとしてＨが出力され、出力回路Ｘ１〜Ｘ４全体からはバージョン情報として”ＬＬＬＨ”が読み出される。

つまり、フォトリソグラフィ工程において、用いられる複数のマスクのうち回路構成の改訂に伴う新たなマスクＳ_ｎを用いて、出力回路Ｘ１〜Ｘ４全体から読み出される出力値が改訂後のバージョン情報、本実施の形態では”ＬＬＬＨ”、を示すように、配線層Ｍｎのうち出力回路Ｘ４を構成する領域に配線パターンＣを形成する。これにより、新たに交換するマスクがＳ_ｎであっても一つのマスクの変更で半導体装置の主動作に関係する回路構成の変更とバージョン情報の変更とを同時に行うことができる。

また、フォトリソグラフィ工程において、半導体装置の主動作に関係する回路構成の変更に伴い配線層Ｍ_{（ｎ−１）}を修正するためにマスクＳ_{（ｎ−１）}を交換して新たなマスクが必要な場合がある。この場合、出力回路Ｘ４の配線層Ｍ_{（ｎ−１）}についてそれまでの配線パターンＮを配線パターンＣに変更する新たなマスクＳ_{（ｎ−１）}を用いることで、バッファ１０２から出力レベルとしてＨが出力され、出力回路Ｘ１〜Ｘ４全体からバージョン情報として”ＬＬＬＨ”が読み出される。回路構成の変更に伴い配線層Ｍ_２や配線層Ｍ_１を修正するためにマスクＳ_２やＳ_１を変更して新たなマスクが用いられる場合についても同様である。

そのため、半導体装置１０の主動作に関係する回路構成の変更に伴い交換するマスクにより、回路構成の改訂に対応するバージョン情報が保持される出力回路Ｘ１〜Ｘ４の配線パターンも同時に変更できるので、マスクの交換枚数が抑制され、回路構成の改訂によるマスク交換コストの低減を図ることができる。

また、多層配線構造１６のうち一対の配線経路Ｒ１，Ｒ２が形成されている配線層Ｍ_ｎから配線層Ｍ_１までのいずれかにおいて回路構成に変更が生じる場合であっても、その際に交換するマスクにより、回路構成の改訂に対応するバージョン情報が保持される出力回路Ｘ１〜Ｘ４の配線パターンも同時に変更することができる。

また、本実施の形態に係るフォトリソグラフィ工程は、回路構成の改訂に伴う新たなマスクとして、出力回路Ｘ１〜Ｘ４のうち改訂前のマスクにより形成される一対の配線経路Ｒ１，Ｒ２と比較して変更を要する出力回路の配線経路の一方と他方とが途中で入れ替わるように、出力回路Ｘ１〜Ｘ４を構成する配線のパターンを形成するマスクを用いている。

そのため、改訂前のマスクにより形成される一対の配線経路と比較してそれぞれの配線経路の一方と他方とが途中で入れ替わるように、一対の配線経路をいずれかの箇所で互い違いにすることで、それまで一対の配線経路のそれぞれに入力されていた異なるレベルの入力値を、簡単なマスクパターンの変更で一対の配線経路の出力側で反転させることができる。

また、本実施の形態に係る半導体装置の製造方法によれば、前述のように出力回路Ｘ１〜Ｘ４から読み出されるバージョン情報が”ＬＬＬＬ”から”ＬＬＬＨ”に新たなマスクＳ_ｎを用いて変更された際に、配線経路Ｒ１，Ｒ２がいずれの配線層においても断線されることなく配線層Ｍ１にまで連続的に形成されている。そのため、例えば図１３に示すように、その後の回路構成の変更が、前回の回路構成の変更が行われた配線層Ｍ_ｎより下層の配線層Ｍ_{（ｎ−１）}を形成する新たなマスクＳ_{（ｎ−１）}を用いて再度なされる場合であっても、同時にバージョン情報を”ＬＬＬＨ”から”ＬＬＨＬ”に変更することができる。

具体的には、新たなマスクＳ_{（ｎ−１）}を用いて出力回路Ｘ３の配線層Ｍ_{（ｎ−１）}におけるそれまでの配線パターンＮを配線パターンＣに、出力回路Ｘ４の配線層Ｍ_{（ｎ−１）}におけるそれまでの配線パターンＮを配線パターンＣに変更することで、バージョン情報の変更を容易にすることができる。

なお、図１４に示すように、回路構成の変更が行われた配線層Ｍ_ｎにおいて配線経路Ｒ１が断線した状態の出力回路でもバージョン情報として”ＬＬＬＨ”を出力することはできる。しかしながら、その後の回路構成の変更が、前回の回路構成の変更が行われた配線層Ｍ_ｎより下層の配線層Ｍ_{（ｎ−１）}を形成する新たなマスクＳ_{（ｎ−１）}を用いて再度なされる場合、図１３に示す出力回路と違い、出力回路Ｘ４の配線層Ｍ_ｎにおける配線パターンも変更する必要がある。そのため、図１４に示す出力回路は、図１３に示す出力回路と比較して、バージョン情報を”ＬＬＬＨ”から”ＬＬＨＬ”に変更するために必要なマスクが多くなり、半導体装置の製造コストの上昇を招いてしまう。

つまり、本実施の形態に係る半導体装置の製造方法によれば、配線経路Ｒ１，Ｒ２がいずれの配線層においても断線されることなく配線層Ｍ１にまで連続的に形成されていることで、マスクの交換枚数を最小限にしつつバージョン情報を繰り返し変更することができる。

次に、本実施の形態に係る出力回路の構造について説明する。図１５（ａ）は、バージョン情報として出力レベルＬが出力される半導体装置が有する出力回路Ｘの配線構造の要部を示す模式図である。図１５（ｂ）は、図１５（ａ）の回路構成を模式的に示した図である。図１６（ａ）は、図１に示す出力回路を備える半導体装置の回路構成が改訂されバージョン情報として出力レベルＨが出力される半導体装置が有する出力回路の配線構造の要部を示す模式図である。図１６（ｂ）は、図１６（ａ）の回路構成を模式的に示した図である。

図１５（ａ）に示すように、本実施の形態に係る出力回路Ｘでは、一対の配線経路Ｒ１，Ｒ２は、複数の層に一対ずつ配置された複数対の配線Ｌ１，Ｌ２と、一対の配線Ｌ１，Ｌ２とその上層または下層に配置された他の一対の配線とを積層方向に導通する複数対のビア（導通部）とを有する。対となる配線Ｌ１，Ｌ２は、その各々の長手方向が実質的に平行な長方形のパターンで形成されている。

それぞれの配線経路における各ビアは、各配線層の積層方向Ｄ１から見た場合、配線層を含む平面と平行な所定の方向Ｄ２に交互にずれるように形成されている。より詳述すると、一方の配線経路Ｒ１においては、一対の配線の一方である配線Ｌ１の一端側に、上層の配線Ｌ１と導通するためのビアが形成され、配線Ｌ１の他端側に、下層の配線Ｌ１と導通するためのビアが形成されている。同様に、他方の配線経路Ｒ２においては、一対の配線の他方である配線Ｌ２の一端側に、上層の配線Ｌ２と導通するためのビアが形成され、配線Ｌ２の他端側に、下層の配線Ｌ２と導通するためのビアが形成されている。

本実施の形態に係る出力回路Ｘは、配線層の積層方向Ｄ１から見たとき、各配線層に形成されている一対の配線Ｌ１，Ｌ２は、他の配線層に形成されている一対の配線Ｌ１，Ｌ２と少なくともその一部が重なるように形成されているので、コンパクトになる。つまり、本実施の形態に係る半導体装置は、多層配線構造のうち一対の配線経路Ｒ１，Ｒ２が形成されている配線層のいずれかにおいて回路構成に変更が生じる場合であっても、その際に交換するマスクによってコンパクトな領域に形成されたビアや配線を有する記憶構造により、改訂後のバージョン情報を保持することができる。

また、一方の配線経路Ｒ１と他方の配線経路Ｒ２とでは、ある配線層における一対の配線Ｌ１，Ｌ２から上方および下方に向かって設けられているビアは、各配線の長手方向となる所定の方向Ｄ２および所定の方向Ｄ２と交差する方向Ｄ３の両方向において互いにずれて配置されている。

換言すると、図１５（ａ）に示すように、一対のビアＣ_ｎおよびその下層に配置された他の一対のビアＣ_{（ｎ−１）}は、積層方向に見て、一対のビアＣ_ｎ同士を結ぶ対角線Ｅ_１と他の一対のビアＣ_{（ｎ−１）}同士を結ぶ対角線Ｅ_２が四角形の領域Ａのそれぞれの対角線となるように、四角形の領域Ａの四隅に配置されている。また、複数対の配線Ｌ１，Ｌ２のそれぞれの対は、四角形の領域Ａの対向する二組の辺のいずれかの組と同じ方向に形成されている。なお、四角形の領域Ａは、長方形の領域であるとよく、より好ましくは正方形の領域であるとよい。

これにより、各層の一対の配線Ｌ１，Ｌ２が、所定の交差する二つの方向のいずれかの方向、例えば方向Ｄ２または方向Ｄ３、と長手方向とが同じとなるように選択された配線パターンで形成されることで、コンパクトな領域に一対の配線経路Ｒ１，Ｒ２を設けることが可能となる。また、フォトリソグラフィ工程により出力回路を形成する際に、一対の配線Ｌ１，Ｌ２の長手方向が異なる二つの配線パターンから選択することで、簡易に一対の配線経路Ｒ１，Ｒ２の接続先を変更することができる。なお、本実施の形態に係る所定の方向Ｄ２と交差する方向Ｄ３とは直交しているとよい。これにより、出力回路Ｘはよりコンパクトになる。

上述したように、図１５（ａ）に示す出力回路Ｘは、図１５（ｂ）に示すように、バージョン情報として論理レベルＬを出力し、半導体装置のバージョンをソフト側に伝達することができる。

図１５（ａ）に示す出力回路Ｘを有する半導体装置において、半導体装置の主動作にかかわる回路構成の変更が発生した場合、マスクの交換が必要となる。例えば、配線層Ｍ_{（ｎ−１）}において主動作にかかわる回路構成の変更が行われる場合、フォトリソグラフィ工程で新たなマスクを用いることになる。この新たなマスクは、図１６（ａ）に示すように、一対の配線経路Ｒ１，Ｒ２における配線層Ｍ_{（ｎ−１）}の配線Ｌ１および配線Ｌ２が、その長手方向の向きが配線層Ｍ_ｎにおける配線Ｌ１および配線Ｌ２と比較して、９０度回転した方向に形成されるパターンを有する。

このような構成の出力回路Ｘは、図１６（ｂ）に示すように、バージョン情報として論理レベルＨを出力し、改訂された半導体装置のバージョン情報をソフト側に伝達することができる。

（第２の実施の形態）
第１の実施の形態に係る半導体装置では、出力回路として一対の配線経路を４組備えた場合、つまり、４ビットのバージョン情報を扱う場合について説明した。しかし、半導体装置が出力回路として備える一対の配線経路は複数組に限られない。例えば、一対の配線経路を一組だけ有する出力回路を備える半導体装置であってもよい。つまり、出力回路として形成される一対の配線経路の数は、回路構成の改訂頻度や半導体装置の基板面積、半導体装置の用途を考慮し適宜選択されればよい。

上述の各実施の形態では、出力回路から読み出される固定値がバージョン情報として用いられる半導体装置について説明したが、出力回路の用途はこれに限られるものではない。例えば、半導体装置が複数の機能を備えており、用いられる機器に応じて複数の機能の中から所定の機能で動作する場合、どの機能で動作するかを示すものとして出力回路から読み出される固定値を用いてもよい。そのためには、上述の各実施の形態に係る半導体装置の製造方法により、フォトリソグラフィ工程において、用いられる複数のマスクのうち機能の変更に伴う新たなマスクを用いて、出力回路から読み出される固定値が機能の変更に応じたそれまでとは異なる値を示すように出力回路を構成する配線のパターンを形成するとよい。

以上、本発明を上述の各実施の形態を参照して説明したが、これは例示であり、本発明は上述の各実施の形態に限定されるものではなく、各実施の形態の構成を適宜組み合わせたものや置換したものについても本発明に含まれるものである。また、当業者の知識に基づいて各種の設計変更等の変形を各実施の形態に対して加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうる。

バージョン情報を示す出力回路の回路構成の一例を模式的に示した図である。第１の実施の形態に係る半導体装置の要部を示す概略断面図である。第１の実施の形態に係る半導体装置の要部を示す概略断面図である。第１の実施の形態に係る半導体装置の要部を示す概略断面図である。第１の実施の形態に係る半導体装置の要部を示す概略断面図である。第１の実施の形態に係る半導体装置の要部を示す概略断面図である。第１の実施の形態に係る半導体装置の要部を示す概略断面図である。本実施の形態に係る多層配線構造を製造する工程を示す断面図である。出力回路の回路構成を模式的に示した図である。本実施の形態に係るトランジスタの一例を示す回路図である。半導体装置が図９に示す出力回路を複数備える場合の回路構成を模式的に示した図である。本実施の形態に係る出力回路の各配線層における接続状態の切り替えにより改訂されるバージョン情報を説明するための図である。バージョン情報の改訂を行うための出力回路における配線パターンの切り替えを模式的に示した図である。バージョン情報の改訂を行うための出力回路における配線パターンの切り替えを模式的に示した図である。図１５（ａ）は、バージョン情報として出力レベルＬが出力される半導体装置が有する出力回路Ｘの配線構造の要部を示す模式図である。図１５（ｂ）は、図１５（ａ）の回路構成を模式的に示した図である。図１６（ａ）は、図１５（ａ）に示す出力回路を備える半導体装置の回路構成が改訂されバージョン情報として出力レベルＨが出力される半導体装置が有する出力回路の配線構造の要部を示す模式図である。図１６（ｂ）は、図１６（ａ）の回路構成を模式的に示した図である。

符号の説明

Ｌ１配線、Ｒ１配線経路、Ｘ１〜Ｘ４出力回路、Ｌ２配線、Ｒ２配線経路、１０半導体装置、１２半導体素子、１４基体、１６多層配線構造、４６絶縁膜、５４接続導体、８０接続孔、８６配線、１０２バッファ。

Claims

所定のレベルの入力に対して固定値を出力する出力回路を有する半導体装置の製造方法であって、
半導体素子を形成する素子形成工程と、
前記半導体素子を含む基体上に多層配線構造を各層に対応した複数のマスクを用いて形成するフォトリソグラフィ工程とを備え、
前記フォトリソグラフィ工程において、用いられる複数のマスクのうち半導体装置の回路構成または機能の変更に伴う新たなマスクを用いて、前記出力回路から読み出される固定値が半導体装置の回路構成または機能の変更に応じたそれまでとは異なる値を示すように該出力回路を構成する配線のパターンを形成し、
前記出力回路として、互いに電気的に絶縁され第１のレベルの入力と該第１のレベルの入力と異なる第２のレベルの入力とがそれぞれ接続される一対の配線経路を、複数のマスクを用いて前記多層配線構造の一部に複数層にわたってそれぞれが途中で断線されることなく形成し、
前記一対の配線経路の一方が、前記第１のレベルの入力に対して第１のレベルの固定値を出力するとともに前記第２のレベルの入力に対して前記第１のレベルの固定値と異なる第２のレベルの固定値を出力する半導体素子に接続されるように、該出力回路を構成する配線のパターンを形成する、
ことを特徴とする半導体装置の製造方法。
回路構成の改訂に対応するバージョン情報が保持される出力回路を有する半導体装置の製造方法であって、
半導体素子を形成する素子形成工程と、
前記半導体素子を含む基体上に多層配線構造を各層に対応した複数のマスクを用いて形成するフォトリソグラフィ工程とを備え、
前記フォトリソグラフィ工程において、用いられる複数のマスクのうち回路構成の改訂に伴う新たなマスクを用いて、前記出力回路から読み出される固定値が改訂後のバージョン情報を示すように該出力回路を構成する配線のパターンを形成し、
前記出力回路として、互いに電気的に絶縁され第１のレベルの入力と該第１のレベルの入力と異なる第２のレベルの入力とがそれぞれ接続される一対の配線経路を、複数のマスクを用いて前記多層配線構造の一部に複数層にわたってそれぞれが途中で断線されることなく形成し、
前記一対の配線経路の一方が、前記第１のレベルの入力に対して第１のレベルの固定値を出力するとともに前記第２のレベルの入力に対して前記第１のレベルの固定値と異なる第２のレベルの固定値を出力する半導体素子に接続されるように、該出力回路を構成する配線のパターンを形成することを特徴とする半導体装置の製造方法。
前記素子形成工程において、前記半導体素子として、ＭＯＳトランジスタを形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
前記フォトリソグラフィ工程において、回路構成の改訂に伴う新たなマスクを用いて、改訂前のマスクにより形成される前記一対の配線経路と比較してそれぞれの配線経路の一方と他方とが途中で入れ替わるように、前記出力回路を構成する配線のパターンを形成することを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
前記フォトリソグラフィ工程において、前記出力回路として、前記一対の配線経路を複数組形成することを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
所定のレベルの入力に対して固定値を出力する出力回路を有する半導体装置であって、
半導体素子と、
前記半導体素子を含む基体上に複数のマスクを用いたフォトリソグラフィ工程により形成された多層配線構造とを備え、
前記多層配線構造の一部は、前記出力回路から読み出される固定値が半導体装置の回路構成または機能の変更に応じたそれまでとは異なる値を示すように該出力回路を構成する配線が形成され、
前記出力回路は、互いに電気的に絶縁され第１のレベルの入力と該第１のレベルの入力と異なる第２のレベルの入力とがそれぞれ接続される一対の配線経路が、半導体装置の回路構成または機能の変更に伴う新たなマスクを含む複数のマスクを用いて形成された複数層にわたるそれぞれが途中で断線されていない配線を有し、
前記一対の配線経路は、その一方が、前記第１のレベルの入力に対して第１のレベルの固定値を出力するとともに前記第２のレベルの入力に対して前記第１のレベルの固定値と異なる第２のレベルの固定値を出力する半導体素子に接続されており、その他方が該半導体素子と接続されていないことを特徴とする半導体装置。
回路構成の改訂に対応するバージョン情報が保持される出力回路を有する半導体装置であって、
半導体素子と、
前記半導体素子を含む基体上に複数のマスクを用いたフォトリソグラフィ工程により形成された多層配線構造とを備え、
前記多層配線構造の一部は、前記出力回路から読み出される固定値が改訂後のバージョン情報を示すように、該出力回路を構成する配線が形成され、
前記出力回路は、互いに電気的に絶縁され第１のレベルの入力と該第１のレベルの入力と異なる第２のレベルの入力とがそれぞれ接続される一対の配線経路が、回路構成の改訂に伴う新たなマスクを含む複数のマスクを用いて形成された複数層にわたるそれぞれが途中で断線されていない配線を有し、
前記一対の配線経路は、その一方が、前記第１のレベルの入力に対して第１のレベルの固定値を出力するとともに前記第２のレベルの入力に対して前記第１のレベルの固定値と異なる第２のレベルの固定値を出力する半導体素子に接続されており、その他方が該半導体素子と接続されていないことを特徴とする半導体装置。
前記半導体素子は、ＭＯＳトランジスタであることを特徴とする請求項６または７に記載の半導体装置。
前記出力回路は、前記一対の配線経路を複数組備えることを特徴とする請求項６乃至８のいずれかに記載の半導体装置。
半導体素子と、
前記半導体素子を含む基体上に複数のマスクを用いたフォトリソグラフィ工程により形成され、所定のレベルの入力に対して固定値を出力する出力回路を有する多層配線構造とを備える半導体装置であって、
前記出力回路は、互いに電気的に絶縁され第１のレベルの入力と該第１のレベルの入力と異なる第２のレベルの入力とがそれぞれ接続される一対の配線経路が、半導体装置の回路構成または機能の変更に伴う新たなマスクを含む複数のマスクを用いてそれぞれが途中で断線されないように形成されているとともに、該一対の配線経路から読み出される固定値がそれまでとは異なる値を示し、
前記一対の配線経路は、複数の層に一対ずつ配置された複数対の配線と、一対の配線とその上層または下層に配置された他の一対の配線とを積層方向に導通する複数対の導通部とを有し、
前記複数対の導通部のうち一対の導通部およびその上層または下層に配置された他の一対の導通部は、積層方向に見て、前記一対の導通部同士を結ぶ直線と前記他の一対の導通部同士を結ぶ直線が四角形のそれぞれの対角線となるように該四角形の四隅に配置されており、
前記複数対の配線のそれぞれの対は、前記四角形の対向する二組の辺のいずれかの組と同じ方向に形成されており、
前記一対の配線経路は、その一方が、前記第１のレベルの入力に対して第１のレベルの固定値を出力するとともに前記第２のレベルの入力に対して前記第１のレベルの固定値と異なる第２のレベルの固定値を出力する半導体素子に接続されている、
ことを特徴とする半導体装置。
半導体素子と、
前記半導体素子を含む基体上に複数のマスクを用いたフォトリソグラフィ工程により形成され、回路構成の改訂に対応するバージョン情報が保持される出力回路を有する多層配線構造とを備え、
前記出力回路は、互いに電気的に絶縁され第１のレベルの入力と該第１のレベルの入力と異なる第２のレベルの入力とがそれぞれ接続される一対の配線経路が、回路構成の改訂に伴う新たなマスクを含む複数のマスクを用いてそれぞれが途中で断線されないように形成されているとともに、該一対の配線経路から読み出される固定値が改訂後のバージョン情報を示し、
前記一対の配線経路は、複数の層に一対ずつ配置された複数対の配線と、一対の配線とその上層または下層に配置された他の一対の配線とを積層方向に導通する複数対の導通部とを有し、
前記複数対の導通部のうち一対の導通部およびその上層または下層に配置された他の一対の導通部は、積層方向に見て、前記一対の導通部同士を結ぶ直線と前記他の一対の導通部同士を結ぶ直線が四角形のそれぞれの対角線となるように該四角形の四隅に配置されており、
前記複数対の配線のそれぞれの対は、前記四角形の対向する二組の辺のいずれかの組と同じ方向に形成されており、
前記一対の配線経路は、その一方が、前記第１のレベルの入力に対して第１のレベルの固定値を出力するとともに前記第２のレベルの入力に対して前記第１のレベルの固定値と異なる第２のレベルの固定値を出力する半導体素子に接続されている、
ことを特徴とする半導体装置。
前記一対の導通部およびその上層または下層に配置された他の一対の導通部は、積層方向に見て、長方形の四隅に配置されていることを特徴とする請求項１０または１１に記載の半導体装置。