JP5274014B2 - 通信システム用フィルタ - Google Patents

Description

本発明は、通信システム用のフィルタに関し、より具体的には、従来式構成と比較して、有利なディジタル／アナログ区画（ｄｉｇｉｔａｌ／ａｎａｌｏｇ ｐａｒｔｉｔｉｏｎｉｎｇ）、アナログフィルタ設計の単純化、フィルタチェイン全体の複数ＩＣ（集積回路）にわたる、性能の最適化、ＩＣ間のデータトラフィックの低減、ならびにマルチレート（ｍｕｌｔｉ−ｒａｔｅ）技法を使用しての電力消費およびシリコン面積の低減、の内の１つまたは２つ以上を可能にするフィルタに関する。本発明は、無線通信システムにおけるパルス整形フィルタに使用することができるが、そのような用途に限定されるものではない。

ルート・レイズド・コサイン（ＲＲＣ：Ｒｏｏｔ−Ｒａｉｓｅｄ−Ｃｏｓｉｎｅ）フィルタは、ＷＣＤＭＡ、ＴＤＳＣＤＭＡ、ＣＤＭＡ２０００、ＩＳ１３６、ＰＤＣおよびＰＨＳなどの多くの無線通信システムにおいて、パルス整形の目的で広く使用されている。これらの通信システムにおいて、ＲＲＣフィルタは、送信機と受信機の両方に使用されている。そのようなフィルタは、ディジタルドメインにおいて実現するのが好ましく、通常は、シンボルレートまたはチップレートの倍数であるサンプリングレートを使用し、それによって送信機の場合にはアナログドメインにおけるイメージスペクトルの除去を容易化するか、または受信機の場合にはアナログアンチエイリアシングフィルタ（ａｎａｌｏｇ ａｎｔｉ−ａｌｉａｓｉｎｇ ｆｉｌｔｅｒ）の設計を容易にする。すなわち、例えば、フィルタサンプリングレートを、フィルタリングされている信号のシンボルレート（またはチップレート）の８倍（８Ｘ）とすることができる。本明細書において使用する場合には、「８Ｘ」の表記は、信号シンボルレート（またはチップレート）の倍数として、サンプリングレートを表わす。

従来式送信機チェーンのブロック図を図１に示してある。１Ｘデータレートにおいてフィルタリングしようとする信号が、８Ｘ ＲＲＣディジタルフィルタ１０に供給される。８Ｘディジタルフィルタ１０の出力は、ディジタイル・アナログ変換器（ＤＡＣ）１２に供給される。ＤＡＣ１２の出力は、イメージ除去（ｉｍａｇｅ ｒｅｊｃｔｉｏｎ）を実行するアナログローパスフィルタ１４に供給される。その他の態様においては、２４Ｘ ＲＲＣディジタルフィルタが使用される。

従来型受信機チェーンのブロック図を図２に示してある。フィルタリングしようとするアナログ信号は、アナログローパスフィルタ２０として実装された、アンチエイリアシングフィルタに入力される。フィルタ２０の出力は、８Ｘサンプリングレートでアナログ信号をサンプリングする、アナログ・ディジタル変換器（ＡＤＣ）２２へ供給される。８Ｘ信号は、８Ｘ ＲＲＣディジタルフィルタ２４に供給される。他の態様において、ＡＤＣ２２は、４Ｘサンプリングレートを有し、かつ／またはフィルタ２４は４Ｘ ＲＲＣディジタルフィルタである。

従来型システムは、いわゆる直接ディジタル実装を使用しており、この場合に、フィルタは、所望のサンプリングレートを有するディジタルフィルタとして実装される。したがって、例えば、８Ｘフィルタは、８Ｘ ＲＲＣディジタルフィルタとして実装されることになる。しかしながら必要される係数の数はサンプリングレートに比例するので、そのようなフィルタ実装は、多数のフィルタ係数を必要とするのに加えて、複雑でもある。結果的に、そのようなフィルタ実装は、比較的大量の電力およびシリコン面積を消費する。

サンプリング理論によれば、ＡＤＣ、ＤＡＣ、およびＲＲＣフィルタに対しては、２Ｘレート（チップレートまたはシンボルレートの２倍）で十分である。しかしながら、そのような低いオーバーサンプリングレートは、受信機パスにおけるアナログ式アンチエイリアシング（チャンネルセレクション）フィルタと、送信機パスにおけるイメージ除去フィルタに対して非常に厳しい要件を課すことになる。ＲＲＣフィルタにおいて、８Ｘレートなどの、より高いオーバーサンプリングレートを使用すると、アナログフィルタの設計がはるかに容易になる。
したがって、矛盾する要件を満足することのできる、新型かつ改良型のフィルタ構成および方法が要求されている。

受信機および送信機のそれぞれは、通常、物理的にいくつかのＩＣに渡って構築される。ディジタルドメインにおいては、ＩＣ間のデータトラフィックを低減することが望ましい。本発明は、最低のレートである２ＸのレートにおいてＩＣ間でデータを交換することを可能にする。
受信機及び送信機において使用されるフィルタは、物理的にいくつかのＩＣわたって分散している。従来、各フィルタは、独立に設計されており、その結果、フィルタ性能の全体調節はされていない。本発明は、フィルタが互いに補償することを可能とし、それによってフィルタチェーン全体の全体性能が最適化される。そのフィルタの設計をより容易にするために、制御された性能低下（ｃｏｎｔｒｏｌｌｅｄ ｐｅｒｆｏｒｍａｎｃｅ ｄｅｇｒａｄａｔｉｏｎ）を１つのフィルタに導入することができる。この制御された性能低下は、チェーン内の別のフィルタによって補償することができる。

本発明は、ＲＲＣフィルタ、修正ＲＲＣフィルタまたはその他のディジタルフィルタが、シンボルレート（またはチップレート）の２倍、すなわち２Ｘなどの比較的低いデータレートで実装されている、カスケード方式（ｃａｓｃａｄｅｄ ｓｃｈｅｍｅ）に関する。データレートを８Ｘなどのより高いデータレートに増大させるには、補間フィルタ（ｉｎｔｅｒｐｌａｔｉｏｎ ｆｉｌｔｅｒ）を使用する。８Ｘなどの高いレートから２Ｘなどの低いレートにデータレートを低減するには、間引きフィルタ（ｄｅｃｉｍａｔｉｏｎ ｆｉｌｔｅｒ）を使用する。

本発明の第１の観点によれば、第１のデータレートでの出力を有するフィルタが提供される。フィルタは、第１のデータレートよりも低い、第２のデータレートで動作するディジタルフィルタと、そのディジタルフィルタと直列に接続されて、第２のデータレートから第１のデータレートにデータレートを増加させる、補間フィルタとを含む。

本発明の第２の観点によれば、信号をフィルタリングして、第１のデータレートで出力を供給する方法が提供される。この方法は、第１のデータレートよりも低い第２のデータレートで、ディジタルフィルタにおいて信号をディジタルフィルタリングすること、および第２のデータレートから第１のデータレートにデータレートを増加させる補間フィルタにおいて、ディジタルフィルタの出力を補間フィルタリングすることを含む。

本発明の第３の観点によれば、第１のデータレートでの入力を有するフィルタが提供される。このフィルタは、第１のデータレートにおいて入力を受け取り、データレートを第１のデータレートよりも低い第２のデータレートまで低下させる間引きフィルタと、間引きフィルタと直列に接続されて、第２のデータレートで動作するディジタルフィルタとを含む。

本発明の第４の観点によれば、第１のデータレートで入力信号をフィルタリングする方法が提供される。この方法は、データレートを第１のデータレートから第１のデータレートよりも低い第２のデータレートに低下させる間引きフィルタにおいて、入力信号を間引きフィルタリングすること、および第２のデータレートでディジタルフィルタにおいて間引きフィルタの出力をディジタルフィルタリングすることを含む。
本発明をより詳細に理解するために，参照により本明細書に組入れてある、添付の図面を参照する。

詳細な説明
本発明の第１の態様によるフィルタを含む、ＷＣＤＭＡ（広帯域コード分割多重アクセス）受信機チェーンのブロック図が図３に示されている。この受信機チェーンは、アナログローバスフィルタ１００、アナログ・ディジタル変換器（ＡＤＣ）１０２、間引きフィルタ１０４、修正ＲＲＣディジタルフィルタ１０６および補間フィルタ１０８を含む。「修正」ＲＲＣフィルタは、以下に示すように、フィルタ全体におけるその他の構成要素を補償するように係数が修正されている、ＲＲＣフィルタを意味する。

アナログローパスフィルタ１００は、アンチエイリアシングフィルタである。受信機チェーンの構成要素は、カスケード化、または直列に接続されて、データレート８Ｘを供給、出力する。ＡＤＣ１０２は、アナログアンチエイリアシングフィルタに対する要件を緩和するために、４Ｘサンプリングレートでアナログ信号をサンプリングする。間引きフィルタ１０４は、データレートにおいて２Ｘ低減をもたらす、ローパスフィルタ（ＬＰＦ）としてもよい。修正ＲＲＣディジタルフィルタ１０６は、２Ｘサンプリングレートを有する、有限インパルス応答（ＦＩＲ）ディジタルフィルタとしてもよい。補間フィルタ１０８は、データレートを４Ｘだけ増加させるローパスフィルタとしてもよい。例えば、間引きフィルタ１０４および補間フィルタ１０８のそれぞれは、低コストで実装することのできる任意のローパスフィルタとすることができる。

アナログローパスフィルタ１００は、混合信号ベースバンド（ＡＢＢ）および／または無線周波数（ＲＦ）集積回路に実装してもよい。ＡＤＣ１０２および間引きフィルタ１０４は、混合信号ベースバンド（ＡＢＢ）集積回路に実装してもよい。修正ＲＲＣディジタイルフィルタ１０６および補間フィルタ１０８は、ディジタルベースバンド（ＤＢＢ）集積回路に実装してもよい。図のように、間引きフィルタ１０４から修正ＲＲＣディジタルフィルタ１０６へのチップ間の通信は、２Ｘデータレートである。無線通信システムの例において、出力データレートは、チップ当たり８サンプルである。

ＡＢＢ ＩＣとＤＢＢ ＩＣの間のデータレートを低減するために、間引きフィルタ１０４を使用して、データレートを４Ｘから２Ｘに低減する。間引きフィルタ１０４を用いるに際しては、乗算を必要としない。
修正ＲＲＣディジタルフィルタ１０６、２Ｘ対称ＦＩＲフィルタは例えば１０チップの持続期間を有し、２Ｘサンプリングレートで２１タップであることを意味する。このＦＩＲフィルタは、フィルタチェーン全体にわたっての、他の構成要素によって導入される、予期しない、または有害な（しかし制御されている）歪がある場合にそれを補償するために、プログラム可能である。その目的は、フィルタチェーン全体の周波数応答を、ＲＲＣフィルタの理想的な周波数応答にできる限り近づけることである。ＦＩＲフィルタは対称的であるので、振幅歪だけを補償することができる。シミュレーションによると、振幅歪を補償するだけで十分であることがわかる。

ＷＣＤＭＡ受信機の残部は、８Ｘデータストリームを必要とするので、修正ＲＲＣフィルタの２Ｘ出力は、補間フィルタ１０８を使用して８Ｘに補間される。この補間フィルタ１０８を用いるに際しては、乗算を必要としない。修正ＲＲＣフィルタを用いる際だけに、乗算が必要である。

本発明の第２の態様によるフィルタを含む、ＷＣＤＭＡ送信機チェーンのブロック図を図４に示してある。この送信機チェーンは、ＩＸのデータレートでディジタル信号を受信するものであって、４Ｘ修正ＲＲＣディジタルフィルタ１５０、タイミング調整ブロック１５２、補間フィルタ１５４、ディジタル・アナログ変換器（ＤＡＣ）１５６およびアナログローパスフィルタ１５８を含む。修正ＲＲＣディジタルフィルタ１５０の出力は、４Ｘデータレートでタイミング調整ブロック１５２に供給される。タイミング調整の後に、データレートは２Ｘレートに低減されて、その結果としてディジタルベースバンドＩＣとアナログベースバンドＩＣの間の通信は、可能なうちの最低のレート（すなわち、２Ｘレート）である。補間フィルタ１５４は、データレートを２Ｘから８Ｘに増加させる。ＤＡＣ１５６は、８Ｘのサンプリングレートを有し、アナログローパスフィルタ１５８にアナログ信号を供給し、このアナログローパスフィルタ１５８は、イメージ除去フィルタとして機能する。ＤＡＣ１５６についての８Ｘの高いサンプリングレートによって、イメージ除去アナログローパスフィルタに対する要件が緩和される。

修正ＲＲＣディジタルフィルタ１５０およびタイミング調整ブロック１５２は、ディジタルベースバンド集積回路内に実装されている。補間フィルタ１５４およびＤＡＣ１５６は、混合信号ベースバンド集積回路内に実装されている。アナログイメージ除去フィルタは、ディジタルベースバンド集積回路または／および無線周波数集積回路内に実装される。ディジタルベースバンドＩＣとアナログベースバンドＩＣ間の通信は、最も低いデータレートで行われる（すなわち、２Ｘデータレート）。

タイミング調整に対する要件は、±１／８チップであるので、タイミング調整ブロック１５２に対する入力データは、少なくとも４Ｘレートでなくてはならない。１Ｘ入力２Ｘ出力修正ＲＲＣフィルタと、それに続く別の補間フィルタを備える代わりに、ここでは１Ｘ入力４Ｘ出力修正ＲＲＣフィルタを直接、使用する。このようにする理由には、（１）設計の簡潔さ、（２）１Ｘ入力４Ｘ出力実装に利用可能な十分なリソース、（３）電力消費およびシリコン面積は重要ではないこと、などが挙げられる。
ＷＣＤＭＡ受信機におけるのと同様に、補間フィルタ１５４を用いる際には、乗算を必要としない。修正ＲＲＣフィルタを用いる際にのみ、乗算が必要となる。

本発明の第３の態様によるフィルタを含む、ＴＤＳＣＤＭＡ（時分割同期コード分割多重アクセス）受信チェーンのブロック図を図５に示してある。受信機チェーンは、アナログローパスフィルタ２００、ＡＤＣ２０２、間引きフィルタ２０４および２Ｘ修正ＲＲＣディジタルフィルタ２０６を含む。ＷＣＤＭＡ受信機と異なり、ＴＤＳＣＤＭＡ受信機は２Ｘデータストリームだけを必要とするので、後続の補間フィルタは必要ではない。アナログローパスフィルタ２００は、アンチエイリアシングフィルタとして機能する。ＡＤＣ２０２は、アナログアンチエイリアシングフィルタに対する要件を緩和するために、４Ｘのサンプリングレートを有する。間引きフィルタ２０４は、４ＸデータレートでＡＤＣ２０２の出力を受け取り、データレートを２Ｘに低減し、それによって２Ｘデ−タレートで修正ＲＲＣディジタルフィルタ２０６にサンプルを供給する。ＡＤＣ２０２および間引きフィルタ２０４は、混合信号ベースバンド集積回路内に実装されている。修正ＲＲＣディジタルフィルタ２０６は、ディジタルベースバンド集積回路内に実装されている。

ＡＢＢ ＩＣとＤＢＢ ＩＣの間のデータレートを低減するために、間引きフィルタ２０４を使用して、データレートを４Ｘから２Ｘに低減する。間引きフィルタ２０４を用いる際には、乗算を必要としない。修正ＲＲＣフィルタを用いる際にのみ、乗算が必要である。

量子化ノイズを最小化するために、ＡＤＣ以前の信号レベルは、ＡＤＣ２０２の出力の飽和が無い（または最小である）とともに、全ＡＤＣダイナミックレンジを使用する状態に調整しなくてはならない。間引きフィルタ２０４のゲインは、間引きフィルタ２０４の出力がインターエフィスによって提供される全ダイナミックレンジを使用する状態に、注意深く設定しなければならない。一般に、フィルタチェーンの全体にわたって飽和が無いか、または最小にして、インターフェイス、ＤＡＣおよびＡＤＣの全ダイナミックレンジを使用することが非常に望ましい。

修正ＲＲＣ修正フィルタ２０６用のフィルタタップは、アンチエイリアシングフィルタ２００と間引きフィルタ２０４によって導入される有害なパスバンド振幅歪を補償するように導出して、全フィルタチェーンの周波数応答を、理想的なＲＲＣ周波数応答にできる限り近似させる。本明細書で記述する原理は、すべての修正ＲＲＣディジタルフィルタに適用される。

本発明の第４の態様によるフィルタを含む、ＴＤＳＣＤＭＡ送信機チェーンのブロック図を図６に示してある。この送信機チェーンは、１Ｘデータレートでディジタル入力を受け取るものであり、２Ｘ修正ＲＲＣディジタルフィルタ２５０、補間フィルタ２５４、ＤＡＣ２５６およびアナログローパスフィルタ２５８を含む。修正ＲＲＣディジタルフィルタ２５０は、２Ｘデータレートで補間フィルタ１５４への入力を供給する。補間フィルタ１５４は、データレートを１２倍に増大させて、２４ＸデータレートでＤＡＣ２５６に出力を供給する。ＤＡＣ２５６は、２４Ｘサンプリングレートを有する。アナログローパスフィルタ２５８は、イメージ除去フィルタとして機能する．ＤＡＣ２５６についての８Ｘという高いサンプリングレートは、イメージ除去アナログローパスフィルタに対する要件を緩和する。修正ＲＲＣディジタルフィルタ２５０は、ディジタルベースバンド集積回路内に実装されている。補間フィルタ２５４およびＤＡＣ２５６は、混合信号ベースバンド集積回路内に実装されている。

ＲＲＣディジタルフィルタ２５０は、１Ｘレートで入力を受け取り、２Ｘレートで出力データを出力する。Ｉ／Ｑサンプルは、最小２ＸレートでＤＢＢ ＩＣからＡＢＢ ＩＣまで送られる。
ＡＢＢ ＩＣにおいて、データストリームは、ＤＡＣ２５６に送られる前に、補間フィルタ２５４を使用して、２４Ｘレートまでアップサンプリングされる。ＤＡＣ２５６後の（ＡＢＢおよびＲＦＩＣの両方における）アナログフィルタ２５８は、イメージスペクトルをフィルタリングするのに使用される。

高いデータレートで動作する補間フィルタおよび間引きフィルタは、実装が非常に単純で容易であるように選択される。例えば、加算と減算だけを必要とする補間フィルタおよび間引きフィルタが使用される。通常、そのような単純なフィルタは、パスバンドにおける有害な（しかし制御された）減衰、またはその他の有害な特性を導入する。しかしながら、これらの単純フィルタに起因する歪は、修正ＲＲＣフィルタの係数を調整することによって補償することができる。この係数は、受信機チェーンまたは送信機チェーンの全体にわたりＤＡＣやアナログフィルタなどのその他の構成要素に起因する歪を補償するために、さらに調整してもよい。例えば、ＷＣＤＭＡ受信機チェーンにおけるアナログフィルタ１００は、信号のパスバンドにおいて過剰な減衰を有する可能性があり、ＢＬＥＲ（ブロック誤り率）性能について約０．５ｄＢの低下を生じる可能性がある。

パスバンド減衰は、修正ＲＲＣディジタルフィルタ１０６の係数を調整することによって補償することができる。修正ＲＲＣディジタルフィルタ１０６、１５０、２０６、２５０における係数は、受信機チェーンまたは送信機チェーンに導入される有害な特性を補償するために、プログラム可能とすることができる。ディジタルフィルタによって得られる補償能力によって、単純間引きフィルタまたは単純補間フィルタの設計がはるかに容易になる。補間フィルタの出力（または間引きフィルタの入力）に対する比較的高いオーバーサンプリングレートに加えて、ディジタルフィルタによって得られる補償能力によっても、前段（または後段）のアナログフィルタの設計がはるかに容易になる。

全フィルタチェーンは、異なるテクノロジを用いて製作される異なるチップにわたって実装してもよい。ＴＤＳＣＭＤＡ用およびＷＣＤＭＡ用の製品において、修正ＲＲＣフィルタは、より先進性の高いテクノロジを使用するディジタルベースバンドプロセッサにおいて実現されるが、これに対して、補間フィルタおよびアナログフィルタは、より先進性の低いテクノロジを使用する混合信号ベースバンドプロセッサにおいて実現される。プログラム可能修正ＲＲＣフィルタは、最も複雑なフィルタであるが、より先進性の高いテクノロジで製作される。

補間フィルタおよびアナログフィルタは、あまり複雑ではなく、したがってより先進性の低いテクノロジに適しており、このことは通常、より大きな面積とより多くの電力消費を意味する。本明細書において開示する区画（ｐａｒｔｉｔｉｏｎｉｎｇ）は、アナログとディジタイル回路の最適区画をもたらし、それによってシリコン面積と電力消費を最小化するが、性能を低下させることがない。さらに、データはＤＢＢプロセッサとＡＢＢプロセッサの間で低いレート（すなわち２Ｘ）で伝達され、これによってさらに電力消費が低下する。

修正ＲＲＣディジタルフィルタの一態様のブロック図を図７に示してある。図７に示すディジタルフィルタ３００は、対称係数、［ｈ（０），ｈ（１），．．．，ｈ（Ｈ／２−１），ｈ（Ｈ／２），ｈ（Ｈ／２−１），．．．，ｈ（１），ｈ（０）］で使用するためのＦＩＲ実装であり、ここで係数の数は奇数である。このフィルタは、データ値を保持する一連のレジスタ３１０、各ステージのレジスタにおけるデータ値を合計するための加算器３１２、加算器３１２の出力にそれぞれの係数を乗じる乗算器３２０、およびステージ出力を合計して出力値を供給する加算器３２４を含む。
提案のフィルタチェーンアーキテクチャの主要な利点の１つは、ＤＢＢ ＩＣ内のプログラム可能修正ＲＲＣフィルタを使用して、フィルタチェーン内に不要、かつ予期しない歪があればそれを補償することである。

数学的には、（一例としてＷＣＤＭＡ受信機チェーンを使用して）次式が望ましい。

ここで、修正ＲＲＣフィルタは２Ｘレートで動作し、間引きフィルタＬＰＦ１は４Ｘレートで動作し、補間フィルタＬＰＦ２は８Ｘレートで動作するので、サンプリングレートをそれぞれ、ｆ_ｓ２＝２Ｘ、ｆ_ｓ３＝４Ｘ、ｆ_ｓ４＝８Ｘとする。式中で、修正ＲＲＣフィルタ、ＬＰＦ１フィルタおよびＬＰＦ２フィルタは、離散時間ドメインにおけるフーリエ変換で記述されているが、アナログアンチエイリアシングフィルタおよび理想ＲＲＣフィルタは、連続時間ドメインにおけるフーリエ変換によって記述されている。アナログアンチエイリアシングフィルタを除いて、すべてのフィルタは、離散時間ドメインにおいて記述される。

２Ｘ補間フィルタの実装の一例を、図８に示してある。図からわかるように、このフィルタは、レジスタ４１０、係数４１２および加算器４１４を含む。このフィルタは、４つのステージ（「サンプル・アンド・ホールド」ブロックは第１のステージ）を含み、各ステージのインパルス応答は、それぞれ［１，１］、［１，２−１／２，１］、［１，２−１／４，１］、［１，−３，１］である。見てわかるように、このインパルス応答は、非常に単純であるので、そのようなフィルタの実装には、乗算をまったく必要とせず、加算と減算のみを必要とする。具体的には、任意の数ｘに対して、ｌ・ｘ＝ｘ；（２−１／２）・ｘ＝ｘ＋ｘ／２；（２−１／４）・ｘ＝２・ｘ−ｘ／２／２；３・ｘ＝２・ｘ＋ｘである。この２値ドメインにおいて、２・ｘまたはｘ／２は、ｘを１ビット左または右にシフトすることと等価である。

２Ｘ間引きフィルタの実装の一例を図９に示してある。図のように、このフィルタは、レジスタ５１０、係数５１２および加算器５１４を含む。このフィルタは、４ステージを含み、各ステージのインパルス応答は、それぞれ［１，２，２，１］、［１，２−１／２，１］、［１，−３，１］、［１，１］である。見てわかるように、インパルス応答は非常に単純であるので、そのようなフィルタの実装には、乗算器をまったく必要としない。

（例えば、２Ｘから８Ｘへの）４Ｘ補間フィルタは、２つの同種または異種の２Ｘ補間フィルタを連結する（ｃｏｎｃａｔｅｎａｔｉｎｇ）ことによって実装してもよい。（例えば、２Ｘから２４Ｘへの）１２Ｘ補間フィルタは、１つの３Ｘ補間フィルタと２つの２Ｘ補間フィルタを連結することによって実装することができる。同様に、４Ｘ間引きフィルタは、２つの同種または異種の２Ｘ間引きフィルタを連結することによって実装することができる。

以上、本発明の少なくとも１つの態様について、いくつかの観点を説明したが、様々な変更、修正、および改良を当業者は容易に考えつくことを理解すべきである。そのような変更、修正、および改良は、本開示の一部であり、本発明の趣旨と範囲に含めることを意図するものである。したがって、前記の説明および図面は、例示にすぎないものである。

送信機チェーンの従来技術による直接実装のブロック図である。 受信機チェーンの従来技術による直接実装のブロック図である。 本発明の第１の態様による、ＷＣＤＭＡ受信機チェーンのブロック図である。 本発明の第２の態様による、ＷＣＤＭＡ送信機チェーンのブロック図である。 本発明の第３の態様による、ＴＤＳＣＤＭＡ受信機チェーンのブロック図である。 本発明の第４の態様による、ＴＤＳＣＤＭＡ送信機チェーンのブロック図である。 本発明の第５の態様による、修正ＲＲＣディジタルフィルタのブロック図である。 本発明の第６の態様による、２Ｘ補間フィルタのブロック図である。 本発明の第７の態様による、２Ｘ間引きフィルタのブロック図である。

Claims (22)

1. 第１のデータレートの出力を有するフィルタであって、
   前記第１のデータレートよりも低い第２のデータレートで動作する一つのディジタルフィルタ；および
   前記ディジタルフィルタと直列に接続された、前記第２のデータレートから前記第１のデータレートまでデータレートを増加させる補間フィルタを含み、該ディジタルフィルタおよび補間フィルタが、別個の集積回路チップに実装され、該ディジタルフィルタが、シンボルレートまたはチップレートの２倍である最低サンプリングレートで、補間フィルタと通信し、該ディジタルフィルタは、フィルタチェーン全体におけるその他の構成要素の特性を補償するように係数を調整したものであり、該ディジタルフィルタは、プログラム可能な係数を有しており、該ディジタルフィルタの係数が、補間フィルタおよびフィルタチェーン全体におけるその他の構成要素の特性を補償するように選択されており、該ディジタルフィルタが、無線通信システムのディジタルベースバンドプロセッサ上に位置し、補間フィルタが、前記無線通信システムのアナログ処理回路上に位置する、前記フィルタ。
2. ディジタルフィルタが、フィルタチェーン全体におけるその他の構成要素の特性を補償するように、ディジタルフィルタの係数を調整したものである修正ルート・レイズド・コサインフィルタを含む、請求項１に記載のフィルタ。
3. ディジタルフィルタが、ルート・レイズド・コサインフィルタを含む、請求項１に記載のフィルタ。
4. 第２のデータレートが、サンプリング理論と一致して、シンボルレートまたはチップレートの２倍である最低サンプリングレートである、請求項１に記載のフィルタ。
5. 補間フィルタにおいて乗算が必要ではない、請求項１に記載のフィルタ。
6. ディジタルフィルタが比較的複雑であるとともに、補間フィルタが比較的単純である、請求項１に記載のフィルタ。
7. 第１のデータレートが、無線通信システムにおけるシンボルレートの倍数である、請求項１に記載のフィルタ。
8. 第１のデータレートが、無線通信システムにおけるチップレートの倍数である、請求項１に記載のフィルタ。
9. 補間フィルタがローパスフィルタである、請求項１に記載のフィルタ。
10. 信号をフィルタリングし、第１のデータレートで出力する方法であって、
    前記第１のデータレートよりも低い第２のデータレートで、一つのディジタルフィルタにおける信号をディジタルフィルタリングすること、該ディジタルフィルタの係数をプログラミングすること、および、補間フィルタおよびフィルタチェーン全体におけるその他の構成要素の特性を補償するように、該ディジタルフィルタの係数を調整すること、および
    前記第２のデータレートから前記第１のデータレートにデータレートを増大させる補間フィルタにおいて、前記ディジタルフィルタの出力を補間フィルタリングすること、を含み、該ディジタルフィルタおよび補間フィルタが、別個の集積回路チップに実装され、該ディジタルフィルタが、シンボルレートまたはチップレートの２倍である最低サンプリングレートで、補間フィルタと通信し、該ディジタルフィルタは、無線通信システムのディジタルベースバンドプロセッサ上に位置し、補間フィルタは、前記無線通信システムのアナログ処理回路上に位置するものである、前記方法。
11. 補間フィルタリングステップにおいて乗算が行われない、請求項１０に記載の方法。
12. 第１のデータレートにおける入力を有するフィルタであって、
    前記第１のデータレートにおける前記入力を受け取り、データレートを前記第１のデータレートから前記第１のデータレートよりも低い第２のデータレートまで減少させる間引きフィルタ；および
    前記間引きフィルタと直列に接続されて、前記第２のデータレートで動作する一つのディジタルフィルタを含み、該ディジタルフィルタおよび間引きフィルタが、別個の集積回路チップに実装され、該ディジタルフィルタが、シンボルレートまたはチップレートの２倍である最低サンプリングレートで、間引きフィルタと通信し、該ディジタルフィルタはフィルタチェーン全体におけるその他の構成要素の特性を補償するように、ディジタルフィルタの係数を調整したものであり、該ディジタルフィルタはプログラム可能な係数を有しており、該ディジタルフィルタの係数は、間引きフィルタおよびフィルタチェーン全体におけるその他の構成要素の特性を補償するように選択されており、該ディジタルフィルタは、無線通信システムのディジタルベースバンドプロセッサ上に位置し、間引きフィルタは、前記無線通信システムのアナログ処理回路上に位置する、前記フィルタ。
13. ディジタルフィルタがフィルタチェーン全体におけるその他の構成要素の特性を補償するように、ディジタルフィルタの係数を調整したものである修正ルート・レイズド・コサインフィルタを含む、請求項１２に記載のフィルタ。
14. ディジタルフィルタがルート・レイズド・コサインフィルタを含む、請求項１２に記載のフィルタ。
15. 第２のデータレートが、サンプリング理論と一致して、シンボルレートまたはチップレートの２倍である最低サンプリングレートである、請求項１２に記載のフィルタ。
16. 間引きフィルタにおいて乗算が必要ではない、請求項１２に記載のフィルタ。
17. ディジタルフィルタが比較的複雑であり、間引きフィルタは比較的単純である、請求項１２に記載のフィルタ。
18. 第１のデータレートが、無線通信システムにおけるシンボルレートの倍数である、請求項１２に記載のフィルタ。
19. 第１のデータレートが、無線通信システムにおけるチップレートの倍数である、請求項１２に記載のフィルタ。
20. 間引きフィルタがローパスフィルタである、請求項１２に記載のフィルタ。
21. 第１のデータレートで入力信号をフィルタリングする方法であって、
    データレートを第１のデータレートから前記第１のデータレートよりも低い第２のデータレートに低減する間引きフィルタにおいて、入力信号を間引きフィルタリングすること、および
    前記間引きフィルタの出力を一つのディジタルフィルタにおいて、前記第２のデータレートでディジタルフィルタリングすることを含み、該ディジタルフィルタおよび間引きフィルタは、別個の集積回路チップに実装され、該ディジタルフィルタが、シンボルレートまたはチップレートの２倍である最低サンプリングレートで、間引きフィルタと通信し、該ディジタルフィルタの係数をプログラミングし、間引きフィルタおよびフィルタチェーン全体におけるその他の構成要素の特性を補償するように、該ディジタルフィルタの係数を調整し、該ディジタルフィルタは、無線通信システムのディジタルベースバンドプロセッサ上に位置し、間引きフィルタは、前記無線通信システムのアナログ処理回路上に位置するものである、前記方法。
22. 間引きフィルタリングステップにおいて、乗算が行われない、請求項２１に記載の方法。

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