JP5258838B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
近年、携帯電話、携帯情報端末、デジタル家電のような精密電子機器のデジタル化、ブロードバンド化の著しい進展に伴い、半導体装置に対する多機能化、高性能化、低コスト化、高密度実装化などの要求が高まっている。このような状況下で、ロジック、メモリ、センサ、受動部品といった異種デバイスをより高密度にかつ低コストで基板に実装する新しい実装技術が求められている。ＣＭＯＳＬＳＩなどのＳｉデバイスや、ＧａＡｓを用いた高速デバイス、発光デバイス、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システムズ）などが対象として挙げられる。
ＭＥＭＳはシリコン微細加工プロセスを用いて製作されるミクロな構造体を総称していう。圧力センサ、加速度センサ、インクジェットプリンタ、フィルタなど幅広い分野で応用が期待されている。このようなＭＥＭＳ技術を用いたデバイスを用いてシステムを構築するためには、ＭＥＭＳデバイスと他の半導体チップ（ロジック、アナログアンプ、メモリ等）を同一基板上に集積化する必要がある。
上記のニーズに対して、従来のＳＭＴ（表面実装技術）やＭＣＭ（マルチチップモジュール）といった実装技術の問題点を解決するため、現在、二つの集積化手法が検討されてきた。一つはシステムオンチップ（ＳＯＣ）と呼ばれるものであり、複数のデバイスを１チップ上に全て直接形成することにより集積するという方式である。この方式ではデバイスの集積度も高く、１チップ上で形成されていることからデバイス間のグローバル配線の微細化も可能となる。このため高集積化、高性能化、パッケージの薄化が可能である。しかしながら、集積できるデバイスに制限がある。例えば、Ｓｉ基板上にＧａＡｓなどの別の結晶系からなるデバイスを形成することは、格子定数の違い、線膨張係数の違いなどから困難である。また、ＬＳＩなどの高精細なデザインルールを必要とするデバイスと低精細なデザインルールで形成されるデバイスを同一工程で作成することは効率的でない。特に、新規デバイスを組み込む際にも全てのプロセスを変更することから、新規デバイスを開発する際のコストが高く、開発期間も長くなるという問題がある。
もう一つの方式はシステムインパッケージ（ＳＩＰ）とよばれる手法である。これは各々のチップを別々に形成し、それぞれを分割してインターポーザーと呼ばれる基板上に実装するものである。この方式では、各々のデバイスは個々に形成できるので、デバイスに対する制限が少ない。また、新規システムを開発する際にも既存のチップの利用が可能であり、開発コストが安く開発期間も短くすることができる。一方問題点としては、インターポーザーとチップの間はボンディングワイヤーやバンプなどで接続されるため、チップ配置の高密度化、配線の微細化、パッケージの薄化が難しい。
このような状況のもと、ＳＯＣとＳＩＰ両方式のメリットを同時に実現する新しい集積化技術として、擬似ＳＯＣ技術を検討が始まっている。この方式では、複数の異種デバイスを、接着樹脂を用いて再配置、再結合させ、擬似的に一枚の基板上に形成された半導体装置の形態としている。この方式では、ＳＩＰのように既存のチップを組み合わせることが出来るので、短期間で低コストの新規デバイス開発が可能となる。また、異種チップを集積化した基板上に絶縁層やメタル薄膜を形成し、チップ間のグローバル多層配線層を形成することで、ＳＯＣと同様の微細配線構造を形成することが可能で、高性能化、高集積化が実現される。
前述の、複数の半導体チップを樹脂中に埋め込んだ半導体装置としては、例えば、特許文献１に開示されている。この特許文献１では、樹脂材料が硬化する際の樹脂層に発生する変形を矯正するために矯正部材を用いて、樹脂層と矯正部材との積層体の上に、チップを埋め込んだ樹脂層を形成している。この矯正部材としてガラス、カーボン、アラミド樹脂など、埋め込み樹脂よりも熱膨張係数が小さく、ヤング率が高い材料を用いることにより、硬化収縮の過程で樹脂が収縮しようとする力を抑え、反りを強制している。しかしながら、この特許文献１に記載の技術では、樹脂と矯正部材の積層構造であるため、デバイスの薄化を図ることが出来ず、高集積化が出来ないという問題点があった。
特開２００４−１０３９５５号公報
このように従来の複数チップを樹脂で埋め込む集積化技術においては、硬化時に発生する反りを低減するため、矯正部材を挿入する構成が必要であることからデバイスが薄化できず、集積度が上がらないという問題点があった。
本発明は、上記事情を考慮してなされたものであって、樹脂の硬化時に発生する反りを抑制することができるとともに薄化を可能にする半導体装置を提供することを目的とする。
本発明の一態様による半導体装置は、内部にＭＥＭＳデバイスを含み、前記ＭＥＭＳデバイスと電気的に接続される第１パッドが前記ＭＥＭＳデバイスの上面に形成された第１チップと、内部に半導体デバイスを含み、前記半導体デバイスと電気的に接続される第２パッドが前記半導体デバイスの上面に形成された第２チップと、第１樹脂に前記第１樹脂の材料定数を調整する第１材料定数調整剤が添加された第１接着膜と、第２樹脂に前記第２樹脂の材料定数を調整する第２材料定数調整剤が添加された第２接着膜とが積層された積層構造を有し、少なくとも前記第１チップの側面と前記第２チップの側面とを接着する接着部と、を備え、前記第１樹脂と前記第２樹脂は同じ材料であり、前記第１材料定数調整剤と、前記第２材料定数調整剤は平均粒径が実質的に同一であり、前記第１接着膜に添加された前記第１材料定数調整剤の添加量と、前記第２接着膜に添加された前記第２材料定数調整剤の添加量が異なることを特徴とする。
本発明によれば、樹脂の硬化時に発生する反りを抑制することが可能であるとともに薄化が可能な半導体装置を提供することができる。
本発明の実施形態を以下に図面を参照して詳細に説明する。
（第１実施形態）
本発明の第１実施形態による半導体装置を図１に示す。本実施形態の半導体装置１は、半導体チップ１０と、ＭＥＭＳチップ２０と、これらのチップの側面に設けられ、半導体チップ１０とＭＥＭＳチップ２０とを接着する接着層３０と、を備えている。半導体チップ１０は内部に半導体デバイス１２（例えば、ＣＭＯＳデバイス）を含み、上面に半導体デバイス１２と電気的に接続されるパッド１４が設けられている。ＭＥＭＳチップ２０は内部にＭＥＭＳデバイス２２を含み、上面にＭＥＭＳデバイス２２と電気的に接続されるパッド２４が設けられている。接着層３０は、樹脂に異なる材料定数調整剤が含まれた、接着膜３２ａ、３２ｂからなる積層構造を有している。接着膜３２ａは樹脂３４に平均粒径が比較的大きなシリカを主成分とするフィラー３６ａが添加され、接着膜３２ｂは樹脂３４に平均粒径が比較的小さなシリカを主成分とするフィラー３６ｂが添加された構造を有している。チップ１０、２０のそれぞれのパッド１４、２４が表面に露出した側を主面と称すると、チップ１０、２０の主面側の接着膜３２ｂが設けられ、主面と反対側に接着膜３２ａが設けられた積層構造を有している。なお、本実施形態においては、接着層３０は、チップ１０、２０との間ばかりでなく、チップ１０とチップ２０との周囲に設けられている。
表１に、シリカを主成分とするフィラーを含有したエポキシ樹脂についての、フィラーの平均粒径と、線膨張係数、ヤング率、ポアソン比の材料定数を示す。
Figure 0005258838
例えば、ベースとなる酸無水系エポキシ樹脂に、５μｍ〜５０μｍ程度の範囲の通常の平均粒径を有するシリカを添加した場合、ベース樹脂の体積分率Ｖｒ（ｖｏｌ．％（体積％））、通常粒径フィラーの体積分率Ｖｆ（ｖｏｌ．％）とすると、フィラーが添加された樹脂の硬化収縮率Ｓは、
S = （Sr×Vr）/ ( Vr + Vf ) （１）
で与えられる。ここで、Ｓｒは樹脂単体の硬化収縮率である。図３に通常粒径（５μｍ〜５０μｍ）のフィラーの体積分率Ｖｆと樹脂の硬化収縮率Ｓの相関を示す。硬化収縮率は樹脂の体積分率に依存し、フィラー量が増加するに従って小さくなる。
また、樹脂のヤング率Ｙも、通常粒径フィラーの体積分率Ｖｆに依存し、下記の式で与えられる（例えば、R. Sharma, S. Ranta, “ On Simplified Composite Micromechanics, Equation and Inverse Mixture Rule “, J. Reinf. Plast. Compos. Vol.23, no.14, pp1465-72 (2004)参照）。
Y = Yr[ ( 1−( Vf )1/2 ＋ ( Vf )1/2 / { ( 1− [ ( Vf )1/2 × ( 1− Yr / Yf ) ] } ] （２）
ここで、Ｙｒは樹脂単体のヤング率、Ｙｆは通常粒径フィラーのヤング率を表す。図４に通常粒径フィラーの体積分率Ｖｆと樹脂のヤング率Ｙの相関を示す。ヤング率Ｙはフィラー量Ｖｆの増加に従って増加する。同様に、線膨張係数は通常粒径フィラー量の増加に従って小さくなり、ポアソン比も小さくなる。
樹脂の接着強度に関しては、接着性発現の役目を担う樹脂単体の体積分率に依存する。
図５を参照して引っ張りせん断による樹脂の接着強度測定法を説明する（ＪＩＳ Ｋ ６８５０ 参照）。アルミ合金ＪＩＳ Ｈ−４０００Ａ−５０４２Ｐからなる二枚の試験片１００ａ、１００ｂの間に樹脂層１０４を形成し、樹脂層１０４の硬化後に、試験片１００ａ、００ｂを両側から１ｍｍ／分で引っ張り、樹脂層１０４の破断荷重（ｋｇ）を接着面積（ｃｍ２）で割った値を接着強度として算出する。試験片１００ａ、１００ｂには同じ材料のアルミ合金からなるつかみ部分１０２ａ、１０２ｂが設けられ、このつかみ部分１０２ａ、１０２ｂを利用して引っ張り荷重をかける。この測定法で得られた樹脂単体の接着強度を１とすると、通常粒径のフィラーを３３．３ｖｏｌ．％添加した樹脂層の接着強度は０．８２となり、さらに通常粒径フィラーを７４ｖｏｌ．％増加した樹脂層の強度は０．５２に低下する（表１参照）。
一方、サブミクロンのフィラー粒子、特に１００ｎｍ以下のいわゆる超微粒子サイズのシリカをフィラーとして用いた場合は、通常粒径のフィラーを添加した場合と異なり、わずか数ｖｏｌ．％の添加でヤング率が飛躍的に増加する（例えば、公開資料「ナノ粒子の合成と機能化プロジェクト」事後評価分科会プロジェクト説明資料議題６．３ シングルナノ粒子を用いた機能発現の評価、参照）。これは、超微粒子を少量添加しただけで、ポリマー分子鎖の運動を拘束するためで、ヤング率と同様に、分子鎖の運動に起因する線膨張係数とポアソン比も、通常粒径のフィラー添加の場合と異なり、やはり数ｖｏｌ．％の添加で低下する。但し、樹脂の硬化収縮率は、硬化時の樹脂の体積分率に依存するため、通常粒径フィラーの添加量と同様に、式（１）に従い、平均粒径１０ｎｍのシリカを５．３ｖｏｌ．％添加した場合の硬化収縮率は１．２１である。また、樹脂の接着強度に関しても、樹脂の体積分率が寄与するため、強度はほとんど低下しないという特徴を有する。
ここで、本実施形態の半導体装置１に関して、構造解析ソフトABAQUSを用いて、有限要素法で樹脂の硬化時の収縮を考慮した時のチップ端部に発生する応力を見積もった。解析モデルは図６に示すように、３ｍｍ角、厚さ０．５５ｍｍのシリコンチップ１１０を厚さ０．８ｍｍの樹脂１１４で埋め込んだ構成を有している。チップ１１０間のギャップｄを１ｍｍ、もしくは３ｍｍとした場合の、チップ端部に発生するX方向（チップ１１０が並列配置された方向）の応力と、モジュール表面近傍のチップ１１０と樹脂１１４との界面のＺ方向（チップ１１０が並列配置された方向と直交する方向）の位置ずれ（段差）を見積もった（図７参照）。このシミュレーション結果を表２に示す。
Figure 0005258838
解析は樹脂層１１４が均一層であるとして行ったが、埋め込み樹脂の硬化収縮率、ヤング率、線膨張係数、ポアソン比を変えた場合の応力を見積もることにより、材料定数の異なる樹脂を多層化する際の応力低減効果の目安とすることが出来る。表１に挙げたエポキシ樹脂で、通常粒径フィラーを７４ｖｏｌ．％添加した樹脂を埋め込み樹脂として用いると、チップ１１０の端部に発生する応力は、接着層としてフィラーを添加しない樹脂単体の場合の１／２に低減され、チップ１１０と樹脂１１４との界面の段差は１／８に低減された。また、平均粒径１０ｎｍのシリカを５．３ｖｏｌ．％添加した樹脂を埋め込み樹脂１１４として用いると、チップ端部に発生する応力は、樹脂単体の場合よりわずかに低下するだけであるが、チップ１１０と樹脂１１４との界面の段差は１／４に低減された。
図１に示す本実施形態の半導体装置１において、例えば、接着膜３２ｂとして、平均粒径１０ｎｍの微細フィラー６であるシリカを５．３ｖｏｌ．％添加したエポキシ樹脂を用いて、接着膜３２ａとして、通常粒径フィラーを７４ｖｏｌ．％添加したエポキシ樹脂を用いた。すると、接着膜３２ｂは、ヤング率は６７００ＭＰａ、ポアソン比０．２９、線膨張係数２４×１０−６で、接着膜３２ａは、ヤング率１４０００ＭＰａ、ポアソン比０．２５、線膨張係数１０×１０−６である。接着膜３２ｂにより主面側近傍のチップ１０、２０と樹脂３０との段差を小さくし、接着膜３２ａによりチップ１０、２０に掛かる応力を低減し、半導体装置１全体の応力と反り、およびチップ１０，２０と樹脂３０との界面の段差を小さくすることができる。チップ１０、２０間の接着強度に関して、接着膜３２ｂの接着強度は、樹脂単体を１とした場合と比べて０．９７であり、接着膜３２ｂを形成することにより、第１樹脂膜３２ａのみの場合（強度は０．５２）に比べ、接着強度が著しく低下するのを抑制することが可能となり、半導体装置１全体の機械的強度が確保される。なお、本実施形態の半導体装置１Ａも、特開２００４−１０３９５５号公報に記載された従来の半導体装置と比較すると矯正部材を省くことが可能となる分だけ薄化することができる。
本実施形態の半導体装置１は、図２に示すように、主面側上に平坦化膜５０を形成し、この平坦化膜５０にパッド１４、２４に接続するビアホール５２を形成し、このビアホール５２を埋め込むように配線５４を形成した後、擬似ＳＯＣとして用いる。なお、配線５４としては、半導体チップ１０のパッド１４と、ＭＥＭＳチップ２０のパッド２４とを電気的に接続することにより半導体チップ１０とＭＥＭＳチップ２０とを電気的に接続する配線と、半導体チップ１０またはＭＥＭＳチップ２０を外部と接続する配線とを含んでいる。
この工程において、従来の半導体装置においては、接着層の硬化時の残留応力の他、配線形成プロセスにおいて、接着層とチップとの熱膨張差により生じる応力によってもチップと接着層との間で剥離が発生し、主面側で配線が段切れを起こし、接続不良となる不良モードがある。これに対して、本実施形態においては、接着層３０を、異なる材料定数調整剤が含まれた樹脂からなる多層構造としたことにより、主面側近傍において、接着層３０の接着強度を保持しながらヤング率を上げ、線膨張係数とポアソン比を下げることが可能となり、チップ１０，２０と接着層３０との間で剥離が発生するのを防止することができ、配線に段切れが生じるのを防止することができる。
また、配線形成プロセスでは、接着層と平坦化膜との密着強度を上げるために、例えばフッ化炭素ガスを微量添加した酸素ガスによるプラズマ処理等で接着層選択的エッチングを行い、接着層の表面の粗化を行う工程を加える。この表面粗化工程では、接着層に含まれるフィラーの径により、形成される凹凸形状が律速される。このため、主面側の接着膜に含まれるフィラー径が大きい場合には大きな凹凸が形成された荒れた表面となり、チップ端部の段差が大きくなって断線が発生する可能性がある。しかし、本実施形態においては、主面側にはフィラー径の小さな接着膜３２ｂが設けられているので、この接着膜３２ｂの表面には微細な凹凸が形成され、密着強度が向上する。図８に示すように、接着層３０の最表面に形成される微細な凹凸３８の最大高さ（Ｒｚ）は、接着層３０に含まれるフィラーの粒径に依存し、粒径の細かいフィラーが分散されている場合には微細な凹凸が形成可能となる。したがって、平坦化膜５０の形成工程においても、主面側の接着膜３２ｂはフィラー径の小さな微粒子を含有している方が微細配線形成には有利である。
図６に示したように樹脂１１４でチップ１１０を埋め込んだ半導体装置において、樹脂１１４のヤング率を変えた場合、シリコンチップ１１０の端部に掛かる応力のシミュレーション結果を図９に示す。図６に示すチップ１１０間のギャップｄが３ｍｍの場合より、狭ギャップ化した１ｍｍの方が応力は小さくなっている。また、どちらのギャップであっても、樹脂１１４のヤング率６０００ＭＰａ近傍を境として、これよりヤング率が大きくなると応力が低減される傾向があることが分かった。このシミュレーション結果より、接着層３０に用いる樹脂のヤング率は６０００ＭＰａ以上が望ましい。
図６に示したように樹脂１１４でチップ１１０を埋め込んだ半導体装置において、樹脂１１４のポアソン比を変えた場合、シリコンチップ１１０の端部に掛かる応力のシミュレーション結果を図１０に示す。図６に示すチップ１１０間のギャップが３ｍｍの場合より、狭ギャップ化した１ｍｍの方が応力は小さくなっている。また、どちらのギャップであっても、樹脂１１４のポアソン比０．３４近傍を境として、これより小さくなると応力が低減される傾向があることが分かった。このシミュレーション結果より、接着層３０に用いる樹脂のポアソン比は０．３４以下が望ましい。
図６に示したように樹脂１１４でチップ１１０を埋め込んだ半導体装置において、樹脂１１４の線膨張係数ＣＴＥを変えた場合、シリコンチップ１１０の端部に掛かる応力のシミュレーション結果を図１１に示す。図６に示すチップ１１０間のギャップが３ｍｍの場合より、狭ギャップ化した１ｍｍの方が応力は小さくなっている。また、どちらのギャップであっても、樹脂１１４の線膨張係数３０×１０−６近傍を境として、これより小さくなると応力が低減される傾向があることが分かった。このシミュレーション結果より、接着層３０として用いる樹脂の線膨張係数は３０×１０−６以下が望ましい。
以上のように、応力シミュレーションの結果から、接着層３０として、チップに掛かる応力を低減するという観点から好ましい材料定数の範囲は、ヤング率が６０００ＭＰａ以上、ポアソン比は０．３４以下、線膨張係数は３０×１０−６以下であることが分かった。
以上説明したように、本実施形態によれば、樹脂の硬化時に発生する反りを抑制することができるとともに薄化が可能となる。
（第２実施形態）
次に、本発明の第２実施形態による半導体装置を図１２に示す。本実施形態の半導体装置１Ａは、図１に示す第１実施形態の半導体装置１において、チップ１０、２０の主面と反対側の面（裏面）にも接着膜３２ｃを設けた構成となっている。すなわち、接着膜３２ｃは、裏打ち層となっており、かつ半導体チップ１０とＭＥＭＳチップ２０との間に設けられ、半導体チップ１０とＭＥＭＳチップ２０とを接着する接着層３０Ａが、接着膜３２ｃ、接着膜３２ａ、接着膜３２ｂの順に積層された積層構造を備えている。そして、これらの接着膜３２ａ、３２ｂ、３２ｃは、少なくとも二つ以上の異なる材料定数調整剤が含まれている。接着膜３２ｂは、平均粒径の小さいシリカを主成分とするフィラー３６ｂが添加された樹脂で、接着膜３２ａは、接着膜３２ｂに含有されるフィラーの粒子よりも平均粒径の大きいフィラー３６ａが添加された樹脂であり、接着膜３２ｃは、接着膜３２ａ、３２ｂの材料定数調整剤３６ａ、３６ｂと異なる構成材料定数調整剤３６ｃが添加された樹脂である。なお、本実施形態の半導体装置１Ａも、図２に示す第１実施形態の半導体装置と同様に、主面側上に平坦化膜５０を形成し、この平坦化膜５０にパッド１４、２４に接続するビアホール５２を形成し、このビアホール５２を埋め込むように配線５４を形成した後、擬似ＳＯＣとして用いる（図１３）。なお、配線５４としては、半導体チップ１０のパッド１４と、ＭＥＭＳチップ２０のパッド２４とを電気的に接続することにより半導体チップ１０とＭＥＭＳチップ２０とを電気的に接続する配線と、半導体チップ１０またはＭＥＭＳチップ２０を外部と接続する配線とを含んでいる。
本実施形態において、例えば、接着膜３２ｂとして樹脂３４に平均粒径１０ｎｍの微細フィラー３６ｂであるシリカを５．３ｖｏｌ．％添加し、接着膜３２ａとして樹脂３４に通常粒径のフィラー３６ａを５４ｖｏｌ．％添加した。さらに接着膜３２ｃとして樹脂３４に接着膜３２ａと同じ通常粒径のフィラー３６ｃを７４ｖｏｌ．％添加した。接着膜３２ｂは、ヤング率が６７００ＭＰａ、ポアソン比が０．２９、線膨張係数が２４×１０−６であり、接着膜３２ａは、ヤング率が７２００ＭＰａ、ポアソン比が０．２９、線膨張係数が２３×１０−６であり、接着膜３２ｃは、ヤング率が１４０００ＭＰａ、ポアソン比が０．２５、線膨張係数が１０×１０−６であった。接着強度に関しては、接着膜３２ｂの接着強度が０．９７で、接着膜３２ａの強度が０．７６であった。
接着膜３２ｂの超微粒子フィラーの添加効果により半導体装置１Ａの主面側近傍のチップ１０，２０と接着層３０Ａとの段差を小さくし、接着膜３２ａの通常粒径フィラーの添加効果によりチップ１０，２０と接着層３０Ａに掛かる応力を低減することで、チップ１０、２０が埋め込まれた領域の反りと応力を低減し、同時にチップ１０，２０間の接着強度を確保している。さらに接着膜３２ｃとして、ヤング率が大きく、ポアソン比、線膨張係数の低い剛性の高い樹脂材料を用いて裏打ち層を形成することにより、半導体装置１Ａ全体の機械的強度を確保することが可能となっている。本実施形態の半導体装置１Ａも、特開２００４−１０３９５５号公報に記載された従来の半導体装置と比較すると矯正部材を省くことが可能となる分だけ薄化することができる。
また、高集積化にはチップ１０，２０間の狭ギャップ化が必須であるが、狭ギャップ化すると、チップ１０，２０間の接着層３０Ａの樹脂量が減少し接着強度が低下する。このため、主面側の接着層３０Ａのフィラー添加量を抑えて接着強度を確保することが必要になる。本実施形態では、チップ１０，２０間の接着層３０Ａの少なくとも主面側の接着膜３２ｂを、樹脂に平均粒径の小さなフィラーを添加した構成とし、少量の添加量で接着強度を確保するとともに、チップ間の接着強度を確保し、半導体装置全体の機械的強度を確保している。
以上述べたように、本実施形態により、複数のチップを集積した半導体装置において、チップ間の十分な接着強度を確保し、かつデバイスそのものの機械的強度を確保しながら、反りを低減し、高集積化、薄化が達成できる。
次に、本発明の実施形態を、以下に示す実施例を参照して詳細に説明する。
（第１実施例）
本発明の第１実施例による半導体装置を図１に示す。本実施例の半導体装置１は、半導体チップ１０と、ＭＥＭＳチップ２０と、半導体チップ１０とＭＥＭＳチップ２０とを接着する接着層３０と、を備えている。半導体チップ１０は内部に半導体デバイス１２（例えば、ＣＭＯＳデバイス）を含み、上面に半導体デバイス１２と電気的に接続されるパッド１４が設けられている。ＭＥＭＳチップ２０は内部にＭＥＭＳデバイス２２を含み、上面にＭＥＭＳデバイス２２と電気的に接続されるパッド２４が設けられている。接着層３０は、樹脂に異なる材料定数調整剤が含まれた、接着膜３２ａ、３２ｂからなる積層構造を有している。接着膜３２ａは樹脂３４に平均粒径が比較的大きなシリカを主成分とするフィラー３６ａが添加され、接着膜３２ｂは樹脂３４に平均粒径が比較的小さなシリカを主成分とするフィラー３６ｂが添加された構造を有している。本実施例の半導体装置１に配線層を形成した擬似ＳＯＣを図２に示す。
本実施例の半導体装置１においては、接着膜３２ｂとして、酸無水系エポキシ樹脂３４に平均粒径１０ｎｍの微細フィラー３６ｂであるシリカを５．３ｖｏｌ．％添加した接着膜を用い、接着膜３２ａとして 酸無水系エポキシ樹脂３４に通常粒径のフィラー３６ａを７４ｖｏｌ．％添加した接着膜を用いた。接着膜３２ｂは、ヤング率が６７００ＭＰａ、ポアソン比が０．２９、線膨張係数が２４×１０−６であり、接着膜３２ａは、ヤング率が１４０００ＭＰａ、ポアソン比が０．２５、線膨張係数が１０×１０−６であった。
このように構成された本実施例の半導体装置１において、更に図２に示すように、チップ１０，２０の主面上に平坦化膜５０を形成し、この平坦化膜５０にパッド１４、２４に接続するビアホール５２を形成し、このビアホール５２を埋め込むように配線５４を形成することにより、擬似ＳＯＣが完成する。
次に、本実施例の半導体装置の製造方法を、図１４（ａ）乃至図１６（ｃ）を参照して説明する。まず、図１４（ａ）に示すように、厚さ０．８ｍｍのガラス基板６１上に厚さ１０μｍのアクリル系粘着層６２が形成された支持基板６０を用意する。この支持基板６０上に、ＣＭＯＳチップ１０およびＭＥＭＳチップ２０を所望の位置に搭載し、粘着層６２により仮接着する。ＣＭＯＳチップ１０は内部にＣＭＯＳデバイス１２を含み、粘着層６２に仮接着される側の面上にＣＭＯＳ１２と電気的に接続されるパッド１４が設けられている。ＭＥＭＳチップ２０は内部にＭＥＭＳデバイス２２を含み、粘着層６２に仮接着される側の面上にＭＥＭＳデバイス２２と電気的に接続されるパッド２４が設けられている。ＭＥＭＳチップ２０とＣＭＯＳチップ１０間のギャップ（距離）は１ｍｍであった。
次に、図１４（ｂ）に示すように、接着膜３２ｂとして、酸無水系エポキシ樹脂３４に平均粒径１０ｎｍのシリカを主成分とする微細フィラー３６ｂを５．３ｖｏｌ．％添加した樹脂を準備し、ディスペンサによりチップ１０、２０との間のギャップに注入する。このとき仮乾燥後の樹脂厚が０．２ｍｍとなるように樹脂の注入量を調整し、６５℃で３０分間の仮乾燥を行った。
続いて、図１５（ａ）に示すように、接着膜３２ａとして、酸無水系エポキシ樹脂３４に平均粒径２０μｍのシリカを主成分とするフィラー３６ａを７４ｖｏｌ．％添加した樹脂を接着膜３２ｂ上に、スクリーン版を用いた印刷法により形成した。その後、１００℃で３０分間の仮焼成を行い、接着膜３２ａを形成する。続いて、図１５（ｂ）に示すように、支持基板６０を剥離した後、１８０℃で１時間の本焼成を行い、半導体装置１を作成した。
次に、図１６（ａ）に示すように、半導体装置１の主面側に感光性エポキシ樹脂シートからなる平坦化膜５０を形成する。その後、図１６（ｂ）に示すように、フォトリソグラフィー技術を用いて、平坦化膜５０に、チップ１０、２０のパッド１４、２４に接続する開口部を設ける。メッキ法でこの開口部を埋め込みビア５２を形成した後、配線材料膜を堆積し、この配線材料膜をパターニングすることにより、配線パターン５４を形成する（図１６（ｃ））。
本実施例の製造方法において、接着膜３２ｂと平坦化膜５０との界面の密着強度を上げるため、平坦化膜５０の形成工程の前に、ＣＦ４ガスを５％添加した酸素ガスプラズマにより１０秒間プラズマ処理を行い、接着層３０を選択的に除去する表面処理工程を行った（図示せず）。このとき、図８に示すように、この工程で得られた最表面の微細な凹凸を示す指標である数値は、接着層３０の断面の粗さ曲線において、最大高さ（Ｒｚ）が５０ｎｍであった。ちなみに、ここで述べられている微細な凹凸は、ＪＩＳ Ｂ ０６０１（２００１）の規格に基づき定義したもので、最大高さ（Ｒｚ）とは、基準長さ（ｌｒ）における山高さの最大値と、谷深さの最大値との和である。ここで、測定している粗さ成分とは、断面の粗さ曲線の成分から、うねり成分以上の長い波長成分、いわゆるカットオフ周波数（λｃ）を除去したもので、通常ｌｒ＝λｃである。断面の粗さ曲線における最大高さＲｚは、うねり成分を除いた粗さ成分から十分に求めることができるものであるが、さらに、粗さ成分とそれより短い波長成分との境界の波長（λｓ）を除いた成分において、Ｒｚを求めることがより望ましい場合がある。本実施例ではλｓはフィラーの粒径に関連した値である。ここではｌｒ＝λｃ＝１μｍとし、λｓ＝１０ｎｍとした。本実施例では、断面の粗さ曲線からλｃとλｓを除いて得られた粗さ曲線において、最大高さＲｚを計測した（ＪＩＳ Ｂ ０６０１：２００１の３．１．１．１項記載）。また、断面における凹凸の測定は、例えば 走査電子顕微鏡ＳＥＭ(Scanning Electron Microscope)、微小な針を用いて表面の粗さ情報を検出する原子間力顕微鏡ＡＦＭ(Atomic Force Microscopy)、レーザ光を照射し光学的な位相差を利用して表面粗さを測定する光学顕微鏡を用いて測定される。またこれらの測定で得られた粗さ曲線は、画像処理によって、解析的に最大高さＲｚを求めることができる。
上記の工程で配線層５４を形成した擬似ＳＯＣに、半田バンプ層を電極パッド上に形成する。形成方法としては印刷法を用いた。印刷版を介して半田ペーストによる島パターンをパッド上に形成した後、リフロープロセスを経てボール形状のバンプ層を形成した。（図示せず）
以上のように、ＭＥＭＳチップ、ＣＭＯＳチップなどの半導体チップや、抵抗体、コンデンサなどの受動部品を効率的に組み込んだ高密度集積化半導体装置として、チップ間を接着する接着層を異なる材料定数調整剤が含まれた層が積層された積層構造とすることにより、チップや接着層に掛かる応力と反りを低減し、チップと接着層との界面での段差を小さくし、さらに機械的強度を保持した半導体装置が得られた。この半導体装置を用いて、配線層と半田バンプ付の擬似ＳＯＣが形成され、半田バンプを介して配線基板に搭載される。
（第２実施例）
次に、本発明の第２実施例による半導体装置を図１２に示す。本実施例の半導体装置１Ａは、図１に示す第１実施例の半導体装置１において、チップ１０、２０の主面と反対側の面（裏面）にも接着膜３２ｃを設けた構成となっている。すなわち、接着膜３２ｃは、裏打ち層となっており、かつ半導体チップ１０とＭＥＭＳチップ２０との間に設けられ、半導体チップ１０とＭＥＭＳチップ２０とを接着する接着層３０Ａが、接着膜３２ｃ、接着膜３２ａ、接着膜３２ｂからなる積層構造を備えている。そして、これらの接着膜３２ａ、３２ｂ、３２ｃは、少なくとも二つ以上の異なる材料定数調整剤が含まれている。接着膜３２ｂは、平均粒径の小さいシリカを主成分とするフィラー３６ｂが添加された樹脂で、接着膜３２ａは、接着膜３２ｂに含有されるフィラーの粒子よりも平均粒径の大きいフィラー３６ａが添加された樹脂であり、接着膜３２ｃは、接着膜３２ａ、３２ｂの材料定数調整剤３６ａ、３６ｂと異なる構成材料定数調整剤３６ｃが添加された樹脂である。
なお、本実施例の半導体装置１Ａも、図２に示す第１実施例の半導体装置と同様に、主面側上に平坦化膜５０を形成し、この平坦化膜５０にパッド１４、２４に接続するビアホール５２を形成し、このビアホール５２を埋め込むように配線５４を形成し、擬似ＳＯＣが完成する（図１３）。なお、配線５４としては、半導体チップ１０のパッド１４と、ＭＥＭＳチップ２０のパッド２４とを電気的に接続することにより半導体チップ１０とＭＥＭＳチップ２０とを電気的に接続する配線と、半導体チップ１０またはＭＥＭＳチップ２０を外部と接続する配線とを含んでいる。
本実施例の半導体装置１Ａにおいては、接着膜３２ｂとして、酸無水系エポキシ樹脂３４に平均粒径１０ｎｍの微細フィラー３２ｂであるシリカを５．３ｖｏｌ．％添加した接着膜を用い、接着膜３２ａとして、酸無水系エポキシ樹脂３４に通常粒径のフィラー３６ａを５４ｖｏｌ．％添加した接着膜を用い、接着膜３２ｃとして、酸無水系エポキシ樹脂３４に通常粒径のフィラー３６ｃを７４ｖｏｌ．％添加した接着膜を用いた。接着膜３２ｂは、ヤング率が６７００ＭＰａ、ポアソン比が０．２９、線膨張係数が２４×１０−６であり、接着膜３２ａは、ヤング率が７２００ＭＰａ、ポアソン比が０．２９、線膨張係数が２３×１０−６であり、接着膜３２ｃは、ヤング率が１４０００ＭＰａ、ポアソン比が０．２５、線膨張係数が１０×１０−６であった。
次に、図１７（ａ）乃至図１７（ｃ）を参照して、本実施例の半導体装置の製造方法を説明する。
まず、図１５（ａ）に示す工程が終了するまでは、第１実施例と同様の工程を用いて行う。すなわち、図１７（ａ）に示すように、厚さ０．８ｍｍのガラス基板６１上に厚さ１０μｍのアクリル系粘着層６２が形成された支持基板６０を用意する。この支持基板６０上に、ＣＭＯＳチップ１０およびＭＥＭＳチップ２０を所望の位置に搭載し、粘着層６２により仮接着する。ＭＥＭＳチップ２０とＣＭＯＳチップ１０間のギャップ（距離）は１ｍｍであった。その後、このギャップ間に、酸無水系エポキシ樹脂３４に平均粒径１０ｎｍのシリカを主成分とする微細フィラー３６ｂを５．３ｖｏｌ．％添加した樹脂を準備し、スクリーン版を用いた落とし込み印刷の手法で、仮乾燥後の樹脂厚が０．１ｍｍとなるように接着膜３２ｂを印刷し、６５℃で３０分間ので仮乾燥を行った。次に、接着膜３２ａとして、酸無水系エポキシ樹脂３４に平均粒径１０μｍのシリカを主成分とするフィラー３６ａを５４ｖｏｌ．％添加した樹脂を接着膜３２ｂ上にスクリーン版を用いた印刷法で印刷し、１００℃で３０分間の仮焼成を行い、異なる材料定数調整剤を含んだ二層の接着膜からなる積層構造を形成する（図１７（ａ）。
次に、その上に接着膜３２ｃとして、酸無水系エポキシ樹脂３４に平均粒径１０μｍのシリカを主成分とする、接着膜３２ａに用いられたフィラーと同種のフィラー３６ａを７４ｖｏｌ．％添加した樹脂を準備し、スクリーン版を用いた印刷法で印刷する。その後、１００℃で３０分間の仮焼成を行った（図１７（ｂ））。続いて、支持基板６０を剥離後、１８０℃で１時間の本焼成を行い、半導体装置１Ａが形成する。
この半導体装置１Ａのチップの主面側に、ＣＦ４ガスを５％添加した酸素ガスプラズマにより１０秒間プラズマ処理を行い、最表面のＲｚが５０ｎｍとなるような微細な凹凸を形成した（図示せず）。その後、第１実施例と同様の工程で配線層５４を形成し、擬似ＳＯＣを完成する（図１７（ｃ））。
本実施例では、特にチップ間の接着強度を高めるため、接着膜３２ｂとして超微粒子フィラーを５．３ｖｏｌ．％添加した接着膜を用い、接着膜３２ａとして通常粒径のフィラーを５４ｖｏｌ．％添加した接着膜用いた。接着膜３２ｂの接着強度が０．９７、接着膜３２ａの接着強度が０．７６で、ともに良好な接着強度が確保されていた。さらに半導体装置１Ａ全体の剛性を上げる効果を得るため、裏打ち層として形成する接着膜３２ｃに通常粒径のフィラーを７４ｖｏｌ．％添加した接着膜を用いることにより、チップ裏面の樹脂の硬化収縮時に発生する、チップ主面側に凸となる反りを低減することができた。
（第３実施例）
次に、本発明の第３実施例による半導体装置を図１８に示す。本実施例の半導体装置１Ｂは、半導体チップ１０と、ＭＥＭＳチップ２０と、半導体チップ１０とＭＥＭＳチップ２０とを接着する接着層３０Ｂと、を備えている。半導体チップ１０は内部に半導体デバイス１２（例えば、ＣＭＯＳデバイス）を含み、上面に半導体デバイス１２と電気的に接続されるパッド１４が設けられている。ＭＥＭＳチップ２０は内部にＭＥＭＳデバイス２２を含み、上面にＭＥＭＳデバイス２２と電気的に接続されるパッド２４が設けられている。接着層３０Ｂは、樹脂に異なる材料定数調整剤が含まれた、接着膜３２ａ、３２ｃからなる積層構造を有している。なお、接着膜３２ａは半導体チップ（以下、ＣＭＯＳチップともいう）１０およびＭＥＭＳチップ２０のそれぞれのパッドが形成された面（主面）と反対側の面（裏面）にも設けられている。
本実施例においては、接着膜３２ａとして、酸無水系エポキシ樹脂３４に平均粒径５μｍのフィラー３６ａであるシリカを５４ｖｏｌ．％添加した接着膜を用い、接着膜３２ｃとして、酸無水系エポキシ樹脂３４に接着膜３２ａに用いたと同じ平均粒径のフィラー３６ａであるシリカを７４ｖｏｌ．％添加した接着膜を用いた。接着膜３２ａは、ヤング率が７２００ＭＰａ、ポアソン比が０．２９、線膨張係数が２３×１０−６であり、接着膜３２ｃは、ヤング率が１４０００ＭＰａ、ポアソン比が０．２５、線膨張係数が１０×１０−６であった。
次に、本実施例による半導体装置１Ｂの製造方法を図１９（ａ）乃至図２０（ｃ）を参照して説明する。
まず、支持基板７０として、厚さ０．８ｍｍのガラスからなる下地基板７１と、この下地基板７１上に形成された粘着フィルム７２との積層構造を有するものを用意する。粘着フィルム７２は、厚さ０．１５ｍｍのポリエチレンテレフタレート（ＰＥＴ）フィルム７３の両面に厚さ１５μｍのアクリル系粘着層７４が形成されている。下地基板７１は、その裏面（粘着フィルム７２が形成された面と反対側の面）に予めチップ搭載位置が印字されたマスクパターン７６を有するガラスマスクである。ガラスマスク７１に、粘着フィルム７２を貼り付け、粘着層７４上のチップ搭載位置に対応する場所に、ＣＭＯＳチップ１０と、ＭＥＭＳチップ２０を搭載し、仮固定する（図１９（ａ））。
次に、図１９（ｂ）に示すように、接着膜３２ｃとして、酸無水系エポキシ樹脂３４に平均粒径５μｍのシリカを主成分とするフィラー３２ａを７４ｖｏｌ．％添加した樹脂を準備し、スクリーン版を用いた印刷法で、搭載されたチップの中で最大高さを有するチップがほぼ埋まるまでの樹脂厚に相当する分の樹脂膜（接着膜）３２ｃを印刷した。本実施例の場合、仮焼成後の樹脂厚が０．６ｍｍとなるように樹脂膜３２ｃを印刷した。印刷後、１２０℃で３０分間の仮焼成を行い、支持基板７０を剥離した後、１８０℃で１時間の本焼成を行い、半導体モジュールを形成した（図２０（ａ））。
次に、半導体モジュールの裏面をグラインダーにより研磨し、半導体チップの能動領域に影響を与えない領域の厚さである０．２ｍｍまで薄化した（図２０（ｂ））。さらに半導体モジュールの裏面に形成する接着膜３２ａとして、接着膜３２ｃの樹脂と同種の酸無水系エポキシ樹脂３４に、接着膜３２ｃに分散されたフィラーと同種である、平均粒径５μｍのシリカを主成分とするフィラー３６ａを５４ｖｏｌ．％添加した樹脂を準備する。
そして、スクリーン版を用いた印刷法で、焼成後の樹脂厚さが０．１ｍｍとなるように印刷した。その後、１２０℃で３０分間、１８０℃で１時間の２段階の焼成工程を経て、厚さ０．３ｍｍの半導体装置１Ｂが形成した（図２０（ｃ））。
この半導体装置１Ｂを用いて、半導体装置１Ｂの主面側に、ＳＦ６ガスを３％添加した酸素ガスプラズマにより３０秒間プラズマ処理を行い、接着層３０Ｂの表面に微細な凹凸を形成した（図示せず）。この工程で得られた、接着層３０Ｂの最表面の微細な凹凸は、接着膜３２ｃの断面の粗さ曲線において、ｌｒ＝λｃ＝５μｍ、λｓ＝２０ｎｍとした時の最大高さＲｚは０．３μｍであった。その後、第１および第２実施例と同様の工程で、平坦化膜および配線を形成し、擬似ＳＯＣを作成した（図示せず）。
本実施例では、半導体装置の薄化を狙い、チップ１０，２０間の接着層３０の接着膜として比較的剛性の高い樹脂を用いたことにより、接着膜３２ｃを形成した時点でチップと接着膜に生じる応力と反りが低減された。これにより、次工程の研磨工程で高精度の研磨が可能となった。しかしながら接着強度が劣るため、これを補う目的で、比較的樹脂の体積分率が高い、接着強度０．７６の樹脂を裏打ち層として接着膜３２ａを形成することにより、半導体装置１Ｂの厚さが薄くても、十分な機械的強度が確保された信頼性の高い高密度の半導体装置を得ることができた。
（第４実施例）
次に、本発明の第４実施例による半導体装置を図２１に示す。本実施例の半導体装置１Ｃは、半導体チップ１０と、ＭＥＭＳチップ２０と、半導体チップ１０とＭＥＭＳチップ２０とを接着する接着層３０Ｃと、を備えている。半導体チップ１０は内部に半導体デバイス１２（例えば、ＣＭＯＳデバイス）を含み、上面に半導体デバイス１２と電気的に接続されるパッド１４が設けられている。ＭＥＭＳチップ２０は内部にＭＥＭＳデバイス２２を含み、上面にＭＥＭＳデバイス２２と電気的に接続されるパッド２４が設けられている。接着層３０Ｃは、樹脂に異なる材料定数調整剤が含まれた、接着膜３２ａ、３２ｂ、３２ｄからなる積層構造を有している。接着膜３２ｄが半導体装置１Ｃの一番下層に設けられ、接着膜３２ｄ上に接着膜３２ａが設けられ、接着膜３２ａ上に接着膜３２ｂが設けられた構成となっている。
本実施例において、接着膜３２ｂとして、酸無水系エポキシ樹脂３４に平均粒径１０ｎｍの微細フィラー３６ｂであるシリカを５．３ｖｏｌ．％添加した接着膜を用い、接着膜３２ａとして、エポキシ樹脂３４に平均粒径５μｍの通常粒径フィラー６７を７４ｖｏｌ．％添加した接着膜を用い、接着膜３２ｄとして、エポキシ樹脂３４に平均粒径８μｍのカーボンフィラー３６ｄを６７ｖｏｌ．％添加した接着膜を用いた。接着膜３２ｂは、ヤング率が６７００ＭＰａ、ポアソンが比０．２９、線膨張係数が２４×１０−６であり、接着膜３２ａは、ヤング率が１４０００ＭＰａ、ポアソン比が０．２５、線膨張係数が１０×１０−６であり、接着膜３２ｄは、ヤング率が１２０００ＭＰａ、ポアソン比が０．２７、線膨張係数が１４×１０−６であった。また各接着膜の熱伝導度に関しては、シリカフィラーを添加した接着膜３２ａ、３２ｂの熱伝導度は、樹脂単体と同レベルの０．１９Ｗ／（ｍ・Ｋ）であったが、カーボンフィラーを添加した接着膜３２ｄの熱伝導度は約２倍の０．３７Ｗ／（ｍ・Ｋ）であった。
次に、本実施例の半導体装置の製造方法を、図２２（ａ）乃至図２３（ｂ）を参照して説明する。
支持基板７０として、厚さ０．８ｍｍのガラスからなる下地基板７１と、この下地基板７１上に形成された粘着フィルム７２との積層構造を有するものを用意する。粘着フィルム７２は、厚さ０．１５ｍｍのＰＥＴフィルム７３の両面に厚さ１５μｍの粘着層７４が形成されている。
下地基板７１は、その裏面（粘着フィルム７２が形成された面と反対側の面）に予めチップ搭載位置が印字されたマスクパターン７６を有するガラスマスクである。ガラスマスク７１に、粘着フィルム７２を貼り付け、粘着層７４上のチップ搭載位置に対応する場所に、ＣＭＯＳチップ１０と、ＭＥＭＳチップ２０を搭載し、仮固定する（図２２（ａ））。続いて、第１実施例と同様に、接着膜３２ｂとして、酸無水系エポキシ樹脂３４に平均粒径１０ｎｍのシリカを主成分とする微細フィラー３６ｂを５．３ｖｏｌ．％添加した樹脂を準備し、ディスペンサにより、仮乾燥後の樹脂厚が０．０５ｍｍとなるように接着膜３２ｂを形成し、６５℃で３０分間の仮乾燥を行った。その後、接着膜３２ａとして、接着膜３２ｂで用いたのと同種のエポキシ樹脂３４に平均粒径５μｍのシリカを主成分とするフィラー３６ａを７４ｖｏｌ．％添加した樹脂を接着膜３２ｂ上にスクリーン版を用いた印刷法で印刷し、１００℃で３０分間の仮焼成を行い、接着膜３２ａを形成した（図２２（ａ））。
次に、支持基板７０を剥離し、１８０℃で、１時間の本焼成を行い、半導体モジュールを形成した（図２２（ｂ））。続いて、この半導体モジュールの裏面（支持基板７０が剥離された側の面）をグラインダーにより研磨し、厚さが０．２ｍｍとなるまで、半導体モジュールを薄化した（図２２（ｃ））。
次に、予め、第１または２接着層で用いたのと同種の酸無水系エポキシ樹脂３４に、熱伝導率の大きい平均粒径８μｍのカーボンフィラー３６ｄを６７ｖｏｌ．％添加し、半硬化状態、いわゆるＢステージのシート形状に成形したカーボンフィラー含樹脂シート３２ｄを準備しておく。この時のシート３２ｄの厚さは０．１ｍｍであった。このシート３２ｄを研磨後の半導体モジュールの裏面に貼り付け、裏打ち層となる接着膜３２ｄを形成した（図２３（ａ）、２３（ｂ））。その後、１８０℃で１時間の最終焼成を行うことにより、厚さが０．３ｍｍで、機械的強度も確保され、かつ、チップの裏面側の放熱性を向上させた半導体装置１Ｃが得られた（図２３（ｂ））。
（第５実施例）
次に、本発明の第５実施例による半導体装置を図２４に示す。本実施例の半導体装置１Ｃは、半導体チップ１０と、ＭＥＭＳチップ２０と、受動部品チップ８０と、これらのチップ１０、２０，８０を接着する接着層３０Ｄとを備えている。半導体チップ１０は内部に半導体デバイス１２（例えば、ＣＭＯＳデバイス）を含み、上面に半導体デバイス１２と電気的に接続されるパッド１４が設けられている。ＭＥＭＳチップ２０は内部にＭＥＭＳデバイス２２を含み、上面にＭＥＭＳデバイス２２と電気的に接続されるパッド２４が設けられている。受動部品チップ８０は内部に受動部品８２を含み、両側面に受動部品８２と電気的に接続された端子８４が設けられている。接着層３０Ｄは、樹脂に異なる材料定数調整剤が含まれた、接着膜３２ｄ、３２ｅ、３２ｆからなる積層構造を有している。
接着膜３２ｄが半導体装置１Ｄの一番下層に設けられ、接着膜３２ｄ上に接着膜３２ｅが設けられ、接着膜３２ｅ上に接着膜３２ｆが設けられた構成となっている。本実施例においては、半導体チップ１０およびＭＥＭＳチップ２０の下に接着膜３２ｄが設けられ、受動部品チップ８０の下に接着膜３２ｄ、３２ｅの積層膜が設けられている。
また、本実施例の半導体装置１Ｄには、各チップ１０、２０、８０の主面を覆うように平坦化膜５０が設けられ、この平坦化膜５０にパッド１４、２４および端子８４と電気的に接続するビア５２、５３が設けられ、これらのビア５２、５３と接続する配線５４が設けられている。すなわち、ビア５２、５３および配線５４によって、半導体チップ１０、ＭＥＭＳチップ２０、および受動部品チップ８０は電気的に接続される。
本実施例において、接着膜３２ｆとして酸無水系エポキシ樹脂３４に平均粒径２００ｎｍのＮｉ−Ｚｎ系フェライト微粒子３６ｆを５ｖｏｌ．％添加した接着膜を用い、接着膜３２ｅとして酸無水系エポキシ樹脂３４に平均粒径５μｍの窒化アルミニウムフィラー３６ｅを７４ｖｏｌ．％添加した接着膜を用い、接着膜３２として、酸無水系エポキシ樹脂３４に平均粒径８μｍのカーボンフィラー３６ｄを６７ｖｏｌ．％添加した接着膜を用いた。接着膜３２ｆは、ヤング率が６４００ＭＰａ、ポアソン比が０．２９、線膨張係数が２４×１０−６であり、接着膜３２ｅは、ヤング率が１４０００ＭＰａ、ポアソン比が０．２５、線膨張係数が１０×１０−６であり、接着膜３２ｄは、ヤング率が１２０００ＭＰａ、ポアソン比が０．２７、線膨張係数が１４×１０−６であった。また各接着膜の熱伝導度に関して、Ｎｉ−Ｚｎ系フェライト微粒子３６ｆを添加した接着膜３２ｆは微量のため樹脂単体と同じであったが、窒化アルミニウムフィラー３６ｅを添加した接着膜３２ｅは約１．５倍の０．２９Ｗ／（ｍ・Ｋ）、カーボンフィラー３６ｄを添加した接着膜３２ｄは約２倍の０．３７Ｗ／（ｍ・Ｋ）を有している。
次に、本実施例の半導体装置の製造方法を説明する。
第４実施例と同様に、支持基板として、厚さ０．８ｍｍのガラスマスクと、両面に厚さ１５μｍの粘着層を形成した厚さ０．１５ｍｍのＰＥＴフィルムの粘着フィルムとの積層構造を有しているものを用いる。下地基板に粘着フィルムを貼り付けた支持基板上にＭＥＭＳチップ２０、ＣＭＯＳチップ１０、および受動部品チップ８０を搭載する。第２または第４実施例と同様に、接着膜３２ｅとして、酸無水系エポキシ樹脂３４に平均粒径２００ｎｍのＮｉ−Ｚｎ系フェライト微粒子３６ｆを５ｖｏｌ．％添加した樹脂を準備し、ディスペンサにより、仮乾燥後の樹脂厚が０．０５ｍｍとなるように樹脂膜を形成し、６５℃で３０分間の仮乾燥を行った。その上に接着膜３２ｅとして、接着膜３２ｆで用いたのと同種のエポキシ樹脂３４に、シリカより熱伝導率の大きい、平均粒径５μｍの窒化アルミニウムを主成分とするフィラー３６ｅを７４ｖｏｌ．％添加した樹脂を、スクリーン版を用いた印刷法で印刷し、１００℃で３０分間の仮焼成を行った。ここで、支持基板を剥離し、１８０℃で１時間の本焼成を行った後、半導体モジュールの裏面をグラインダーにより研磨し、厚さ０．２ｍｍまで薄化した。
ここで、接着膜で用いたのと同種の酸無水系エポキシ樹脂３４に、熱伝導率の大きい平均粒径８μｍのカーボンフィラー３６ｄを６７ｖｏｌ．％添加し更に半硬化状態に成形したカーボンフィラー含樹脂シート（シート厚０．１ｍｍ）を準備しておく。研磨後の上記半導体モジュールの裏面に、上記シートを貼り付け、裏打ち層となる接着膜３２ｄを形成した。その後、１８０℃で１時間の最終焼成を行うことにより、０．３ｍｍの薄い半導体装置１Ｄが得られた。
次に、半導体装置１Ｄの主面側に、ＳＦ６ガスを３％添加した酸素ガスプラズマにより１０秒間プラズマ処理を行い、接着膜３２ｆの最表面に微細な凹凸を形成した。この工程で得られた最表面の微細な凹凸は、接着膜３２ｆの断面の粗さ曲線において、ｌｒ＝λｃ＝１μｍ、λｓ＝１０ｎｍとした時の最大高さＲｚは０．１μｍであった。その後、第１または第２実施例と同様の工程で、平坦化膜５０およびビア５２，５２ならびに配線５４を形成し、擬似ＳＯＣを作成した（図示せず）。
本実施例では、機械的強度も確保され、かつ、チップ裏面側の放熱性を向上させた半導体基板を用いた擬似ＳＯＣが得られた。チップ主面側に分散したＮｉ−Ｚｎ系フェライト微粒子は高い電気絶縁性を有し、その上に形成される配線層の信頼性が確保されるとともに、高周波領域でのノイズ対策としても有効である。
以上の実施例において、埋め込み樹脂材料として、エポキシ樹脂を用いたが、他にポリイミド樹脂、シリコン樹脂、液晶ポリマーなど、電気的特性に優れ、高い接着性を有する樹脂であれば、エポキシ樹脂の代わりに用いれば同様の効果を挙げることができる。また、上記実施例では、接着層の各膜を構成する樹脂材料を同一の樹脂としたが、必要に応じて用いる樹脂を変えてもよい。その際は、フィラーの材質、粒径、添加量などを調整して、樹脂層のヤング率、ポアソン比、線膨張係数などの材料定数が望ましい範囲に含まれるように最適化することが重要である。
また、フィラー材料として、シリカ、カーボン粒子、Ｎｉ−Ｚｎ系フェライト微粒子、窒化アルミニウムを用いたが、他に、耐熱性、絶縁特性、放熱特性など、必要な半導体装置の特性に応じて、ポリスチレン樹脂粒子のような有機樹脂や、銅・アルミ・銀などの金属粒子、また窒化ホウ素やアルミナなどの無機微粒子、カーボンナノチューブなどを用いた場合でも同様の効果を挙げることが可能で、それらの材料を添加する場合には、微粒子の粒径範囲に応じて、樹脂層のヤング率、ポアソン比、線膨張係数などの材料定数が望ましい範囲に含まれるように最適化することが重要である。
さらに、上記実施例でモジュールの最表面に表面処理で微細な凹凸を形成したが、これに関しては、表面側の樹脂に添加される微粒子の粒径が１μｍ以下である場合には、樹脂膜の断面の粗さ曲線において、ｌｒ＝λｃ＝１μｍ、λｓ＝１０ｎｍとした時の最大高さＲｚの望ましい範囲は、２０ｎｍ≦Ｒｚ≦５００ｎｍであった。最大高さＲｚが２０ｎｍより小さい凹凸の場合は、十分なアンカー効果が得られず、モジュールと平坦化膜との強固な密着が確保出来ず、５００ｎｍより大きくなると、平坦化膜での被覆性が低下し、配線が段切れしやすくなる。また、微粒子の粒径が５μｍ〜５０μｍの範囲である場合には、樹脂層の断面の粗さ曲線において、ｌｒ＝λｃ＝５μｍ、λｓ＝２０ｎｍとした時の最大高さＲｚの望ましい範囲は、３０ｎｍ≦Ｒｚ≦１μｍであった。最大高さＲｚが３０ｎｍより小さい凹凸の場合は、十分なアンカー効果が得られず、モジュールと平坦化膜との強固な密着が確保出来ず、１μｍより大きくなると、平坦化膜でのカバー性が低下し、配線が段切れしやすくなる。ちなみに、表面側の微粒子の粒径範囲に応じて、平坦化膜の材料と膜厚、配線の材料、膜厚、線幅などを最適化する必要がある。
（第６実施例）
本発明の第６実施例による半導体装置を図２５に示す。本実施例の半導体装置１Ｅは、半導体チップ１０と、ＭＥＭＳチップ２０と、半導体チップ１０とＭＥＭＳチップ２０とを接着する接着層８２と、を備えている。半導体チップ１０は内部に半導体デバイス（例えば、ＣＭＯＳデバイス）を含み、上面に半導体デバイスと電気的に接続されるパッド１４が設けられている。ＭＥＭＳチップ２０は内部にＭＥＭＳデバイス２２を含み、上面にＭＥＭＳデバイス２２と電気的に接続されるパッド２４が設けられている。接着層８２は、樹脂に異なる材料定数調整剤が含まれた、第１接着膜８３と第２接着膜８４からなる積層構造を有している。第１接着膜８３は感光性樹脂をパターニング後、仮焼成したもので、チップ１０、２０の近傍の周囲を囲むように形成されている。第２接着膜８４は平均粒径１０μｍのシリカを主成分とするフィラー８６が添加されている。本実施例の半導体装置１Ｅに配線層を形成した擬似ＳＯＣを図２６に示す。
本実施例の半導体装置１Ｅにおいては、第１接着膜８３として、エポキシ樹脂とフェノール樹脂の共重合樹脂で感光性樹脂として所望のパターニングが可能である。例えば、市販のネガ型永久レジストタイプであるインタービアフォトTMダイエレクトリック樹脂（ローム・アンド・ハース電子材料株式会社製）が挙げられる。この樹脂の焼成後のヤング率は４０００ＭＰａ、ポアソン比が０．４５、線膨張係数が６２×１０−６であった。第２接着膜８４として、酸無水系エポキシ樹脂８５に平均粒径の１０μｍのシリカのフィラー８６を７４ｖｏｌ．％添加した接着膜を用いて、ヤング率が１４０００ＭＰａ、ポアソン比が０．２５、線膨張係数が１０×１０−６であった。
このように構成された本実施例の半導体装置１Ｅにおいて、更に図２６に示すように、チップの主面上に平坦化膜５０を形成し、この平坦化膜５０にパッド１４、２４に接続するビアホール５２を形成し、このビアホール５２を埋め込むように配線５４を形成することにより、擬似ＳＯＣが完成する。なお、本実施例においては、平坦化膜５０として、第１接着層８３と同じ感光性樹脂を用いている。
次に、本実施例の半導体装置の製造方法を、図２８（ａ）乃至図２９（ｂ）を参照して説明する。まず、図２８（ａ）に示すように、支持基板１００として、ガラスからなる下地基板１０１と、この下地基板１０１上に形成された粘着フィルム１０２との積層構造を有するものを用意する。粘着フィルム１０２は、厚さ０．１ｍｍのＰＥＴフィルム１０３の両面に厚さ１０μｍのアクリル系粘着層１０４が形成されている。下地基板１０１は、その裏面に予めチップ搭載位置が印字されたマスクパターン１０６が形成されたガラスマスクである。ガラスマスク１０１に粘着フィルム１０２を貼り付け、粘着層１０３上のチップ搭載位置に対応する場所に、ＣＭＯＳチップ１０とＭＥＭＳチップ２０を搭載し、粘着層１０３により仮接着する。この時、チップ間のギャップは０．１ｍｍであった。
次に、図２８（ｂ）に示すように、インタービアフォトＴＭダイエレクトリック樹脂１０７をスピンコート法により成膜し、８０℃でプリキュアした後、フォトマスク１１０に位置合わせして露光する。フォトマスク１１０にはマスクパターン１１２が形成されている。専用現像液により現像後、この樹脂１０７を１２０℃で仮焼成し、焼成後の膜厚は２０μｍで、チップ１０，２０の近傍の周囲を囲むように第１接着膜８３を形成する（図２９（ａ））。第１接着膜８３を形成後、フォトマスク１１０を除去する。
続いて、図２９（ｂ）に示すように、第２接着膜８４として、酸無水系エポキシ樹脂８５に平均粒径１０μｍのシリカを主成分とするフィラー８６を７４ｖｏｌ．％添加した樹脂を第１接着膜８３上に、スクリーン版を用いた印刷法により形成した。その後、１００℃で３０分間の仮焼成を行い、第２接着膜８４を形成した。焼成後の膜厚はチップ厚とほぼ同じ０．５５ｍｍであった。次に、支持基板１００を剥離した後、１８０℃で１時間の本焼成を行い、半導体装置１Ｅを作成した（図２５）。
次に、半導体装置１Ｅの主面側にインタービアフォトＴＭダイエレクトリック樹脂１０３をスピンコート法により成膜し、プリキュアした後、マスクを用いてパターニングし、現像・プリキュアを経て、パッドに対応した開口部を設けた平坦化膜５０が形成された（図示せず）。メッキ法でこの開口部を埋め込みビア５２を形成した後、配線材料膜を堆積し、この配線材料膜をパターニングすることにより、配線パターン５４を形成する（図２６）。
本実施例の製造方法において、第１接着膜８３と平坦化膜５０は同種の材料を用いているため、界面の密着強度はきわめて高い。また、第１接着膜８３は感光性樹脂を用いていることから、チップ周囲の、特にパッドの接続配線が形成される位置に相当する領域だけを選択的に、第１接着膜で形成することで、樹脂とチップの密着強度を高め、モジュールの信頼性を上げることが可能である。
ここで、図２７に示すように、狭ギャップ化した場合、モジュールのチップ端部にかかる応力は小さくなり、本実施例で用いた感光性樹脂でも十分チップ端部にかかる応力を小さくできる。また、モジュール自体の接着膜は、第２接着膜であるエポキシ樹脂で構成されていることから、チップにかかる応力の低減を図ることが可能である。なお、図２７は、チップサイズが３ｍｍ角、チップの厚さが０．５５ｍｍ、樹脂厚が０．５５ｍｍで、チップ間のギャップが１ｍｍと０．１ｍｍの２種類のサンプルに対して、ヤング率と応力との関係をシミュレーションした結果を示している。
また、上記実施例において、平坦化膜として、感光性エポキシ樹脂と感光性エポキシ・フェノール共重合体樹脂を用いたが、他に感光性ポリイミド樹脂、感光性ベンゾシクロブテン樹脂など、ビアホールなどの微細加工性に優れ、かつ、平坦性と電気的特性に優れ、埋め込み樹脂材料と高い接着性を有する樹脂材料であれば、感光性エポキシ樹脂の代わりに用いて同様の効果を挙げることができる。
以上説明したように、本発明の各実施形態によれば、接着層を、少なくとも二つ以上の、異なる材料定数調整剤が含まれた膜が積層された構成とすることで、接着層全体の接着強度と機械的強度を確保しながら、チップや基板に掛かる応力と反りの発生を抑えることが可能となり、チップとその間の接着層のみで構成される半導体装置でも、十分応力と反りを抑え、機械的強度を確保した擬似ＳＯＣが実現可能となる。さらに、機械的強度を補強する構成として、裏打ち層となる接着膜を設けることにより、裏面研磨し薄化を図った半導体装置でも十分な機械的強度が確保できる。よって、複数異種のチップを集積した擬似ＳＯＣにおいて、チップ間の十分な接着強度を確保し、かつデバイスそのものの機械的強度を保持しながら、チップに掛かる応力と反りを低減し、デバイスの高集積化、薄化が達成できる。
また、耐熱性、絶縁特性、放熱特性など、必要な半導体装置の特性に応じて、接着層を構成する各膜のフィラーの材料と平均粒径を適宜選択することにより、これらの半導体装置の特性の向上も実現できる。
以上のようにＳＯＣの持っていたメリットとＳＩＰのもっていたメリットの両方が得られるので、これまでにない高機能なデバイスをより低コストで実現することができる。
本発明の第１実施形態による半導体装置を示す断面図。 第１実施形態の半導体装置を備えた擬似ＳＯＣを示す断面図。 エポキシ樹脂のフィラー量と樹脂の硬化収縮率の関係を示す図。 エポキシ樹脂のフィラー量と樹脂のヤング率の関係を示す図。 樹脂の接着強度測定法を説明する図。 半導体装置の応力解析を説明する図。 樹脂の硬化によって生じる半導体チップと樹脂との段差を説明する図。 第１実施形態による半導体装置の接着層の最表面における凹凸を説明する図。 樹脂のヤング率と、半導体チップの応力との関係を示すシミュレーション結果。 樹脂のポアソン比と、半導体チップの応力との関係を示すシミュレーション結果。 樹脂の線膨張係数と、半導体チップの応力との関係を示すシミュレーション結果。 本発明の第２実施例による半導体装置の断面図。 第２実施例の半導体装置を備えた擬似ＳＯＣを示す断面図。 本発明の第１実施例による半導体装置の製造方法を示す断面図。 第１実施例の半導体装置の製造方法を示す断面図。 第１実施例の半導体装置を備えた疑似ＳＯＣの製造方法を示す断面図。 第２実施例の半導体装置を備えた擬似ＳＯＣの製造方法を示す断面図。 本発明の第３実施例による半導体装置の断面図。 第３実施例による半導体装置の製造方法を示す断面図。 第３実施例による半導体装置の製造方法を示す断面図。 本発明の第４実施例による半導体装置の断面図。 第４実施例の半導体装置の製造方法を示す断面図。 第４実施例の半導体装置の製造方法を示す断面図。 本発明の第５実施例による半導体装置の断面図。 本発明の第６実施例による半導体装置の断面図。 第６実施形態の半導体装置を備えた擬似ＳＯＣを示す断面図。 樹脂のヤング率と、半導体チップの応力との関係を示すシミュレーション結果。 第６実施例の半導体装置の製造方法を示す断面図。 第６実施例の半導体装置の製造方法を示す断面図。
１ 半導体装置
１Ａ 半導体装置
１Ｂ 半導体装置
１Ｃ 半導体装置
１Ｄ 半導体装置
１０ 半導体チップ（ＣＭＯＳチップ）
１２ 半導体デバイス
１４ パッド
２０ ＭＥＭＳチップ
２２ ＭＥＭＳデバイス
２４ パッド
３０ 接着層
３２ａ 接着膜
３２ｂ 接着膜
３２ｃ 接着膜
３２ｄ 接着膜
３２ｅ 接着膜
３２ｆ 接着膜
３４ エポキシ樹脂
３６ａ フィラー
３６ｂ フィラー
３６ｃ フィラー
３６ｄ フィラー
３６ｅ フィラー
３６ｆ フィラー
５０ 平坦化膜
５２ ビア
５４ 配線
８０ 受動部品チップ
８２ 受動部品
８４ 端子

Claims (3)

  1. 内部にＭＥＭＳデバイスを含み、前記ＭＥＭＳデバイスと電気的に接続される第１パッドが前記ＭＥＭＳデバイスの上面に形成された第１チップと、
    内部に半導体デバイスを含み、前記半導体デバイスと電気的に接続される第２パッドが前記半導体デバイスの上面に形成された第２チップと、
    第１樹脂に前記第１樹脂の材料定数を調整する第１材料定数調整剤が添加された第１接着膜と、第２樹脂に前記第２樹脂の材料定数を調整する第２材料定数調整剤が添加された第２接着膜とが積層された積層構造を有し、前記第１および第２接着膜の一方が少なくとも前記第１チップの側面と前記第２チップの側面とを接着する接着部と、
    を備え、
    前記第１樹脂と前記第２樹脂は同じ材料であり、前記第１材料定数調整剤と、前記第２材料定数調整剤は平均粒径が実質的に同一であり、前記第１接着膜に添加された前記第１材料定数調整剤の添加量と、前記第２接着膜に添加された前記第２材料定数調整剤の添加量が異なることを特徴とする半導体装置。
  2. 前記第１および第２接着膜の他方は前記第１チップおよび前記第２チップの上面と反対側の面を覆うように形成されていることを特徴とする請求項１記載の半導体装置。
  3. 前記第１チップおよび前記第２チップの上面ならびに前記接着部の上面を覆い、前記第１パッドおよび第２パッドに接続するコンタクト孔が開口された絶縁膜と、
    前記絶縁膜上に形成され、前記第１および第２パッドに接続する配線と、
    を更に備えたことを特徴とする請求項１または２記載の半導体装置。
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