KR102308384B1 - 방열 반도체 소자 패키지 및 그 제조 방법 - Google Patents

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KR102308384B1
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Abstract

본 발명은 방열 반도체 소자 패키지 및 그 제조 방법에 관한 것으로, 필름, 상기 필름의 양 상부에 형성된 전극 패턴 및 상기 전극 패턴의 상부에 상기 전극 패턴을 감싸도록 형성된 솔더 레지스트를 포함하는 베이스부 및 반도체 소자, 상기 반도체 소자의 하부에 형성되는 복수의 범프들 및 반도체 소자의 하부 및 상기 복수의 범프들의 적어도 일부를 감싸도록 형성된 방열 테이프를 포함하는 방열 반도체부를 포함한다. 따라서, 본 발명에 의한 방열 반도체 소자 패키지는 반도체 소자의 일부가 감싸지도록 방열 테이프를 사용하여 방열 효과를 극대화시키고 회로의 안정성을 보장할 수 있다.

Description

방열 반도체 소자 패키지 및 그 제조 방법 {HEAT RELEASING SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 방열 반도체 소자 패키징 기술에 관한 것으로, 보다 상세하게는, 간단한 제조 공정 및 저렴한 제조 비용을 통해 제조될 수 있는 반도체 소자 패키지 및 그 제조방법에 관한 것이다.
일반적으로 노트북, TV 등과 같이 액정 표시 장치를 포함하는 장치는 고해상도의 디스플레이 구현을 위해 고집적화 트랜지스터를 사용하고 있다. 이러한 고집적화 트랜지스터는 구동시 고열을 발생시키므로 발생된 열을 저감시키기 위한 기술 적용을 필요로 한다.
한국공개특허 제10-2000-0056801호는 반도체 패키지의 방열 구조에 관한 것으로, 방열소자를 패키지 내부에 설치하여 내부열을 외부로 방출시킬 수 있다.
한국등록특허 제10-1214292호는 방열 반도체소자 패키지, 그 제조방법 및 방열 반도체소자 패키지를 포함하는 디스플레이 장치에 관한 것으로, 방열수단을 부가하여 방열 효과를 향상시킬 수 있다.
이러한 종래 기술은 드라이브 IC의 발열을 저감시키기 위해 접착제와 방열도료가 혼합된 방열수단을 사용하여, 추가 공정 및 부자재 비용이 추가되는 단점이 있다.
한국공개특허 제10-2000-0056801호 한국등록특허 제10-1214292호
본 발명의 일 실시예는 간단한 제조 공정 및 저렴한 제조 비용을 통해 제조될 수 있는 반도체 소자 패키지 및 그 제조방법을 제공하고자 한다.
본 발명의 일 실시예는 반도체 소자의 일부를 감싸도록 방열 테이프를 사용하여 방열 효과를 증가 시킬 수 있는 방열 반도체 소자 패키지 및 그 제조 방법을 제공하고자 한다.
본 발명의 일 실시예는 반도체 소자의 일부를 감싸도록 방열 테이프를 사용하여 회로의 안정성을 보장할 수 있는 방열 반도체 소자 패키지 및 그 제조 방법을 제공하고자 한다.
실시예들 중에서, 방열 반도체 소자 패키지는 필름, 상기 필름의 양 상부에 형성된 전극 패턴 및 상기 전극 패턴의 상부에 상기 전극 패턴을 감싸도록 형성된 솔더 레지스트를 포함하는 베이스부 및 반도체 소자, 상기 반도체 소자의 하부에 형성되는 복수의 범프들 및 반도체 소자의 하부 및 상기 복수의 범프들의 적어도 일부를 감싸도록 형성된 방열 테이프를 포함하는 방열 반도체부를 포함한다.
일 실시예에서, 상기 방열 반도체 소자 패키지는 상기 베이스부 상에 상기 방열 반도체부가 수용될 수 있는 반도체 수용영역을 더 포함할 수 있다.
상기 방열 테이프는 상기 복수의 범프들의 적어도 일부를 감싸도록 펀칭에 의해 홀을 형성할 수 있다. 또한, 상기 방열 테이프는 상기 전극 패턴과 직접 접촉되어 상기 전극 패턴을 전기적으로 절연시킬 수 있다.
일 실시예에서, 방열 반도체 소자 패키지는 상기 방열 반도체부 상에 상기 방열 반도체부와 상기 베이스부의 적어도 일부를 감싸는 방열 수지를 더 포함할 수 있다.
상기 방열 수지는 실리콘(silicon), 에폭시(epoxy) 및 우레탄(urethane) 계열 중 적어도 하나와 알루미나를 포함할 수 있다. 상기 실리콘(silicon), 에폭시(epoxy) 및 우레탄(urethane) 계열 중 적어도 하나의 비율은 15% ~ 35%에 해당하고, 상기 알루미나의 비율은 65% ~ 85%에 해당할 수 있다. 일 실시예에서, 상기 방열 수지는 디스팬싱(dispensing) 또는 스퀴지 프린팅(squeegee printing) 방식으로 도포될 수 있다.
실시예들 중에서, 방열 반도체 소자 패키지 제조방법은 반도체 소자 하부에 복수의 범프들을 형성하는 단계, 결합된 상기 반도체 소자 및 상기 복수의 범프들을 방열 테이프에 접착시켜 방열 반도체부를 형성하는 단계 및 필름, 전극 패턴 및 솔더 레지스트를 포함하는 베이스부를 형성하여 방열 반도체부의 하부와 접착시키는 단계를 포함한다.
일 실시예에서, 방열 반도체 소자 패키지 제조방법은 상기 방열 반도체부 상에 상기 반도체 소자와 상기 베이스부의 적어도 일부를 감싸도록 방열 수지를 채우는 단계를 더 포함할 수 있다.
일 실시예에서, 방열 반도체 소자 패키지 제조방법은 상기 방열 수지를 큐어링 하는 단계를 더 포함할 수 있다. 상기 큐어링은 125℃ ~ 170℃ 온도 범위에서 수행될 수 있다.
실시예들 중에서, 방열 반도체 패키지 제조방법은 반도체 소자 하부에 복수의 범프들을 형성하는 단계, 필름, 전극 패턴 및 솔더 레지스트를 포함하는 베이스부를 형성하는 단계 및 먼저 형성된 상기 베이스부와 방열 테이프 상부에 상기 반도체 소자 하부와 결합된 복수의 범프들을 접착시키는 단계를 포함한다.
개시된 기술은 다음의 효과를 가질 수 있다. 다만, 특정 실시예가 다음의 효과를 전부 포함하여야 한다거나 다음의 효과만을 포함하여야 한다는 의미는 아니므로, 개시된 기술의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
본 발명의 일 실시예에 따른 방열 반도체 소자 패키지 및 그 제조 방법은 반도체 소자를 일부 감싸는 방열 테이프를 사용하여 방열 효과를 극대화 시킬 수 있다.
본 발명의 일 실시예에 따른 방열 반도체 소자 패키지 및 그 제조 방법은 반도체 소자를 일부 감싸는 방열 테이프를 사용하여 제조비용을 절감시킬 수 있다.
본 발명의 일 실시예에 따른 방열 반도체 소자 패키지 및 그 제조 방법은 반도체 소자를 일부 감싸는 방열 테이프를 사용하여 회로의 안정성을 보장할 수 있다.
도 1은 본 발명의 일 실시예에 따른 방열 반도체 소자 패키지를 설명하는 측면도이다.
도 2는 본 발명의 다른 일 실시예에 따른 방열 반도체 소자 패키지를 설명하는 측면도이다.
도 3은 도 1에 있는 방열 반도체 소자 패키지를 제조하는 과정을 설명하는 일실시예이다.
도 4는 도 1에 있는 방열 반도체 소자 패키지를 제조하는 과정을 설명하는 다른 일 실시예이다.
도 5는 도 1에 있는 방열 반도체 소자 패키지 제조하는 과정을 설명하는 순서도이다.
본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
“및/또는”의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, “제1 항목, 제2 항목 및/또는 제3 항목”의 의미는 제1, 제2 또는 제3 항목뿐만 아니라 제1, 제2 또는 제3 항목들 중 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미한다.
어떤 구성요소가 다른 구성요소에 "연결되어"있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어"있다고 언급된 때에는 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 한편, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다"또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
도 1은 본 발명의 일 실시예에 따른 방열 반도체 소자 패키지를 설명하는 측면도이다.
도 1을 참조하면, 방열 반도체 소자 패키지(100)는 베이스부(110) 및 방열 반도체부(120)을 포함한다. 베이스부(110)는 필름(111), 전극 패턴(112), 솔더 레지스트(Solder Resist, 113)을 포함하고, 방열 반도체부(120)는 방열 테이프(121), 복수의 범프들(Bump, 122) 및 반도체 소자(123)를 포함한다.
필름(111)은 반도체를 집적시키기 위한 베이스에 해당할 수 있고, 예를 들어, COF(Chip on Flexible Printed Circuit), TCP(Tape Carrier Package), COB(Chip on Board)에 사용되는 패키지 필름에 해당할 수 있다. 필름(111)의 일측은 패널 ACF(Anisotropic Conductive Film) 단자(미도시)와 연결되고, 타측은 영상 장치 보드(미도시)와 연결된다. 즉, 반도체 소자(123)와 패널 ACF(Anisotropic Conductive Film) 단자(미도시) 및 영상 장치 보드(미도시)는 필름(111) 상에서 전극 패턴(112)을 통하여 전기적으로 연결될 수 있다.
전극 패턴(112)은 반도체 소자(123)의 신호 선에 대응되게 필름(111) 상에 전도성 물질을 증착하여 형성될 수 있다. 따라서, 전도성 물질로 형성된 전극 패턴(112)은 복수의 범프들(122)을 통하여 반도체 소자(123)와 전기적으로 연결되어 반도체 소자(123)에 의한 신호의 전송을 지원한다. 일 실시예에서, 전극 패턴(112)은 더미 패턴을 포함할 수 있다. 여기에서, 더미 패턴은 전기적 신호선이 연결되지 않은 패턴에 해당하고, 이는 필요에 따라 전기적 신호선과 연결될 수 있다.
솔더 레지스트(Solder Resist, 113)는 증착된 전극 패턴(112) 중 일부를 제거하여 생성된 반도체 소자 수용 영역을 중심으로 전극 패턴(112) 상에 패터닝(Patterning)된다. 즉, 솔더 레지스트(113)는 전극 패턴(112) 상에 패터닝 되어 전도성 물질로 형성된 전극 패턴(112)을 보호하고, 반도체 소자(123)와 기타 부품들 사이를 전기적으로 절연시킬 수 있다. 여기에서, 전극 패턴(112)의 제거는 포토를 이용한 식각(Etching) 공정을 통하여 이루어 질 수 있다.
일 실시예에서, 솔더 레지스트(113)는 식각 공정에 의해 일부 제거되어 전극 패턴(112)의 일부를 노출 시킬 수 있다. 노출된 전극 패턴(112)은 방열 테이프(121)와 직접 접촉되어 방열 효과를 증가시킬 수 있고 전극 패턴(112)은 방열 테이프(121)에 의해 전기적으로 절연되는 효과를 가질 수 있다.
방열 테이프(121)는 솔더 레지스트(113)를 감싸도록 필름(111) 상에 부착된다. 방열 테이프(121)는 열전도도가 높은 물질을 사용함으로써, 방열 효과를 극대화 시킬 수 있다. 방열 테이프(121)의 두께는 반도체 공정에 따라 다르게 형성될 수 있다.
또한, 방열 테이프(121)는 절연성 물질을 포함하며, 전극 패턴(112) 상에 부착되어 노출된 전극 패턴(112)과 직접 접촉됨으로써 전극 패턴(112)을 전기적으로 절연시킬 수 있다.
일 실시예에서, 방열 테이프(121)는 복수의 범프들(122)과 반도체 소자(123)을 절연시키지 않도록 미리 설정된 복수의 범프들(122)의 위치를 반영한 홀(미도시)을 포함할 수 있다.
복수의 범프들(Bump, 122)은 반도체 소자(123)과 직접적으로 연결되어 전극 패턴(112)을 전기적으로 연결시킬 수 있다.
복수의 범프들(122)의 상측은 반도체 소자(123)와 연결되고, 하측은 솔더 레지스트(113) 내부를 제거하여 전극 패턴(112)을 노출시키고 노출된 전극 패턴(112)에 본딩하여 연결될 수 있다.
복수의 범프들(122)은 필름(111) 상에 증착된 전극 패턴(112)마다 각각 형성되어, 반도체 소자(123)로부터의 신호들의 소실 없이 전극 패턴(112)과 전기적으로 연결 시킬 수 있다. 또한, 복수의 범프들(122)은 필요한 경우 더미 패턴 상에도 형성되어 반도체 소자(123)와 전기적으로 연결 시킬 수 있다.
반도체 소자(123)는 복수의 범프들(122)과 결합되어 복수의 범프들(122)을 통해 전극 패턴(112)과 전기적으로 연결 될 수 있다. 반도체 소자(123)는 디스플레이 장치에 사용되는 게이트 드라이버(즉, 데이터 소스)에 해당할 수 있으나, 이에 한정되는 것은 아니다.
도 2는 본 발명의 다른 일 실시예에 따른 방열 반도체 소자 패키지를 설명하는 측면도이다.
방열 반도체 패키지(100)는 방열 수지(210)를 더 포함한다.
방열 수지(210)는 방열 반도체부(120) 상부에 방열 반도체부(120) 와 베이스부(110)의 적어도 일부를 감싸도록 방열 수지(210)를 채울 수 있다. 즉, 방열 테이프(121) 상부 및 반도체 소자(123)를 감싸도록 채워져 방열 효과를 증대시킨다. 일 실시예에서, 방열 수지(210)는 실리콘(silicon) 계열, 에폭시(epoxy) 계열 및 우레탄(urethane) 계열 중 적어도 하나와 알루미나를 포함할 수 있다. 여기서, 알루미나는 절연성을 높이기 위한 충진제로 사용될 수 있다. 또한, 알루미나는 질화 알루미늄(Aluminum Nitride), 질화 붕소(Boron Nitride), 카본 나이트라이드(Carbon Nitride) 실리콘 카바이드(Silicon Carbide), 산화 마그네슘(Magnesium oxide) 및 그라핀(Graphene) 중 하나로 대체되어 사용될 수 있다. 일 실시예에서, 실리콘(silicon) 계열, 에폭시(epoxy) 계열 및 우레탄(urethane) 계열 중 적어도 하나의 비율은 15wt% ~ 35wt%에 해당하고, 알루미나의 비율은 65wt% ~ 85wt%에 해당할 수 있다. 방열 수지(210)는 디스팬싱(dispensing) 또는 스퀴지 프린팅(squeegee printing) 방식으로 도포된다. 여기에서, 디스팬싱(dispensing) 방식은 방열 수지(210)를 반도체 소자(160)의 하부에 노즐을 이용하여 방열 수지(210)를 분사시키는 방법이고, 스퀴지 프린팅(squeegee printing) 방식은 방열 수지(210)가 반도체 소자(123)의 하부로 흘러 들어갈 수 있도록 밀대 등을 이용하여 문지르는 방식이다.
일정 점도의 방열 수지(210)가 사용되어 반도체 소자 패키지를 형성할 수 있다. 즉, 방열 수지(210)가 반도체 소자(123)의 하부로 흘러 적어도 반도체 소자(123)의 일부를 감싸도록 채울 수 있다. 일 실시예에서, 방열 수지(210)는 복수의 범프들(122)과 반도체 소자(123)가 결합된 후에 분사되어 반도체 소자(123) 전체를 감쌀 수 있다. 이 경우, 방열 수지(210)는 반도체 소자(123) 전체로부터 발생되는 열을 빠르게 제거할 수 있어 방열 효과를 증대시킬 수 있다.
방열 수지(210)는 도포된 후에 큐어링(curing)이 수행된다. 여기서, 큐어링이란, 액상의 방열 수지를 경화시키는 공정에 해당할 수 있다. 큐어링은 프리-큐어(Pre-cure)와 포스트-큐어(Post- cure)로 구분될 수 있다.
프리 큐어는 도포된 방열 수지(210)의 경화를 지원하는 단계로서, 방열 수지(210)의 접착력을 유지시키기 위한 공정이다. 또한, 포스트-큐어는 도포된 방열 수지(210)가 패키징 되기 적합하도록 굳히는 단계이다. 방열 수지(210)의 프리-큐어 와 포스트-큐어 공정은 상온, 오븐 또는 자외선 큐어링(UV Curing)에 의해 진행될 수 있다.
일 실시예에서, 방열 수지(210)의 점도를 기준으로 프리-큐어와 포스트-큐어의 온도는 125℃ ~ 170℃가 가장 적합하며, 프리-큐어 시간은 5분 ~ 20분 포스트-큐어 시간은 1시간 ~ 2시간 30분이 가장 적합하다.
도 3은 도 1에 있는 방열 반도체 소자 패키지를 제조하는 과정을 설명하는 일실시예이다.
도 3(a)에서, 필름(111) 상에 전극 패턴(112)과 솔더 레지스트(113)가 순차적으로 형성되어 베이스부(110)가 형성되고, 반도체 수용 영역(310)은 순차적으로 형성된 솔더 레지스트(113)의 일부를 제거하여 형성될 수 있다. 일 실시예에서, 솔더 레지스트(113)가 일부 제거되어 전극 패턴(112)이 노출 될 수 있다. 상기 노출된 전극 패턴(112)은 이후 공정에서 반도체부(120)의 복수의 범프들(122)과 접촉하기 위한 부분이다. 일 실시예에서, 방열 테이프(121)는 솔더 레지스트(113) 및 일부 노출된 전극 패턴(112)을 모두 감쌀 수 있는 사이즈로 형성될 수 있다.
도 3(b)에서, 반도체 소자(123)는 그 하부에 복수의 범프들(122)을 연결시킨다. 여기에서, 복수의 범프들(122)이 형성되는 위치는 반도체 소자(123)의 신호들이 입, 출력되는 부분과 일치되게 형성되어 반도체 소자(12)와 복수의 범프들(122) 각각을 전기적으로 연결시킬 수 있다.
또한, 방열 테이프(121)는 펀칭에 의해 반도체 소자(123) 및 복수의 범프들(122)이 접촉되도록 형성될 수 있다. 일 실시예에서, 방열 테이프(121)는 펀칭에 의해 복수의 범프들(122)과 반도체 소자(123)을 절연시키지 않도록 미리 설정된 복수의 범프들(122)의 위치 및 반도체 소자(123)의 위치를 반영한 홀(미도시)이 형성될 수 있다.
펀칭된 방열 테이프(121) 상에 반도체 소자(123) 및 복수의 범프들(122)을 접착시켜 방열 반도체 부(120)를 형성한다.
도 3(c)에서, 각각 형성된 베이스부(110)와 방열 반도체부(120)가 결합되어 방열 반도체 소자 패키지(100)를 형성한다. 즉, 베이스부(110)에서 노출된 전극 패턴(112)과 방열 반도체부(120)의 복수의 범프들(122)이 본딩 장비의 열에 의해 서로 접착하게 된다.
도 4는 도 1에 있는 방열 반도체 소자 패키지를 제조하는 과정을 설명하는 다른 일 실시예이다.
도 4(a)에서, 필름(111) 상에 전극 패턴(112)과 솔더 레지스트(113)가 순차적으로 형성되어 베이스부(110)가 형성된다. 여기서, 반도체 수용 영역(310)은 순차적으로 형성된 솔더 레지스트(113)의 일부를 제거하여 형성될 수 있다. 일 실시예에서, 솔더 레지스트(113)가 일부 제거되어 전극 패턴(112)이 노출 될 수 있다. 상기 노출된 전극 패턴(112)은 이후 공정에서 반도체부(120)의 복수의 범프들(122)과 접촉하기 위한 부분이다.일 실시예에서, 방열 테이프(121)는 솔더 레지스트(113) 및 일부 노출된 전극 패턴(112)을 모두 감쌀 수 있는 사이즈로 형성될 수 있다.
상기 베이부(110) 상부에 방열 테이프(121)가 접촉되도록 형성될 수 있다. 일 실시예에서, 방열 테이프(121)는 펀칭에 의해 복수의 범프들(122)과 반도체 소자(123)을 절연시키지 않도록 미리 설정된 복수의 범프들(122)의 위치를 반영한 홀(미도시)이 형성될 수 있다.
도 4(b)에서, 반도체 소자(123)는 그 하부에 복수의 범프들(122)을 연결시킨다. 여기에서, 복수의 범프들(122)이 형성되는 위치는 반도체 소자(123)의 신호들이 입, 출력되는 부분과 일치되게 형성되어 반도체 소자(12)와 복수의 범프들(122) 각각을 전기적으로 연결시킬 수 있다.
도 4(c)에서, 먼저 형성된 베이스부(110)와 방열 테이프(121) 상에 복수의 범프들(122)이 결합된 반도체 소자(123)이 결합되어 방열 반도체 소자 패키지(100)를 형성한다. 즉, 베이스부(110)에서 노출된 전극 패턴(112)과 방열 반도체부(120)의 복수의 범프들(122)이 본딩 장비의 열에 의해 서로 접착하게 된다.
도 5는 도 1에 있는 방열 반도체 소자 패키지를 제조하는 과정을 설명하는 순서도이다.
도 5를 참조하면, 반도체 소자(123) 하부에 복수의 범프들(122)을 연결한다(단계 S501).
반도체 소자(123) 및 복수의 범프들(122)을 방열 테이프(121)에 접착시켜 방열 반도체부(120)를 형성한다(단계 S502). 여기에서, 방열 테이프(121)는 열전도도가 높은 물질로 구성되어 반도체 소자(123)로부터 발생되는 열을 제거할 수 있고, 방열 테이프(121)는 절연성 물질을 포함하여 외부로 노출된 전극 패턴(112)과 직접 접촉됨으로써 전극 패턴(112)을 전기적으로 절연 시킬 수 있다.
필름(110)의 양 상부에 전극 패턴(112)이 형성되고, 전극 패턴(112)의 상부에 전극 패턴(112)을 감싸도록 솔더 레지스트(113)를 포함하는 베이스부(110)를 형성한다(단계 S503). 여기에서, 전극 패턴(120)의 제거는 포토를 이용한 식각(Etching) 공정을 통하여 이루어질 수 있다. 포토를 이용한 식각(Photo Etching) 공정은 평판형의 동박이나 산화 피막의 전면에 감광 수지를 칠한 다음 네거티브 도형의 마스크를 통해 자외선을 조사하여 감광하지 않은 부분의 수지를 약품으로 제거하는 공정을 의미한다. 여기서 구멍이 뚫린 부분의 바탕은 다른 약품으로 녹여 없앰으로써 패턴의 선택적으로 제거될 수 있다.
솔더 레지스트(Solder Resist, 113)는 증착된 전극 패턴(112) 중 일부를 제거하여 생성된 반도체 소자 수용 영역(310)을 중심으로 전극 패턴(112) 상에 패터닝될 수 있다. 즉, 솔더 레지스트(113)는 전극 패턴(112) 상에 패터닝 되어 전도성 물질로 형성된 전극 패턴(112)을 보호하고, 반도체 소자(123)를 다른 부품들로부터 전기적으로 절연시킬 수 있다.
상기 베이스부(110)와 상기 방열 반도체부(120)의 하부와 접착시킨다 (단계 S504). 여기서 베이스부(110)의 노출된 전극 패턴(112) 상부와 방열 반도체부(120)의 복수의 범퍼들(122)과 본딩 장비의 열에 의해 서로 결합 된다.
방열 반도체부(120) 상에 반도체 소자와 베이스부(110)의 적어도 일부를 감싸도록 방열 수지를 더 채울 수 있다(단계 S505). 여기에서, 방열 수지(210)는 실리콘(silicon), 에폭시(epoxy) 및 우레탄(urethane) 계열 중 적어도 하나와 알루미나를 포함할 수 있고, 실리콘(silicon), 에폭시(epoxy) 및 우레탄(urethane) 계열 중 적어도 하나의 비율은 15wt% ~ 35wt%에 해당하고, 상기 알루미나의 비율은 65wt% ~ 85wt%에 해당할 수 있다.
방열 수지(210)는 큐어링 단계에 의해 방열 수지를 큐어링한다(단계 S506). 일 실시예에서, 큐어링은 125℃ ~ 170℃ 온도 범위에서 수행될 수 있다.
상기에서는 본 출원의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 고안의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 출원을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 방열 반도체 소자 패키지
110 : 베이스부
111 : 필름 112 : 전극 패턴
113 : 솔더 레지스트(solder resist)
120 : 방열 반도체부
121 : 방열 테이프
122 : 복수의 범프(bump)들 123 : 반도체 소자
210 : 방열 수지
310 : 반도체 수용 영역

Claims (13)

  1. 필름, 상기 필름의 양 상부에 형성된 전극 패턴 및 상기 전극 패턴의 상부에 상기 전극 패턴을 감싸도록 형성된 솔더 레지스트를 포함하는 베이스부; 및
    반도체 소자, 상기 반도체 소자의 하부에 형성되는 복수의 범프들 및 반도체 소자의 하부 및 상기 복수의 범프들의 적어도 일부를 감싸도록 형성된 방열 테이프를 포함하는 방열 반도체부를 포함하고,
    상기 복수의 범프들은 상기 방열 테이프와 접촉 후에 상기 전극 패턴과 접착되며,
    상기 방열 테이프의 하단면은 상기 전극 패턴, 상기 솔더 레지스트의 형상으로 패터닝 되고, 상기 범프 패턴의 위치에 정렬되는 펀칭 홀을 형성하는 방열 반도체 소자 패키지.
  2. 제1항에 있어서, 상기 베이스부 상에 상기 방열 반도체부가 수용될 수 있는 반도체 수용영역을 더 포함하는 것을 특징으로 하는 방열 반도체 소자 패키지.
  3. 제1항에 있어서, 상기 방열 테이프는
    상기 복수의 범프들의 적어도 일부를 감싸도록 펀칭에 의해 홀을 형성하는 것을 특징으로 하는 방열 반도체 소자 패키지.
  4. 제1항에 있어서, 상기 방열 테이프는
    상기 전극 패턴과 직접 접촉되어 상기 전극 패턴을 전기적으로 절연시키는 것을 특징으로 하는 방열 반도체 소자 패키지.
  5. 제1항에 있어서,
    상기 방열 반도체부와 상기 베이스부의 일부를 감싸는 방열 수지를 더 포함하는 것을 특징으로 하는 방열 반도체 소자 패키지.
  6. 제5항에 있어서, 상기 방열 수지는
    실리콘(silicon), 에폭시(epoxy) 및 우레탄(urethane) 계열 중 적어도 하나와 알루미나를 포함하는 것을 특징으로 하는 방열 반도체 소자 패키지.
  7. 제6항에 있어서, 상기 실리콘(silicon), 에폭시(epoxy) 및 우레탄(urethane) 계열 중 적어도 하나의 비율은
    15wt% ~ 35wt%에 해당하고, 상기 알루미나의 비율은 65wt% ~ 85wt%에 해당하는 것을 특징으로 하는 방열 반도체 소자 패키지.
  8. 제7항에 있어서, 상기 방열 수지는
    디스팬싱(dispensing) 또는 스퀴지 프린팅(squeegee printing) 방식으로 도포되는 것을 특징으로 하는 방열 반도체 소자 패키지.
  9. 반도체 소자 하부에 복수의 범프들을 형성하는 단계;
    결합된 상기 반도체 소자 및 상기 복수의 범프들을 방열 테이프에 접착시켜 방열 반도체부를 형성하는 단계; 및
    필름, 전극 패턴 및 솔더 레지스트를 적층하고, 상기 솔더 레지스트의 일부를 제거하여 상기 전극 패턴이 일부 노출되도록 하는 베이스부를 형성하여 방열 반도체부의 하부와 접착시키는 단계를 포함하며,
    상기 방열 테이프의 하단면은 상기 전극 패턴, 상기 솔더 레지스트의 형상으로 패터닝 되고, 상기 범프 패턴의 위치에 정렬되는 펀칭홀을 형성하는 방열 반도체 소자 패키지 제조 방법.
  10. 제9항에 있어서,
    상기 방열 반도체부 상에 상기 반도체 소자와 상기 베이스부의 적어도 일부를 감싸도록 방열 수지를 채우는 단계를 더 포함하는 것을 특징으로 하는 방열 반도체 소자 패키지 제조 방법.
  11. 제10항에 있어서,
    상기 방열 수지를 큐어링 하는 단계를 더 포함하는 것을 특징으로 하는 방열 반도체 소자 패키지 제조 방법.
  12. 제11항에 있어서, 상기 큐어링은
    125℃ ~ 170℃ 온도 범위에서 수행되는 것을 특징으로 하는 방열 반도체 소자 패키지 제조 방법.
  13. 반도체 소자 하부에 복수의 범프들을 형성하는 단계;
    필름, 전극 패턴 및 솔더 레지스트를 포함하며, 상기 솔더 레지스트는 상기 전극 패턴 상부에 적층한 후에 상기 전극 패턴의 일부가 노출되도록 일부 제거하여 반도체 수용 영역이 형성되는 베이스부를 형성하는 단계;
    상기 베이스부 상부에 패터닝 된 방열 테이프를 접착시키는 단계; 및
    먼저 형성된 상기 베이스부와 패터닝 된 방열 테이프 상부에 상기 반도체 소자 하부와 결합된 복수의 범프들을 접착시키는 단계를 포함하며,
    상기 패터닝 된 방열 테이프의 두께는 상기 전극 패턴 및 상기 범프를 합친 두께보다 더 두껍고, 상기 패터닝 된 방열 테이프는 상기 솔더 레지스트와 상기 전극 패턴 및 반도체 소자 일부 높이까지 감싸도록 형성하는 방열 반도체 소자 패키지 제조 방법.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005311321A (ja) * 2004-03-22 2005-11-04 Sharp Corp 半導体装置およびその製造方法、並びに、該半導体装置を備えた液晶モジュールおよび半導体モジュール
JP2010212725A (ja) * 2010-05-18 2010-09-24 Toshiba Corp 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10173003A (ja) * 1996-12-13 1998-06-26 Sharp Corp 半導体装置とその製造方法およびフィルムキャリアテープとその製造方法
KR20000056801A (ko) 1999-02-26 2000-09-15 구자홍 반도체 패키지의 방열 구조
JP3597754B2 (ja) * 2000-04-24 2004-12-08 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
KR20100029629A (ko) * 2008-09-08 2010-03-17 삼성전자주식회사 방열용 접착층을 구비하는 테이프 패키지 및 이를 구비하는디스플레이 장치
KR101214292B1 (ko) 2009-06-16 2012-12-20 김성진 방열 반도체소자 패키지, 그 제조방법 및 방열 반도체소자 패키지를 포함하는 디스플레이장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005311321A (ja) * 2004-03-22 2005-11-04 Sharp Corp 半導体装置およびその製造方法、並びに、該半導体装置を備えた液晶モジュールおよび半導体モジュール
JP2010212725A (ja) * 2010-05-18 2010-09-24 Toshiba Corp 半導体装置

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