JP5253244B2 - プリント基板設計支援プログラム、方法及び装置 - Google Patents

プリント基板設計支援プログラム、方法及び装置 Download PDF

Info

Publication number
JP5253244B2
JP5253244B2 JP2009059954A JP2009059954A JP5253244B2 JP 5253244 B2 JP5253244 B2 JP 5253244B2 JP 2009059954 A JP2009059954 A JP 2009059954A JP 2009059954 A JP2009059954 A JP 2009059954A JP 5253244 B2 JP5253244 B2 JP 5253244B2
Authority
JP
Japan
Prior art keywords
power supply
wiring
pair
bypass capacitor
supply terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009059954A
Other languages
English (en)
Other versions
JP2010211751A (ja
Inventor
俊智 定松
伸一 濱
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP2009059954A priority Critical patent/JP5253244B2/ja
Publication of JP2010211751A publication Critical patent/JP2010211751A/ja
Application granted granted Critical
Publication of JP5253244B2 publication Critical patent/JP5253244B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Description

本発明は、プリント基板設計支援プログラム等に関し、より詳しくは、集積回路又は大規模集積回路に電流を供給する役割を果たすコンデンサを適切に配置及び配線するためのプリント基板設計支援に係る技術に関するものである。
一般にプリント基板上では、集積回路（Integrated Circuit：ＩＣ）や大規模集積回路（Large Scale Integration：ＬＳＩ）の電源端子の、電源配線とグラウンド配線との間に直列にコンデンサを接続する。このようなコンデンサは、一般にバイパスコンデンサと呼ばれる。以下、バイパスコンデンサを「パスコン」と称し、半導体集積回路である集積回路と大規模集積回路をまとめて「ＩＣ」と称する。
パスコンの役割は、「ノイズ閉じ込め」と「電流供給」の二つである。
「ノイズ閉じ込め」の役割とは、ＩＣの駆動に必要な電流が流れる際に生じる電源ノイズを、ＩＣの電源端子からパスコンを介してＩＣのグラウンド端子に到達するループ間に閉じ込めることである。これにより、電源ノイズの他の回路部分への伝播を抑制することができるため、他の回路部分に実装されるＩＣの誤動作を防止し、かつプリント基板の電源面とグラウンド面との間に発生する共振を抑制することができる。
また、「電流供給」の役割とは、ＩＣの駆動に必要な電流を電源供給部の代わりにパスコンから供給することである。これにより、回路全体へ電流を供給する電源供給部の電圧変動をより小さくすることができるため、同じＩＣ又は他の回路部分に実装されるＩＣの誤動作や動作不良を防止することができる。
パスコンが上記の二つの役割を有効的に果たすためには、パスコンの配置位置やパスコンとＩＣ又は電源供給部との間の配線方法に工夫が必要である。そのため、パスコンの配置位置や配線方法を工夫するための技術がこれまで提案されてきた。
特許文献１に記載のプリント基板の配線構造チェックシステムでは、パスコンが上記二つの役割を果たすことを、プリント基板のレイアウト情報から判定する技術が開示されている。
特許文献１に記載の技術では、まず第１のチェック内容として、ＩＣの電源端子（以下、ＩＣ・電源端子）に接続されている配線とその配線に接続されているパスコンとを抽出して、パスコンと接続されているＩＣ・電源端子数を算出し、所定の本数と比較する。そして、算出したＩＣ・電源端子数が所定の本数よりも多い場合に、対策指示を表示する。さらに、第２のチェック内容は、ＩＣ・電源端子とパスコンの電源端子までの配線長、及びＩＣのグラウンド端子（以下、ＩＣ・グラウンド端子）とパスコンのグラウンド端子までの配線の配線長を算出し、それぞれ所定の値と比較する。さらに、ＩＣ・電源端子から電源ベタ層に接続されるビアまでの配線長、またＩＣ・グラウンド端子からパスコンのグラウンド端子までの配線の配線長を算出し、それぞれ所定の値と比較する。そして、算出したそれぞれの配線長が所定の値よりも大きい場合に、対策指示を表示する。これらのチェックを行うことにより、第１のチェック内容ではパスコンの「電流供給」の役割を、第２のチェック内容ではパスコンの「ノイズ閉じ込め」の役割を有効に果たすことができるかどうかを判定することができるようにしている。
また、特許文献２に記載の部品配置システムでは、プリント基板を設計するシステム上で、「電流供給」の役割を有効に果たすようなパスコンの配置を部品配置の段階で行うための技術が開示されている。具体的には、ＩＣとパスコンの部品情報とから各ＩＣに必要なパスコン数を算出し、プリント基板を設計するシステム上で、部品配置の段階でＩＣの電源端子周囲にパスコンが有効に機能する範囲を表示する。これにより、ユーザが各ＩＣの電源端子とパスコンの対応関係を確認しながら、パスコンが有効に機能するようにパスコンを配置することができるようにしている。
特開２００２−１６３３７号公報 特開２００３−９９４９４号公報
本発明は、特にパスコンの「電流供給」の役割に着目したプリント基板設計支援に係る技術に関するものである。これに関連する技術としては、上記特許文献１及び特許文献２の技術が開示されている。
一方、近年、電子機器の高機能化及び処理の高速化が進んでいる。これに伴い、電子機器内に搭載される特定用途向け集積回路（Application Specific Integrated Circuit :ＡＳＩＣ）に代表される高速ＩＣ内での信号の処理は複雑になり、ＩＣの持つ端子数はますます多くなっている。
さらに、ＩＣの消費電力の増大も伴って、ＩＣの電源端子数及び各ＩＣに必要なパスコン数もますます多くなっている。特にボール・グリッド・アレイ型（以下、ＢＧＡ型）等のパッケージを持つＩＣの場合、数ｃｍ四方の中に千を超える端子が格子状に配列される。そして、その中の数十から百本を超える端子が電源端子となる場合がある。
このようなＩＣに対しては、パスコンも数十から百個を超える場合が少なくない。それゆえ、パスコンが有効に機能するためには高密度にパスコンを配置する必要があり、各ＩＣ・電源端子、それに対応したパスコンの端子及び電源供給部を接続した幹配線を、それぞれ独立して配置するための領域を確保することは困難である。すなわち、複数のＩＣ・電源端子と複数のパスコンの端子とを電源供給部までの一本の幹配線に枝分かれした状態で接続せざるを得ない。
ここで、上記特許文献１に記載のプリント基板の配線構造チェックシステムでは、各パスコンに接続されたＩＣ・電源端子の本数を算出し、所定の値と比較する。したがって、一本の幹配線に複数のＩＣ・電源端子と複数のパスコンの端子とが枝分かれして接続されている場合、各パスコンに対して接続される幹配線に枝分かれして接続された複数のＩＣ・電源端子をすべて一律に検出してしまう。ＩＣ・電源端子に電流を供給するパスコンは、ＩＣ・電源端子までの距離等に応じて、電流の供給量が変化するものである。すなわち、一本の幹配線に複数のＩＣ・電源端子と複数のパスコンの端子とを枝分かれして接続している場合、接続されたＩＣ・電源端子を一律に検出するのではパスコンがどの程度電流供給するかが不明確で、所望のチェック結果を得ることができない場合がある。
また、特許文献２に記載の部品配置システムでは、プリント基板を設計するシステム上における部品配置の段階で、ＩＣの駆動に必要な個数のパスコンをＩＣ・電源端子と対応させながら、パスコンが有効に機能する範囲に配置することが可能である。しかしながら、ＩＣ・電源端子が高い密度で配置され、複数のＩＣ・電源端子に対してパスコンの有効に機能する範囲が重なる場合には、どのＩＣ・電源端子とどのパスコンの端子とが電流供給の関係にあるのかを確定できない。したがって、プリント基板の設計システム上で配線後の段階になって、一つのパスコンが所望よりも多くのＩＣ・電源端子に電流を供給するような配線状況になってしまう可能性がある。この場合、ＩＣ・電源端子への電流供給が不充分になる可能性がある。
さらに、近年、ＩＣに接続する電源の電源電圧が低下しており、ＩＣの駆動に必要な閾値電圧と電源電圧との差は非常に小さくなっている。このため、一つのパスコンからたくさんのＩＣ・電源端子へ電流を供給するような配線となってしまった場合、そのパスコン付近での小さな電源電圧の変動でさえ、そのパスコンが電流を供給するＩＣの誤動作や動作不良の原因となる可能性も考えられる。すなわち、パスコンが確実に所望のＩＣ・電源端子へ電流を供給するようなプリント基板のレイアウト設計を行える環境への要求が現在、ますます大きくなっている。
上記問題点を解決するためには、プリント基板の設計システム上で配線を行った後の段階で、どのパスコンがどのＩＣの電源端子へ電流を、どの程度の度合いで供給するのかという関係を明確にすることが課題となる。その上で、各パスコンが電流を供給するＩＣ・電源端子数をチェックすることにより、各パスコンが「電流供給」の役割を果たすことができるかどうかを判定することが可能となる。
本発明は係る実情に鑑みて、プリント基板の設計システム上で、どのパスコンがどのＩＣの電源端子に、どの程度の度合いで電流供給をするのかを明確に判定できるようにする。そして、各パスコンが電流供給の役割を適切に果たせるよう設計支援できるようにする。
本発明のプリント基板設計支援プログラムは、コンピュータに、プリント基板のレイアウト情報を取得するレイアウト情報取得ステップと、前記レイアウト情報から半導体集積回路の電源端子を特定する電源端子特定ステップと、前記レイアウト情報に基づいて、前記電源端子に接続される部品端子及び配線により構成される電源配線経路を取得する電源配線経路取得ステップと、前記電源配線経路に含まれる前記電源端子とバイパスコンデンサの端子との間の配線インダクタンス、又は、配線距離を算出する配線評価値算出ステップと、前記算出した配線インダクタンス、又は、配線距離を付与して、前記電源端子と前記バイパスコンデンサとのペアを設定し、保持するペア設定ステップと、前記ペア設定ステップで設定したペアのうち、前記電源端子ごとに、配線インダクタンス、又は、配線距離が、より小さい複数のペアを抽出し、前記複数のペアに対し、配線インダクタンス、又は、配線距離の小さい程、より大きい所定の係数を付与するペア係数付与ステップと、前記バイパスコンデンサごとに、前記所定の係数の和を算出するペア係数和算出ステップと、前記ペア係数和算出ステップで算出した前記所定の係数の和を、所定の値と比較するペア係数和比較ステップと、を実行させることを特徴とする。
また、本発明のプリント基板設計支援方法は、プリント基板のレイアウト情報を取得するレイアウト情報取得ステップと、前記レイアウト情報から半導体集積回路の電源端子を特定する電源端子特定ステップと、前記レイアウト情報に基づいて、前記電源端子に接続される部品端子及び配線により構成される電源配線経路を取得する電源配線経路取得ステップと、前記電源配線経路に含まれる前記電源端子とバイパスコンデンサの端子との間の配線インダクタンス、又は、配線距離を算出する配線評価値算出ステップと、前記算出された配線インダクタンス、又は、配線距離を付与して、前記電源端子と前記バイパスコンデンサとのペアを設定し、保持するペア設定ステップと、前記ペア設定ステップで設定したペアのうち、前記電源端子ごとに、配線インダクタンス、又は、配線距離が、より小さい複数のペアを抽出し、前記複数のペアに対し、配線インダクタンス、又は、配線距離の小さい程、より大きい所定の係数を付与するペア係数付与ステップと、前記バイパスコンデンサごとに、前記所定の係数の和を算出するペア係数和算出ステップと、前記ペア係数和算出ステップで算出した前記所定の係数の和を、所定の値と比較するペア係数和比較ステップと、を有することを特徴とする。
また、本発明のプリント基板設計支援装置は、プリント基板のレイアウト情報を取得するレイアウト情報取得手段と、前記レイアウト情報から半導体集積回路の電源端子を特定する電源端子特定手段と、前記レイアウト情報に基づいて、前記電源端子に接続される部品端子及び配線により構成される電源配線経路を取得する電源配線経路取得手段と、前記電源配線経路に含まれる前記電源端子とバイパスコンデンサの端子との間の配線インダクタンス、又は、配線距離を算出する配線評価値算出手段と、前記算出された配線インダクタンス、又は、配線距離を付与して、前記電源端子と前記バイパスコンデンサとのペアを設定し、保持するペア設定手段と、前記ペア設定手段で設定したペアのうち、前記電源端子ごとに、配線インダクタンス、又は、配線距離が、より小さい複数のペアを抽出し、前記複数のペアに対し、配線インダクタンス、又は、配線距離の小さい程、より大きい所定の係数を付与するペア係数付与手段と、前記バイパスコンデンサごとに、前記所定の係数の和を算出するペア係数和算出手段と、前記ペア係数和算出手段で算出した前記所定の係数の和を、所定の値と比較するペア係数和比較手段と、を有することを特徴とする。
本発明によれば、プリント基板の設計システム上で、どのバイパスコンデンサがどのＩＣの電源端子に電流を供給するかを明確にでき、各バイパスコンデンサが電流供給の役割を適切に果たすことができるかどうかを判定することができる。
本発明を実施するために好適に使用可能なプリント基板設計支援プログラムを含むコンピュータ装置の概略的構成を説明するための装置構成図である。 本発明に係るプリント基板設計支援プログラムの機能の関係の好適な一例を概略的に説明するための機能構成図である。 本発明の第１の実施の形態に係るプリント基板設計支援プログラムにおける処理手順の好適な一例を示すためのフローチャートである。 本発明の第１の実施の形態に係るプリント基板設計支援プログラムにおける処理手順の好適な一例を示すためのフローチャートである。 本発明の第１の実施の形態に係るプリント基板設計支援プログラムにおけるチェック条件設定画面の好適な一例を示す図である。 本発明の実施の形態の説明に用いる、プリント基板の一部を模式的に示した図である。 本発明の実施の形態の説明に用いる、プリント基板の一部を模式的に示した図である。 本発明の第１の実施の形態に係るプリント基板設計支援プログラムにおいて取得した配線経路の一例を示す図である。 本発明の第１の実施の形態に係るプリント基板設計支援プログラムにおいて作成した最小インダクタンスペアリストの一例を示す図である。 本発明の第１の実施の形態に係るプリント基板設計支援プログラムにおいて出力したチェック結果の一例を示す図である。 本発明の第１の実施の形態に係るプリント基板設計支援プログラムにおいて出力したチェック結果に対応して、パスコン周囲の配線状況を修正した後の一例を模式的に示した図である。 本発明の第１の実施の形態に係るプリント基板設計支援プログラムにおいて出力した表形式のチェック結果の一例を示した図である。 本発明の第２の実施の形態に係るプリント基板設計支援プログラムにおける処理手順の好適な一例を示すためのフローチャートである。 本発明の第２の実施の形態に係るプリント基板設計支援プログラムにおける処理手順の好適な一例を示すためのフローチャートである。 本発明の第２の実施の形態に係るプリント基板設計支援プログラムにおける処理手順の好適な一例を示すためのフローチャートである。 本発明の第２の実施の形態に係るプリント基板設計支援プログラムにおいて取得した配線経路の一例を示す図である。 本発明の第２の実施の形態に係るプリント基板設計支援プログラムにおいて作成した最小インダクタンスペアリストの一例を示す図である。 プリンタ基板の側断面を模式的に示した図である。
以下、添付の図面を参照しながら、本発明に係るプリント基板設計支援プログラム等の実施の形態の好適な一例を詳細に説明する。
（第１の実施の形態）
図１は、本発明を実施するために好適に使用可能なプリント基板設計支援プログラムを含むコンピュータ装置（以下、単に装置ともいう）の概略的構成を説明するための装置構成図である。
図１において、１０は装置全体を制御する中央処理装置（ＣＰＵ）である。１１は主記憶装置であり、読み出し専用記憶装置（ＲＯＭ）やＣＰＵ１０が計算処理時に一時的な読み書きを行う記憶装置（ＲＡＭ）を含む。
１２はブラウン管（ＣＲＴ）ディスプレイや液晶ディスプレイに代表される表示装置である。１３はマウスやキーボード等に代表される入力装置である。１４は外部記憶装置であり、ハードディスク、フロッピー（登録商標）ディスク、ＣＤ、ＤＶＤ、ＭＤ等の不図示の記録媒体へのデータの読み書きに利用される。１５は表示装置１２に出力された計算結果等を印刷するための出力装置（プリンタ）である。１６はアドレスバス、データバス、制御バス等の情報を伝達するためのバスである。
また外部記憶装置１４において、１４ａは装置内にインストールされた処理プログラムであり、本発明に係るプリント基板設計支援プログラムを含む。１４ｂはプリント基板に係るレイアウト情報である。処理プログラム１４ａ及びレイアウト情報１４ｂは、外部記憶装置１４に予め記憶されている。ここで、レイアウト情報とは、プリント基板の層構成に関する情報、プリント基板に実装される部品の位置座標や端子が接続される導電体部分の形状及び大きさ等の部品情報、部品間配線の配線名及び配線図形を構成する各点の位置座標に係る配線情報等を含む。
上記、ＣＰＵ１０、主記憶装置１１、表示装置１２、入力装置１３、外部記憶装置１４及び出力装置１５は、それぞれバス１６を介して互いに接続されている。そして、ＣＰＵ１０の制御によりバス１６を介して各装置間で制御情報やデータ情報等、必要な情報の授受ができるように構成されている。
図２は、本実施の形態に係るプリント基板設計支援プログラムの機能の関係の好適な一例を概略的に説明するための機能構成図である。以下で説明する機能は、ＣＰＵ１０が外部記憶装置１４に格納された処理プログラム１４ａを実行することで実現されることになる。
図２において、２０は入力部、２１は外部記憶情報抽出部、２２は集積回路−バイパスコンデンサ接続関係チェック部、２３はチェック結果出力部である。
入力部２０は、ユーザが入力装置１３を用いて入力したレイアウト情報１４ｂの読み出しや、処理プログラム１４ａの実行等の指示情報、処理プログラム１４ａ等の実行に使用される条件（チェック条件）に関する情報等を装置内に入力する。また、入力部２０は、入力された情報を、ＣＰＵ１０の制御により、必要に応じて処理あるいは制御して主記憶装置１１に記憶する。
外部記憶情報抽出部２１は、入力部２０から処理プログラム１４ａの実行指示が入力されると、その入力に従ってＣＰＵ１０からの制御命令により、外部記憶装置１４中に記憶された処理プログラム１４ａを抽出し、主記憶装置１１内に格納する。また、外部記憶情報抽出部２１は、入力部２０からレイアウト情報１４ｂの読み出しの指示が出されると、その入力に従ってＣＰＵ１０からの制御命令により、外部記憶装置１４中に記憶されたレイアウト情報１４ｂを抽出し、主記憶装置１１内に格納する。
集積回路−バイパスコンデンサ接続関係チェック部２２は、各種機能部分を含む。すなわち、各機能部分として、２２ａは電源配線経路探索部、２２ｂは配線経路インダクタンス算出部、２２ｃはＩＣ・電源端子−パスコンペア設定部、２２ｄは負荷ＩＣ・電源端子数算出部、２２ｅは負荷ＩＣ・電源端子数判定部である。
電源配線経路探索部２２ａは、外部記憶情報抽出部２１で抽出したレイアウト情報１４ｂからＣＰＵ１０の制御によりＩＣ・電源端子を特定し、特定した各ＩＣ・電源端子に接続される配線経路を探索して、各配線経路を主記憶装置１１に記憶する。ここで、ＩＣは、半導体集積回路のうち、集積回路（ＩＣ）及び大規模集積回路（ＬＳＩ）、更には特定用途向け集積回路（ＡＳＩＣ）等を含むものとする。
配線経路インダクタンス算出部２２ｂは、ＣＰＵ１０の制御により、電源配線経路探索部２２ａで探索した配線経路情報を主記憶装置１１から読み出す。さらに、ＣＰＵ１０の制御により、各配線経路上のＩＣ・電源端子と各バイパスコンデンサ（以下、パスコン）端子間の配線インダクタンスを、レイアウト情報１４ｂを用いて算出する。そして、各ＩＣ・電源端子とパスコン端子のペアの端子間の配線のインダクタンスを主記憶装置１１に記憶する。
ＩＣ・電源端子−パスコンペア設定部２２ｃは、ＣＰＵ１０の制御により、主記憶装置１１に記憶された各ＩＣ・電源端子とパスコンのペアの配線インダクタンスを読み出して比較する。そして、ＩＣ・電源端子−パスコンペア設定部２２ｃは、最も小さい配線インダクタンスを持つＩＣ・電源端子とパスコン端子のペアを最小インダクタンスペアとして主記憶装置１１に記憶する。
負荷ＩＣ・電源端子数算出部２２ｄは、ＣＰＵ１０の制御により、主記憶装置１１に記憶された最小インダクタンスペアを読み出し、各パスコンに対して最小インダクタンスペアとして記憶されているＩＣ・電源端子の数を算出する。
負荷ＩＣ・電源端子数判定部２２ｅは、負荷ＩＣ・電源端子数算出部２２ｄで算出したＩＣ・電源端子の数と、入力部２０で設定又は外部記憶情報抽出部２１から算出したレイアウト情報をもとに算出したＩＣ・電源端子数の最大閾値（所定値Ｎ１）とを比較する。また、負荷ＩＣ・電源端子数判定部２２ｅは、ＩＣ・電源端子の数が所定値Ｎ１よりも大きい場合を警告必要と判定する。
チェック結果出力部２３は、負荷ＩＣ・電源端子数判定部２２ｅの判定情報をもとに、ＣＰＵ１０の制御により、表示装置１２に警告を表示、又は出力装置１５を用いて警告を出力する等してユーザにチェック結果を報知する。さらに、チェック結果出力部２３は、判定情報を記述したファイルを外部記憶装置１４に記憶する等もできる。
図３及び図４は、本実施の形態に係るプリント基板設計支援プログラムにおける処理手順の好適な一例を示すためのフローチャートである。以下、本実施の形態に係るプリント基板設計支援プログラムの処理手順を、図３及び図４のフローチャートと、図５〜図１０までの図面を用いて詳細に説明する。尚、本実施の形態の説明では、図を見易くするために異なる図面で同じものに対しては、同じ引出し番号を用いている。
まず、図３及び図４のフローチャートについて詳細に説明する。
ステップＳ３００においてＣＰＵ１０が入力部２０で処理プログラム１４ａの実行指示を受け付けると、ＣＰＵ１０は、外部記憶情報抽出部２１により主記憶装置１１に転送された処理プログラム１４ａを読み出し、処理プログラム１４ａを開始する。
ステップＳ３０１においてＣＰＵ１０は、外部記憶情報抽出部２１を制御して、レイアウト情報１４ｂを主記憶装置１１へ転送し、チェックに必要な情報を抽出する。なお、ここでの処理は、本発明でいうレイアウト情報取得ステップの一処理例に対応する。
ここで、チェックに必要な情報とは、プリント基板に係る、層構成情報、部品情報、配線情報、及びビア情報である。層構成情報とは、プリント基板の層構成に係る情報であり、層数、層属性、絶縁層の厚み等の情報である。部品情報とは、ピン等の部品に係る情報であり、部品名、端子名、パッド中心位置、パッド形状、端子属性等の情報である。配線情報とは、配線に係る情報であり、配線名、配線属性、各線分の形状（長さ・幅・高さ）、各面図形の構成点等の情報である。ビア情報とは、ビアに係る情報であり、配線名、位置、形状（パッド径・ドリル径）、各層への接続状況等の情報である。
次にステップＳ３０２においてＣＰＵ１０は、入力部２０でチェック条件を受け付ける。ここで、チェック条件とは、各パスコンまでの配線のインダクタンスが最小インダクタンスとして計算されるＩＣ・電源端子の数の最大閾値（所定値Ｎ１）である。この設定方法としては、例えば、ユーザが表示装置１２により表示された設定画面にて直接入力し、ＣＰＵ１０が入力された所定値Ｎ１を読み出す方法が考えられる。
この場合、例えば表示装置１２に図５（ａ）のような設定画面を表示して、プリント基板上のすべてのパスコンに対して一律な所定値Ｎ１をユーザが入力すればよい。一方で、レイアウト情報１４ｂに部品情報としてＩＣの駆動電流を含め、表示装置１２に表示された図５（ｂ）のような設定画面でユーザがＩＣの駆動電流を参照しながら、ＩＣごとに接続されているパスコンに対する所定値Ｎ１を入力することも可能である。
さらに、この方法において、ユーザがチェック対象のＩＣを選択できるようにすることで、チェックが必要なＩＣのみをユーザが指定することも可能である。また、別の設定方法としては、例えば、ユーザが予め所定値Ｎ１を記述した設定ファイルを外部記憶装置１４に記憶させておき、ＣＰＵ１０が外部記憶装置１４に記憶された設定ファイルを読み出す方法等も考えられる。
次に、ステップＳ３０３〜ステップＳ３２０までは、ＣＰＵ１０が必要に応じて主記憶装置１１に格納されたレイアウト情報１４ｂを参照しながら実行する処理である。ここで、これらのステップは、すべてＣＰＵ１０が必要に応じて主記憶装置１１に格納されたレイアウト情報１４ｂを参照しながら実行する処理であるため、これらの間での処理については、説明を省略するものとする。
ステップＳ３０２で所定値Ｎ１が設定されるとステップＳ３０３の処理を行う。ステップＳ３０３においてＣＰＵ１０は、レイアウト情報１４ｂに基づいて、ＩＣの端子のうち、電源の端子属性を持つ端子、又は部品情報として持っている配線名が電源の配線属性を持つ配線の配線名と一致する端子を特定する。なお、ここでの処理は、本発明でいう電源端子特定ステップの一処理例に対応する。
次にステップＳ３０４においてＣＰＵ１０は、ステップＳ３０３で特定したＩＣの電源端子（以下、ＩＣ・電源端子）のうち、一つ（以下、ＩＣ・電源端子Ａ）を選択する。なお、ここでの選択は、ＣＰＵ１０が所定の基準に基づき、任意に行うものであっても構わない。この選択方法としては、例えば、電源端子名の先頭から末尾までの各文字を数字またはアルファベットの小さい順に選択する方法や、プリント基板上のある方向から走査していき最初に検出したＩＣ・電源端子から順に選択する方法等が考えられる。また、レイアウト情報に登録されている順に選択する方法でもよい。
次にステップＳ３０５においてＣＰＵ１０は、ＩＣ・電源端子Ａから接続されている配線の各線分及びビアの接続状況を順次探索し、ＩＣ・電源端子Ａから別のＩＣ・電源端子、パスコン又は電源供給部までのすべての配線経路の情報を取得する。ここで、配線経路の情報とは、配線経路内の各線分、ビア、部品の接続順、及びそれぞれの配線情報、ビア情報、部品情報（以下、経路情報）である。なお、ここでの処理は、本発明でいう電源配線経路取得ステップの一処理例に対応する。
次にステップＳ３０６においてＣＰＵ１０は、配線の最小インダクタンスＬminの初期値を十分に大きな値に設定する。ここで、最小インダクタンスＬminの初期値は、十分に大きな値であればよく、特にユーザが入力する必要はない。一般的に配線のインダクタンスは１００［ｎＨ］以下となるので、例えば、Ｌmin＝１０００［ｎＨ］と設定すればよい。ただし、Ｌminには１０００［ｎＨ］以外の値を設定してもよいことは言うまでもない。
次にステップＳ３０７においてＣＰＵ１０は、ステップＳ３０５で取得した配線経路から一つ（以下、配線経路Ｂ）を選択する。なお、ここでの選択は、ＣＰＵ１０が所定の基準に基づき、任意に行うものであっても構わない。例えば、ステップＳ３０５で配線経路を取得した順番に選択する等が考えられる。
次にステップＳ３０８においてＣＰＵ１０は、配線経路Ｂの経路情報にパスコン端子が含まれているかどうかを判定する。ここで、配線経路Ｂの経路情報にパスコン端子が含まれている場合はステップＳ３０９へ進み、含まれていない場合はステップＳ３１３へ進む。
ステップＳ３０８で配線経路Ｂの経路情報にパスコン端子（以下、パスコン端子Ｃ）が含まれている場合のステップＳ３０９においては、ＣＰＵ１０は、ＩＣ・電源端子Ａからパスコン端子Ｂまでの配線経路のインダクタンスＬを算出する。なお、ここでの処理は、本発明でいう配線評価値算出ステップの一処理例に対応する。
次にステップＳ３１０（図４）においてＣＰＵ１０は、インダクタンスＬと最小インダクタンスＬminを比較し、Ｌ＜Ｌminの場合、ステップＳ３１１へ進み、Ｌ≧Ｌminの場合、ステップＳ３１２へ進む。
ステップＳ３１０でＬ＜Ｌminの場合のステップＳ３１１においては、ＣＰＵ１０は、ＬminにＬの値を代入し、ＩＣ・電源端子Ａに対するペア情報が最小インダクタンスペアリストに既に登録されている場合は、その情報を更新する。まだ登録されていない場合は追加登録する。なお、ここでの処理は、本発明でいうペア設定ステップの一処理例に対応する。また、本実施の形態では、ＩＣ・電源端子ごとに接続されたパスコンの配線インダクタンスを順次求め、最小のインダクタンスと判定された場合に順次更新するようにしている。これに代えて、まず各配線インダクタンスを算出して、これらを保持しておき、その後、最小のものを選択するようにしても構わない。
そしてステップＳ３１２においてＣＰＵ１０は、ＩＣ・電源端子Ａに対して算出したすべての配線経路に対してステップＳ３０８以降の処理を実行したかどうかを判定する。ここで、ステップＳ３０５で取得したすべての配線経路に対してステップＳ３０８以降の処理を行った場合は、ステップＳ３１３へ進み、ステップＳ３０８以降の処理を行っていない配線経路が存在する場合は、ステップＳ３０７へ戻る。
ステップＳ３１２ですべての配線経路に対してステップＳ３０８以降の処理を行った場合のステップＳ３１３においては、ＣＰＵ１０は、ステップＳ３０３で特定したすべてのＩＣ・電源端子に対してステップＳ３０４以降の処理を実行したかどうかを判定する。ここで、ステップＳ３０３で特定したすべてのＩＣ・電源端子に対してステップＳ３０５以降の処理を実行した場合、ステップＳ３１４へ進む。また、ステップＳ３０４以降の処理を実行していないＩＣ・電源端子が存在する場合、ステップＳ３０４へ戻る。
ステップＳ３１３ですべてのＩＣ・電源端子に対してステップＳ３０４以降の処理を実行した場合のステップＳ３１４においては、ＣＰＵ１０は、最小インダクタンスペアリストに登録されているパスコン端子を特定する。
次にステップＳ３１５においてＣＰＵ１０は、ステップＳ３１４で特定したパスコン端子のうち、一つ（以下、パスコンＤ）を選択する。なお、ここでの選択は、ＣＰＵ１０が所定の基準に基づき、任意に行うものであっても構わない。例えば、パスコン端子に識別番号を付しておき、小さい番号順に選択していく等が考えられる。
次にステップＳ３１６においてＣＰＵ１０は、最小インダクタンスペアリストからパスコンＤとペア登録されているＩＣ・電源端子の数（以下、ＩＣ・電源端子数Ｎ２）を算出する。なお、ここでの処理は、本発明でいう電源端子数算出ステップの一処理例に対応する。
そしてステップＳ３１７においてＣＰＵ１０は、所定値Ｎ１とＩＣ・電源端子数Ｎ２を比較し、Ｎ２＞Ｎ１の場合、ステップＳ３１８へ進み、Ｎ２≦Ｎ１の場合、ステップＳ３１９へ進む。なお、ここでの処理は、本発明でいう電源端子数比較ステップの一処理例に対応する。
ステップＳ３１７でＮ２＞Ｎ１の場合はステップＳ３１８においてＣＰＵ１０は、チェック結果出力部２３を制御して、警告を出力する。ここで、警告の出力方法は、表示装置１２にプリント基板のレイアウト情報１４ｂを表示し、ステップＳ３１５で特定したパスコンをユーザに分かるように表示等すればよい。また、Ｎ２個のＩＣ・電源端子とパスコン端子のペアをユーザにわかるように表示してもよい。なお、ここでの処理は、本発明でいう電源端子数警告報知ステップの一処理例に対応する。
ステップＳ３１８で警告を出力するか、又はステップＳ３１７でＮ２≦Ｎ１と判定されるとステップＳ３１９においてＣＰＵ１０は、ステップＳ３１４で特定したパスコン端子のすべてに対してステップＳ３１６以降の処理を実行したかどうかを判定する。
ステップＳ３１９で、まだステップＳ３１６以降の処理を実行していないパスコン端子が残っている場合には、ステップＳ３１５へ戻る。また、すべてのパスコン端子に対してステップＳ３１６以降の処理を実行した場合は、処理プログラム１４ａを終了する（ステップＳ３２０）。
以上が、本実施の形態に係るプリント基板設計支援プログラムのフローチャートの一例の詳細な説明である。
ここで、ステップＳ３０９で算出するインダクタンスの算出方法の一例を示す。ここでは、プリント基板において、表層の配線をマイクロストリップ線路構造（図１８（ａ））、内層の配線をストリップ線路構造（図１８（ｂ））を持つ配線と仮定する。図１８ではプリンタ基板の側断面を模式的に示しており、１８０１が信号又は電源配線を示し、１８０２がグランド配線（ＧＮＤ配線）を示す。この場合、その配線の単位長さ当たりの配線インダクタンスは、以下の式（１）〜（６）を用いて算出することができる。
まずマイクロストリップ線路構造の配線及びストリップ線路構造の配線のインダクタンスＬ［Ｈ／ｍ］は、配線の単位長さ当たりの容量をＣ［Ｆ／ｍ］、特性インピーダンスをＺ0［Ω］として、次の式（１）で表される。
Figure 0005253244
また、単位長さ当たりの配線の容量Ｃ［Ｆ／ｍ］は、絶縁層の材料の実行比誘電率εreff［−］、光速をｃ［ｍ／ｓ］（≒２．９９８×１０8）として、次の式（２）で表される。
Figure 0005253244
また、マイクロストリップ線路の特性インピーダンスＺ0[Ω]は、絶縁層の材料の実行比誘電率εreff［−］、絶縁層の厚みをｈ［ｍ］、導体（電源配線）の幅をｗ［ｍ］、高さをｔ［ｍ］として、次の式（３）で表される。
Figure 0005253244
また、ストリップ線路の特性インピーダンスＺ0[Ω]は、円周率をπとして、次の式（４）で表される。
Figure 0005253244
また、マイクロストリップ線路の場合の絶縁層の材料の実効比誘電率εreff[-]は、絶縁層の材料の誘電率をεr[-]として、次の式（５）で表される。
Figure 0005253244
また、ストリップ線路の場合の絶縁層の材料の実効比誘電率εreff[-]は、次の式（６）で表される。
Figure 0005253244
したがって、誘電体の比誘電率εreff［−］、誘電体の厚みｈ［ｍ］、導体の幅ｗ［ｍ］、導体（電源配線）の高さｔ［ｍ］をレイアウト情報として取得しておけば、式（１）〜（６）を用いて、表層及び内層における配線の単位長さ当たりのインダクタンスを算出できる。
なお、プリント基板上の配線のインダクタンスを算出する数式は、上記以外にも複数の数式が知られている。本実施の形態では、上記一例のみを示したが、その他の数式を用いてもよいことは言うまでもない。また、配線のインダクタンスは距離に比例することが知られている。したがって、同じ配線の幅・高さ、絶縁層の材料・厚みの場合には、インダクタンスを算出する必要はなく、配線距離のみを算出すれば十分である。この場合、最小インダクタンスペアの代わりに、最短の配線距離のものを抽出して最短配線距離のペアをとして設定しておけばよい。したがって、ステップＳ３０９では、ＩＣ・電源端子及びパスコン端子間の配線距離のみを算出してもよい。
次に、上記で説明したプリント基板設計支援プログラムの動作を、図６〜図１０を用いて、より具体的に、また図３、図４で説明した動作の流れに沿って詳細に説明する。
まず、図６及び図７に示すプリント基板の一部の模式的図面について説明する。一般に、プリント基板は、複数の導電層を、絶縁層を介して積層した多層構造となっており、積層したうちの最も外側の二つの層（以下、表層）に集積回路や受動部品等の部品が実装される。図６及び図７は、いずれも表層におけるボール・グリッド・アレイ型（以下、ＢＧＡ型）のＩＣの周辺の一部の電源及びグラウンドの配線状況を示す。
図６（ａ）は、ＩＣが実装されるＥ（図６（ｂ））で示す表層（以下、表層Ｅ）をプリント基板の積層方向から見た場合の配線状況を示し、図６（ｂ）は、積層方向に垂直な方向から見た断面的な配線状況を示す。
図７（ａ）は、積層方向から見て図６（ａ）とまったく同じ位置における、図６（ａ）とは異なる側のＦ（図６（ｂ））で示す表層（以下、表層Ｆ）を積層方向から見た場合の配線状況を示し、図７（ｂ）は図６（ｂ）と同様の図である。
図６（ａ）に示す斜線の丸で示した点６０ａ、６０ｂ、６０ｃ、６０ｄ、６０ｅ、６０ｆは、ＩＣの電源端子が接触する銅箔部分を示している。その他の黒丸は、電源端子以外のＩＣの端子が接触する銅箔部分である。また、６１ａ、６１ｂ、６１ｃ、６１ｄ、６１ｅ、６１ｆは電源ビアであり、表層Ｅと表層Ｆの電源配線を電気的に接続している。６２ａ、６２ｂ、６２ｃ、６２ｄ、６２ｅ、６２ｆはＩＣ・電源端子のパッドと電源ビアとを接続する電源配線を構成する線分である。６３は、グラウンド配線を示す。
図７（ａ）に示す７０ａ、７０ｂ、７０ｃ、７０ｄ、７０ｅ、７０ｆは、電源配線に接続されたパスコンの端子を示す。また、７１ａ、７１ｂ、７１ｃ、７１ｄ、７１ｅ、７１ｆは電源ビアであり、それぞれ電源ビア６１ａ、６１ｂ、６１ｃ、６１ｄ、６１ｅ、６１ｆの接続先である。７２ａ、７２ｂ、７２ｃ、７２ｄ、７２ｅ、７２ｆ、７２ｇ、７２ｈ、７２ｉ、７２ｊ、７２ｋ、７２ｍ、７２ｎ、７２ｐ、７２ｑ、７２ｒ、７２ｓ、７２ｔ、７２ｕ、７２ｖは、表層Ｆにおける電源配線の一部を構成する線分である。
また、７３は、表層Ｆにおけるグラウンド配線を示す。７４は、電源供給部の配線を示し、ここからパスコンへ電源が供給される。ここで、配線７４では、電源供給部を配線に比べて十分に広い面積を有する銅箔で表現しているが、電源供給部には各層の電源配線に電源ビアで接続された電源ベタ層と呼ばれる層全体又は層の大部分を電源配線で構成するような層も含まれる。
以下、本実施の形態にかかるプリント基板設計支援プログラムの動作を、図６〜図１０を用いつつ、図３、図４の動作の流れに沿って具体的に説明する。
まずステップＳ３００でプログラムが開始されると、ステップＳ３０１で部品、配線、ビア等の情報を取得し、ステップＳ３０２でチェック条件（ここでは、Ｎ１＝２）が設定される。
次に、ステップＳ３０３で、図６におけるプリント基板上のＩＣの電源端子６０ａ、６０ｂ、６０ｃ、６０ｄ、６０ｅ、６０ｆを特定する。次に、ステップＳ３０４で図６におけるＩＣの電源端子６０ａ、６０ｂ、６０ｃ、６０ｄ、６０ｅ、６０ｆのうち、一つを選択する。ここでは例えば、ＩＣ・電源端子６０ａを選択したとする。
ステップＳ３０５では、電源配線を構成する線分の形状及びビアの各層への接続情報をもとに線分及びビアを探索しながら、ＩＣ・電源端子６０ａに接続されている別の電源端子、パスコン又は電源供給部までのすべての経路を取得する。取得した電源端子６０ａからの配線経路は、図８に示す４つの経路１〜４となる。
ステップＳ３０６でＬmin＝１０００[ｎＨ]に設定すると、ステップＳ３０７で図８の配線経路から一つを選択する。例えば、図８に示す経路１を選択したとする。この場合、ステップＳ３０８では、経路１内にパスコン端子７０ａが含まれていると判定し、ステップＳ３０９へ進む。
ステップＳ３０９では、ＩＣ・電源端子６０ａとパスコン端子７０ａとの間の配線インダクタンスＬを算出する。ここで、線分６２ａの長さが１［ｍｍ］、幅が３００［μｍ]、線分７２ａ、線分７２ｂ、線分７２ｃ及び線分７２ｄの長さの和が５［ｍｍ］、それぞれの幅が１０００［μｍ］であるとする。このとき、上記式（１）〜（６）までを用いてＩＣ・電源端子６０ａとパスコン端子７０ａとの間の配線における配線インダクタンスＬを算出すると、Ｌ＝１．８６［ｎＨ］となる。
ステップＳ３１０では、Ｌ＜Ｌminと判定されるので、ステップＳ３１１へ進む。ステップＳ３１１では、Ｌmin＝１．８６［ｎＨ］とし、ＩＣ・電源端子６０ａとパスコン端子７０ａを最小インダクタンスペアリストに追加する。ステップＳ３１２では、まだ経路２〜４に対してステップＳ３０８以降の処理を実行していないと判定されるので、ステップＳ３０７へ戻る。
ステップＳ３０７では、残りの経路のうち一つを選択する。例えば、経路２を選択する。ステップＳ３０８では、経路２内にパスコンが含まれていないと判定されるので、ステップＳ３１２へ進む。ステップＳ３１２では、まだ経路３、４に対しステップＳ３０８以降の処理を実行していないと判定されるので、ステップＳ３０７へ戻る。
ステップＳ３０７では、残りの配線経路のうちの一つを選択する。例えば、経路３を選択する。ステップＳ３０８では、経路３内にパスコン端子７０ｂが含まれていると判定し、ステップＳ３０９へ進む。ステップＳ３０９では、ＩＣ・電源端子６０ａとパスコン端子７０ｂとの間の配線のインダクタンスＬを算出する。ここで、線分７２ａ、線分７２ｂ、線分７２ｇ、線分７２ｈの長さの和が８［ｍｍ］、幅が１０００［μｍ］の場合、ＩＣ・電源端子６０ａとパスコン端子７０ｂの間の配線のインダクタンスＬは、Ｌ＝２．９４［ｎＨ］となる。
ステップＳ３１０では、Ｌ＞Ｌmin（＝１．８６［ｎＨ］）と判定されるので、ステップＳ３１２へ進む。ステップＳ３１２では、まだ経路４に対してステップＳ３０８以降の処理を実行していないと判定されるので、ステップＳ３０７へ戻る。
ステップＳ３０７では、経路４を選択する。ステップＳ３０８で経路４にはパスコンが含まれていないと判定されるので、ステップＳ３１２へ進む。ステップＳ３１２では、ステップＳ３０５で取得したすべての配線経路に対して、ステップＳ３０８以降の処理を実行したと判定されるので、ステップＳ３１３へ進む。
ステップＳ３１３では、ＩＣ・電源端子６０ｂ、６０ｃ、６０ｄ、６０ｅ、６０ｆに対してステップＳ３０５以降の処理を実行していないと判定されるので、ステップＳ３０４へ戻る。以下、同様にしてＩＣ・電源端子６０ｂ、６０ｃ、６０ｄ、６０ｅ、６０ｆ、その他の対象となるＩＣの電源端子に対してステップＳ３０５〜ステップＳ３１２までの一連の処理を実行する。そして、ステップＳ３１３で、ステップＳ３０３で特定したすべてのＩＣ・電源端子に対してステップＳ３０５以降の処理を実行したと判定されると、ステップＳ３１４へ進む。
ここで、ステップＳ３１３までの処理を実行して作成された最小インダクタンスペアリストの一部を図９に示す。
次にステップＳ３１４では、最小インダクタンスペアリストに格納されているパスコン端子を特定する。ここでは、パスコン端子７０ａ、７０ｂ、７０ｃ、７０ｆが特定される。
ステップＳ３１５では、ステップＳ３１４で特定したパスコン端子のうちの一つを選択する。例えば、パスコン端子７０ａを選択したとする。
ステップＳ３１６では、最小インダクタンスペアリストからパスコン端子７０ａとペアで登録されているＩＣ・電源端子数Ｎ２を算出する。すなわち、図９に示した例では、ペア番号１、２、３のＩＣ・電源端子６０ａ、６０ｂ、６０ｃの数であるＮ２＝３が算出される。そしてステップＳ３１７では、Ｎ２＞Ｎ１と判定され、ステップＳ３１８へ進む。
ステップＳ３１８では、Ｎ２＞Ｎ１と判定されたパスコン端子７０ａに対し、警告をユーザに分かるように出力する。この出力方法には、例えばパスコン端子７０ａを他の部品端子と異なる色や模様で表示させる、またはパスコン端子７０ａを持つパスコンを他の部品と異なる色や模様で表示させる方法が考えられる。また、図１０に示すようにパスコン端子７０ａと最小インダクタンスペアリストでペアとして登録されているＩＣ電源端子６０ａ、６０ｂ、６０ｃの端子をペアであることがユーザに分かるように表示させる方法が考えられる。
図１０の例では、ＩＣ電源端子６０ａ、６０ｂ、６０ｃ及びパスコン端子７０ａを覆うように他の部品端子と異なる色または模様で表示している。すなわち、それぞれ強調表示部１００ａ、１００ｂ、１００ｃ、１０１ａを表示することで、それぞれの端子をユーザに分かるように表示する。さらにペアとなる端子間をそれぞれライン１０２ａ、１０２ｂ、１０２ｃで結んで表示することにより、最小インダクタンスとなったペアの端子の位置関係をユーザに分かるように表示する。その他にも各端子及びその端子間をその他の端子及び配線と異なる色や模様で表示する方法も考えられる。
ステップＳ３１９では、パスコン端子７０ｂ、７０ｃ、７０ｄに対してステップＳ３１６以降の処理を実行していないと判定されるため、ステップＳ３１５へ戻る。ステップＳ３１５では、再びパスコンが一つ選択される。例えば、パスコン端子７０ｂが選択される。ステップＳ３１６では、最小インダクタンスペアリストでパスコン端子７０ｂとペアで登録されているＩＣ・電源端子６０ｄの数であるＮ２＝１が算出される。ステップＳ３１７では、Ｎ２≦Ｎ１と判定され、ステップＳ３１９へ進む。ステップＳ３１９では、パスコン端子７０ｃ、７０ｄに対してステップＳ３１６以降の処理を実行していないと判定される。以下、パスコン端子７０ｃ、７０ｄに対してもパスコン端子７０ｂの場合と同様にステップＳ３１６〜ステップＳ３１８までの処理が実行される。そして、ステップＳ３１９で、ステップＳ３１４で特定したすべてのパスコンに対してステップＳ３１６以降の処理を実行したと判定されると、ステップＳ３２０へ進み、ＣＰＵ１０の制御により、処理プログラム１４ａを終了する。
以上が、本実施の形態に係るプリント基板設計支援プログラムの動作である。このような動作により、本実施の形態では、ユーザは、上記図１０に示した警告表示をもとに３個以上のＩＣ・電源端子が各パスコンの負荷にならないようにパスコン配置又は電源配線を変更することができる。そして、図１１のようにパスコン端子７０ａを持つパスコンをパスコン端子の位置が１１０ａの位置となるように変更し、その周囲の電源配線を変更することができる。
これにより、パスコン端子１１０ａの負荷となるＩＣ・電源端子は、ＩＣ・電源端子６０ａ、６０ｂとなり、ＩＣ・電源端子６０ｃが負荷となっているパスコン端子はパスコン端子７０ｃとなり、パスコンの負荷を軽減する設計を行うことができる。
以上、本発明の第１の実施の形態について説明した。本実施の形態に係るプリント基板設計支援プログラムでは、プリント基板の設計システム上で、どのパスコンがどのＩＣ・電源端子に電流を供給するかを明確にし、各パスコンが「電流供給」の役割を果たすことができるかどうかを判定することができる。
具体的には、各ＩＣ・電源端子に接続される配線経路を取得し、その配線経路内に接続されるＩＣ・電源端子と各パスコンの端子間の配線インダクタンスを算出する。そして、算出された配線インダクタンスに基づいて、ＩＣ・電源端子に電流を供給するパスコンを特定することができる。そのため、電源配線の接続形態によらずＩＣ・電源端子とパスコンの電流供給の関係を明確にすることを可能としている。
さらに、本実施の形態では、電流供給の関係にあるＩＣ・電源端子とパスコンのうち、ＩＣ・電源端子ごとに最小の配線インダクタンスとなるパスコンとペアを設定し、各パスコンから見てペアに設定されているＩＣ・電源端子の数を算出するようにしている。このようにすることで、パスコンが過度に電流を供給するような状況をチェックすることを可能としている。
また、上記のＩＣ・電源端子とパスコンの端子間の配線インダクタンスの算出の代わりに配線距離を算出するようにしてもよく、この場合、プログラムの処理速度を向上させることができる。
また、本実施の形態では、上記のようにしてペアを設定し、各パスコンから見てペアに設定されているＩＣ・電源端子数を、所定の値と比較するようにすることで、所定の判定基準を用いたチェックを行うことを可能としている。また、ここでの比較において、ＩＣ・電源端子数が所定の値よりも大きい場合に警告を報知するようにすることで、過度に電流を供給する危険度の高いパスコンをユーザが即座に認識することを可能としている。
尚、本実施の形態では、警告の出力方法として、表示装置１２を用いたプリント基板のレイアウト情報を表示している画面上での表示方法のみを記載したが、その他の出力方法も本実施の形態に含まれることを記載しておく。例えば、警告を表示するパスコン及びＩＣ・電源端子数又は部品情報をテキストや表形式で記載したファイルに出力する方法がある。この場合、ステップＳ３１９とステップＳ３２０の間に図１２に示すような表形式で記載したファイルを外部記憶装置１４に出力するステップを挿入することで、ユーザは処理プログラム１４ａの終了後にも警告の内容を一覧で確認することができるようになる。ここでは、警告を表示する必要のないパスコン端子に関する情報も出力しているが、警告の必要のないパスコン端子に関しては、省略してもよい。また、本実施の形態ではステップＳ３１８で各パスコンに対して警告を出力するようにしたが、警告を出力する時期はこれに限定されない。例えば、ステップＳ３１８では各パスコンに対する警告に必要な情報のみを主記憶装置１１に記憶しておき、ステップＳ３１９とステップＳ３２０との間に、すべての警告を表示すべきパスコンに対して一括で警告を表示する方法も考えられる。
（第２の実施の形態）
次に本発明の第２の実施の形態について説明する。第１の実施の形態では、各ＩＣ・電源端子に対してパスコン１個をペアとする場合の好適な一例について説明した。これにより、各ＩＣ・電源端子が最も大きな電流を要求するパスコンを特定し、その供給する電流負荷が過度に大きくなる可能性の高いパスコンをユーザに報知することが可能となった。
一方で、実際には必ずしもＩＣ・電源端子が１個のパスコンのみから電流を供給されるとは限らない。各ＩＣ・電源端子は、該端子に接続されている複数のパスコンから電流を供給されており、すなわち、複数のパスコンがＩＣ・電源端子に対して電流を分担して供給している。実際には、ＩＣの駆動周波数におけるＩＣ・電源端子とパスコン端子間の配線のインダクタンスにより、各パスコンが各ＩＣ・電源端子に供給する電流の大きさが決まる。
そこで本実施の形態では、パスコンの電流供給度合いをより考慮するため、各ＩＣ・電源端子に対して複数のパスコン端子をペアに設定し、各ペアに端子間配線のインダクタンスに基づいた係数を設定するプリント基板設計支援プログラムの好適な一例を説明する。以下で説明する例では、説明を簡略化するために各ＩＣ・電源端子に対して２個のパスコン端子をペアに設定する場合について説明する。また、プリント基板設計支援プログラムを実施するための装置の構成等は、第１の実施の形態と同様であるため説明は省略する。
図１３、図１４及び図１５は、本実施の形態に係るプリント基板設計支援プログラムの処理手順の好適な一例を示すためのフローチャートである。以下、本実施の形態に係るプリント基板設計支援プログラムの動作を、図１３、図１４及び図１５のフローチャートと、図６、図７のプリント基板の模式的図面及び図１６、図１７の図面を用いて詳細に説明する。尚、本実施の形態の説明では、図を見易くするために異なる図面で同じものに対しては、同じ引出し番号を用いている。
まず、図１３、図１４及び図１５のフローチャートについて詳細に説明する。なお、図１３〜図１５までの処理において、図３及び図４と同じ引出し番号のステップはすべて第１の実施の形態で説明した同じ引出し番号の処理と同一の処理を行うものであるため、説明は簡易なものとする。すわなち、ここではステップＳ１３００、Ｓ１３０１、Ｓ１３０２、Ｓ１３０３、Ｓ１３０４、Ｓ１３０５、Ｓ１３０６、Ｓ１３０７、Ｓ１３０８、Ｓ１３０９、Ｓ１３１０における処理について詳細に説明する。なお、ここで、これらのステップは、すべてＣＰＵ１０が必要に応じて主記憶装置１１に格納されたレイアウト情報１４ｂを参照しながら実行する処理であるため、これらの間での処理については、説明を割愛するものとする。
ステップＳ３０４でＩＣ・電源端子Ａを選択すると、ステップＳ１３００においてＣＰＵ１０は、そのＩＣ・電源端子Ａから別のＩＣ・電源端子又は電源供給部までの経路をすべて取得する。なお、ステップＳ１３００の処理は、本発明でいう電源配線経路取得ステップの一処理例に対応する。また、ここでは説明を省略したが、ステップＳ３０１が本発明でいうレイアウト情報取得ステップに、ステップＳ３０３が本発明でいう電源端子特定ステップに対応するのは、第１の実施の形態と同様である。
次にステップＳ１３０１においてＣＰＵ１０は、Ｌmin1、Ｌmin2を設定する。ここで、Ｌmin1及びＬmin2とは、各ＩＣ・電源端子に対する各パスコンまでの配線インダクタンスのうちの最小値及び２番目に小さい配線インダクタンスである。Ｌmin1及びＬmin2は、Ｌmin1＜Ｌmin2を満たす範囲で、第１の実施の形態のステップＳ３０６と同様に十分に大きい値であればよく、例えばＬmin1＝１０００［ｎＨ］、Ｌmin2＝２０００［ｎＨ］で設定すれば十分である。
そして、ステップＳ３０７で配線経路から一つ（以下、配線経路Ｂ）を選択し、ステップＳ３０８で配線経路Ｂ内にパスコン端子が含まれているかどうかを判定する。ステップＳ３０８で配線経路Ｂ内にパスコン端子が含まれていると判定するとステップＳ１３０２においてＣＰＵ１０は、そのパスコン端子のうちの一つ（以下、パスコン端子Ｃ）を選択する。一方、ステップＳ３０８で配線経路Ｂ内にパスコン端子が含まれていないと判定すると、ステップＳ３１２へ進む。
ステップＳ１３０２でパスコン端子Ｃが選択されるとステップＳ３０９でＩＣ・電源端子Ａとパスコン端子Ｃとの間の配線の配線インダクタンスＬを算出し、続いてステップＳ１３０３（図１４）でＣＰＵ１０は、配線インダクタンスＬとＬmin1を比較する。ここで、Ｌ＜Ｌmin1の場合、ステップＳ１３０４へ進み、Ｌ≧Ｌmin1の場合、ステップＳ１３０５へ進む。なお、ステップＳ３０９が本発明でいう配線評価値算出ステップの一処理例に対応するのは、第１の実施の形態と同様である。
ステップＳ１３０３でＬ＜Ｌmin1の場合、ステップＳ１３０４においてＣＰＵ１０は、Ｌmin1に対応する最小インダクタンスペアリストのペアにＩＣ・電源端子Ａ、パスコン端子Ｃ及びＬmin1にＬの値を代入する。具体的には、既にＩＣ・電源端子Ａを片方に持つペア情報が最小インダクタンスペアリストのＬmin1に対応するペアに登録されている場合、まずＬmin2にＬmin1の値を代入し、既に登録されているペア情報をＬmin2に対応するペア情報に置き換える。そして、Ｌmin1にＬの値を代入し、ＩＣ・電源端子Ａとパスコン端子Ｃのペア情報をＬmin1に対応するペアとして登録する。また、まだＩＣ・電源端子Ａを片方に持つペア情報が最小インダクタンスペアリストのＬmin1に対応するペアに登録されていない場合、Ｌmin1にＬの値を代入し、ＩＣ・電源端子Ａとパスコン端子Ｃのペア情報をＬmin1に対応するペアとして登録する。そして、ステップＳ１３０７へ進む。
一方、ステップＳ１３０３でＬ≧Ｌmin1と判定された場合ステップＳ１３０５においては、ＣＰＵ１０は、配線インダクタンスＬとＬmin2を比較する。Ｌ＜Ｌmin2の場合、ステップＳ１３０６へ進み、Ｌ≧Ｌmin2の場合、ステップＳ１３０７へ進む。
ステップＳ１３０５でＬ＜Ｌmin2の場合のステップＳ１３０６においては、ＣＰＵ１０は、Ｌmin2にＬの値を代入する。さらに、ＩＣ・電源端子Ａを片方に持つペア情報が最小インダクタンスペアリストのＬmin2に対応するペアに既に登録されている場合はその情報を更新し、まだ登録されていない場合はＬmin2に対応するペアとして登録する。
ステップＳ１３０７においては、ＣＰＵ１０は、ペアリストにＩＣ・電源端子ＡとパスコンＣを追加し、同ペアに対して配線インダクタンスＬを付与する。なお、ステップＳ１３０３〜Ｓ１３０７までの処理は、本発明でいうペア設定ステップの一処理例に対応するものである。
そしてステップＳ１３０８においてＣＰＵ１０は、配線経路Ｂ内のすべてのパスコンに対し、ステップＳ３０９以降の処理を実行したかどうかを判定する。ここで、ステップＳ３１２で配線経路Ｂ内のすべてのパスコンに対し、ステップＳ３０９以降の処理を実行したと判定した場合、ステップＳ３１２へ進む。また、配線経路Ｂ内のすべてのパスコンに対し、ステップＳ３０９以降の処理を実行していないと判定した場合、ステップＳ１３０２へ戻る。
ステップＳ１３０８で配線経路Ｂ内のすべてのパスコンに対し、ステップＳ３０９以降の処理を実行したと判定した場合はステップＳ３１２で、ステップＳ１３００で取得したすべての配線経路に対してステップＳ３０８以降の処理を実行したかどうかを判定する。
ステップＳ３１２で、ステップＳ１３００で取得したすべての配線経路に対してステップＳ３０８以降の処理を実行したと判定した場合、ステップＳ１３０９へ進む。また、すべての配線経路に対してステップＳ３０８以降の処理を実行していないと判定した場合、ステップＳ３０７へ戻る。
ステップＳ１３０９においてＣＰＵ１０は、ＩＣ・電源端子Ａをペアの片方とする最小インダクタンスペアリストの各ペアに対し、Ｌmin1、Ｌmin2に対応するペアの係数Ｋ1、Ｋ2を算出する。なお、ステップＳ１３０９の処理は、本発明でいうペア係数付与ステップの一処理例に対応する。
係数Ｋ1、Ｋ2は、それぞれの配線インダクタンスＬmin1、Ｌmin2及びペアリストの中でＩＣ・電源端子Ａをペアの片方にもつすべてのペアの配線インダクタンスより算出される。そして、Ｋ1及びＫ2の値は、それぞれのＬmin1、Ｌmin2に対応するペアに付与される。
ここで、係数Ｋ1及びＫ2の算出方法の一例を説明する。例えば、ペアリストにｎ個のＩＣ・電源端子Ａをペアに持つペアが登録されており、それぞれの配線インダクタンスがＬ1、Ｌ2、・・・、Ｌnであったとする。このとき、最小インダクタンスペアリストに登録されている最小の配線インダクタンスＬmin1に対応するペアに流れる電流を、ＩＣ・電源端子Ａに流れる総電流量Ｊとすると、係数Ｋ1、Ｋ2は、下記の式（７）、（８）により算出できる。
Ｋ1＝Ｊ×（１／Ｌmin1）／（１／Ｌ1＋１／Ｌ2＋・・・＋１／Ｌn）・・・（７）
Ｋ2＝Ｊ×（１／Ｌmin2）／（１／Ｌ1＋１／Ｌ2＋・・・＋１／Ｌn）・・・（８）
このように、係数Ｋ1、Ｋ2は、配線インダクタンスの逆数の割合に応じて（配線インダクタンスが小さいほど）、大きな値をとるように算出され、各ＩＣ・電源端子に流れる電流値を算出又は取得できている場合、係数Ｋ1及びＫ2を算出することが可能となる。また、パスコンの電流供給の比率のみから簡易的にチェックするという目的であれば、仮想的にＪ＝１として、配線状況のみからＫ1及びＫ2を算出してもよい。また、配線インダクタンスの比率によらず、Ｋ1＝０．７及びＫ2＝０．３のように、Ｋ1＞Ｋ2を満たしている範囲で、一律に任意の値を定めてもよい。ここでは、説明を容易にするため各ＩＣ・電源端子から配線インダクタンスの小さい２つのパスコンのみに着目しているが、実際には各ＩＣ・電源端子に接続されているパスコンの個数の範囲で任意に設定することができる。着目するパスコンの個数がｎ個の場合、算出される配線インダクタンスの個数もｎ個となり、それらに対する係数Ｋ1、Ｋ2、・・・、Ｋnは上記の２個の場合と同様にして算出することができる。なお、同じ配線の幅・高さ、絶縁層の材料・厚みの場合には、配線インダクタンスを算出する必要はなく、配線距離のみを算出して、その値に基づき上記と同様の計算方法で係数を求めてもよい。
ステップＳ１３０９でＩＣ・電源端子Ａを片方に持つすべてのペアに対して係数Ｋ1、Ｋ2を算出すると、次にステップＳ３１３ですべてのＩＣ・電源端子に対してステップＳ１３００以降の処理を実行したかどうかを判定する。ステップＳ３１３ですべてのＩＣ・電源端子に対してステップＳ１３００以降の処理を実行したと判定した場合、ステップＳ３１４（図１５）へ進む。また、すべてのＩＣ・電源端子に対してステップＳ１３００以降の処理を実行していないと判定した場合、ステップＳ３０４へ戻る。
ステップＳ３１３ですべてのＩＣ・電源端子に対してステップＳ１３００以降の処理を実行したと判定した場合、ステップＳ３１４で最小インダクタンスペアリストに格納されているすべてのパスコンを特定する。
次にステップＳ３１５で、ステップＳ３１４で特定したパスコンから１つ（以下、パスコンＤ）を選択する。なお、ここでの選択は、ＣＰＵ１０が所定の基準に基づき、任意に行うものであっても構わない。例えば、パスコン端子に識別番号を付しておき、小さい番号順に選択していく等が考えられる。
そしてステップＳ１３１０においては、ＣＰＵ１０は、最小インダクタンスペアリストからパスコンＤを片方に持つペアの係数Ｋ1、Ｋ2のすべての値の総和（以下、係数和Ｎ３）を算出する。なお、ステップＳ１３１０の処理は、本発明でいうペア係数和算出ステップの一処理例に対応する。
そしてステップＳ１３１１においてＣＰＵ１０は、所定値Ｎ１’と係数和Ｎ３とを比較し、Ｎ３＞Ｎ１’の場合、ステップＳ３１８へ進み、Ｎ３≦Ｎ１’の場合、ステップＳ３１９へ進む。なお、ステップＳ１３１１の処理は、本発明でいうペア係数和比較ステップの一処理例に対応する。
ステップＳ１３１１でＮ３＞Ｎ１’と判定された場合はステップＳ３１８で、警告を出力する。ここで、警告の出力方法としては、第１の実施の形態の同一引出し番号のステップＳ３１８と同様の方法を用いればよい。なお、ステップＳ１３１１の処理は、本発明でいうペア係数和警告報知ステップの一処理例に対応する。
そしてステップＳ３１９で、ステップＳ３１４で特定したすべてのパスコンに対してステップＳ１３１０以降の処理を実行したかどうかを判定する。ステップＳ３１９で、ステップＳ３１４で特定したすべてのパスコンに対してステップＳ１３１０以降の処理を実行したと判定した場合、ステップＳ３２０へ進む。また、すべてのパスコンに対してステップＳ１３１０の処理を実行していないと判定した場合、ステップＳ３１５へ戻る。ステップＳ３１９で、すべてのパスコンに対してステップＳ１３１０の処理を実行したと判定した場合はステップＳ３２０で、処理プログラム１４ａを終了する。
以上が、本実施の形態に係るプリント基板設計支援プログラムのフローチャートの一例の詳細な説明である。
次に、プリント基板設計支援プログラムの動作を図６、図７、図１６及び図１７を用いつつ、図１３〜図１５の動作の流れに沿って、より具体的に説明する。
ステップＳ３００〜Ｓ３０４までは第１の実施の形態と同様の動作であるため、説明を省略する。尚、本説明では、チェック条件を所定値Ｎ１’＝１．５に設定した場合について説明する。チェック条件は、任意に設定できるものとする。
ステップＳ３０４でＩＣ・電源端子を一つ選択する。例えば、図６におけるＩＣ・電源端子６０ａを選択する。ステップＳ１３００では、ＩＣ・電源端子６０ａから別のＩＣ・電源端子又は電源供給部までの経路をすべて取得する。したがって、図１６に示す６つの配線経路５〜１０が取得されることになる。ステップＳ１３０１では、Ｌmin1＝１０００及びＬmin2＝２０００を設定する。
ステップＳ３０７では、ステップＳ１３００で取得した経路のうち、一つを選択する。例えば、経路５を選択する。ステップＳ３０８では、経路５内にパスコンが含まれているかどうかを判定する。ここでは、パスコン端子７０ａ、７０ｃ、７０ｄ、７０ｅ、７０ｆが含まれていると判定し、ステップＳ１３０２へ進む。
ステップＳ１３０２では、パスコン端子７０ａ、７０ｃ、７０ｄ、７０ｅ、７０ｆから一つを選択する。例えば、パスコン端子７０ａを選択する。ステップＳ３０９では、ＩＣ・電源端子６０ａとパスコン端子７０ａとの間の配線インダクタンスＬを、第１の実施の形態で示した式（１）〜（６）を用いて算出する。ここで、Ｌ＝３．００［ｎＨ］を算出したとする。
ステップＳ１３０３では、Ｌ＜Ｌmin1と判定する。したがって、ステップＳ１３０４へ進み、Ｌmin1＝３．００［ｎＨ］が代入され、ＩＣ・電源端子６０ａとパスコン端子７０ａを最小インダクタンスペアリストのＬmin1に対応するペアとして追加する。さらに、ＩＣ・電源端子６０ａとパスコン端子７０ａをペアリストに追加し、そのペアに３．００［ｎＨ］の値を付与する。
ステップＳ１３０８では、まだパスコン端子７０ｃ、７０ｄ、７０ｅ、７０ｆに対してステップＳ３０９以降の処理を実行されていないと判定するので、ステップＳ１３０２へ進む。そして、例えばパスコン端子７０ｃを選択する。ステップＳ３０９で例えばＬ＝５．００［ｎＨ］を算出したとし、ステップＳ１３０３ではＬ≧Ｌmin1、ステップＳ１３０５ではＬ＜Ｌmin2と判定する。そして、ステップＳ１３０６で、Ｌmin2＝Ｌとし、ＩＣ・電源端子６０ａとパスコン端子７０ｃを最小インダクタンスペアリストのＬmin2に対応するペアとして追加する。さらに、ステップＳ１３０７では、ＩＣ・電源端子６０ａとパスコン端子７０ｃをペアリストに追加し、そのペアに５．００［ｎＨ］の値を付与する。
以下、同様にして、パスコン端子７０ｄ、７０ｅ、７０ｆに対してもそれぞれ配線インダクタンスＬを算出し、ステップＳ１３０３でＬ≧Ｌmin1およびステップＳ１３０４でＬ≧Ｌmin2と判定し、ステップＳ１３０７でペアリストに追加していく。そして、ステップＳ１３０８で経路５内のすべてのパスコンに対し、ステップＳ３０９以降の処理を実行したと判定し、ステップＳ３１２で経路６〜１０までに対してステップＳ３０８以降の処理を実行していないと判定し、ステップＳ３０７へ戻る。
ステップＳ３０７では、例えば経路６を選択する。経路６内にはパスコン端子が含まれないので、ステップＳ３１２へ進み、再びステップＳ３０７へ戻る。ステップＳ３０７では、例えば経路７を選択する。経路７内にはパスコン端子７０ｂが含まれるので、ステップＳ１３０２でパスコン端子７０ｂを選択し、ステップＳ３０９でＩＣ・電源端子６０ａとパスコン端子７０ｂ間の配線インダクタンスを算出する。
ここで、Ｌ＝７．５０［ｎＨ］が算出されたとする。この場合、ステップＳ１３０３でＬ≧Ｌmin1、ステップＳ１３０５でＬ≧Ｌmin2と判定し、ステップＳ１３０７でＩＣ・電源端子６０ａとパスコン端子７０ｂをペアリストに追加し、そのペアに７．５０［ｎＨ］の値を付与する。以下、同様に経路７〜１０までのすべての経路に対してステップＳ３０８〜ステップＳ１３０８までの処理を実行する。
そして、ステップＳ３１２ですべての経路に対してステップＳ３０８以降の処理を実行したと判定すると、ステップＳ１３０９でＩＣ・電源端子６０ａをペアの片方とする最小インダクタンスペアリストのペアに対し、係数Ｋ1を算出する。具体的には、式（７）を用いて、Ｌmin1＝３．０［ｎＨ］及びペアリストに付与されているＩＣ・電源端子６０ａからパスコン端子７０ｂ及び７０ｃまでのそれぞれの配線インダクタンス７．５０［ｎＨ］及び５．００［ｎＨ］からＫ1＝０．５を算出する。ここで、Ｋ1に関しては、簡単のため、フローチャートの説明時に記述した手法のうち、Ｊ＝１を採用した場合で算出した。また、簡単のため、ＩＣ・電源端子６０ａとパスコン端子７０ｄ、７０ｅ、７０ｆ間のそれぞれの配線インダクタンスは十分大きいものと仮定して算出した。同様にして、式（８）を用いて、Ｋ2＝０．３が算出される。これらＫ1及びＫ2の値をそれぞれ最小インダクタンスペアリストのＩＣ・電源端子６０ａとパスコン端子７０ａ及び７０ｃのペアに付与する。ステップＳ３１３では、ＩＣ・電源端子６０ｂ、６０ｃ、６０ｄ、６０ｅ、６０ｆに対してステップＳ１３００以降の処理を実行していないと判定され、ステップＳ３０４へ戻る。以下、ＩＣ・電源端子６０ａの場合と同様にＩＣ・電源端子６０ｂ、６０ｃ、６０ｄ、６０ｅ、６０ｆに対してもステップＳ１３００〜ステップＳ１３０９までの一連の処理を実行する。
そして、ここまでの処理が終了すると、図１７に示すような最小インダクタンスペアリストが作成される。ここでは、説明を簡単にするため、最小インダクタンスペアリストの一部のみを示している。ステップＳ３１４では、最小インダクタンスペアリストに登録されているパスコンを特定する。すなわち、パスコン端子７０ａ、７０ｂ、７０ｃ、７０ｄを特定する。ステップＳ３１５では、特定したパスコン端子から一つを選択する。例えば、パスコン端子７０ａを選択する。
ステップＳ１３１０では、図１７に示す最小インダクタンスペアリストからパスコン端子７０ａをペアの片方に持つペア、すなわちペア番号１、３、５、８のＫの値の総和Ｎ３＝１．７０を算出する。ステップＳ１３１１では、Ｎ３＞Ｎ１’（＝１．５０）と判定し、ステップＳ３１８で警告を出力する。ここで、警告の出力方法は、第１の実施の形態の同一の引き出し番号で示されるステップＳ３１８と同様に行えばよい。
そして、ステップＳ３１９では、パスコン端子７０ｂ、７０ｃ、７０ｄに対し、ステップＳ１３１０以降の処理を実行していないと判定され、ステップＳ３１５へ戻る。ステップＳ３１５では、例えばパスコン端子７０ｂが選択され、ステップＳ１３１０でＮ３＝０．８が算出される。したがって、ステップＳ１３１１でＮ３≦Ｎ１と判定され、ステップＳ３１９へ進む。そして、ステップＳ３１５へ戻る。
以下、同様にしてその他のパスコン端子に対してもステップＳ１３１０からステップＳ３１８までの処理を実行する。そして、ステップＳ３１９で最小インダクタンスペアリスト内のすべてのパスコンに対してステップＳ１３１０以降の処理を実行したと判定した場合に、ステップＳ３２０で処理プログラム１４ａを終了する。
以上が、本実施の形態に係るプリント基板設計支援プログラムの動作である。このような動作により、本実施の形態では、第１の実施の形態と同様、ユーザは警告の出力されたパスコン周囲の配線を変更することで、過度に電流負荷がかかる危険度の高いパスコンをプリント基板のレイアウト設計段階で対策しておくことが可能となる。また、第１の実施の形態と同様に、警告を出力するすべてのＩＣ・電源端子とパスコン端子のペアを計算した上で、ステップＳ３１９の後に警告を一括で出力することも可能である。
以上、本発明の第２の実施の形態について説明した。本実施の形態に係るプリント基板設計支援プログラムでは、各ＩＣ・電源端子に接続される配線経路を取得し、その配線経路内に接続されるＩＣ・電源端子と各パスコンの端子間の配線インダクタンスを算出する。そして、算出された配線インダクタンスを比較して、より小さいＩＣ・電源端子と複数のパスコンをペアとして設定する。さらに、そのペアに配線インダクタンスの小さい順に大きい所定の係数を付与し、各パスコンを片方に持つペアに付与された所定の係数の和を算出する。これにより、係数の和を判断の基準として、各ＩＣ・電源端子が複数のパスコンから電流を供給されている場合にもパスコンが過度に電流を供給するような状況をチェックすることが可能となる。
また、ＩＣ・電源端子とパスコンの端子間の配線インダクタンスの代わりに配線距離を算出してもよく、この場合、プログラムの処理速度を向上することができる。
また、本実施の形態では、上記のように算出する所定の係数を、同じＩＣ・電源端子に接続されるパスコンに対して算出されたＩＣ・電源端子と各パスコンの端子間の配線インダクタンスの逆数の割合に基づいた値としている。これにより、ＩＣ・電源端子に接続される複数のパスコンそれぞれが供給する電流量に基づいたチェックを、より適切に行うことを可能としている。
また、本実施の形態では、上記のように算出した所定の係数の和を所定の値と比較することで、所定の判定基準を用いたチェックを行うことを可能としている。また、所定の係数の和が所定の値よりも大きい場合に警告を報知することで、過度に電流を供給する危険度の高いパスコンをユーザが即座に認識することを可能としている。
なお、本実施の形態では、説明を簡潔にするため、ＩＣ・電源端子から配線インダクタンスの小さい２個のパスコンのみに着目して最小インダクタンスペアリストを作成した。一方で、すべてのＩＣ・電源端子とパスコンの組み合わせを考慮する場合は、すべての組み合わせの配線インダクタンスからそれぞれの係数Ｋの値を算出し、チェックすることも可能である。さらに、２つのパスコンに留まらず、それ以上の数のパスコンに着目しても本実施の形態に述べた方法を変形することで、チェックが可能となることを述べておく。
また、上述した第１の実施の形態、第２の実施の形態ともにパスコンを区別なくチェックを行ったが、例えば２種類の容量のパスコンが存在する場合は、それらをグループ分けしてチェックを行うことも可能である。この場合、容量の異なるパスコンごとに最小インダクタンスペアリスト及びペアリストを作成し、パスコン端子とペアとなっているＩＣ・電源端子の個数又は係数の和を算出すれば、同様のチェックを行うことが可能となる。すなわち、第１の実施の形態、第２の実施の形態に示した方法を変形すれば、パスコンの種類の数によらず同様のチェックが可能になる。
最後に、上述した第１の実施の形態、第２の実施の形態においては、ＩＣ・グラウンド端子とパスコンのグラウンド側の端子間の配線インダクタンスは十分に小さいとして、ＩＣ・電源端子とパスコン端子の配線インダクタンスのみに着目した。一方で、ＩＣ・電源端子からパスコンを経由してＩＣ・グラウンド端子に至るまでの経路の配線インダクタンスを算出する場合は、そのループ経路全体の配線インダクタンスを適用することも可能である。
尚、本発明は、以上の説明及び実施の形態に限定されるものではなく、本発明の主旨の範囲において適宜変形、組み合わせが可能であることは言うまでもない。
１０ 中央処理装置（ＣＰＵ）
１１ 主記憶装置
１２ 表示装置
１３ 入力装置
１４ 外部記憶装置
１４ａ 処理プログラム
１４ｂ レイアウト情報
１５ 出力装置（プリンタ）
１６ バス
２０ 入力部
２１ 外部記憶情報抽出部
２２ 集積回路−バイパスコンデンサ接続関係チェック部
２２ａ 電源配線経路探索部
２２ｂ 配線経路インダクタンス算出部
２２ｃ ＩＣ・電源端子−パスコンペア設定部
２２ｄ 負荷ＩＣ・電源端子数算出部
２２ｅ 負荷ＩＣ・電源端子数判定部
２３ チェック結果出力部

Claims (7)

  1. コンピュータに、
    プリント基板のレイアウト情報を取得するレイアウト情報取得ステップと、
    前記レイアウト情報から半導体集積回路の電源端子を特定する電源端子特定ステップと、
    前記レイアウト情報に基づいて、前記電源端子に接続される部品端子及び配線により構成される電源配線経路を取得する電源配線経路取得ステップと、
    前記電源配線経路に含まれる前記電源端子とバイパスコンデンサの端子との間の配線インダクタンス、又は、配線距離を算出する配線評価値算出ステップと、
    前記算出した配線インダクタンス、又は、配線距離を付与して、前記電源端子と前記バイパスコンデンサとのペアを設定し、保持するペア設定ステップと、
    前記ペア設定ステップで設定したペアのうち、前記電源端子ごとに、配線インダクタンス、又は、配線距離が、より小さい複数のペアを抽出し、前記複数のペアに対し、配線インダクタンス、又は、配線距離の小さい程、より大きい所定の係数を付与するペア係数付与ステップと、
    前記バイパスコンデンサごとに、前記所定の係数の和を算出するペア係数和算出ステップと、
    前記ペア係数和算出ステップで算出した前記所定の係数の和を、所定の値と比較するペア係数和比較ステップと、を実行させることを特徴とするプリント基板設計支援プログラム。
  2. 前記所定の係数は、同じ前記電源端子に接続される前記バイパスコンデンサに対して算出された、配線インダクタンス、又は、配線距離の逆数の割合に基づいた値であることを特徴とする請求項１に記載のプリント基板設計支援プログラム。
  3. コンピュータに、
    前記ペア係数和比較ステップで、前記所定の係数の和が前記所定の値よりも大きい場合に警告を報知するペア係数和警告報知ステップ、をさらに実行させることを特徴とする請求項１に記載のプリント基板設計支援プログラム。
  4. プリント基板のレイアウト情報を取得するレイアウト情報取得ステップと、
    前記レイアウト情報から半導体集積回路の電源端子を特定する電源端子特定ステップと、
    前記レイアウト情報に基づいて、前記電源端子に接続される部品端子及び配線により構成される電源配線経路を取得する電源配線経路取得ステップと、
    前記電源配線経路に含まれる前記電源端子とバイパスコンデンサの端子との間の配線インダクタンス、又は、配線距離を算出する配線評価値算出ステップと、
    前記算出された配線インダクタンス、又は、配線距離を付与して、前記電源端子と前記バイパスコンデンサとのペアを設定し、保持するペア設定ステップと、
    前記ペア設定ステップで設定したペアのうち、前記電源端子ごとに、配線インダクタンス、又は、配線距離が、より小さい複数のペアを抽出し、前記複数のペアに対し、配線インダクタンス、又は、配線距離の小さい程、より大きい所定の係数を付与するペア係数付与ステップと、
    前記バイパスコンデンサごとに、前記所定の係数の和を算出するペア係数和算出ステップと、
    前記ペア係数和算出ステップで算出した前記所定の係数の和を、所定の値と比較するペア係数和比較ステップと、を有することを特徴とするプリント基板設計支援方法。
  5. 前記所定の係数は、同じ前記電源端子に接続される前記バイパスコンデンサに対して算出された、配線インダクタンス、又は、配線距離の逆数の割合に基づいた値であることを特徴とする請求項４に記載のプリント基板設計支援方法。
  6. 前記ペア係数和比較ステップで、前記所定の係数の和が前記所定の値よりも大きい場合に警告を報知するペア係数和警告報知ステップ、をさらに有することを特徴とする請求項４に記載のプリント基板設計支援方法。
  7. プリント基板のレイアウト情報を取得するレイアウト情報取得手段と、
    前記レイアウト情報から半導体集積回路の電源端子を特定する電源端子特定手段と、
    前記レイアウト情報に基づいて、前記電源端子に接続される部品端子及び配線により構成される電源配線経路を取得する電源配線経路取得手段と、
    前記電源配線経路に含まれる前記電源端子とバイパスコンデンサの端子との間の配線インダクタンス、又は、配線距離を算出する配線評価値算出手段と、
    前記算出された配線インダクタンス、又は、配線距離を付与して、前記電源端子と前記バイパスコンデンサとのペアを設定し、保持するペア設定手段と、
    前記ペア設定手段で設定したペアのうち、前記電源端子ごとに、配線インダクタンス、又は、配線距離が、より小さい複数のペアを抽出し、前記複数のペアに対し、配線インダクタンス、又は、配線距離の小さい程、より大きい所定の係数を付与するペア係数付与手段と、
    前記バイパスコンデンサごとに、前記所定の係数の和を算出するペア係数和算出手段と、
    前記ペア係数和算出手段で算出した前記所定の係数の和を、所定の値と比較するペア係数和比較手段と、を有することを特徴とするプリント基板設計支援装置。
JP2009059954A 2009-03-12 2009-03-12 プリント基板設計支援プログラム、方法及び装置 Expired - Fee Related JP5253244B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009059954A JP5253244B2 (ja) 2009-03-12 2009-03-12 プリント基板設計支援プログラム、方法及び装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009059954A JP5253244B2 (ja) 2009-03-12 2009-03-12 プリント基板設計支援プログラム、方法及び装置

Publications (2)

Publication Number Publication Date
JP2010211751A JP2010211751A (ja) 2010-09-24
JP5253244B2 true JP5253244B2 (ja) 2013-07-31

Family

ID=42971795

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009059954A Expired - Fee Related JP5253244B2 (ja) 2009-03-12 2009-03-12 プリント基板設計支援プログラム、方法及び装置

Country Status (1)

Country Link
JP (1) JP5253244B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6433159B2 (ja) 2014-05-30 2018-12-05 キヤノン株式会社 情報処理装置、方法及びプログラム

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3183340B2 (ja) * 1998-09-29 2001-07-09 日本電気株式会社 パスコンの有効性チェック方法および装置
JP4649047B2 (ja) * 2000-01-27 2011-03-09 パナソニック株式会社 ノイズ低減に適したプリント配線基板の設計を支援する設計支援装置
JP2002016337A (ja) * 2000-06-29 2002-01-18 Sony Corp プリント基板の配線構造チェックシステム
JPWO2005081142A1 (ja) * 2004-02-20 2007-10-25 松下電器産業株式会社 素子配置チェック装置とプリント基板設計装置
JP2008158694A (ja) * 2006-12-21 2008-07-10 Sharp Corp バイパスコンデンサチェックシステム、方法および電子機器

Also Published As

Publication number Publication date
JP2010211751A (ja) 2010-09-24

Similar Documents

Publication Publication Date Title
US7350175B2 (en) Circuit board design system, design data analysis method and recording medium with analysis program recorded thereon
CN101963651B (zh) 印刷电路板测试辅助设备和印刷电路板测试辅助方法
US20060173662A1 (en) Electromagnetic field analysis apparatus, method and computer program
US8086991B1 (en) Automatic creation of vias in electrical circuit design
US7421673B2 (en) Design checks for signal lines
CN101964008B (zh) 布线设计辅助设备和布线设计辅助方法
JP2007329361A (ja) 設計支援プログラム、該プログラムを記録した記録媒体、設計支援方法、および設計支援装置
JP5731837B2 (ja) 設計支援装置およびその情報処理方法
US20130145334A1 (en) Design supporting apparatus and information processing method thereof
JP5253244B2 (ja) プリント基板設計支援プログラム、方法及び装置
US6704919B2 (en) Printed circuit board wiring structure checkup system
JP2001175702A (ja) 回路設計方法
US20040148581A1 (en) Layout check system
JP5264388B2 (ja) プログラム及びプリント基板設計支援方法
JP2012133491A (ja) 設計支援装置およびその情報処理方法
JP5241371B2 (ja) 多層プリント回路基板の配線表示装置
JP4283647B2 (ja) レイアウトチェックシステム
JP3770100B2 (ja) プリント基板設計装置、プリント基板設計方法、及びその制御プログラム
US20070198173A1 (en) Return route search device, circuit design apparatus and circuit design program storage medium
US20140084957A1 (en) Wiring check device and wiring check system
JP2009146271A (ja) 基板評価装置、基板評価方法、基板評価プログラム、および基板評価プログラムを格納した記録媒体
JP2004252743A (ja) 多層配線基板の設計装置、その設計方法及び記録媒体
JP2011128817A (ja) プリント基板設計支援プログラムおよび支援方法
WO2023176823A1 (ja) プリント基板の設計支援装置および設計支援方法、ならびに、当該設計支援方法をコンピュータに実行させるプログラム
JP2005191300A (ja) 電子回路基板検査システムおよび電子回路基板の検査方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120305

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121227

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130115

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130226

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130319

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130416

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160426

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees