JP5251131B2 - 半導体受光素子 - Google Patents

Description

本発明は、半導体受光素子に関する。

単一光子検出器としては、製造方法やデバイス構成の違いにより、様々なものが提案されている。
シリコンを原料とするアバランシェ・フォトダイオード(以下ＡＰＤ)を用いた単一光子検出器はよく知られているが、光ファイバ通信によく用いられる波長 １．５５μｍ帯では感度がなく、そのままでは量子情報通信などの応用には適さない。
そこで、波長１．５５μｍ帯で光子検出するための技術として、
（１）ＩｎＧａＡｓ系ＡＰＤを用いた手法
（２）波長変換素子等を用いて可視光の波長帯へ変換後、Ｓｉ-ＡＰＤを用いた検出を行う手法
（３）超伝導型検出素子を用いる手法
などが提案されている。

これらの（１）〜（３）の中で検出器の感度のみならずサイズ、コスト及び消費電力を含めて比較し、実用化に向けて有力と思われるのは（１）のＩｎＧａＡｓ系ＡＰＤ素子を用いる手法である。これは（２）では波長変換効率、（３）では冷却装置のサイズ及び消費電力が課題となっているためである。

ＩｎＧａＡｓ系ＡＰＤを光子検出に用いる場合、単一光子を検出するためには通常のＤＣバイアスを印加する動作方法では一般に感度不足である。より高い感度を得るためにゲーテッド・ガイガーモード（以下ゲートモードと略す）というバイアス印加手法を用いる。
この手法は、あらかじめブレークダウン近傍にＤＣバイアスを印加しておき、光子がＡＰＤに到達するタイミングと同期してブレークダウンを超えるような電圧のゲートパルスをバイアスに加算して印加することで、瞬間的に高い増倍率を得て、その出力を検知する方法である。

図１のタイミングチャートを用いてゲートモードの印加電圧について説明する。ゲートモードでは、あらかじめＶ１のＤＣバイアス電圧を印加しておき、光子検出のタイミングに合わせてブレークダウンの電圧（Ｖｂ）を超える電圧Ｖ２(>Ｖｂ) まで上昇させ、所定時間（Δｔ１）光子検出し、その後は次のゲートまでの時間帯（Δｔ２）は利得の小さいＶ１のバイアスまで戻して待機する。
一方、従来の光通信で用いられてきた手法は、バイアス電圧Ｖ０を印加する方法である。この方法ではバイアス電圧は時間に依らず一定であり、利得は１００以下が一般的であり、高Ｓ／Ｎ比を得るには 増倍率Ｍ＝１０程度のこともある。
ゲートモードでは、バイアス電圧を一定に保つ手法と比べて高い増倍率とＳ／Ｎ比を同時に得ることができる。
なお、本発明の背景技術に関連する公報としては、以下の特許文献１〜３があげられる。

特開２００２−３２４９１１号公報 特開２００３−３４７５７７号公報 特開２００６−３０２９５４号公報

量子情報通信等に単一光子検出器を適用する際、その伝送特性（伝送速度や誤り率）の向上を図るためにはＳ／Ｎ比をより向上させる必要がある。ゲートモード動作においては、ゲート幅、パルス高、ゲート間隔の調整により、動作条件の最適化を図ることは可能である。しかしながら、その最適化の限界はＡＰＤの特性で決まっている。したがって、Ｓ／Ｎ比改善に当たっては、素子構造から最適化を図ってより高いＳ／Ｎ比が期待できるＡＰＤの開発が必要となっている。

本発明の目的は、Ｓ／Ｎ比を向上できる半導体受光素子を提供することである。

本発明によれば、第一増倍層と、この第一増倍層上に設けられた電界調整層と、前記電界調整層上に設けられた第二増倍層と、前記第二増倍層上に設けられた電界緩和層と、前記電界緩和層上に設けられた光吸収層とを備え、前記第一増倍層および前記第二増倍層の各層は、ｐ型の不純物濃度およびｎ型の不純物濃度の各不純物濃度が、５×１０^１５ｃｍ^−３以下であり、動作電圧を印加した状態において、前記電界調整層により、前記第一増倍層の電界強度を前記第二増倍層の電界強度よりも大きくした半導体受光素子が提供される。

本発明によれば、Ｓ／Ｎ比を向上できる半導体受光素子が提供される。

以下、本発明の実施形態を図面に基づいて説明する。
図３および図４に本実施形態の半導体受光素子１を示す。
図３は半導体受光素子１の断面図であり、図４は半導体受光素子１を模式的に示した図である。
はじめに、半導体受光素子１の概要について説明する。
半導体受光素子１は、半導体基板１１上に設けられたｎ型のバッファ層（第一の層）１２と、このバッファ層１２上に設けられた第一増倍層１３と、この第一増倍層１３上に設けられた電界調整層１４と、電界調整層１４上に設けられた第二増倍層１５と、第二増倍層１５上に設けられたｐ型の電界緩和層１６と、電界緩和層１６上に設けられたｐ型の光吸収層１７とを備える。
第一増倍層１３および第二増倍層１５はｐ型の不純物濃度およびｎ型の不純物濃度の各不純物濃度が５×１０^１５ｃｍ^−３以下である。
また、動作電圧を印加した状態において、電界調整層１４により、第一増倍層１３の電界強度は第二増倍層１５の電界強度よりも大きくなっている。

次に、半導体受光素子１について詳細に説明する。
半導体受光素子１は、前述した基板１１、バッファ層１２、第一増倍層１３、電界調整層１４、第二増倍層１５、電界緩和層１６、光吸収層１７に加えて、光吸収層１７上に設けられるバッファ層１８、このバッファ層１８上に設けられるコンタクト層１９を有する。
この半導体受光素子１は、III-V族化合物半導体層を含んで構成されるIII-V族半導体受光素子であり、各層の材料等の一例は、表１に示す通りである。なお、表１における不純物濃度は、基板１１、層１２，１４，１６，１７，１８，１９の導電型と同じ導電型の不純物濃度を示している。第一増倍層１３および第二増倍層１５においては、ｐ型の不純物濃度およびｎ型の不純物濃度の各不純物濃度を示す。

半導体基板１１の裏面側には、ＡＲコーティング２３が施されている。さらに、各層１２〜１９はメサ型に形成されており、その周囲はパッシベーション膜（絶縁膜）２１で覆われている。このパッシベーション膜２１のうち、コンタクト層１９の上部部分には、開口が形成され、この開口内にｐ側電極２０が形成されている。
また、各層１２〜１９で構成されるメサに対し、溝を挟んで隣接する部分には、ｎ側電極２２が形成されている。

第一増倍層１３および第二増倍層１５は、高電界の印加によりアバランシェ増倍を引き起こし、多量のキャリアを発生させる層である。
第一増倍層１３は、第二増倍層１５に比べ電界が高くなる層であり、バッファ層１２上に直接設けられている。この第一増倍層１３は、ダークキャリア発生を低減するため、層厚を一定以上とし、均一電界で作製する必要がある。第一増倍層１３は層厚を０．２μｍ以上とすることが好ましい。このようにすることで、第一増倍層１３の増倍機能を確実に確保することができる。
また、第一増倍層１３のｎ型の不純物濃度、ｐ型の不純物濃度はそれぞれ５×１０^１５ｃｍ^−３以下である。このような不純物濃度を採用することで、受光素子１の動作時において、第一増倍層１３の電界強度が層方向に沿って一定（均一電界）とすることができる。
なお、層厚２．０μｍ以上で形成する場合には、その電界強度の均一性を確保するためｎ型の不純物濃度、ｐ型の不純物濃度は、それぞれ１×１０^１５ｃｍ^−３以下とすることが望ましい。
なお、ｎ型の不純物濃度、ｐ型の不純物濃度の下限値は特に規定はないが、オージェ分光装置や、２次イオン質量分析装置等による検出限界以下であればよい。

第一増倍層１３は、良好な増倍特性を得るためには、バンドギャップが大きいほうが望ましく、基板１１として、InP基板上に形成する場合、基板と格子整合するIn_ｘAl_ｙGa_{（１−ｘ−ｙ）}As（０<ｘ<１，０<ｙ<１、０<ｘ＋ｙ≦１）が望ましく、最もバンドギャップの大きなInAlGaAsであるInAlAsが適している。

第二増倍層１５では、ダークカウントが第一増倍層１３に比較して抑えられているとともに、第一増倍層１３より小さな利得の増倍機能を有していることである。このためには、受光素子の動作時において、電界強度が層方向に沿って一定となる均一電界が望ましい。具体的にはｎ型の不純物濃度、ｐ型の不純物濃度がそれぞれ５×１０^１５ｃｍ^−３以下である。

ダークカウントが第一増倍層１３と比較して十分抑えられるためには、第二増倍層１５の電界強度が第一増倍層１３の電界強度の９０％以下であることが好ましい。
一方で、第二増倍層１５が増倍機能を有するためには、一定の電界強度が必要である。電界強度が低下すると一回の増倍過程に必要な走行距離λが長くなるため、層厚を厚くする必要がある。
最も電界が高い場合でもキャリア注入の増倍利得を１０倍程度に高めるため、５回程度 (その際の増倍率の最大値は２^５＝３２倍)イオン化するための走行距離が必要である。 このためには通常のブレークダウン時の平均イオン化距離２００〜３００Åを考えると、その５倍を計算して、２００〜３００Å×５＝０．１〜０．１５μｍの均一電界が必要である。すなわち、少なくとも０．１μｍが必要な厚みである。

第二増倍層１５の電界強度が第一増倍層１３の２０％ 程度の場合で、イオン化に必要な走行距離が５倍程度になると見積もった場合、１０００〜１５００Å×５＝０．５〜０．７５μm となり、第二増倍層１５で最低限必要な層厚は、０．５μｍである。
第二増倍層１５の電界強度が第一増倍層１３の５０％ 程度の場合で、イオン化に必要な走行距離が２倍程度になると見積もった場合、４００〜６００Å×５＝０．２〜０．３μm となり、第二増倍層１５で最低限必要な層厚は、０．２μｍである。
第二増倍層１５の電界強度が第一増倍層１３の６０％程度の場合で、イオン化に必要な走行距離が１．６６倍程度になると見積もった場合、３３２〜５００Å×５＝０．１６ 〜 ０．２５μm となり、第二増倍層１５で最低限必要な層厚は、０．１６μｍである。
第二増倍層１５の電界強度が第一増倍層１３の８０％ 程度の場合で、イオン化に必要な走行距離が１．２５倍程度になると見積もった場合、２５０〜３７５Å×５＝０．１３〜０．１９μm となり、第二増倍層１５で最低限必要な層厚は、０．１３μｍである。
第二増倍層１５の厚みと、第二増倍層１５の第一増倍層１３に対する相対電界強度との関係を図５に示す。第二増倍層１５の電界強度を下げることにより、第二増倍層１５の必要な層厚は厚くなっていくことがわかる。
なお、図５では、第一増倍層１３を領域Ａとし、第二増倍層１５を領域Ｂとしている。

一方、第二増倍層１５の最大層厚は、第一増倍層１３の厚みに対し、１．２〜１．５倍程度以内が望ましく、１倍以内であることが特に好ましい。
このようにすることで、第二増倍層１５の増倍率が第一増倍層１３の増倍率を超えてしまうことを確実に防止できる。
良好な増倍特性を得るために、第二増倍層１５に用いる材料は第一増倍層１３と同等かそれ以上のバンドギャップの材料が望ましい。具体的には、第一増倍層１３と同様のIn_ｘAl_ｙGa_{（１−ｘ−ｙ）}As（０<ｘ<１，０<ｙ<１、０<ｘ＋ｙ≦１）、なかでも、InAlAsが好ましい。さらには InGaAsP などであってもよい。これら材料を交互に用いて形成する超格子構造のようなバンドオフセットを持つ構造を導入することもできる。

電界調整層１４は、第一増倍層１３と第二増倍層１５の電界強度に差をつける機能を持つ層である（図６参照）。電界調整層１４は、第一増倍層１３と第二増倍層１５とに直接接触している。第一増倍層１３および第二増倍層１５は、均一電界で構成され、増倍層の平均電界強度と電界強度は同等である。従って、この電界調整層１４の電界緩和量（不純物濃度×層厚）が第一増倍層１３と第二増倍層１５の電界強度の差を構成する（図６参照）。その電界緩和量の計算例を、以下の表２に示す。表２には、電界調整層１４の層厚と、ｐ型の不純物濃度と、緩和量との関係が示されている。

電界調整層１４内部での増倍効果を減らすためには、イオン化が少なくなるようにする必要があり、電界調整層１４の厚みは、０．１μｍ以下であることが望ましい。０．１μｍ以下であれば、平均イオン化距離（２００Å）の１０倍未満となり、イオン化回数を抑制できる。
さらに、電界調整層１４の厚みを５００Å（０．０５μｍ）以下とすることで、電界調整層１４内部でのイオン化確率を小さくできる。５００Åであれば、平均イオン化距離の３倍以内であり、イオン化はほとんどおきない。
また、電界調整層１４の厚みは薄いほど、イオン化が少なくなり好ましいが、電界調整層１４を薄くした場合には、電界調整層１４中のｐ型不純物濃度を高くして、電界調整を行う必要がある（表２参照）。しかしながら、ｐ型不純物濃度を高くしすぎると、電界調整層１４の結晶性が劣化してしまう可能性がある。
そこで、電界調整層１４の厚みを、１０Å（０．００１μｍ）以上とすることで、無理のない(結晶性で劣化の生じる恐れが少ない)ドーピング濃度で電界調整層が形成可能となる。
さらに、電界調整層１４の厚みは、第一増倍層１３の１／５以下が望ましく、１／１０以下に設定することが好ましい。

ここで、電界調整層１４の膜厚とｐ型の不純物濃度は、第一増倍層１３の電界強度をＥＡ、第二増倍層１５の平均電界強度をＥＢとした場合、ＥＡ−ＥＢが１００ｋＶ／ｃｍ以上となるように設定されることが好ましい。
このようにすることで、第二増倍層１５でのダークキャリアの発生を確実に抑制できる。
また、電界調整層１４の膜厚とｐ型の不純物濃度は、第一増倍層１３の平均電界強度をＥＡ、第二増倍層の平均電界強度をＥＢとした場合、ＥＢがＥＡ×０．１以上となるように設定されてもよい。このようにすることで、第二増倍層１５での増倍機能を確実に確保することができる。なお、ＥＢがＥＡ×０．１となる場合には、第二増倍層１５の厚みは１μｍ以上であることが好ましい。
さらに、ＥＢは、ＥＡ×０．２以上となることが好ましい。このようにすることで、第二増倍層１５での増倍機能をより確実に確保することができる。

電界緩和層１６は、第二増倍層１５に印加される高電界と、光吸収層１７に印加される比較的低い電界との差異を緩和させるために設けられる層である。電界緩和層１６は、第二増倍層１５および光吸収層１７に直接接触している。この電界緩和層１６を設けることにより、第二増倍層１５へ高い電界を安定的に印加することが可能となる。電界緩和層１６は、ｐ型不純物を含有しており、光吸収層１７および第二増倍層１５と同一の構成材料を用いることができる。

光吸収層１７は、入射光を電気に変換する役割を果たす層であり、受光すべき光を吸収可能なバンドギャップを有する。光吸収層１７の構成材料は、入射光の波長に応じて適宜選択される。

ここで、図６に、半導体受光素子１に動作電圧を印加した状態における電界強度分布を示す。この電界強度分布は、半導体受光素子１の層方向に沿った分布である。
図６からも、第一増倍層１３の電界強度Ｅ１は、第二増倍層１５の電界強度Ｅ２よりも高くなっており、これらの電界強度Ｅ１，Ｅ２は電界調整層１４により調整されていることがわかる。

このような半導体受光素子１は、以下のようにして製造できる。
半導体基板１１上に各層１２〜１９をエピタキシャル成長させ、その後、メサ型にエッチング加工する。
その後、メサ全体をパッシベーション膜２１により被覆し、各電極２０，２２を形成する。そして、光信号が入射する基板裏面にＡＲコーティング２３を施す。
信号光は半導体受光素子１の基板側より入射し、バイアス印加状態では素子内部にて光電変換及び増倍をへて、両端の電極に電流出力として現れる。

次に、本実施形態の作用効果について説明する。
ＡＰＤの増倍層を、増倍時の電界強度分布が均一となる均一電界とした場合、そのイオン化利得（＝増倍利得）やダークキャリアの発生確率は層厚方向で一定の値となる。例えば、ダークキャリアの発生確率は図２に示すように層厚方向で一様の分布となる。
図２では、符号９１が光吸収層、符号９２が電界緩和層、符号９３が増倍層を示している。また、符号９４は、増倍層中で均一に分布して発生するダークキャリアを示す。

しかしながら、電界強度分布が均一である増倍層において、電子のイオン化率とホールのイオン化率は等しくないことが知られており、その比をイオン化率比ｋと呼んでいる。この電子のイオン化確率とホールのイオン化確率の違いから電界強度の高い第一増倍層１３で発生したダークキャリアと電界強度の低い第二増倍層１５で発生したダークキャリアではその増倍特性には違いが生じる。
電子増倍型の特性を持つ材料(イオン化率比 k < 1)で構成した増倍層の場合、電界強度の高い第一増倍層１３のキャリアは電子注入型モデルに近い増倍を起こすため、その平均の利得<M>は高く、過剰雑音Fは小さい。一方、電界強度の低い第二増倍層１５のキャリアはホール注入モデルに近づくため、平均の利得<M>は小さく、過剰雑音Fは大きくなる。
本実施形態では、第一増倍層１３または第二増倍層１５のうち、第一増倍層１３の電界強度を、第二増倍層１５の電界強度よりも高くしている。
これにより、半導体受光素子１をゲートモードで動作させた場合、ゲートパルス印加によるダークカウントは主に電界の高い第一増倍層１３で発生することとなる。
一方で、第二増倍層１５の電界強度は、第一増倍層１３よりも低いため、第二増倍層１５では、ダークキャリアが発生しにくくなっている。信号光由来の電子は、第二増倍層１５で増倍されて、第一増倍層１３に進む。このとき、電界強度が大きい第一増倍層１３では、ダークキャリアが発生しやすくなっているが、第一増倍層１３で発生するダークキャリアの数に比べ、すでに、第二増倍層１５にて、増倍された電子の数が非常に多いことから、Ｓ／Ｎ比が向上する。図７には、半導体受光素子１をゲートモードで動作させ、光子検出した場合のキャリアの出現回数が示されている。図７からもＳ／Ｎ比が向上していることがわかる。
これに加え、第一増倍層１３、第二増倍層１５は不純物濃度が５×１０^１５ｃｍ^−３以下であることから、増倍時の電界分布が均一となる。そのため、ある電圧を印加した場合におけるダークキャリアの発生量は、不均一電界型の増倍層で発生するキャリア数より少なくなっている。

なお、ゲートモードでは、第一増倍層１３内に電子が進むタイミングと同期して、ブレークダウンを超えるような電圧のゲートパルスが印加され、ゲートモード特有の高確率イオン化状態（連続イオン化状態）でのブレークダウンが引き起こされる。その後、ゲートパルスが通り過ぎると共にバイアスは下がり、第一増倍層１３の利得は小さくなり、アバランシェ増倍状態が終端される。
ここで、説明する高確率イオン化状態とは、ゲートモードに特有の増倍過程で、通常用いられているＤＣバイアス下での増倍条件と異なる。
通常の増倍条件では、有限個のキャリアに対して有限の増倍率を得る。
一方、ゲートモードで用いるブレークダウン以上のバイアス条件では、増倍率はバイアスの印加時間とともに大きくなっていくため、印加時間を無限とした場合の増倍率は理論上無限大となる。実際の素子をこの状態におくと過電流により素子は故障する。
このため、有限のゲート幅を持つパルスにより有限のバイアス時間とすることで、増倍率を有限値に収束させている。 このような動作をする結果、シグナルとノイズの増倍パルスの波高値では差が大きくなり、適当な閾値を設けて検出することで両者を弁別し、Ｓ／Ｎ比を向上させることが出来る。

また、本実施形態では、バッファ層１２をｎ型、電界緩和層１６をｐ型としている。このように、バッファ層１２をｎ型、電界緩和層１６をｐ型とする構成を採用することで、電子増倍型の増倍過程を利用することができる。電子増倍型の増倍過程は、増倍層への注入キャリアとして電子を用いる。注入キャリアとペアで生成されるキャリア（電子の場合ホール）の平均走行距離を比較すると、注入キャリアのほうが長くなるため、走行速度の速い電子を注入キャリアとして使うと、増倍過程を高速に生成させることができる利点がある。

第一増倍層１３を、InP基板である基板１１上に格子整合するInAlGaAsのうち、最も大きなバンドギャップを持つInAlAsで構成することにより良好な増倍特性を得ることができる。
また、第二増倍層１５も、InAlAsで構成することにより良好な増倍特性を得ることができる。
さらに、第一増倍層１３の厚みを０．２μｍ以上とすることで、第一増倍層１３の増倍機能を確実に確保することができる。

なお、本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
たとえば、前記実施形態では、バッファ層１２をｎ型、電界緩和層１６をｐ型としたが、これに限らず、バッファ層をｐ型、電界緩和層をｎ型としてもよい。このようにした場合であっても、前記実施形態と同様の効果を奏することができる。第二増倍層の電界強度は、第一増倍層よりも低いため、第二増倍層では、ダークキャリアが発生しにくくなっている。信号光由来のホールは、第二増倍層で増倍されて、第一増倍層に進む。このとき、電界強度が大きい第一増倍層では、ダークキャリアが発生しやすくなっているが、第一増倍層で発生するダークキャリアの数に比べ、すでに、第二増倍層にて、増倍されたホールの数が非常に多いことから、Ｓ／Ｎ比が向上する。
また、バッファ層をｎ型、電界緩和層をｐ型、光吸収層をi型としてもよい。
さらには、前記実施形態では受光素子をメサ型としたが、これに限らず、プレーナー型の受光素子としてもよい。
また、前記実施形態では、受光素子に対し、ゲートモードの印加電圧が行われるとしたが、これに限らず、従来のように受光素子に対し、バイアス電圧を印加して受光素子を動作させてもよい。

次に、本発明の実施例について説明する。
（実施例１）
前記実施形態と同様の受光素子を形成した。各エピタキシャル層の厚みは表３に示すように形成する。

第一増倍層１３として高強度均一電界型増倍層が、第二増倍層１５として低強度均一電界型増倍層が作用する。電界調整層１４での電界緩和量はおよそ１００kV/cm であり、ブレークダウン時に主たる増倍がおきるのは第一増倍層１３である。第一増倍層１３を、InP基板１１上に格子整合するInAlGaAsのうち、最も大きなバンドギャップを持つInAlAsで構成することにより良好な増倍特性を得ることができた。

第二増倍層１５及び電界調整層１４についても、InP基板１１上に格子整合するInAlGaAsのうち、最も大きなバンドギャップを持つInAlAsで構成することにより良好な増倍特性を得ることができた。
電界調整層１４の層厚とｐ型不純物濃度とを、第一増倍層１３の電界強度EA 、第二増倍層１５の電界強度ＥＢ としたとき、ＥＡ-ＥＢが１００kV /cm以上となるよう設定することで、第二増倍層１５で発生するダークキャリアを抑えることができた。

このようにして作製した受光素子にゲートモードのバイアスを印加した。
ゲートによりブレークダウン以上のバイアスをそのゲート幅で決まる時間Δｔだけ印加された状態において、高強度均一電界型増倍層（第一増倍層１３）でブレークダウンのための利得のほとんどを得た。
一方で、光キャリアはそのキャリア走行上、低強度の増倍層（第二増倍層１５）を横断した後に高強度の増倍層（第一増倍層１３）でブレークダウンする。 その際、低強度の増倍層（第二増倍層１５）でも利得を得るため、ダークカウントに比して全利得は高くなった。 その結果、光子検出信号とダークキャリア、アフターパルスキャリアなどの波高分布の差が強調されて通常素子よりも高いＳ／Ｎ比を得ることができた。

（実施例２）
各エピタキシャル層の厚みは表４に示すように形成した受光素子を作製した。

第一増倍層１３をInP基板１１上に格子整合するInAlGaAsのうち、最も大きなバンドギャップを持つInAlAsで構成することにより良好な増倍特性を得ることができた。
第二増倍層１５及び電界調整層１４についても、InP基板１１上に格子整合するInAlGaAsのうち、最も大きなバンドギャップを持つInAlAsで構成することにより良好な増倍特性を得ることができた。
電界調整層１４の層厚とｐ型不純物濃度との組み合わせを第一増倍層の電界強度ＥＡ 、第二増倍層１５の電界強度ＥＢとしたとき、ＥＢがＥＡ×０．２となるよう形成することで、第二増倍層１５で利得を得ることができた。
電界調整層１４での電界緩和量はおよそ５００kV/cmであり、ブレークダウン時に主たる増倍がおきるのは高強度均一電界型増倍層（第一増倍層１３）であった。
低強度均一増倍層（第二増倍層１５）の平均電界強度は、高強度均一増倍層（第一増倍層１３）の平均電界強度の２０％以下にまで下がっていた。このため、第二増倍層１５での利得を得るために第二増倍層１５の厚みを０．５μｍとした。
このようにして作製した受光素子にゲートモードのバイアスを印加した。
ゲートパルスにより、ブレークダウン以上のバイアスをゲート幅Δｔの時間だけ印加された状態において、ブレークダウンのための利得のほとんどを高強度均一電界型増倍層（第一増倍層１３）で得た。
一方、光キャリアはそのキャリア走行上、低強度の増倍層（第二増倍層１５）を横断した後に高強度の増倍層（第一増倍層１３）でブレークダウンする。 その際、低強度の増倍層でも利得を得るため、ダークカウントに比して全利得は高くなる。 その結果、光子検出信号とダークキャリア、アフターパルスキャリアなどの波高分布の差が強調されて通常素子よりも高いＳ／Ｎ比を得ることができた。

ゲートモードおよびＤＣバイアス時の印加バイアスのタイミングを示す図である。 均一電界でのダークキャリア発生を示す模式図である。 実施形態における半導体受光素子の断面図である。 半導体受光素子を模式的に示した図である。 第二増倍層の第一増倍層に対する相対電界強度と、第二増倍層の最低膜厚との関係を示す図である。 半導体受光素子の動作時における電界強度分布を示す図である。 半導体受光素子をゲートモードで動作させ、光子検出した場合のキャリアの出現回数を示す図である。

符号の説明

１ 半導体受光素子
１１ 半導体基板（基板）
１２ バッファ層
１３ 第一増倍層
１４ 電界調整層
１５ 第二増倍層
１６ 電界緩和層
１７ 光吸収層
１８ バッファ層
１９ コンタクト層
２０ ｐ側電極
２１ パッシベーション膜（絶縁膜）
２２ ｎ側電極
２３ ＡＲコーティング
９１ 光吸収層
９２ 電界緩和層
９３ 増倍層
９４ 倍層中で均一に分布して発生するダークキャリア

Claims (7)

1. 第一増倍層と、
   この第一増倍層上に設けられた電界調整層と、
   前記電界調整層上に設けられた第二増倍層と、
   前記第二増倍層上に設けられた電界緩和層と、
   前記電界緩和層上に設けられた光吸収層とを備え、
   前記第一増倍層および前記第二増倍層の各層は、ｐ型の不純物濃度およびｎ型の不純物濃度の各不純物濃度が、５×１０^１５ｃｍ^−３以下であり、
   動作電圧を印加した状態において、前記電界調整層により、前記第一増倍層の電界強度を前記第二増倍層の電界強度よりも大きくした半導体受光素子。
2. 請求項１に記載の半導体受光素子において、
   上部に前記第一増倍層が設けられる第一の層を有し、
   前記第一の層はｎ型であり、
   前記電界緩和層はｐ型である半導体受光素子。
3. 請求項１または２に記載の半導体受光素子において、
   前記電界調整層の膜厚と、前記電界調整層のｐ型あるいはｎ型の不純物濃度とは、前記第一増倍層の電界強度ＥＡ、前記第二増倍層の電界強度をＥＢとした場合、ＥＡ−ＥＢが１００ｋＶ／ｃｍ以上となるように設定されている半導体受光素子。
4. 請求項１乃至３のいずれかに記載の半導体受光素子において、
   前記電界調整層の膜厚と、前記電界調整層のｐ型あるいはｎ型の不純物濃度とは、前記第一増倍層の電界強度ＥＡ、前記第二増倍層の電界強度をＥＢとした場合、ＥＢがＥＡ×０．１以上となるように設定されている半導体受光素子。
5. 請求項１乃至４のいずれかに記載の半導体受光素子において、
   前記第一増倍層、前記電界調整層、前記第二増倍層、前記電界緩和層、および前記光吸収層が積層される基板を有し、
   前記基板は、ＩｎＰであり、
   前記第一増倍層がＩｎＡｌＡｓを含んで構成され、
   前記第一増倍層の厚みが０．２μｍ以上である半導体受光素子。
6. 請求項５に記載の半導体受光素子において、
   前記第二増倍層および前記電界調整層がＩｎＡｌＡｓを含む半導体受光素子。
7. 請求項１乃至６のいずれかに記載の半導体受光素子において、
   前記電界調整層の膜厚を、０．００１μｍ以上、０．０５μｍ以下とする半導体受光素子。

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