JP5239731B2 - Multilayer ceramic electronic component and manufacturing method thereof - Google Patents
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Description
この発明は、積層セラミック電子部品およびその製造方法に関するもので、特に、積層セラミック電子部品に備える外部端子電極の構造および外部端子電極の形成方法に関するものである。 The present invention relates to a multilayer ceramic electronic component and a method for manufacturing the same, and more particularly to a structure of an external terminal electrode provided in the multilayer ceramic electronic component and a method for forming the external terminal electrode.
近年、携帯電話、ノートパソコン、デジタルカメラ、デジタルオーディオ機器等の小型携帯電子機器の市場が拡大している。これらの携帯電子機器では、小型化が進んでいるとともに、高性能化も同時に進んでいる。携帯電子機器には多数の積層セラミック電子部品が搭載されているが、積層セラミック電子部品についても、小型化かつ高性能化が要求されており、たとえば、積層セラミックコンデンサについては、小型化かつ大容量化が要求されている。 In recent years, the market for small portable electronic devices such as mobile phones, notebook computers, digital cameras, and digital audio devices is expanding. In these portable electronic devices, miniaturization is progressing and high performance is also progressing at the same time. A lot of monolithic ceramic electronic components are mounted on portable electronic devices, but miniaturization and high performance are also demanded for monolithic ceramic electronic components. For example, miniaturization and large capacity for monolithic ceramic capacitors. Is required.
積層セラミックコンデンサを小型化かつ大容量化する手段としては、セラミック層を薄層化することが有効であり、最近では、セラミック層の厚みが3μm前後のものが実用化されている。現在、さらなる薄層化の可能性が探求されているが、セラミック層を薄層化すればするほど、内部電極間の短絡が生じやすくなるため、品質確保が難しくなるという課題がある。 As a means for reducing the size and increasing the capacity of a multilayer ceramic capacitor, it is effective to make the ceramic layer thin. Recently, a ceramic layer having a thickness of about 3 μm has been put into practical use. Currently, the possibility of further thinning is being sought. However, as the ceramic layer is made thinner, a short circuit between the internal electrodes is more likely to occur, which makes it difficult to ensure quality.
別の手段として、内部電極の有効面積を広くすることが考えられる。しかし、積層セラミックコンデンサを量産する際には、セラミックグリーンシートの積層ずれ、カットずれを考慮して、内部電極とセラミック素体の側面とのサイドマージンや、内部電極とセラミック素体の端面とのエンドマージンをある程度確保する必要があるため、内部電極の有効面積を広げることには制約がある。 As another means, it is conceivable to increase the effective area of the internal electrode. However, when mass-producing multilayer ceramic capacitors, considering the misalignment and cut misalignment of the ceramic green sheet, the side margin between the internal electrode and the side surface of the ceramic body, or the end surface of the internal electrode and the ceramic body Since it is necessary to secure an end margin to some extent, there is a restriction on expanding the effective area of the internal electrode.
所定のマージンを確保しながら内部電極の有効面積を広げるためには、セラミック層の面積を広くする必要がある。しかし、決められた寸法規格内でセラミック層の面積を広げることには限界があり、その上、外部端子電極自身が有する厚みといったことも妨げとなる。 In order to increase the effective area of the internal electrode while ensuring a predetermined margin, it is necessary to increase the area of the ceramic layer. However, there is a limit to increasing the area of the ceramic layer within the determined dimensional standard, and further, the thickness of the external terminal electrode itself is also hindered.
従来、積層セラミックコンデンサの外部端子電極は、セラミック素体の端部に導電性ペーストを塗布し、焼き付けることにより形成されている。導電性ペーストの塗布方法としては、導電性ペーストを収容したペースト槽にセラミック素体の端部を浸漬して引き上げるというものが主流であるが、この方法では、導電性ペーストの粘性が影響して、セラミック素体の端面の中央部に導電性ペーストが厚く付着しやすい。このため、外部端子電極が部分的に厚くなる(たとえば、具体的には30μmを超える)分、セラミック層の面積を小さくせざるを得ない。 Conventionally, the external terminal electrode of a multilayer ceramic capacitor is formed by applying a conductive paste to the end of a ceramic body and baking it. The main method of applying the conductive paste is to immerse and lift the end of the ceramic body in a paste tank containing the conductive paste, but this method is influenced by the viscosity of the conductive paste. The conductive paste tends to adhere thickly to the center of the end face of the ceramic body. For this reason, the area of the ceramic layer has to be reduced by the thickness of the external terminal electrode that is partially thick (for example, more than 30 μm).
これを受けて、外部端子電極を、直接、めっきにより形成する方法が提案されている(たとえば、特許文献1参照)。この方法によれば、セラミック素体の端面における内部電極の露出部を核としてめっき膜が析出し、めっき膜が成長することにより、隣り合う内部電極の露出部同士が接続される。したがって、この方法を適用すれば、従来の導電性ペーストによる方法に比べて、薄くかつフラットな外部端子電極を形成することが可能となる。 In response to this, a method of directly forming the external terminal electrode by plating has been proposed (for example, see Patent Document 1). According to this method, the plating film is deposited with the exposed portion of the internal electrode on the end face of the ceramic body as a nucleus, and the plating film grows, whereby the exposed portions of the adjacent internal electrodes are connected to each other. Therefore, when this method is applied, it is possible to form a thin and flat external terminal electrode as compared with the conventional method using conductive paste.
しかし、上述のめっきによる方法の場合、従来の導電性ペーストによる方法におけるガラスの接着剤効果が得られないため、セラミック素体に対するめっき膜、すなわち外部端子電極の固着力が弱いという問題がある。
そこで、この発明の目的は、薄く、かつセラミック素体に対する固着力に優れた外部端子電極を有する、積層セラミック電子部品およびその製造方法を提供しようとすることである。 SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a multilayer ceramic electronic component having a thin external electrode having excellent adhesion to a ceramic body and a method for manufacturing the same.
この発明に係る積層セラミック電子部品は、複数のセラミック層が積層されてなる、セラミック素体と、セラミック素体の内部に形成され、かつセラミック素体の外表面に露出部を有する、内部導体と、セラミック素体の外表面上に形成され、かつ内部導体の露出部を被覆する、外部端子電極とを備え、上述した技術的課題を解決するため、外部端子電極が、内部導体の露出部を被覆するCuめっき膜を含み、Cuめっき膜の内部であって、Cuめっき膜の少なくともセラミック素体との界面側に、不連続状にCu酸化物が存在していることを特徴としている。 A multilayer ceramic electronic component according to the present invention includes a ceramic body formed by laminating a plurality of ceramic layers, an inner conductor formed inside the ceramic body, and having an exposed portion on the outer surface of the ceramic body. An external terminal electrode formed on the outer surface of the ceramic body and covering the exposed portion of the internal conductor, and in order to solve the above technical problem, the external terminal electrode has the exposed portion of the internal conductor. It includes a Cu plating film to be coated, and is characterized in that Cu oxide exists discontinuously inside the Cu plating film and at least on the interface side with the ceramic body of the Cu plating film.
上記Cu酸化物は玉状に存在していることが多い。 The Cu oxide is often present in a ball shape.
また、Cu酸化物はCu2OとCuOとを含むことがあり、この場合、Cu酸化物において、Cu2Oは90重量%以上を占めることが好ましい。 Further, Cu oxide may contain a Cu 2 O and CuO, in this case, the Cu oxide, Cu 2 O is preferably accounts for at least 90 wt%.
内部導体は、電気的特性の発現に実質的に寄与しないダミー内部導体を含んでいてもよい。 The inner conductor may include a dummy inner conductor that does not substantially contribute to the development of electrical characteristics.
セラミック素体の外表面上の、内部導体の露出部以外の領域であって、外部端子電極とセラミック素体との間に、補助導体が形成されていてもよい。この場合、補助導体はガラスを含有することが好ましい。 An auxiliary conductor may be formed between the external terminal electrode and the ceramic element body in a region other than the exposed portion of the inner conductor on the outer surface of the ceramic element body. In this case, the auxiliary conductor preferably contains glass.
この発明に係る積層セラミック電子部品がたとえばコンデンサアレイや多端子型低ESLコンデンサなどを構成する場合には、内部導体の露出部は、セラミック素体の外表面上において少なくとも4つの列をなすように形成され、外部端子電極は、内部導体の露出部の列に対応するように少なくとも4つ形成される。 When the multilayer ceramic electronic component according to the present invention constitutes, for example, a capacitor array or a multi-terminal type low ESL capacitor, the exposed portion of the internal conductor forms at least four rows on the outer surface of the ceramic body. At least four external terminal electrodes are formed so as to correspond to the columns of the exposed portions of the internal conductors.
この発明に係る積層セラミック電子部品がたとえば積層セラミックコンデンサや積層セラミックインダクタなどを構成する場合、典型的には、セラミック素体は、互いに対向する第1および第2の主面と第1および第2の主面間を結ぶ4つの側面とを有し、外部端子電極は、側面上の互いに異なる第1および第2の位置にそれぞれ形成された第1および第2の外部端子電極を含んでいる。 When the multilayer ceramic electronic component according to the present invention constitutes, for example, a multilayer ceramic capacitor, a multilayer ceramic inductor, or the like, typically, the ceramic body has first and second main surfaces and first and second opposing each other. The external terminal electrodes include first and second external terminal electrodes respectively formed at different first and second positions on the side surfaces.
このような実施形態において、この発明に係る積層セラミック電子部品が積層セラミックコンデンサを構成する場合には、内部導体は、側面上の第1の位置に露出部を有しかつ第1の外部端子電極と電気的に接続される第1の内部電極と、側面上の第2の位置に露出部を有しかつ第2の外部端子電極と電気的に接続される第2の内部電極とを含み、第1および第2の内部電極は、所定のセラミック層を介して互いに対向するようにされる。 In such an embodiment, when the multilayer ceramic electronic component according to the present invention constitutes a multilayer ceramic capacitor, the internal conductor has an exposed portion at the first position on the side surface and the first external terminal electrode A first internal electrode electrically connected to the first external electrode, and a second internal electrode having an exposed portion at a second position on the side surface and electrically connected to the second external terminal electrode, The first and second internal electrodes are made to face each other with a predetermined ceramic layer interposed therebetween.
この発明に係る積層セラミック電子部品が積層セラミックインダクタを構成する場合には、内部導体は、側面上の第1の位置に露出部を有する第1の内部導体と、側面上の第2の位置に露出部を有しかつセラミック層の積層方向において第1の内部導体とは異なる位置に配置される第2の内部導体と、第1の内部導体と第2の内部導体とを電気的に接続するようにコイル状に延びるコイル導体とを含む。 When the multilayer ceramic electronic component according to the present invention constitutes a multilayer ceramic inductor, the internal conductor has a first internal conductor having an exposed portion at the first position on the side surface and a second position on the side surface. A second inner conductor having an exposed portion and disposed at a position different from the first inner conductor in the stacking direction of the ceramic layers is electrically connected to the first inner conductor and the second inner conductor. And a coil conductor extending in a coil shape.
上述した4つの側面が、互いに対向する第1および第2の側面ならびに互いに対向する第3および第4の側面からなるとき、上記第1の外部端子電極は、第3の側面上にのみ形成され、上記第2の外部端子電極は、第4の側面上にのみ形成されてもよい。この場合、第1および第2の主面ならびに第1および第2の側面の各一部上に、第1の外部端子電極の外周縁のみにおいて第1の外部端子電極と電気的に接続された第1の端縁導体が形成され、第1および第2の主面ならびに第1および第2の側面の各一部上に、第2の外部端子電極の外周縁のみにおいて第2の外部端子電極と電気的に接続された第2の端縁導体が形成されることが好ましい。 When the four side surfaces described above are composed of the first and second side surfaces facing each other and the third and fourth side surfaces facing each other, the first external terminal electrode is formed only on the third side surface. The second external terminal electrode may be formed only on the fourth side surface. In this case, the first and second main surfaces and a part of each of the first and second side surfaces are electrically connected to the first external terminal electrode only at the outer peripheral edge of the first external terminal electrode. A second external terminal electrode is formed on the first and second main surfaces and a part of each of the first and second side surfaces, only on the outer peripheral edge of the second external terminal electrode. Preferably, a second edge conductor electrically connected to is formed.
この発明は、また、上述のような積層セラミック電子部品を製造する方法にも向けられる。 The present invention is also directed to a method of manufacturing a multilayer ceramic electronic component as described above.
この発明に係る積層セラミック電子部品の製造方法は、複数のセラミック層が積層されてなるもので、内部に内部導体を有し、かつ外表面に内部導体の一部が露出した露出部を有する、セラミック素体を準備する工程と、セラミック素体にめっき処理を施し、内部導体の露出部上にCuめっき膜を析出させる工程と、セラミック素体に熱処理を施し、Cuめっき膜とセラミック素体との間に、Cu液相、O液相およびCu固相を生成させる工程とを備えることを特徴としている。 The method for manufacturing a multilayer ceramic electronic component according to the present invention is formed by laminating a plurality of ceramic layers, has an internal conductor inside, and has an exposed portion where a part of the internal conductor is exposed on the outer surface. A step of preparing a ceramic body, a step of plating the ceramic body, depositing a Cu plating film on the exposed portion of the internal conductor, a heat treatment of the ceramic body, and the Cu plating film and the ceramic body. And a step of generating a Cu liquid phase, an O liquid phase, and a Cu solid phase.
上記熱処理は、温度1065℃以上、かつ酸素濃度50ppm以上の条件で実施されることが好ましい。 The heat treatment is preferably performed under conditions of a temperature of 1065 ° C. or higher and an oxygen concentration of 50 ppm or higher.
この発明によれば、Cuめっき膜を形成した後、所定の条件で熱処理を施すことによって、Cuめっき膜とセラミック素体との間にCu液相、O液相およびCu固相が生成される。これらの混合相は、Cuめっき膜の内部であって、Cuめっき膜の少なくともセラミック素体との界面側に偏析しやすい。そして、冷却されると、上記Cu液相およびO液相が固体となり、Cu酸化物が生成される。このCu酸化物は、Cuめっき膜の内部であって、Cuめっき膜の少なくともセラミック素体との界面側に、不連続状に存在する状態となっている。この状態において、Cu酸化物は、セラミック素体とCuめっき膜とを強固に接合する接着剤として作用し、Cuめっき膜を含む外部端子電極の、セラミック素体に対する固着力を高めることができ、結果として、セラミック素体に対する固着力に優れた外部端子電極を有する積層セラミック電子部品を得ることができる。 According to this invention, after forming a Cu plating film, a Cu liquid phase, an O liquid phase, and a Cu solid phase are generated between the Cu plating film and the ceramic body by performing heat treatment under predetermined conditions. . These mixed phases are easily segregated inside the Cu plating film and at least on the interface side of the Cu plating film with the ceramic body. And when it cools, the said Cu liquid phase and O liquid phase will become solid, and Cu oxide will be produced | generated. The Cu oxide is in a discontinuous state inside the Cu plating film and at least on the interface side of the Cu plating film with the ceramic body. In this state, the Cu oxide acts as an adhesive that firmly bonds the ceramic body and the Cu plating film, and can increase the adhesion of the external terminal electrode including the Cu plating film to the ceramic body, As a result, it is possible to obtain a multilayer ceramic electronic component having an external terminal electrode that has excellent adhesion to the ceramic body.
また、外部端子電極に含まれるCuめっき膜は、めっきによって形成されるものであるので、導電性ペーストを用いて形成された場合に比べて、薄く、かつフラットな状態とすることができる。したがって、積層セラミック電子部品の小型化に寄与するとともに、決められた寸法規格内でセラミック素体の体積を増すことができるので、積層セラミック電子部品の高性能化に寄与する。特に、積層セラミックコンデンサに適用された場合、決められた寸法規格内で大容量化を果たすことができる。 Further, since the Cu plating film included in the external terminal electrode is formed by plating, it can be made thinner and flat compared to the case where it is formed using a conductive paste. Therefore, it contributes to the miniaturization of the multilayer ceramic electronic component, and the volume of the ceramic body can be increased within the determined dimensional standard, which contributes to the enhancement of the performance of the multilayer ceramic electronic component. In particular, when applied to a multilayer ceramic capacitor, the capacity can be increased within a predetermined dimensional standard.
上述したCu酸化物がCu2OとCuOとを含む場合、特にCu2Oはセラミックとの間で拡散接合による強固な接合状態を実現し得るので、Cu酸化物において、Cu2Oが90重量%以上を占めていると、外部端子電極の、セラミック素体に対する固着力を一層高めることができる。 When the above-mentioned Cu oxide contains Cu 2 O and CuO, since Cu 2 O can realize a strong bonding state by diffusion bonding with the ceramic in particular, Cu 2 O is 90 wt% in the Cu oxide. If it occupies% or more, the fixing force of the external terminal electrode to the ceramic body can be further increased.
内部導体がダミー内部導体を含む場合、外部端子電極のセラミック素体に対する固着力をより向上させることができる。 When the inner conductor includes a dummy inner conductor, the fixing force of the external terminal electrode to the ceramic body can be further improved.
セラミック素体の外表面上の内部電極の露出部以外の領域に補助導体が形成されていると、外部端子電極の形成領域を容易に広げることができ、その結果、外部端子電極のセラミック素体に対する固着力をより向上させることができる。 When the auxiliary conductor is formed in a region other than the exposed portion of the internal electrode on the outer surface of the ceramic body, the external terminal electrode forming region can be easily expanded. As a result, the ceramic body of the external terminal electrode The fixing force with respect to can be further improved.
セラミック素体が、互いに対向する第1および第2の側面ならびに互いに対向する第3および第4の側面を有し、第1の外部端子電極が第3の側面上にのみ形成され、第2の外部端子電極が第4の側面上にのみ形成され、さらに、第1および第2の主面ならびに第1および第2の側面の各一部上に、第1の外部端子電極の外周縁のみにおいて第1の外部端子電極と電気的に接続された第1の端縁導体が形成され、第1および第2の主面ならびに第1および第2の側面の各一部上に、第2の外部端子電極の外周縁のみにおいて第2の外部端子電極と電気的に接続された第2の端縁導体が形成されると、外部端子電極を形成するためのめっき工程を比較的短時間で済ませることができるとともに、端縁導体の存在により、はんだ付けによる実装時の接合信頼性を高めることができ、また、外部端子電極の周囲からセラミック素体の内部への水分等の浸入を確実に抑制することができるため、積層コンデンサの信頼性を向上させることができる。 The ceramic body has first and second side surfaces facing each other and third and fourth side surfaces facing each other, the first external terminal electrode is formed only on the third side surface, The external terminal electrode is formed only on the fourth side surface, and on the first and second main surfaces and a part of each of the first and second side surfaces, only at the outer peripheral edge of the first external terminal electrode A first edge conductor electrically connected to the first external terminal electrode is formed, and a second external conductor is formed on each of the first and second main surfaces and the first and second side surfaces. When the second edge conductor electrically connected to the second external terminal electrode is formed only at the outer peripheral edge of the terminal electrode, the plating process for forming the external terminal electrode can be completed in a relatively short time. When mounting by soldering due to the presence of edge conductors It is possible to increase the bonding reliability, also, it is possible to reliably inhibit the penetration of moisture into the interior of the ceramic body from the surrounding external terminal electrodes, thereby improving the reliability of the multilayer capacitor.
この発明に係る積層セラミック電子部品の製造方法において、熱処理が温度1065℃以上、かつ酸素濃度が50ppm以上の条件で実施されると、十分なCu液相およびO液相を確実に生成することができる。 In the method for manufacturing a multilayer ceramic electronic component according to the present invention, when the heat treatment is performed at a temperature of 1065 ° C. or higher and an oxygen concentration of 50 ppm or higher, sufficient Cu liquid phase and O liquid phase can be reliably generated. it can.
図1ないし図4は、この発明の第1の実施形態を説明するためのものである。ここで、図1は、積層セラミック電子部品の一例としての積層セラミックコンデンサ1を示す斜視図である。図2は、図1の線A−Aに沿う断面図である。
1 to 4 are for explaining a first embodiment of the present invention. Here, FIG. 1 is a perspective view showing a multilayer
積層セラミックコンデンサ1は、セラミック素体2を備えている。セラミック素体2は、互いに対向する第1および第2の主面3および4と、第1および第2の主面3および4間を結ぶ4つの側面5〜8とを有する直方体形状をなしている。なお、以下の説明において、4つの側面5〜8のうち、主面3および4の長辺方向に延びる側面5および6を、それぞれ、第1および第2の側面と呼び、短辺方向に延びる側面7および8を、それぞれ、第1および第2の端面と呼ぶことにする。
The multilayer
セラミック素体2の第1および第2の端面7および8上には、それぞれ、第1および第2の外部端子電極9および10が形成されている。
First and second
主として図2を参照して、セラミック素体2は、複数のセラミック層11が積層された構造を有している。セラミック素体2の内部には、互いの間に所定のセラミック層11を介在させた状態で、第1および第2の内部電極12および13が複数組積層方向に交互に形成されている。第1の内部電極12は、第1の端面7に露出部14を有し、第2の内部電極13は、第2の端面8に露出部15を有している。第1の内部電極12の露出部14は、第1の外部端子電極9によって被覆され、第1の外部端子電極9と電気的に接続される。第2の内部電極13の露出部15は、第2の外部端子電極10によって被覆され、第2の外部端子電極10と電気的に接続される。
Referring mainly to FIG. 2, the
図3は、セラミック素体2の内部構造を示す平面図であり、(1)は、第1の内部電極12が通る断面を示し、(2)は、第2の内部電極13が通る断面を示している。
FIG. 3 is a plan view showing the internal structure of the
図3に示すように、第1および第2の内部電極12および13は、ともに長方形の平面形状を有している。第1の内部電極12は、第2の内部電極13と対向する第1の容量部16と第1の容量部16から第1の端面7にまで引き出される第1の引出し部17とを有している。第2の内部電極13についても、同様に、第2の容量部18と第2の引出し部19とを有している。
As shown in FIG. 3, the first and second
図4は、図2の一部、すなわち第1の外部端子電極9が形成された部分を拡大して示す断面図である。
FIG. 4 is an enlarged cross-sectional view of a part of FIG. 2, that is, a part where the first external
図4に示すように、第1の外部端子電極9は、第1の内部電極12の露出部14を被覆するようにして第1の端面7上に形成されるCuめっき膜20を含んでいる。図示しないが、第2の外部端子電極10についても、同様に、Cuめっき膜20を含んでいる。Cuめっき膜20の厚みは、1〜10μmであることが好ましい。
As shown in FIG. 4, the first external
Cuめっき膜20の内部であって、Cuめっき膜20の少なくともセラミック素体2との界面側には、不連続状にCu酸化物21が存在している。図4では、不連続状態の一例として、Cu酸化物21が玉状に存在している状態が示されているが、必ずしも、このように独立した状態で存在する必要はなく、たとえば、縞状に存在していてもよい。Cu酸化物21は、セラミック素体2と外部端子電極9および10とを強固に接合するように作用する。この作用の詳細については後述する。Cu酸化物21は、Cu2OとCuOとを含み得る。Cu酸化物21において、Cu2Oの占める割合は90重量%以上であることが好ましい。
The
セラミック層11は、たとえば、BaTiO3、CaTiO3、SrTiO3、CaZrO3などを主成分とする誘電体セラミックから構成される。なお、これら主成分に、Mn化合物、Fe化合物、Cr化合物、Co化合物、Ni化合物などの副成分が添加されていてもよい。また、セラミック層11の厚みは、焼成後において、たとえば1〜10μmとされることが好ましい。
The
セラミック素体2のサイズとしては、0402サイズ、0603サイズ、1005サイズ、1608サイズ、2012サイズ、3216サイズ、3225サイズ(JEITA規格等参照)などがあり得るが、小型化かつ大容量化の観点に立てば、1005〜2012サイズの部品にとって、この発明が特に有益であると言える。
The size of the
内部電極12および13に含まれる導電成分としては、たとえば、Ni、Cu、Ag、Pd、Ag−Pd合金、Auなどを用いることができる。なお、Cuめっき膜20に含まれ得るCu2OやCuOのようなCu酸化物21やCuとの反応性を考慮すると、Niを用いることが特に好ましい。また、内部電極12および13の各々の焼成後の厚みは0.5〜2.0μmであることが好ましい。
As the conductive component contained in the
次に、上述した積層セラミックコンデンサ1の製造方法の一例について説明する。
Next, an example of a method for manufacturing the above-described multilayer
まず、セラミック層11となるべきセラミックグリーンシート、内部電極12および13のための導電性ペーストがそれぞれ準備される。これらセラミックグリーンシートおよび導電性ペーストには、バインダおよび溶剤が含まれるが、これらバインダおよび溶剤としては、それぞれ、公知の有機バインダおよび有機溶剤を用いることができる。
First, a ceramic green sheet to be the
次に、セラミックグリーンシート上に、たとえばスクリーン印刷法などにより所定のパターンをもって導電性ペーストが印刷される。これによって、内部電極12および13の各々となるべき導電性ペースト膜が形成されたセラミックグリーンシートが得られる。
Next, a conductive paste is printed on the ceramic green sheet with a predetermined pattern by, for example, a screen printing method. As a result, a ceramic green sheet on which conductive paste films to be the
次に、上述のように導電性ペースト膜が形成されたセラミックグリーンシートを所定の順序でかつ所定枚数積層し、その上下に導電性ペースト膜が形成されていない外層用セラミックグリーンシートを所定枚数積層することによって、生の状態のマザー積層体が得られる。生のマザー積層体は、必要に応じて、静水圧プレスなどの手段により積層方向に圧着される。 Next, a predetermined number of ceramic green sheets on which conductive paste films are formed as described above are stacked in a predetermined order, and a predetermined number of outer layer ceramic green sheets on which conductive paste films are not formed are stacked. By doing so, a mother laminate in a raw state can be obtained. The raw mother laminate is pressure-bonded in the laminating direction by means such as an isostatic press as required.
次に、生のマザー積層体は所定のサイズにカットされ、それによって、セラミック素体2の生の状態のものが切り出される。
Next, the raw mother laminated body is cut into a predetermined size, whereby the raw
次に、生のセラミック素体2が焼成される。焼成温度は、セラミックグリーンシートに含まれるセラミック材料や導電性ペースト膜に含まれる金属材料にもよるが、たとえば900〜1300℃の範囲に選ばれることが好ましい。
Next, the raw
次に、必要に応じて、バレル研磨等による研磨処理を施し、内部電極12および13の露出部14および15の面出しを行なう。同時に、セラミック素体2の稜部や角部に丸みが形成される。また、必要に応じて、撥水処理を施し、内部電極12および13の露出部14および15とセラミック層11との隙間からのめっき液の浸入を防止しておく。
Next, if necessary, a polishing process such as barrel polishing is performed to expose the exposed
次に、セラミック素体2にめっき処理を施し、第1および第2の内部電極12および13の露出部14および15上にCuめっき膜20を析出させる。Cuめっきとしては、電解Cuめっきおよび無電解Cuめっきのどちらを採用してもよいが、無電解Cuめっきの場合には、めっき析出速度を向上させるために、Pd触媒などによる前処理が必要となり、工程が複雑化するというデメリットがある。したがって、電解Cuめっきを採用することが好ましい。なお、Cuめっき膜20の形成を促進するために、電解Cuめっきまたは無電解Cuめっきの前に、ストライクCuめっきを施すことが好ましい。また、めっき処理においては、バレルめっきを用いることが好ましい。
Next, the
次に、セラミック素体2に熱処理を施し、上述のCuめっき膜20とセラミック素体2の外表面との間に、Cu液相、O液相およびCu固相を生成させる。これらの混合相は、Cuめっき膜20とセラミック素体2の外表面との界面に偏析しやすい。これは、熱処理時に、Cuめっき膜20とセラミック素体2の外表面との間の微小な隙間やセラミック素体2の表面の微細な空孔に向かって、液相が移動しやすいためであると推測される。
Next, the
熱処理条件は、温度1065℃以上、かつ酸素濃度50ppm以上に選ばれることが好ましい。温度が1065℃未満であったり、酸素濃度が50ppm未満であったりする場合、Cu液相およびO液相が十分生成しないおそれがある。熱処理温度の上限は、Cuの融点を超えない程度とされることが好ましく、具体的には、1084℃未満であることが好ましい。 The heat treatment conditions are preferably selected such that the temperature is 1065 ° C. or higher and the oxygen concentration is 50 ppm or higher. When the temperature is less than 1065 ° C. or the oxygen concentration is less than 50 ppm, the Cu liquid phase and the O liquid phase may not be sufficiently generated. The upper limit of the heat treatment temperature is preferably set so as not to exceed the melting point of Cu, and specifically, it is preferably less than 1084 ° C.
次に、セラミック素体2を室温まで冷却する。このとき、上記界面に偏析したCu液相およびO液相が固体となり、ここに、Cu酸化物21が形成される。Cu酸化物21は、セラミック素体2とCuめっき膜20とを強固に接合する。中でも、Cu2Oとセラミックとの間では、拡散接合により、一層強固な接合状態が実現される。また、Cuめっき膜20とセラミック素体2との間がCu酸化物21により封止されるため、外部から水分が浸入しにくくなり、積層セラミックコンデンサ1の信頼性を向上させることができる。
Next, the
図5は、この発明の第2の実施形態を説明するための図4に対応する図である。図5において、図4に示す要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。 FIG. 5 is a view corresponding to FIG. 4 for explaining the second embodiment of the present invention. In FIG. 5, elements corresponding to the elements shown in FIG. 4 are denoted by the same reference numerals, and redundant description is omitted.
第2の実施形態では、Cuめっき膜20上に、第1の外側導電層24および第2の外側導電層25がさらに形成される。
In the second embodiment, a first outer
第1の外側導電層24は、CuおよびNiからなる群から選ばれる1種の金属または当該金属を含む合金のめっき膜からなる。第1の外側導電層24は、たとえば、はんだ実装の際に、はんだによりCuめっき膜20が食われることを防止するはんだバリア層として機能する。なお、第1の外側導電層24がCuからなる場合、Cuめっき膜20もCuからなるため、第1の外側導電層24は、Cu膜の厚みを増すことによって、はんだバリア層として機能することになる。
The first outer
第2の外側導電層25は、Sn、Pb、Au、Ag、Pd、BiおよびZnからなる群から選ばれる1種の金属または当該金属を含む合金のめっき膜からなる。第2の外側導電層25を構成する材料は、たとえば、はんだ実装におけるはんだ、導電性接着剤実装における導電性接着剤、ワイヤボンディング実装におけるAuなどというように、実装形態に応じて、はんだ、導電性接着剤、Auなどとの相性を考慮して、適宜選択される。
The second outer
図6は、この発明の第3の実施形態を説明するための図4に対応する図である。図6において、図4に示す要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。 FIG. 6 is a view corresponding to FIG. 4 for explaining the third embodiment of the present invention. In FIG. 6, elements corresponding to the elements shown in FIG.
第3の実施形態では、Cuめっき膜20上に、外側導電層28がさらに形成される。外側導電層28は、Au、AgおよびPdからなる群から選ばれる1種の金属または当該金属を含む合金のめっき膜からなる。第3の実施形態は、はんだ実装に対応する必要がない場合、たとえば導電性接着剤実装やワイヤボンディング実装に特化される場合に有利に適用される。第3の実施形態によれば、たとえば第2の実施形態に比べて、外部端子電極9および10の各々の層数を減らすことができる。
In the third embodiment, the outer
図7は、この発明の第4の実施形態を説明するための図4に対応する図である。図7において、図4に示す要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。 FIG. 7 is a view corresponding to FIG. 4 for explaining a fourth embodiment of the present invention. In FIG. 7, elements corresponding to the elements shown in FIG. 4 are denoted by the same reference numerals, and redundant description is omitted.
第4の実施形態では、Cuめっき膜20上に、第1の外側導電層31および第2の外側導電層32がさらに形成されている。第1の外側導電層31は、熱硬化性樹脂と金属フィラーとを含む導電性樹脂からなる。第2の外側導電層32は、Cu、Ni、Sn、Pb、Au、Ag、Pd、BiおよびZnからなる群から選ばれる1種の金属または当該金属を含む合金のめっき膜からなる。
In the fourth embodiment, a first outer
第4の実施形態によれば、積層セラミックコンデンサ1に外部応力が加わった際に、第1の外側導電層31に含まれる樹脂成分が応力を吸収したり、第1の外側導電層31と第2の外側導電層32との間でフェールセーフ機能としての剥離を起こしたりするため、応力が、直接、セラミック素体2に加わることを抑制し、その結果、セラミック素体2にクラックが発生することを抑制することができる。
According to the fourth embodiment, when an external stress is applied to the multilayer
図8および図9は、この発明の第5の実施形態を説明するためのもので、図8は、図2に対応し、図9は図3に対応している。図8および図9において、図2および図3に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。 FIGS. 8 and 9 are for explaining a fifth embodiment of the present invention. FIG. 8 corresponds to FIG. 2 and FIG. 9 corresponds to FIG. 8 and 9, elements corresponding to those shown in FIGS. 2 and 3 are denoted by the same reference numerals, and redundant description is omitted.
第5の実施形態では、セラミック素体2の内部において、電気的特性の発現に実質的に寄与しないダミー内部導体35および36が形成される。この実施形態では、ダミー内部導体35および36は、第1または第2の内部電極12または13と同一面上に形成される内層ダミー内部導体35と、第1および第2の内部電極12および13のいずれとも異なる面上に形成される外層ダミー内部導体36とに分類される。
In the fifth embodiment, dummy
ダミー内部導体35および36は、内部電極12および13の場合と同様、セラミック素体2の端面7および8に露出部を有していて、これら露出部も第1または第2の外部端子電極9または10によって被覆され、Cuめっき膜20(図4参照)と接続される。ダミー内部導体35および36に含まれる金属は、Cuめっき膜20に含まれるCuと反応するものを用いることが好ましい。これにより、外部端子電極9および10のセラミック素体2に対する固着力をさらに向上させることができる。また、ダミー内部導体35および36は、内部電極12および13と同じ金属を含むことが好ましく、たとえば、Ni、Cuなどをダミー内部導体35および36に含ませる金属として用いることができる。
The dummy
図9に示すように、ダミー内部導体35および36は、内部電極12および13の引出し部17および19と同じ幅で形成されることが好ましい。また、図9(1)に示した2つの外層ダミー内部導体36が与えるパターンは、図9(2)に示した第1の内部電極12および内層ダミー内部導体35が与えるパターンと同じであり、また、図9(3)に示した第2の内部電極13および内層ダミー内部導体35が与えるパターンは、図9(4)に示した2つの外層ダミー内部導体36が与えるパターンと同じである。したがって、これらの間で製造工程の共通化を図ることができる。
As shown in FIG. 9, the dummy
図10および図11は、この発明の第6の実施形態を説明するためのものである。ここで、図10は図2に対応する図である。図11は、外部端子電極9および10を形成する前のセラミック素体2の状態を示す斜視図である。図10および図11において、図1および図2に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
FIG. 10 and FIG. 11 are for explaining the sixth embodiment of the present invention. Here, FIG. 10 corresponds to FIG. FIG. 11 is a perspective view showing a state of the
第6の実施形態では、セラミック素体2の外表面上の、内部電極12および13の露出部14および15以外の領域であって、外部端子電極9および10とセラミック素体2との間に、補助導体39が形成される。より具体的には、セラミック素体2の第1および第2の主面3および4の各々の長手方向での両端部に補助導体39が形成される。
In the sixth embodiment, the area on the outer surface of the
外部端子電極9および10のCuめっき膜20(図4参照)は、めっきにより形成されるものであるので、内部電極12および13の露出部14および15以外の領域には形成されにくい傾向にあるが、補助導体39を形成することにより、Cuめっき膜20の形成領域を容易に延長することができる。これにより、Cu酸化物21の析出領域を容易に広くすることができ、Cuめっき膜20のセラミック素体2に対する固着力を容易に向上させることができる。
Since the Cu plating film 20 (see FIG. 4) of the external
補助導体39はガラスを含有することが好ましい。ガラスとしては、ホウケイ酸ガラスなどのBやSiを含むガラスを用いることができる。ガラスには、Ba、Al、Cuなどの副成分が含まれていてもよい。なお、ガラスの状態については、たとえば、波長分散型マイクロアナライザ(WDX)によるマッピング分析を行なうことにより、その成分を確認することができる。
The
補助導体39は、たとえば、補助導体39となるべき導電性ペースト膜が形成されたセラミックグリーンシートを、生の状態にあるセラミック素体2の最上層および最下層に積層し、セラミック素体2と同時焼成することにより形成されることができる。あるいは、焼成後のセラミック素体2の第1および第2の主面3および4上に導電性ペーストを印刷して焼き付けることにより形成されてもよい。これらの場合、導電性ペーストを用いることになるが、主面3および4にだけ付与されるため、補助導体39の厚みを10μm以下とすることができ、外部端子電極9および10の厚みを含めても、30μm以下の厚みに抑えることができる。
As the
なお、補助導体39を形成した後、バレル研磨等の研磨処理を行なうことによって、補助導体39の端部に丸みが付与されることが好ましい。
In addition, it is preferable that the end of the
図12ないし図14は、この発明の第7の実施形態を説明するためのものである。第7の実施形態は、第6の実施形態の変形例であり、図12および図13は、それぞれ、図10および図11に対応している。図12ないし図14において、図10および図11に示す要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。 12 to 14 are for explaining the seventh embodiment of the present invention. The seventh embodiment is a modification of the sixth embodiment, and FIGS. 12 and 13 correspond to FIGS. 10 and 11, respectively. 12 to 14, elements corresponding to those shown in FIGS. 10 and 11 are denoted by the same reference numerals, and redundant description is omitted.
第7の実施形態では、第6の実施形態の場合と同様、補助導体42が形成される。より具体的には、補助導体42は、セラミック素体2の第1および第2の主面3および4の各々の長手方向での両端部、第1および第2の側面5および6の各々の長手方向での両端部、ならびに第1および第2の端面7および8の各々の外周縁部に形成される。
In the seventh embodiment, the
図14は、上述のような補助導体42の好ましい形成方法を示す断面図である。
FIG. 14 is a cross-sectional view showing a preferred method for forming the
まず、図14(1)に示すように、セラミック素体2が用意されるとともに、導電性ペースト43からなるペースト層44が形成された平板45が用意される。
First, as shown in FIG. 14A, the
次に、図14(2)に示すように、セラミック素体2の第1の端面7がペースト層44に浸漬され、次いで、図14(3)に示すように、セラミック素体2が引き上げられる。このとき、第1の端面7には導電性ペースト43が付着している。
Next, as shown in FIG. 14 (2), the
次に、図14(4)に示すように、ペースト層が形成されていない平板46が用意される。
Next, as shown in FIG. 14 (4), a
次に、図14(5)に示すように、第1の端面7が平板46に押し付けられ、第1の端面7の中央部に付着した導電性ペースト43が第1の端面7の外周縁部に向かって搾り出される。その後、図14(6)に示すように、セラミック素体2を引き上げたとき、第1の端面7の中央部においては、導電性ペースト43が付着しないか、ほとんど付着しない状態となっている。
Next, as shown in FIG. 14 (5), the
同様の工程が、セラミック素体2の第2の端面8に対しても実施される。
A similar process is performed on the
次に、導電性ペースト43が焼き付けられ、それによって、図13に示すような状態で補助導体42が形成される。なお、図14(5)および同(6)に示した工程において、端面7および8の各々の中央部に導電性ペースト43が残ることもあり得るが、このような場合であっても、補助導体42を形成した後、バレル研磨等の研磨処理を行なうことにより、内部電極12および13の露出部14および15の良好な面出しを行なうことができる。
Next, the
第7の実施形態における補助導体42は、第6の実施形態における補助導体39と同様の作用効果を有する。しかしながら、第7の実施形態における補助導体42は、セラミック素体2の第1および第2の主面3および4上にまで形成されるため、外部端子電極9および10となるべきCuめっき膜20(図4参照)を第1および第2の側面5および6にまで形成することが容易になる。したがって、Cu酸化物21の析出領域を第1および第2の側面5および6にまで回り込ませることが容易になるため、外部端子電極9および10の固着力を容易に向上させることができる。また、第1および第2の側面5および6にまで延びるように補助導体42が形成されるため、たとえば、第5の実施形態における外層ダミー内部導体36を特に形成する必要がなくなる。
The
また、第7の実施形態の場合にも、導電性ペースト43の余剰分を掻き取るなどして厚みを抑えることが可能であるため、外部端子電極9および10を含めても、厚み30μm以下に抑えることが可能である。
Also in the case of the seventh embodiment, since it is possible to reduce the thickness by scraping off the surplus portion of the
図15および図16は、この発明の第8の実施形態を説明するためのものである。図15は図2に対応している。図15において、図2に示す要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。 15 and 16 are for explaining an eighth embodiment of the present invention. FIG. 15 corresponds to FIG. 15, elements corresponding to those shown in FIG. 2 are denoted by the same reference numerals, and redundant description is omitted.
第8の実施形態では、第1の外部端子電極9は、第1の端面7上にのみ形成され、第2の外部端子電極10は、第2の端面8上にのみ形成される。したがって、セラミック素体2の端面7および8における内部電極12および13の露出部14および15を核としてめっき膜を析出させ、このめっき膜を成長させることにより、隣り合う内部電極12および13の露出部14および15同士を接続する、といった方法であっても、外部端子電極9および10を比較的短時間で形成することができる。
In the eighth embodiment, the first external
第8の実施形態では、また、第1および第2の主面3および4ならびに第1および第2の側面5および6の、第1の端面7側の各端部上には、第1の外部端子電極9の外周縁のみにおいて第1の外部端子電極9と電気的に接続された第1の端縁導体49が形成される。同様に、第1および第2の主面3および4ならびに第1および第2の側面5および6の、第2の端面8側の各端部上には、第2の外部端子電極10の外周縁のみにおいて第2の外部端子電極10と電気的に接続された第2の端縁導体50が形成される。
In the eighth embodiment, the first and second
第1および第2の端縁導体49および50は、前述した補助導体39または42の場合と同様、ガラスを含有することが好ましく、たとえば、導電性ペーストの付与および焼付けによって形成される。導電性ペーストの焼付けは、セラミック素体2の焼成と同時に行なっても、セラミック素体2の焼成の後で行なってもよい。
The first and
第8の実施形態によれば、セラミック素体2の第1および第2の主面3および4ならびに第1および第2の側面5および6の各々における、第1および第2の端面7および8に隣接する各端部に第1および第2の外部端子電極9および10の外周縁と導通するように第1および第2の端縁導体49および50が形成されるので、はんだ付けによる実装時の接合信頼性を高めることができる。また、端縁導体49および50が形成されない場合に比べて、外部端子電極9および10の周囲からセラミック素体2の内部への水分等の浸入が抑制されるため、積層セラミックコンデンサ1の信頼性を向上させることができる。
According to the eighth embodiment, the first and second end faces 7 and 8 on the first and second
第8の実施形態において、第1の外部端子電極9上および第1の端縁導体49上に、外側めっき膜51がさらに形成され、また、第2の外部端子電極10上および第2の端縁導体50上に、外側めっき膜52がさらに形成されることが好ましい。これら外側めっき膜51および52において、はんだ濡れ性の良好な金属を用いることにより、積層セラミックコンデンサ1の、はんだ付けによる実装時の接合信頼性を確実に高めることができる。はんだ濡れ性の良好な金属として、たとえばSn、Auなどが挙げられる。
In the eighth embodiment, an
なお、外側めっき膜51および52は、1層構造である場合に限らず、たとえば、Niめっき層を下地として、その上にSnめっき層を形成するなど、2層構造であっても、さらに3層以上の構造であってもよい。
The
図16は、上述の端縁導体49および50の好ましい形成方法を示す断面図である。図16は図14に対応している。図16において、図14に示す要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
FIG. 16 is a cross-sectional view showing a preferred method of forming the
まず、図16(1)に示すように、外部端子電極9および10が予め形成されたセラミック素体2が用意されるとともに、導電性ペースト43からなるペースト層44が形成された平板45が用意される。
First, as shown in FIG. 16A, a
次に、図16(2)に示すように、第1の外部端子電極9とともに、セラミック素体2の第1の端面7がペースト層44に浸漬され、次いで、図16(3)に示すように、セラミック素体2が引き上げられる。このとき、第1の外部端子電極9が形成された第1の端面7を覆うように、導電性ペースト43が付着している。
Next, as shown in FIG. 16 (2), the
次に、図16(4)に示すように、ペースト層が形成されていない平板46が用意される。
Next, as shown in FIG. 16 (4), a
次に、図16(5)に示すように、第1の端面7上の第1の外部端子電極9が平板46に押し付けられ、第1の外部端子電極9に付着した導電性ペースト43が第1の外部端子電極9の外周縁部に向かって搾り出される。その後、図16(6)に示すように、セラミック素体2を引き上げたとき、第1の外部端子電極9の外周縁部を除く部分においては、導電性ペースト43が付着しないか、ほとんど付着しない状態となっている。
Next, as shown in FIG. 16 (5), the first external
同様の工程が、セラミック素体2の第2の外部端子電極10が形成された第2の端面8に対しても実施される。
The same process is also performed on the
次に、導電性ペースト43が焼き付けられ、それによって、図15に示すような状態で端縁導体49および50が形成される。
Next, the
図17および図18は、この発明の第9の実施形態を説明するためのものである。ここで、図17は、積層セラミック電子部品の一例としての積層セラミックコンデンサアレイ101を示す斜視図である。
17 and 18 are for explaining a ninth embodiment of the present invention. Here, FIG. 17 is a perspective view showing a multilayer
積層セラミックコンデンサアレイ101は、セラミック素体102を備えている。セラミック素体102は、互いに対向する第1および第2の主面103および104と、第1および第2の主面103および104間を結ぶ、第1の側面105、第2の側面106、第3の側面107および第4の側面108とを有する直方体形状をなしている。
The multilayer
図18は、セラミック素体102の内部構造を示す平面図であり、図18(1)と同(2)とは互いに異なる断面を示している。セラミック素体102は、複数のセラミック層109が積層された構造を有している。セラミック素体102の内部には、互いの間に所定のセラミック層109を介在させた状態で、第1および第2の内部電極110および111が複数組積層方向に交互にかつ主面方向に交互に形成されている。この実施形態では、2つの第1の内部電極110と2つの第2の内部電極111とが主面方向に交互に配列されている。第1の内部電極110は、第1の側面105に露出部112を有し、第2の内部電極111は、第2の側面106に露出部113を有している。
FIG. 18 is a plan view showing the internal structure of the
図17に示すように、セラミック素体102の第1および第2の側面105および106上には、それぞれ、4つの第1の外部端子電極114および4つの第2の外部端子電極115が形成されている。第1の内部電極110の露出部112は、第1の外部端子電極114によって被覆され、第1の外部端子電極114と電気的に接続される。第2の内部電極111の露出部113は、第2の外部端子電極115によって被覆され、第2の外部端子電極115と電気的に接続される。
As shown in FIG. 17, four first external
このような積層セラミックコンデンサアレイ101の第1および第2の外部端子電極114および115についても、図示しないが、図4、図5、図6または図7を参照して説明した外部端子電極9の構造および形成方法が適用される。
The first and second external
第9の実施形態によるコンデンサアレイ101のような多端子型の積層セラミック電子部品においては、隣り合う外部端子電極同士の距離をある程度確保してはんだブリッジを防止する必要があるが、導電性ペーストによる塗布方法の場合、精度良く導電性ペーストを塗布することが困難であるため、露出した内部電極間の距離を少し広めに確保する必要があり、その結果、小型化を阻害している。これに対して、この発明によれば、外部端子電極の形成のために、直接めっきを用いるため、露出した内部電極間の距離を必要最小限に抑えることが可能となり、積層セラミック電子部品の小型化をより進めることができる。
In the multi-terminal type multilayer ceramic electronic component such as the
なお、第9の実施形態では、8つの端子すなわち内部電極110および111の露出部112および113が合計8つの列を形成していたが、少なくとも4つの列が形成されていればよく、外部端子電極についても、それぞれの列に対応するように少なくとも4つ形成されていればよい。
In the ninth embodiment, the eight terminals, that is, the exposed
図19ないし図21は、この発明の第10の実施形態を説明するためのものである。ここで、図19および図20は、それぞれ、図17および図18に対応する図である。図21は、外部端子電極114および115を形成する前のセラミック素体102の第1および第2の主面103および104を示す図である。図19ないし図21において、図17および図18に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
19 to 21 are for explaining a tenth embodiment of the present invention. Here, FIGS. 19 and 20 correspond to FIGS. 17 and 18, respectively. FIG. 21 is a diagram showing the first and second
第10の実施形態では、図20に示すように、第1または第2の内部電極110または111と同一面上に形成される内層ダミー内部導体116と、内部電極110および111のいずれとも異なる面上に形成される外層ダミー内部導体117とを備えるとともに、図21に示すように、セラミック素体102の第1および第2の主面103および104上に形成される補助導体118を備えることを特徴としている。
In the tenth embodiment, as shown in FIG. 20, the inner-layer dummy
ダミー内部導体116および117は、第5の実施形態におけるダミー内部導体35および36と同様の作用効果を奏し、補助導体118は、第6の実施形態における補助導体39と同様の作用効果を奏する。したがって、第10の実施形態によれば、第9の実施形態に比べて、第1および第2の外部端子電極114および115のセラミック素体102に対する固着力をより向上させることができるとともに、第1および第2の外部端子電極114および115の形成領域を主面103および104にまで容易に延長することができる。
The dummy
なお、第10の実施形態において、ダミー内部導体116および117を省略したり、あるいは、補助導体118を省略したりすることも可能である。
In the tenth embodiment, the dummy
図22および図23は、この発明の第11の実施形態を説明するためのものである。ここで、図22は、積層セラミック電子部品の一例としての多端子型低ESL積層セラミックコンデンサ151を示す斜視図である。
22 and 23 are for explaining an eleventh embodiment of the present invention. Here, FIG. 22 is a perspective view showing a multi-terminal type low ESL
低ESL積層セラミックコンデンサ151は、セラミック素体152を備えている。セラミック素体152は、互いに対向する第1および第2の主面153および154と、第1および第2の主面153および154間を結ぶ第1ないし第4の側面155〜158とを有する直方体形状をなしている。
The low ESL multilayer
図23は、セラミック素体152の内部形状を示す平面図であり、図23(1)と同(2)とは互いに異なる断面を示している。
FIG. 23 is a plan view showing the internal shape of the
セラミック素体152は複数のセラミック層159が積層された構造を有している。セラミック素体152の内部には、互いの間に所定のセラミック層159を介在させた状態で、第1および第2の内部電極160および161が複数組積層方向に交互に形成されている。
The
第1の内部電極160は、第2の内部電極161と対向する第1の容量部162と第1の容量部162から第1または第2の側面155または156にまで引き出される複数の第1の引出し部163とを有していて、第1の引出し部163の端部に、第1または第2の側面155または156に露出する露出部164を形成している。
The first
第2の内部電極161は、第1の内部電極160と対向する第2の容量部165と第2の容量部165から第1または第2の側面155または156にまで引き出される複数の第2の引出し部166とを有していて、第2の引出し部166の端部に、第1または第2の側面155または156に露出する露出部167を形成している。
The second
セラミック素体152の第1および第2の側面155および156の各々上には、第1および第2の外部端子電極168および169が交互に複数組配列されている。第1の内部電極160の露出部164は、第1の外部端子電極168によって被覆され、第1の外部端子電極168と電気的に接続される。第2の内部電極161の露出部167は、第2の外部端子電極169によって被覆され、第2の外部端子電極169と電気的に接続される。
A plurality of first and second external
このような第11の実施形態における第1および第2の外部端子電極168および169についても、図4、図5、図6または図7を参照して説明した外部端子電極9の構造および形成方法が適用される。
Regarding the first and second external
図24ないし図26は、この発明の第12の実施形態を説明するためのものである。ここで、図24は図22に対応し、図25は図23に対応する図である。図26は、セラミック素体152の第1および第2の主面153および154を示す図である。図24ないし図26において、図22および図23に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
FIGS. 24 to 26 are for explaining a twelfth embodiment of the present invention. Here, FIG. 24 corresponds to FIG. 22, and FIG. 25 corresponds to FIG. FIG. 26 is a diagram showing the first and second
第12の実施形態の、第11の実施形態に対する関係は、第10の実施形態の、第9の実施形態に対する関係と同様である。すなわち、第12の実施形態では、図25に示すように、第1または第2の内部電極160または161と同一面上に形成される内層ダミー内部導体170と、内部電極160および161のいずれとも異なる面上に形成される外層ダミー内部導体171とを備えるとともに、図26に示すように、セラミック素体152の第1および第2の主面153および154上に形成される補助導体172を備えることを特徴としている。
The relationship of the twelfth embodiment with respect to the eleventh embodiment is the same as the relationship of the tenth embodiment with respect to the ninth embodiment. That is, in the twelfth embodiment, as shown in FIG. 25, both the inner layer dummy
ダミー内部導体170および171は、第5の実施形態におけるダミー内部導体35および36と同様の作用効果を奏し、補助導体172は、第6の実施形態における補助導体39と同様の作用効果を奏する。したがって、第12の実施形態によれば、第11の実施形態に比べて、第1および第2の外部端子電極168および169の、セラミック素体152に対する固着力をより向上させることができるとともに、第1および第2の外部端子電極168および169の形成領域を第1および第2の主面153および154にまで容易に延長することができる。
The dummy
なお、第12の実施形態において、ダミー内部導体170および171が省略されても、あるいは、補助導体172が省略されてもよい。
In the twelfth embodiment, the dummy
図27および図28は、この発明の第13の実施形態を説明するためのものである。ここで、図27は、積層セラミック電子部品の一例としての積層セラミックインダクタ201を示す斜視図である。
27 and 28 are for explaining a thirteenth embodiment of the present invention. Here, FIG. 27 is a perspective view showing a multilayer
積層セラミックインダクタ201は、セラミック素体202を備えている。セラミック素体202は、互いに対向する第1および第2の主面203および204と、第1および第2の主面203および204間を結ぶ4つの側面205〜208とを有する直方体形状をなしている。なお、以下の説明において、4つの側面205〜208のうち、主面203および204の長辺方向に延びる側面205および206を、それぞれ、第1および第2の側面と呼び、短辺方向に延びる側面207および208を、それぞれ、第1および第2の端面と呼ぶことにする。
The multilayer
セラミック素体202の第1および第2の端面207および208上には、それぞれ、第1および第2の外部端子電極209および210が形成されている。
On the first and second end faces 207 and 208 of the
図28は、積層セラミックインダクタ201に備えるセラミック素体202を分解して示す斜視図である。
FIG. 28 is an exploded perspective view showing the
セラミック素体202は、複数のセラミック層211が積層された構造を有している。セラミック素体202の内部には、第1の端面207に露出部212を有する第1の内部導体213と、第2の端面208に露出部214を有しかつセラミック層211の積層方向において第1の内部導体213とは異なる位置に配置される第2の内部導体215とが形成されている。第1の内部導体213の露出部212は、第1の外部端子電極209によって被覆され、第1の外部端子電極209と電気的に接続される。第2の内部導体215の露出部214は、第2の外部端子電極210によって被覆され、第2の外部端子電極210と電気的に接続される。
The
また、セラミック素体202の内部には、第1の内部導体213と第2の内部導体215とを電気的に接続するようにコイル状に延びるコイル導体216が形成されている。コイル導体216は、所定のセラミック層211上に延びるいくつかのライン導体217と所定のセラミック層211を厚み方向に貫通するいくつかのビア導体218とから構成され、セラミック素体202の内部において立体的に延びている。
In addition, a
また、積層セラミックインダクタ201は、電気的特性の発現に実質的に寄与しないいくつかのダミー内部導体219を備えている。ダミー内部導体219は、第1または第2の内部導体213または215の露出部212または214に隣接する位置に露出部を有していて、第1および第2の外部端子電極209および210の、セラミック素体202に対する固着力をより向上させるように作用する。
The multilayer
以上、この発明を図示した実施形態に関連して説明したが、この発明は、その他、積層圧電電子部品や積層サーミスタなどの他の積層セラミック電子部品にも適用することができる。 Although the present invention has been described with reference to the illustrated embodiment, the present invention can be applied to other multilayer ceramic electronic components such as multilayer piezoelectric electronic components and multilayer thermistors.
次に、この発明による効果を確認するために実施した実験例について説明する。この実験例では、第1の実施形態に基づいて積層セラミックコンデンサを作製し、評価を行なった。 Next, experimental examples carried out to confirm the effects of the present invention will be described. In this experimental example, a multilayer ceramic capacitor was produced and evaluated based on the first embodiment.
まず、以下の表1に示すような仕様を有する積層セラミックコンデンサのためのセラミック素体を準備した。 First, a ceramic body for a multilayer ceramic capacitor having specifications as shown in Table 1 below was prepared.
次に、セラミック素体に外部端子電極を形成するため、以下の表2に示すようなめっき浴を用いながら、表3に示すようなめっき条件にて水平回転バレルを適用することによって、CuストライクめっきおよびCu厚付けめっきを実施し、厚み約10μmのCuめっき膜を形成した。 Next, in order to form external terminal electrodes on the ceramic body, a Cu strike is applied by applying a horizontal rotating barrel under the plating conditions shown in Table 3 while using a plating bath as shown in Table 2 below. Plating and Cu thick plating were performed to form a Cu plating film having a thickness of about 10 μm.
次に、セラミック素体に対して、以下の表4に示す各条件にて熱処理を施した。 Next, the ceramic body was subjected to heat treatment under the conditions shown in Table 4 below.
その後、NiめっきおよびSnめっきを、前掲の表2に示すようなめっき浴を用いながら、表3に示すようなめっき条件にて水平回転バレルを適用することによって順次実施し、前述のCuめっき膜上に厚み約4μmのNiめっき膜、およびその上に厚み約4μmのSnめっき膜を形成し、試料1〜9の各々に係る試料を得た。
Thereafter, Ni plating and Sn plating were sequentially performed by applying a horizontal rotating barrel under the plating conditions as shown in Table 3 while using a plating bath as shown in Table 2 above. A Ni plating film having a thickness of about 4 μm was formed thereon, and a Sn plating film having a thickness of about 4 μm was formed thereon, and samples according to
次に、このようにして得られた各試料について、まず、次のようにして外部端子電極の固着力を評価した。外部端子電極の固着力の評価は、試料にせん断破壊を生じさせるようにして行なった。すなわち、各試料に係る積層セラミックコンデンサをはんだ付けにより基板に実装し、荷重速度0.5mm/秒にて、両外部端子電極に平行方向に、破壊が生じるまで荷重を加え、破壊が生じたときの破壊モードを観察した。以下の表5には、各試料について破壊が生じた場所が示されている。また、表5には、各試料10個において、Cuめっき膜とセラミック素体との間で破壊が生じた試料、すなわち電極剥がれが生じた試料の個数も、「不良率」として示している。 Next, for each sample thus obtained, first, the fixing force of the external terminal electrode was evaluated as follows. Evaluation of the fixing force of the external terminal electrode was performed so as to cause shear fracture in the sample. That is, when a multilayer ceramic capacitor according to each sample is mounted on a substrate by soldering, and a load is applied in a direction parallel to both external terminal electrodes at a load speed of 0.5 mm / second until breakage occurs. The failure mode was observed. Table 5 below shows where the breakage occurred for each sample. Table 5 also shows the number of samples in which breakdown occurred between the Cu plating film and the ceramic body, that is, the number of samples in which electrode peeling occurred in each of the 10 samples as “defective rate”.
さらに、耐湿信頼性試験を実施した。125℃および95%RHの環境下で、各試料に3.2Vの電圧を72時間印加した後、絶縁抵抗が1MΩ以下となった試料を不良と判定し、各試料20個における不良試料の個数を、表5において、「耐湿信頼性不良率」として示した。 Furthermore, a moisture resistance reliability test was performed. After applying a voltage of 3.2 V to each sample for 72 hours under an environment of 125 ° C. and 95% RH, the sample having an insulation resistance of 1 MΩ or less was determined to be defective, and the number of defective samples in 20 samples Is shown as “Moisture Reliability Failure Rate” in Table 5.
表5に示すように、試料1〜8および11では、Cuめっき膜とセラミック素体との間で破壊が生じており、かつ、耐湿信頼性に劣っていたのに対し、試料9、10、12および13では、セラミック素体の内部で破壊が生じており、また、耐湿信頼性にも優れていた。このことから、試料9、10、12および13のように、50ppm以上の酸素雰囲気において1065℃以上の温度で熱処理を行なうことにより、セラミック素体に対して、十分な強度および耐湿性をもって、外部端子電極を固着させ得ることがわかる。
As shown in Table 5, in
1 積層セラミックコンデンサ
2,102,152,202 セラミック素体
3,4,103,104,153,154,203,204 主面
5〜8,105〜108,155〜158,205〜208 側面
9,10,114,115,168,169,209,210 外部端子電極
11,109,159,211 セラミック層
12,13,110,111,160,161 内部電極(内部導体)
14,15,112,113,164,167,212,214 露出部
20 Cuめっき膜
21 Cu酸化物
35,36,116,117,170,171,219 ダミー内部導体
39,42,118,172 補助導体
49,50 端縁導体
51,52 めっき膜
101 積層セラミックコンデンサアレイ
151 多端子型低ESL積層セラミックコンデンサ
201 積層セラミックインダクタ
213,215 内部導体
216 コイル導体
DESCRIPTION OF
14, 15, 112, 113, 164, 167, 212, 214
Claims (14)
前記セラミック素体の内部に形成され、かつ前記セラミック素体の外表面に露出部を有する、内部導体と、
前記セラミック素体の外表面上に形成され、かつ前記内部導体の前記露出部を被覆する、外部端子電極と
を備え、
前記外部端子電極は、前記内部導体の前記露出部を被覆するCuめっき膜を含み、前記Cuめっき膜の内部であって、前記Cuめっき膜の少なくとも前記セラミック素体との界面側に、不連続状にCu酸化物が存在している、
積層セラミック電子部品。 A ceramic body formed by laminating a plurality of ceramic layers;
An inner conductor formed inside the ceramic body and having an exposed portion on an outer surface of the ceramic body;
An external terminal electrode formed on the outer surface of the ceramic body and covering the exposed portion of the internal conductor;
The external terminal electrode includes a Cu plating film that covers the exposed portion of the internal conductor, and is discontinuous inside the Cu plating film and at least on the interface side of the Cu plating film with the ceramic body. Cu oxide is present in the shape,
Multilayer ceramic electronic components.
前記セラミック素体にめっき処理を施し、前記内部導体の露出部上にCuめっき膜を析出させる工程と、
前記セラミック素体に熱処理を施し、前記Cuめっき膜と前記セラミック素体との間に、Cu液相、O液相およびCu固相を生成させる工程と
を備える、積層セラミック電子部品の製造方法。 A step of preparing a ceramic body having a plurality of ceramic layers laminated, having an internal conductor inside, and having an exposed portion where a part of the internal conductor is exposed on the outer surface;
Plating the ceramic body and depositing a Cu plating film on the exposed portion of the internal conductor;
A method of manufacturing a multilayer ceramic electronic component, comprising: heat-treating the ceramic body, and generating a Cu liquid phase, an O liquid phase, and a Cu solid phase between the Cu plating film and the ceramic body.
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