JP5230083B2 - Ａｖデコーダ中のメモリアクセスを管理するための方法および装置 - Google Patents

Description

本発明は、ＡＶデコーダのメモリアクセスを管理するための方法および装置に関する。より詳細には、マルチコンポーネントＡＶビットストリームの再生およびデコードに伴うデータハンドリングおよび逆多重化を管理するための方法および装置に関する。

ＡＶデータは、ＣＤ−ＲＯＭ、ＶＣＤ、Ｓ−ＶＣＤ、ＤＶＤまたはＢＤのようなストレージ媒体から読み出された、またはデータ伝送路から受け取ったバイナリデータである。それは、オーディオ、ビデオまたはサブピクチャのような、１つまたは複数のコンポーネントデコーダに向けられているセグメントを含んでいる。ＡＶ再生装置の中で、データは、時間変動、ほぼ一定またはセクション内で一定である最初のデータ転送率で、ソース（ストレージ媒体またはデータ伝送路）から到着している。それらは一般的に、データソースとデータ届け先（コンポーネントデコーダ）の瞬間または短期間の異なったデータ転送率を補償するため、バッファメモリに送り込まれる。

光学媒体読み出しの場合、バッファメモリは、しばしばトラックバッファまたはメカニカルバッファと呼ばれる。ここで、バッファメモリは、受信データストリームが中断されたとき、時間間隔を埋めるために使用される。そのような中断は、光学ピックアップが異なったターゲットアドレスにジャンプするため媒体上の異なった場所に移動するときいつでも発生する。それはまた、低いデータ消費の場合バッファ制御の部分として、少ないトラックを送り出す形でも発生する。例えば、ビデオおよび／またはオーディオ信号の低活動部分のデコードの時である。

従来、データはほぼ一定長のセクタの中に構成されて、セクタはペイロードの部分を含んでいる。一般的に、それぞれのセクタのペイロードは、１つのコンポーネントデコーダにのみ向けられていることが暗黙的に保証させている。

従来の多くのＡＶデコーダで、データセグメントはトラックバッファから、コンポーネントデコーダに関連づけられた固有のデコーダビットバッファに再コピーされる。概念的に、データが向けられているコンポーネント検出器に各データセグメントを分配する仕事は、逆多重化の仕事である。この技術の装置では、セクタはメモリに読み込まれ、セクタのデコーダペイロードは適切なデコーダビットバッファにコピーされる。デコーダビットバッファのそれぞれから、関連したデコーダが、入力を受け取り、デコーディングプロパ(decoding proper)の間に使用される内部作業メモリにデータを何度も同様にコピーする。

特許文献１は、トラックバッファの制御を改善する方法と装置を記述しており、そこでは入力データストリームはデータバッファに書き込まれ、入力データストリームから取り出された出力データストリームの少なくとも１つが、ソフトウエア逆多重化によって生成された連結リストの手段によって、関連したデータデコーダに転送されるような方法で制御される。トラックバッファＴＢとデコーダビットバッファは同じ物理メモリ上にマップされ、コンポーネントデコーダは、連結リストの手段を使用して、最初にトラックバッファに書き込まれたデータを直接処理する。この方法でトラックバッファＴＢからデコーダビットバッファへのデータの再コピーが避けられる。

欧州特許出願公開 第０９１７１４７号

従来の方法と装置は、トラックバッファからデコーダビットバッファへのコピー操作を避けることができるが、データをデコーダビットバッファから従来技術のコンポーネントデコーダが必要とするデコーダ内部作業メモリに受け入れるとき、コピー操作をまだ行う必要があるという課題を持っているように見える。効率的な圧縮アルゴリズムが、以前のデコーダ信号の部分またはそこから取り出される予測信号の部分のような以前処理したデータから取り出される参照データを使用するために、デコーダ内部作業メモリは必要である。そのような参照データは、一般的にデコーダ内部メモリ内に保持され、従来技術のコンポーネントデコーダは、このメモリのアドレスが固定であるかまたは、デコードセットアップ手段の部分の時のみ変化することを期待している。

最初にメモリ中にデータ読み出し、その後専用のデコーダメモリエリアへ同じデータをコピーすることは、大きなメモリアクセスバンド幅の要求に、それゆえ機械のハードウェアコストに要約される。本発明のよって解決される問題は、それゆえそれに関連するメモリ管理を向上させることである。本発明は、一度データが書き込まれたら、データをメモリの中でコピーおよび移動の両方を避けることを可能にし、この目的を達成している。

本発明のよる装置は、アドレス空間をカバーしアドレス可能であるメモリ装置に接続されている。装置は、２またはそれ以上のデコーダを有しており、デコーダの１つに向けられたペイロード部分を含んでいるセクタから構成されるデータストリームの受信およびデコードを行う。デコーダの少なくとも１つは、アドレス空間の所定のサブセットの中からデコーダの読み出しおよび／または書き込みアドレスを生成し、メモリから読み出されるまたはメモリへ書き込まれるデータを要求する。本発明によれば、装置はメモリ装置の中にデータストリームの各セクタを一度に書き込み、装置はデコーダアドレスを、所定のサブセット内であるとは限らない変換されたアドレスに変換するアドレス変換器を有している。装置はメモリ装置にアクセスするとき変換されたアドレスを使用する。アドレス変換器と名付けられた手頃なハードウェアを追加することで、同じデータの書き込みおよび再書き込みの繰り返しを避け、メモリバンド幅の要求が大幅に減少する効果がある。

好ましくは、本装置のアドレス変換器は、順々に受け取られるセクタに対して、セクタのペイロードの宛先を記述している特定の宛先情報と、受け取ったセクタをメモリ中に記憶した特定のメモリアドレスを受け取る。アドレス変換器は、２番目の種類のアドレス、すなわち選択されたデコーダの１つがアクセスを要求してるデータのアドレスをさらに受け取る。および、アドレス変換器は、宛先情報と今まで受け取ったセクタの１番目のメモリアドレスを使用して、２番目の種類のメモリアドレスを３番目の種類のメモリアドレスに変換する。アドレス変換器は、この３番目の種類のメモリアドレスを提供し、要求しているデコーダがメモリ中の要求されているデータにアクセスできるようにする。ここで記載したメカニズムはデコーダがメモリからデータを読み出す要求に制限されないという効果があり、デコーダがある位置のメモリにデータを書き込むまたは修正したい要求を実現するためにも用いられる。そのような修正は、例えば、ビデオデコード中、再生画像が、所定の画像の付加的重ね合わせとデコードの予測エラーから計算されるときに発生する。

好ましくは、本装置のアドレス変換器は、アドレス変換ユニットの組から構成され、それぞれはデコーダの１つに関連づけられている。それぞれのアドレス変換ユニットは、１番目の種類のメモリアドレスとして、アドレス変換ユニットに関連づけられたデコーダに向けられているセクタのアドレスを受け取る。さらに、それぞれのアドレス変換ユニットは、２番目の種類のメモリアドレスとして、関連したデコーダがアクセスを要求しているアドレスを受け取る。これらのデータでアドレス変換ユニットは、２番目の種類のメモリアドレスを３番目の種類のメモリアドレス、すなわち関連したデコードが要求したデータにアクセスできるアドレスに変換する。この構造は一定であるという効果があり、異なったデコーダの構成に対して簡単に設計および基準化することができる。

好ましくは、記載したアドレス変換ユニットのそれぞれは、アドレス変換ステージの組から構成され、それぞれは、並列に接続された入力と出力を持っている。アドレス変換ステージのそれぞれは、順にアドレス範囲とアドレスオフセットのためのローカルメモリ手段と、入力されたアドレスがアドレス範囲内にあるかどうかを判定するアドレス比較器と、アドレスオフセットを入力アドレスに加算する加算器と、判定が正しければアドレス変換ステージの出力に加算した結果を渡すゲートから構成されている。この構造は、追加的時間遅れを生じさせることなく実行される単純なゲートロジックでほとんど構成される効果を持っている。

本発明による装置の中で、受け取ったセクタが１番目のメモリアドレスでメモリ中に記憶され、１番目のメモリアドレスと受け取ったセクタの宛先情報がアドレス変換手段に提供され、デコーダの１つがデータを２番目のメモリアドレスから要求したとき、２番目のメモリアドレスがアドレス変換手段に転送され、アドレス変換手段の中で、２番目のメモリアドレスが３番目のメモリアドレスに変換され、要求されたデータが３番目のメモリアドレスを使用してメモリから取り出され、デコーダに移動されるように、メモリアクセスが管理される。この方法は、作業メモリが全アドレス空間のサブセットで固定であると期待している従来のデコーダを継続して使用することを許し、一方、実際のメモリアクセスは、受信セクタがメモリに書き込まれる順序または配置を柔軟に変化させるため、任意の分散した全アドレス空間のサブセットに置き換えられる。

好ましくは、アドレス変換手段が、デコーダの１つに関連づけられているアドレス変換ユニットの組から構成されているとき、提供のステップで、１番目のメモリアドレスは、受け取ったセクタのデコーダに関連しているアドレス変換ユニットに提供され、転送のステップで、２番目のメモリアドレスは、データを要求しているデコーダに関連しているアドレス変換ユニットに転送され、変換のステップは、データを要求しているデコーダに関連しているアドレス変換ユニットの中で実行される。これは、基本的で単純なデータ操作の組にすべての計算を分割できる効果を持っている。

また変換の際に、２番目のメモリアドレスが、アドレス範囲の組と比較され、３番目のメモリアドレスは、２番目のメモリアドレスを含むアドレス範囲と関連したアドレスオフセットを使用して、２番目のメモリアドレスから計算されるという効果を持つ。

この場合、デコーダの１つが、スタートメモリアドレスから始まり、エンドメモリアドレスで終わる２番目のメモリアドレスのリニアな範囲からデータを要求したとき、好ましい変換のステップは、スタートメモリアドレスとアドレス範囲の組との比較し、スタートメモリアドレスを含むアドレス範囲に関連したアドレスオフセットを使用してスタートメモリアドレスから変換されたスタートメモリアドレスを計算し、もしエンドメモリアドレスもアドレス範囲に含まれるならば、アドレスオフセットを使用して、エンドメモリアドレスから変換されたエンドメモリアドレスを計算し、変換されたスタートメモリアドレスと変換されたエンドメモリアドレスを使用してメモリ手段から要求されたデータを引き出し、もしエンドメモリアドレスがアドレス範囲の外にあるならば、変換されたスタートメモリアドレスならびにアドレス範囲の使用および修正されたスタートメモリアドレスによるサブステップの繰り返しで、メモリ手段から要求されたデータの部分を引き出すサブステップを含む。

他の言葉で言えば、本発明の中で専用のメモリ管理が提案され、ＲＡＭの中でデータをコピーすることを完全に避ける一方、それにもかかわらず、デコーダに、動作するためのリニアアドレス空間を提供する。提案されたメモリ管理の実現は、アドレス変換ロジックの小さな分かれた部分を組成し、データ読み出しのためとデコーダＩＣコアのための従来のアプローチ間を容易に適合させることで記述される。

本発明の実施例は、図の中で示され、以下の記載でより詳細に説明される。説明は、データの宛先がＡＶデコードまたはプレイヤの個別のコンポーネントデコーダである例を使用する。しかしながら、本発明の本質は、データの宛先が任意の他のデータを消費またはアクセスする、ユニットまたはサブユニットであるシステムの中でも使用できることであるのは、この分野の専門家にとって明らかである。この意味で、以下にある“デコーダ”という単語は、一般に、“データ受信装置”、“データ宛先”または“データアクセッサ”を包含すると理解されるべきである。

図１は、アドレス領域１０１のサブセットをカバーしているセクタバッファ１０２の中のセクタＳ１〜Ｓｎの配置の例である。セクタＳ１〜Ｓｎはフリーセクタ１０３または使用セクタ１０４のどちらかであるかのように表されている。図１の例で見られるように使用セクタは、セクタバッファの中に不定に分布している。この場合アドレス領域１０１は、ファイル管理アドレス領域である。

図２と図３は、データ配置の例を示し、イラストの簡潔さのため、セクタバッファの部分は使用セクタ１０４のみが含まれていることを仮定している。つまり、フリーセクタ１０３は存在しない。この図は、一般に使用セクタ１０４の中で、セクタＳ１〜Ｓ６の部分１０６、２０５、２０９のみがデコーダペイロードを組成していることを図示するのを目的としている。残りのセクタ内容２０４は、一般に制御データであり、他のデータを含んでいるかもしれないが、デコーダに向かっていない。有意義なデータと有意義でないデータの配置が与えられたとき、メモリ管理ユニットつまりＭＭＵは、セクタのペイロードの部分のみデコーダにアクセスを提供するべきである。したがって、ＭＭＵはデコーダにデコーダアドレス領域２０８のデータを提供するように見える。図２と図３の比較は、１つのファイル管理アドレス領域２０１から、２つの異なったデコーダアドレス領域２０８、２１０のデータが、どのように選択的に取り出されるかを図示している。ファイル管理アドレス領域２０１からデコーダアドレス領域２０８、２１０への移行は、論理アドレス領域境界２０６を交差しているように視覚化している。

図２と図３で示されているセクタＳ１〜Ｓ６の列はデータストリームまたはそれらの部分に概念的に対応していないことに注意する必要がある。受信データストリームをデータバッファに書き込む技術では、データを受け取るためフリーであるまたは再度フリーになったとセクタがシグナルを出したときちょうど、そのセクタがランダムな順序で使用または再使用される。もちろん、リセットまたはスイッチオンの後、すべてのデータバッファはフリーである。この場合一時的に、連続した受信セクタが物理的に連続したメモリ位置に保存される場合があり得る。データストリームは、読み出し又は受け取った順序でセクタの列を指定するにもかかわらず、図２と図３の中に示されたセクタの列はそれらがアドレス順序になっていることを示している。つまり、図はメモリ内容を象徴的に示している。

図２の中で上部は、セクタＳ１〜Ｓ６を含んでいるセクタバッファ２０２が置かれているファイル管理アドレス領域２０１を示している。セクタＳ１〜Ｓ６は、デコーダＤＡ、ＤＢおよびＤＣに向けられているデコーダペイロードデータ２０５と同様に、オーバヘッドデータ２０４を含んでいることが示されている。示されていないがセクタＳ１〜Ｓ６の中のペイロードデータ２０５の位置とサイズは、一般的にセクタごとに変化する。図２の中部と下部は、アドレス領域境界２０６を象徴的に示しており、そこを通ってデコーダＤＡに向けられたデコーダペイロード２０５が、デコーダＤＡアドレス領域２０８内に再構築２０７される。この例は、絶対的な位置だけでなく、デコーダアドレス領域２０８の中のセクタペイロードの順序までが、ファイル管理アドレス領域２０１の中に含まれているセクタＳ１〜Ｓ６の順序から部分的に異なっていることをさらに図示している。もちろん、そのような不規則または反転したペイロードの順序はどうにかして存在を示さなければならない。それは、デコーダペイロードの中の情報またはオーバヘッドデータの中の情報により、明示的に示される必要がある。または、暗黙的にデータストリームを管理しているルールまたはメモリの中にデータストリームを保存する方法から引き出される必要がある。

図３は、まず第１にセクタＳ１〜Ｓ６の同じ列が配置されており、デコーダＤＣアドレス領域２１０にデコーダＤＣペイロード２０９の再構成２０７を示している。また、ペイロードの順序は２つのアドレス領域２０１、２１０の間で反転している。デコーダアドレス領域２１０の中で、ファイル管理アドレス領域の中のセクタペイロードから引き出すまたは関連づける必要のあるデコーダＤＣペイロード２１１の部分がまだ１つある。そのような遅れたペイロードが利用できるまで許される最大の時間の遅れを定める問題は、アプリケーションの形式次第である。

図４は本発明の１番目の実施形態を示し、セクタバッファ空間マップ４０３に接続４０２されたファイル管理４０１を有している。ファイル管理４０１は、セクタストリーム４０４を受け取るための入力を有し、セクタバッファ４０５に接続されたデータ出力４１０と逆多重化装置４０７に接続された制御出力４０６を有する。逆多重化装置４０７は、セクタバッファ４０５に対する読み込みアクセス４０８とメモリコントローラ４１１に接続された制御出力４０９を有している。メモリコントローラ４１１は、セクタバッファ４０５に対するデータアクセス４２３と、２またはそれ以上のデコーダＤＡ、ＤＢ、ＤＣの入力に接続された出力４２２を有しており、デコーダのそれぞれに対して、メモリコントローラ４１１はペイロードマップ４１２、４１３、４１４を保持４１５している。デコーダＤＡ、ＤＢ、ＤＣのそれぞれは、データアクセスを要求するためのコントロール出力４１６、４１７、４１８を有している。コントロール出力４１６、４１７、４１８は、メモリコントローラ４１１に接続されている。デコーダのそれぞれは、デコードしたデータ出力のため他の出力４１９、４２０、４２１を有している。

ファイル管理４０１が、セクタストリーム４０４の受信セクタを受け取ったときはいつでも、ファイル管理は、セクタバッファ空間マップ４０３から、セクタバッファ４０５の中の新しいデータを受け取る準備ができているフリー空間またはすでに使用されていない空間を示しているアドレスＷＡを引き出す４０２。ファイル管理４０１は、アドレスＷＡから開始しているアドレスでセクタバッファ４０５の中にセクタを書き込み４１０、セクタバッファ空間マップ４０３の中にアドレスＷＡがもはやフリーでないとマークを付け、新しいセクタを格納のために使用したアドレスに加え、新しいセクタが利用できることを逆多重化装置４０７に示す４０６。逆多重化装置４０７は、アドレスＷＡを使用し、セクタバッファ４０５の中の新しいセクタを検査し、ペイロード位置情報ＰＰＩと宛先情報ＤＩの取り出しまたは作成を行い、ＰＰＩとＤＩの両方はメモリコントローラ４１１に転送４０９される。メモリコントローラ４１１は、宛先情報ＤＩを使用して、ペイロードの宛先に関連しているペイロードマップ４１２、４１３、４１４の中の１つに、ペイロード位置情報ＰＰＩを転送４１５する。

その後、デコーダＤＡ、ＤＢ、ＤＣが、データリクエストをメモリコントローラ４１１に送った４１６、４１７、４１８ときいつでも、メモリコントローラ４１１は、要求しているデコーダＤＡ、ＤＢ、ＤＣに関連付けられたペイロードマップ４１２、４１３、４１４を使用して、要求されたデータＲＤを要求しているデコーダＤＡ、ＤＢ、ＤＣに配信４２２するまたは、要求しているデコーダＤＡ、ＤＢ、ＤＣが要求されたデータＲＤに書き込みアクセスすることを許す。

受信セクタが、どのようにアドレスＷＡのフリーセクタに書き込まれ、その後すぐにアドレスＷＡフリーでないとマークされるかは、上で記載された。対応して、セクタがどのデコーダからも必要ないと知らされるとすぐに、そのアドレスＷＡは、フリーであるとセクタバッファ空間マップ４０３の中にマークされる。この速くて単純な操作は、アドレスＷＡのメモリが遅かれ速かれ新しい受信セクタを受け取るため、つまりオーバーライトで再使用されることを保証するために十分である。

ＡＶデータデコードの状況は、現れているデータ、ユーザの選択、装置の設定に依存しており、デコーダＤＡ、ＤＢ、ＤＣのある１つに対して向かっているペイロードデータは、進行中の再生の間必要ないことがあらかじめ知られている。これのもっとも典型的な例は、マルチオーディオの状況で選択されていないオーディオチャネルである。もしこのような場合に、付随するセクタを認識し、さらなる処理からそのセクタを取り除く逆多重化装置４０７が一般的にあり得る。代わりに、セクタバッファが、速くかつ多くのゴミで満たさせることを避けるため、この能力をファイル管理４０１の中に実装することもでき、この場合、ファイル管理は少なくとも基本的な逆多重化の能力を必要とする。それゆえ、この記載中に与えられる任意の処理ステップは、多くのしかし必ずしも必要でないデータストリームのセクタまたはペイロードの部分を含んでいると解釈される。

図５は、本発明の２番目の実施形態を示している。同一の数字は図４と同一の構成要素を示している。この場合で、セクタバッファに新しいセクタの記憶と解放を行うのは、ファイル管理５０１ではない。むしろ、ここではメモリ管理ユニットつまりＭＭＵ５０６と呼ばれる拡張メモリコントローラが、この仕事を行う。このアプローチは、メモリコントローラ４１１よりもっと複雑なＭＭＵ５０６の働きで、ファイル管理５０１に対するプロセッサパワーの要求を削減する。

この実装は、ファイル管理５０１を有し、ファイル管理５０１はメモリ管理ユニット５０６に接続５０２され、セクタストリーム４０４を受け取る入力を有す。メモリ管理ユニット５０６は、セクタバッファ空間マップ４０３に接続５０３されて、セクタバッファ４０５に接続されたデータ出力５０５を有しており、逆多重化装置４０７に接続されたコントロール出力５０４を有している。逆多重化装置４０７のコントロール出力４０９は、メモリ管理ユニット５０６に接続されている。

この場合、ファイル管理５０１がセクタストリーム４０４の受信セクタを受け取ったときいつでも、メモリ管理ユニット５０６に受信セクタを転送５０２する。メモリ管理ユニット５０６は、セクタバッファ空間マップ４０３からアドレスＷＡを引き出し５０３、アドレスＷＡでセクタバッファ４０５の中にセクタを書き込み５０５、セクタを記憶するために使用されたアドレスＷＡとともに新しいセクタが利用可能であることを逆多重化装置４０７に知らせる５０４。逆多重化装置４０７は、ペイロード位置情報ＰＰＩと宛先情報ＤＩをメモリ管理ユニット５０６に転送４０９する。メモリ管理ユニット５０６は、宛先情報ＤＩを使用して、ペイロード位置情報ＰＰＩを、ペイロードの宛先に関連づけられているペイロードマップ４１２、４１３、４１４の中の１つに転送４１５する。残りの要素または動作ステップは、図４に記載されているものと同じである。

図６は、本発明の３番目の実施形態の部分を示している。ここでは、図４と図５のペイロードマップ４１２、４１３、４１４の代替であるアドレス変換ユニット６０１、６０２、６０３を含んでいる。ここで、メモリコントローラ６０７は、セクタバッファ（図示せず）に対するデータアクセス４２３を有しており、以前のように、２またはそれ以上のデコーダＤＡ、ＤＢ、ＤＣの入力に接続された出力４２２を有している。以前のように、デコーダＤＡ、ＤＢ、ＤＣのそれぞれは、データアクセスを要求するためのコントロール出力６１１、６１２、６１３を有している。しかし、ここではそれらのコントロール出力は、個々にデコーダＤＡ、ＤＢ、ＤＣに関連したアドレス変換ユニット６０１、６０２、６０３に接続されている。アドレス変換ユニット６０１、６０２、６０３のそれぞれは、メモリコントローラ６０７からペイロード位置情報ＰＰＩを受け取るためのコントロール入力６０８、６０９、６１０を有している。アドレス変換ユニットは、メモリコントローラ６０７に、変換されたデータ要求ＴＤＲを送るためのコントロール出力６０４、６０５、６０６も有している。

受信セクタが受け取られ、セクタバッファに書き込まれたときはいつでも、メモリコントローラ６０７は、宛先情報ＤＩを使用して、ペイロード位置情報ＰＰＩをペイロードの宛先に関連づけられたアドレス変換ユニット６０１、６０２、６０３の中の１つに転送６０８、６０９、６１０する。もちろん、アドレス変換ユニット６０１、６０２、６０３のそれぞれをメモリコントローラ６０７に個別に接続する代わりに、バス様の接続を使用することもできる。この場合、適切なアドレス変換ユニット６０１、６０２、６０３が反応し、バスからＰＰＩを引き出すことを可能にするため、メモリコントローラ６０７は、ペイロード位置情報ＰＰＩだけでなく、宛先情報ＤＩまたは同種同等の識別子をバス上に流す必要がある。デコーダＤＡ、ＤＢ、ＤＣは、すべてのデータ要求を関連したアドレス変換ユニット６０１、６０２、６０３に送り６１１、６１２、６１３、アドレス変換ユニットは、要求されたデータアドレスを変換し、メモリコントローラ６０７に変換されたデータ要求ＴＤＲを結果として送る。メモリコントローラ６０７は、変換されたデータ要求ＴＤＲを使用して、セクタバッファ（図示せず）に読み込みアクセス４２３し、要求しているデコーダＤＡ、ＤＢ、ＤＣに要求されたデータＲＤを配信する。関連して、書き込みアクセス要求を提供するため、メモリコントローラ６０７は、要求しているデコーダＤＡ、ＤＢ、ＤＣから要求されたデータＲＤを受け取り４２２、変換されたデータリクエストＴＤＲを使用してセクタバッファ（図示せず）にデータを記憶４２３する。

図７は、デコーダＤＡに関連していると仮定されるアドレス変換ユニット６０１の内部構造を形成するブロックダイアグラムを示している。同じ構造は、すべてのアドレス変換ユニットおよびそれらに関連するデコーダに適用される。アドレス変換ユニット６０１は、１つまたは複数のアドレス変換ステージ７０２、７０３、７０４およびコントロールロジック７０１を有している。アドレス変換ステージ７０２、７０３、７０４のそれぞれは、ペイロード位置情報ＰＰＩをローカルに記憶することができる。ペイロード位置情報は、デコーダＤＡのペイロードのため要求されたアドレスマッピングのリニアなサブセットの１つを認識するために使用される。デコーダが現在動作しているデータの細分化に依存するが、デコーダＤＡのいつでも有効なアドレスマッピングは、リニアなサブセットの可変数個から構成され、それゆえ、可変数個のアドレス変換ステージが、それらを実行するために必要である。したがって、アドレス変換ステージの適切な数が例示される必要があり、どのような例でもアドレス変換ステージのそれぞれは、活動している状態または活動していない状態である。ステージの数はセクタサイズや許される最大メモリサイズのような全システムパラメータに依存している。

デコーダＤＡに向けられた受信セクタが受け取られたとき、コントロールロジック７０１は、適切なペイロード位置情報ＰＰＩを入力６０８を通して受け取り、ペイロード位置情報をローカルに記憶するため、活動していないアドレス変換ステージ７０２、７０３、７０４の１つにそれを転送７０５、７０６、７０７し、そのアドレス変換ステージを活動状態であるとセットする。

デコーダＤＡから受け取られた６１１データ要求は、内部的にアドレス変換ステージ７０２、７０３、７０４のすべてに並列に転送７０８される。要求されたデータアドレスがリニアなサブセットのどれに属するかによるが、活動中のアドレス変換ステージ７０２、７０３、７０４の１つは、要求されたデータアドレスを変換し、結果の変換されたデータリクエストＴＤＲを出力６０４する。

図８は、アドレス変換ステージ７０２の内部構造を形成するブロックダイアグラムを示している。同じ構造は、すべてのアドレス変換ステージに適用される。ペイロード位置情報ＰＰＩを受け取るアドレス変換ステージ７０２の入力接続７０５は、スタートアドレスメモリ８０１、エンドアドレスメモリ８０２およびアドレスオフセットメモリ８０３に接続されている。ペイロード位置情報ＰＰＩを受け取ったときはいつでも、スタートアドレス、エンドアドレスおよびアドレスオフセットがＰＰＩから引き出され、それぞれ、それらのメモリに書き込まれる。スタートアドレスメモリ８０１、エンドアドレスメモリ８０２の内容はアドレス範囲比較器８０４に転送８０７、８０８され、一方アドレスオフセットメモリ８０３の内容は加算器８０５に転送される。データ要求入力６１１を通して、関連したデコーダがアクセスを要求しているデータのアドレスが受け取られる。要求されたアドレスは、アドレス範囲比較器８０４に転送８０９され、そこで要求されたアドレスがスタートアドレスとエンドアドレスによって定められるアドレス範囲の中にあるかどうかが判定される。判定の結果はゲート８１０を制御するために使用８０６される。アドレス範囲比較器８０４に転送することと並列に、それぞれ要求されたアドレスは、加算器８０５にも転送され、そこでアドレスオフセットメモリ８０３の内容がそれに加算される。アドレス範囲比較器８０４の判定が正しかった場合、加算の結果が、ゲート８１０を通して、アドレス変換ステージ７０２の制御出力６０４に接続され、それが変換されたデータ要求ＴＤＲを構成する。

言い換えれば、本発明はセクタＳ１〜Ｓ６、Ｓｎで構成された多重化データストリーム４０４を受け取るおよびデコードする装置と方法を記述しており、セクタは、それぞれ２つまたはそれ以上のデコーダＤＡ、ＤＢ、ＤＣに向かっているペイロード部分２０５を含んでいる。装置は、アドレス空間１０１、２０１をアドレス可能なメモリ装置４０５に接続されている。少なくとも１つのデコーダＤＡ、ＤＢ、ＤＣは、アドレス空間１０１、２０１のサブセットである所定のアドレス範囲の中から読み出すおよび／または書き込みアドレス４１６〜４１８、６１１〜６１３を生成する。デコーダアドレス範囲の中でメモリ４０５にすでに含まれているデータを動かすことによって生じる追加的なメモリアクセスを避けるため、装置はアドレス変換器４１１、５０６、６０１、６０２、６０３を持っている。アドレス変換器は、デコーダアドレス４１６〜４１８、６１１〜６１３を変換されたアドレスＴＤＲ、６０４、６０５、６０６に変換し、装置はメモリ装置４０５にアクセス４２３するため、変換されたアドレスを使用する。

バッファの中のセクタ配置の例を示す。 データ配置の１番目の例を示す。 データ配置の２番目の例を示す。 本発明の１番目の実施形態のブロックダイアグラムを示す。 本発明の２番目の実施形態のブロックダイアグラムを示す。 本発明の３番目の実施形態のメモリコントローラとアドレス変換ユニットの部分を形成するブロックダイアグラムを示す。 本発明のアドレス変換ユニットの内部構造を形成するブロックダイアグラムを示す。 本発明のアドレス変換ステージの内部構造を形成するブロックダイアグラムを示す。

符号の説明

１０１ アドレス領域
１０２ セクタバッファ
１０３ フリーセクタ
１０４ 使用セクタ
２０１ ファイル管理アドレス領域
２０２ セクタバッファ
２０４ オーバヘッドデータ
２０５、２０９、２１１ デコーダペイロード
２０６ 論理アドレス領域境界
２０８、２１０ デコーダアドレス領域
４０１ ファイル管理
４０２ 接続
４０３ セクタバッファ空間マップ
４０４ セクタストリーム
４０５ セクタバッファ
４０６ 制御出力
４０７ 逆多重化装置
４０８ 読み込みアクセス
４０９ 制御出力
４１０ データ出力
４１１ メモリコントローラ
４１２、４１３、４１４ ペイロードマップ
４１５ 保有
４１６、４１７、４１８ コントロール出力
４１９、４２０、４２１ データ出力
４２２ 出力
４２３ データアクセス
５０１ ファイル管理
５０４ コントロール出力
５０５ データ出力
５０６ メモリ管理ユニット
６０１、６０２、６０３ アドレス変換ユニット
６０４、６０５、６０６ コントロール出力
６０７ メモリコントローラ
６０８、６０９、６１０ コントロール入力
６１１、６１２、６１３ コントロール出力
７０１ コントロールロジック
７０２、７０３、７０４ アドレス変換ステージ
８０１ スタートアドレスメモリ
８０２ エンドアドレスメモリ
８０３ アドレスオフセットメモリ
８０４ アドレス範囲比較器
８０５ 加算器
８１０ ゲート
ＤＡ、ＤＢ、ＤＣ デコーダ
ＷＡ アドレス
ＰＰＩ ペイロード位置情報
ＤＩ 宛先情報
ＲＤ 要求されたデータ
ＰＭＡ、ＰＭＢ、ＰＭＣ ペイロードマップ
ＴＤＲ 変換されたデータ要求

Claims (7)

1. 多重化データストリームを受け取りおよびデコードする装置であって、
   該装置はアドレス空間にアドレス可能であるメモリ装置に接続され、２またはそれ以上のデコーダを有し、
   上記データストリームは、それぞれ上記デコーダの１つに向けられたペイロード部分を含んでいるセクタで構成され、上記ペイロード部分の宛先が宛先情報によって記述されており、
   上記デコーダの少なくとも１つは、読み出しおよび書き込みのため、上記アドレス空間の所定のサブセットの中からデコーダアドレスを生成するように構成される、
   装置において、
   当該装置は、
   上記メモリ装置の中に上記データストリームの各セクタを１度だけ書き込むように構成され、
   上記デコーダアドレスを変換されたアドレスに変換するアドレス変換器を有し、
   上記アドレス変換器は、
   多重に受け取られるセクタに対して、特定の宛先情報および、該セクタを上記メモリ装置の中に記憶した１番目のメモリアドレスを受け取り、
   選択された上記デコーダの１つが要求しているデータの２番目のメモリアドレスとして上記デコーダアドレスを受け取り、
   受け取ったセクタの上記１番目のメモリアドレスと、上記宛先情報と、を用いて、上記２番目のメモリアドレスを変換されたメモリアドレスに変換し、
   上記メモリ装置にアクセスするため上記変換されたメモリアドレスを使用する
   ように備えられて配置されている
   ことを特徴とする装置。
2. 上記アドレス変換器は、上記デコーダの１つに関連づけられているアドレス変換ユニットの組を備えており、
   それぞれの該アドレス変換ユニットは、
   上記関連したデコーダに向けられているセクタの上記１番目のメモリアドレスを受け取ることおよび、上記関連したデコーダによって要求されたデータの上記２番目のメモリアドレスを受け取るため配置されおよび備えられており、
   上記２番目のメモリアドレスを上記関連したデコーダによって要求されているデータのため、上記変換されたメモリアドレスに変換するため備えられている
   ことを特徴とする請求項１に記載の装置。
3. 上記アドレス変換ユニットは、入力と出力を有するアドレス変換ステージの組を備え、
   該アドレス変換ステージの入力と出力は、並列に接続され、
   該アドレス変換ステージは、
   アドレス範囲とアドレスオフセットのためのローカルメモリ手段と、
   上記入力で現れた入力アドレスが上記アドレス範囲の中にあるかどうかを判定するアドレス比較器と、
   上記オフセットアドレスを上記入力アドレスに加算するための加算器と、
   判定が正しければ該アドレス変換ステージの出力に該加算器の出力を渡すゲートと
   を備えていることを特徴とする請求項２に記載の装置。
4. セクタの宛先情報で指定されたデコーダの所定の組の１つに向けられたデータを含んでいるセクタの列で構成されたデータを、受け取りおよびデコードする装置の中のメモリアクセスを管理するための方法であって、
   １番目のメモリアドレスで引き出すことができるようにメモリ手段の中に受け取ったセクタの上記データを記憶し、
   上記受け取ったセクタの上記１番目のメモリアドレスと上記宛先情報をアドレス変換手段に提供し、
   上記デコーダの１つが２番目のメモリアドレスからデータを要求したとき、上記アドレス変換手段に上記２番目のメモリアドレスを転送し、
   上記受け取ったセクタの上記１番目のメモリアドレスと、上記宛先情報とを用いて、上記アドレス変換手段の中で、上記２番目のメモリアドレスを３番目のメモリアドレスに変換し、
   上記３番目のメモリアドレスを使用し、上記メモリ手段から上記要求されたデータを引き出し、該データを上記デコーダに移動する
   ステップを含むことを特徴とするメモリアクセスを管理するための方法。
5. 上記アドレス変換手段は、上記デコーダの１つに関連づけられているアドレス変換ユニットの組から構成されており、
   供給のステップで、上記１番目のメモリアドレスは、上記受け取ったセクタのデコーダに関連している上記アドレス変換ユニットに提供され、
   転送のステップで、上記２番目のメモリアドレスは、データを要求している上記デコーダに関連している上記アドレス変換ユニットに転送され、
   変換のステップは、データを要求している上記デコーダに関連している上記アドレス変換ユニットの中で実行される
   ことを特徴とする請求項４に記載の方法。
6. 上記変換のステップが、
   上記２番目のメモリアドレスとアドレスオフセットに関連したアドレス範囲の組とを比較し、
   上記２番目のメモリアドレスを含む上記アドレス範囲に関連したアドレスオフセットを使用して、上記２番目のメモリアドレスから上記３番目のメモリアドレスを計算する
   サブステップを含むことを特徴とする請求項４または５に記載の方法。
7. 上記デコーダの１つが、スタートメモリアドレスから始まり、エンドメモリアドレスで終わっている２番目のメモリアドレスのリニアな列からデータを要求したとき、上記変換のステップは、
   上記アドレス範囲の組と上記スタートメモリアドレスを比較し、
   上記スタートメモリアドレスを含むアドレス範囲に関連したアドレスオフセットを使用し、上記スタートメモリアドレスから、変換されたスタートメモリアドレスを計算し、
   もし上記エンドメモリアドレスも上記アドレス範囲に含まれるならば、上記アドレスオフセットを使用し、上記エンドメモリアドレスから、変換されたエンドメモリアドレスを計算し、上記変換されたスタートメモリアドレスと上記変換されたエンドメモリアドレスを使用して、上記メモリ手段から要求されたデータを引き出し、
   もし上記エンドメモリアドレスが上記アドレス範囲の外にあるならば、上記変換されたスタートメモリアドレスならびに上記アドレス範囲の使用および修正されたスタートメモリアドレスによるサブステップの繰り返しで、上記メモリ手段から要求されたデータの部分を取り出す
   サブステップを含むことを特徴とする請求項６に記載の方法。

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