JP5221940B2

JP5221940B2 - 半導体素子の実装構造

Info

Publication number: JP5221940B2
Application number: JP2007302017A
Authority: JP
Inventors: 充彦植田; 佳治佐名川; 孝昌酒井
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2007-11-21
Filing date: 2007-11-21
Publication date: 2013-06-26
Anticipated expiration: 2027-11-21
Also published as: JP2009130056A

Description

本発明は、半導体素子を基板に実装した半導体素子の実装構造に関するものである。

電子デバイスの小型高機能化のニーズに伴い、層間絶縁膜として低誘電率（low-k）材料を用いたＩＣチップや、ＭＥＭＳ（Micro Electro Mechanical Systems）デバイスなどの半導体素子の開発が各所で行われているが、この種の半導体素子は、脆弱であり、基板（例えば、セラミック基板、プリント配線基板など）に実装する実装工程で発生する応力が問題視されている。

これに対して、実装工程で発生する応力を低減した半導体素子の実装構造を採用したものとして、半導体素子である半導体加速度センサチップを基板に実装した加速度センサが提案されている（例えば、特許文献１参照）。

ここで、上記特許文献１に記載された加速度センサは、例えば、図６に示すように、半導体加速度センサチップからなる半導体素子１’と、一面が開放された箱状であって内底面からなる搭載面３ａ’に半導体素子１’の裏面側の４箇所が接着剤からなる接着部２’により固着された基板（パッケージ）３’と、半導体素子１’と協働する信号処理回路が形成され半導体素子１’の主表面側の４箇所が接着剤からなる接着部４’により固着されたＩＣ基板５’と、基板３’の上記一面を閉塞する矩形板状のパッケージ蓋６’とを備えている。ここにおいて、上記特許文献１では、上述の接着剤２’，４’として、球状のスペーサが混合されたシリコーン樹脂を用いている。なお、半導体素子１’の主表面側のパッド１９’はボンディングワイヤ７１’を介してＩＣ基板５’のパッド５９’と電気的に接続されている。
特開２００６−１３３１２３号公報

上述の半導体素子１’の実装構造では、半導体素子１’が４箇所で接着部２’により基板３’に固着されているので、半導体素子１’を基板３’に実装するにあたって、図７（ａ）に示すように基板３’における半導体素子１’の搭載面３ａ’上の４箇所に常温下で接着剤２ａ’を塗布してから半導体素子１’を搭載した後、接着剤２ａ’が硬化するように所定温度（例えば、１５０℃）に加熱すると図７（ｂ）に示すように基板３’が熱変形し、その後、常温になると図７（ｃ）に示すように基板３が熱変形のない状態に戻ろうとするが、半導体素子１’は基板３’が熱変形した状態で固定されていたので、半導体素子１’が変形して応力が発生してしまう。

本発明は上記事由に鑑みて為されたものであり、その目的は、半導体素子に生じる応力を低減することが可能な半導体素子の実装構造を提供することにある。

請求項１の発明は、半導体素子を基板に実装した半導体素子の実装構造であって、前記半導体素子の外周形状が矩形状であり、前記半導体素子が前記外周形状に基づいて規定した仮想三角形の３つの頂点に対応する３箇所のみで接着剤からなる接着部により基板に固着されており、前記３箇所の前記接着部は、前記半導体素子の変形により生じる応力を低減するものであることを特徴とする。

この発明によれば、半導体素子が当該半導体素子の外周形状に基づいて規定した仮想三角形の３つの頂点に対応する３箇所で接着剤からなる接着部により基板に固着されているので、基板への実装時などの温度変化に起因して半導体素子が変形するのを抑制することができ、半導体素子に生じる応力を低減することが可能となる。
請求項２の発明は、半導体素子を基板に実装した半導体素子の実装構造であって、前記半導体素子の外周形状が矩形状であり、前記半導体素子が前記外周形状に基づいて規定した仮想三角形の３つの頂点に対応する３箇所のみで接着剤からなる接着部により基板に固着されており、前記半導体素子が、前記基板における前記半導体素子の搭載面に対して傾いており、前記半導体素子の表面を３点で決定できることを特徴とする。
この発明によれば、半導体素子が当該半導体素子の外周形状に基づいて規定した仮想三角形の３つの頂点に対応する３箇所で接着剤からなる接着部により基板に固着されているので、基板への実装時などの温度変化に起因して半導体素子が変形するのを抑制することができ、半導体素子に生じる応力を低減することが可能となる。
請求項３の発明は、半導体素子を基板に実装した半導体素子の実装構造であって、前記半導体素子の外周形状が矩形状であり、前記半導体素子が前記外周形状に基づいて規定した仮想三角形の３つの頂点に対応する３箇所で接着剤からなる接着部により基板に固着されており、前記半導体素子は、前記基板側とは反対側の表面側において全てのパッドが１辺に沿って配置されており、当該１辺の両端の２箇所と、当該１辺に平行な辺上の１箇所との３箇所に前記接着部が位置していることを特徴とする。
この発明によれば、半導体素子が当該半導体素子の外周形状に基づいて規定した仮想三角形の３つの頂点に対応する３箇所で接着剤からなる接着部により基板に固着されているので、基板への実装時などの温度変化に起因して半導体素子が変形するのを抑制することができ、半導体素子に生じる応力を低減することが可能となる。
また、この発明によれば、前記半導体素子は、前記基板側とは反対側の表面側において全てのパッドが１辺に沿って配置されており、当該１辺の両端の２箇所と、当該１辺に平行な辺上の１箇所との３箇所に前記接着部が位置しているので、各パッドにボンディングワイヤを安定してボンディングすることができる。
請求項４の発明は、半導体素子を基板に実装した半導体素子の実装構造であって、前記半導体素子の外周形状が矩形状であり、前記半導体素子が前記外周形状に基づいて規定した仮想三角形の３つの頂点に対応する３箇所で接着剤からなる接着部により基板に固着されており、前記半導体素子は、前記基板側とは反対側の表面側において全てのパッドが隣り合う２辺に沿って配置されており、当該２辺に共通の一端の１箇所と、当該２辺それぞれの他端の２箇所との３箇所に前記接着部が位置していることを特徴とする。
この発明によれば、半導体素子が当該半導体素子の外周形状に基づいて規定した仮想三角形の３つの頂点に対応する３箇所で接着剤からなる接着部により基板に固着されているので、基板への実装時などの温度変化に起因して半導体素子が変形するのを抑制することができ、半導体素子に生じる応力を低減することが可能となる。
また、この発明によれば、前記半導体素子は、前記基板側とは反対側の表面側において全てのパッドが隣り合う２辺に沿って配置されており、当該２辺に共通の一端の１箇所と、当該２辺それぞれの他端の２箇所との３箇所に前記接着部が位置しているので、各パッドにボンディングワイヤを安定してボンディングすることができる。

請求項５の発明は、請求項１ないし請求項４の発明において、前記接着剤は、シリコーン系樹脂であることを特徴とする。

この発明によれば、前記接着剤としてエポキシ樹脂に比べて弾性率の低いシリコーン系樹脂を用いることにより、前記基板から前記半導体素子への応力の伝達を抑制することができる。

請求項６の発明は、請求項１ないし請求項５の発明において、前記接着剤は、球状のスペーサが混合されたものであることを特徴とする。

この発明によれば、前記半導体素子と前記基板との間のギャップ長をスペーサにより確保することが可能となり、前記半導体素子と前記基板との間の前記接着部の厚み精度の向上が可能となる。また、この発明によれば、前記半導体素子と前記基板との間のギャップ長をスペーサにより大きくすることができ、前記基板から前記半導体素子への応力の伝達抑制効果も大きくなる。

請求項７の発明は、請求項６の発明において、前記スペーサは、シリカもしくはシリコンにより形成されてなることを特徴とする。

この発明によれば、前記スペーサが金属や合成樹脂により形成されている場合に比べて、前記スペーサの寸法精度を高めることができ、前記半導体素子と前記基板との間の前記接着部の厚み精度をより向上させることが可能となる。

請求項８の発明は、請求項１ないし請求項７の発明において、前記各接着部は、前記半導体素子の外周部に位置していることを特徴とする。

この発明によれば、前記各接着部が前記半導体素子の外周部よりも内側に位置している場合に比べて、前記半導体素子を安定して固定することができる。

請求項１の発明では、半導体素子に生じる応力を低減することが可能となるという効果がある。

（実施形態１）
本実施形態では図１に示すように、半導体加速度センサチップからなる半導体素子１を基板（例えば、セラミック基板、ガラスエポキシ樹脂基板を用いたプリント配線基板など）３に実装した実装構造について説明する。

半導体素子１は、枠状（本実施形態では、矩形枠状）のフレーム部１１を備え、フレーム部１１の内側に配置される重り部１２が一表面側（図１（ｂ）における上面側）において可撓性を有する４つの短冊状の撓み部１３を介してフレーム部１１に揺動自在に支持されている。言い換えれば、半導体素子１は、枠状のフレーム部１１の内側に配置される重り部１２が重り部１２から四方へ延長された４つの撓み部１３を介してフレーム部１１に揺動自在に支持されている。ここにおいて、半導体素子１は、シリコン基板からなる支持基板１０ａ上のシリコン酸化膜からなる絶縁層（埋込酸化膜）１０ｂ上にｎ形のシリコン層（活性層）１０ｃを有するＳＯＩウェハを加工することにより形成してあり、フレーム部１１は、ＳＯＩウェハの支持基板１０ａ、絶縁層１０ｂ、シリコン層１０ｃそれぞれを利用して形成してある。これに対して、撓み部１３は、ＳＯＩウェハにおけるシリコン層１０ｃを利用して形成してあり、フレーム部１１よりも薄肉となっている。

重り部１２は、上述の４つの撓み部１３を介してフレーム部１１に支持された直方体状のコア部１２ａと、半導体素子１の上記一表面側から見てコア部１２ａの四隅それぞれに連続一体に連結された直方体状の４つの付随部１２ｂとを有している。言い換えれば、重り部１２は、フレーム部１１の内側面に一端部が連結された各撓み部１３の他端部が外側面に連結されたコア部１２ａと、コア部１２ａと一体に形成されコア部１２ａとフレーム部１１との間の空間に配置される４つの付随部１２ｂとを有している。つまり、各付随部１２ｂは、半導体素子１の上記一表面側から見た平面視において、フレーム部１１とコア部１２ａと互いに直交する方向に延長された２つの撓み部１３，１３とで囲まれる空間に配置されており、各付随部１２ｂそれぞれとフレーム部１１との間にはスリット１４が形成され、撓み部１３を挟んで隣り合う付随部１２ｂ間の間隔が撓み部１３の幅寸法よりも長くなっている。ここにおいて、コア部１２ａは、上述のＳＯＩウェハの支持基板１０ａ、絶縁層１０ｂ、シリコン層１０ｃそれぞれを利用して形成し、各付随部１２ｂは、ＳＯＩウェハの支持基板１０ａを利用して形成してある。しかして、半導体素子１の上記一表面側において各付随部１２ｂの表面は、コア部１２ａの表面を含む平面から半導体素子１の上記他表面側（図１（ｂ）における下面側）へ離間して位置している。なお、半導体素子１の上述のフレーム部１１、重り部１２、各撓み部１３は、マイクロマシニング技術を利用して形成すればよい。

ところで、図１（ａ），（ｂ）それぞれの右下に示したように、半導体素子１の上記一表面に平行な面内でフレーム部１１の一辺に沿った一方向をｘ軸の正方向、この一辺に直交する辺に沿った一方向をｙ軸の正方向、半導体素子１の厚み方向の一方向をｚ軸の正方向と規定すれば、重り部１２は、ｘ軸方向に延長されてコア部１２ａを挟む２つ１組の撓み部１３，１３と、ｙ軸方向に延長されてコア部１２ａを挟む２つ１組の撓み部１３，１３とを介してフレーム部１１に支持されていることになる。なお、上述のｘ軸、ｙ軸、ｚ軸の３軸により規定した直交座標では、半導体素子１において上述のシリコン層１０ｃにより形成された部分の表面における重り部１２の中心位置を原点としている。

重り部１２のコア部１２ａからｘ軸の正方向に延長された撓み部１３（図１（ａ）の右側の撓み部１３）は、コア部１２ａ近傍に２つ１組のゲージ抵抗Ｒｘ２，Ｒｘ４が形成されるとともに、フレーム部１１近傍に１つのゲージ抵抗Ｒｚ２が形成されている。一方、重り部１２のコア部１２ａからｘ軸の負方向に延長された撓み部１３（図１（ａ）の左側の撓み部１３）は、コア部１２ａ近傍に２つ１組のゲージ抵抗Ｒｘ１，Ｒｘ３が形成されるとともに、フレーム部１１近傍に１つのゲージ抵抗Ｒｚ３が形成されている。ここに、コア部１２ａ近傍に形成された４つのゲージ抵抗Ｒｘ１，Ｒｘ２，Ｒｘ３，Ｒｘ４は、ｘ軸方向の加速度を検出するために形成されたもので、平面形状が細長の長方形状であって、長手方向が撓み部１３の長手方向に一致するように形成してあり、図２における左側のブリッジ回路Ｂｘを構成するように図示しない配線（半導体素子１に形成されている拡散層配線、金属配線など）によって接続されている。なお、ゲージ抵抗Ｒｘ１〜Ｒｘ４は、ｘ軸方向の加速度がかかったときに撓み部１３において応力が集中する応力集中領域に形成されている。

また、重り部１２のコア部１２ａからｙ軸の正方向に延長された撓み部１３（図１（ａ）の上側の撓み部１３）はコア部１２ａ近傍に２つ１組のゲージ抵抗Ｒｙ１，Ｒｙ３が形成されるとともに、フレーム部１１近傍に１つのゲージ抵抗Ｒｚ１が形成されている。一方、重り部１２のコア部１２ａからｙ軸の負方向に延長された撓み部１３（図１（ａ）の下側の撓み部１３）はコア部１２ａ近傍に２つ１組のゲージ抵抗Ｒｙ２，Ｒｙ４が形成されるとともに、フレーム部１１側の端部に１つのゲージ抵抗Ｒｚ４が形成されている。ここに、コア部１２ａ近傍に形成された４つのゲージ抵抗Ｒｙ１，Ｒｙ２，Ｒｙ３，Ｒｙ４は、ｙ軸方向の加速度を検出するために形成されたもので、平面形状が細長の長方形状であって、長手方向が撓み部１３の長手方向に一致するように形成してあり、図２における中央のブリッジ回路Ｂｙを構成するように図示しない配線（半導体素子１に形成されている拡散層配線、金属配線など）によって接続されている。なお、ゲージ抵抗Ｒｙ１〜Ｒｙ４は、ｙ軸方向の加速度がかかったときに撓み部１３において応力が集中する応力集中領域に形成されている。

また、フレーム部１１近傍に形成された４つのゲージ抵抗Ｒｚ１，Ｒｚ２，Ｒｚ３，Ｒｚ４は、ｚ軸方向の加速度を検出するために形成されたものであり、図２における右側のブリッジ回路Ｂｚを構成するように図示しない配線（半導体素子１に形成されている拡散層配線、金属配線など）によって接続されている。ただし、２つ１組となる撓み部１３，１３のうち一方の組の撓み部１３，１３に形成したゲージ抵抗Ｒｚ１，Ｒｚ４は長手方向が撓み部１３，１３の長手方向と一致するように形成されているのに対して、他方の組の撓み部１３，１３に形成したゲージ抵抗Ｒｚ２，Ｒｚ３は長手方向が撓み部１３，１３の幅方向（短手方向）と一致するように形成されている。

ここで、半導体素子１の基本的な動作の一例について説明する。

いま、半導体素子１に加速度がかかっていない状態で、半導体素子１に対してｘ軸の正方向に加速度がかかったとすると、ｘ軸の負方向に作用する重り部１２の慣性力によってフレーム部１１に対して重り部１２が変位し、結果的にｘ軸方向を長手方向とする撓み部１３，１３が撓んで当該撓み部１３，１３に形成されているゲージ抵抗Ｒｘ１〜Ｒｘ４の抵抗値が変化することになる。この場合、ゲージ抵抗Ｒｘ１，Ｒｘ３は引張応力を受け、ゲージ抵抗Ｒｘ２，Ｒｘ４は圧縮応力を受ける。一般的にゲージ抵抗は引張応力を受けると抵抗値（抵抗率）が増大し、圧縮応力を受けると抵抗値（抵抗率）が減少する特性を有しているので、ゲージ抵抗Ｒｘ１，Ｒｘ３は抵抗値が増大し、ゲージ抵抗Ｒｘ２，Ｒｘ４は抵抗値が減少することになる。したがって、図２に示した一対の入力端子ＶＤＤ，ＧＮＤ間に外部電源から一定の直流電圧を印加しておけば、図２に示した左側のブリッジ回路Ｂｘの出力端子Ｘ１，Ｘ２間の電位差がｘ軸方向の加速度の大きさに応じて変化する。同様に、ｙ軸方向の加速度がかかった場合には図２に示した中央のブリッジ回路Ｂｙの出力端子Ｙ１，Ｙ２間の電位差がｙ軸方向の加速度の大きさに応じて変化し、ｚ軸方向の加速度がかかった場合には図２に示した右側のブリッジ回路Ｂｚの出力端子Ｚ１，Ｚ２間の電位差がｚ軸方向の加速度の大きさに応じて変化する。しかして、上述の半導体素子１は、各ブリッジ回路Ｂｘ〜Ｂｚそれぞれの出力電圧の変化を検出することにより、当該半導体素子１に作用したｘ軸方向、ｙ軸方向、ｚ軸方向それぞれの加速度を検出することができる。

ここにおいて、半導体素子１は、上述の３つのブリッジ回路Ｂｘ，Ｂｙ，Ｂｚに共通の２つの入力端子ＶＤＤ，ＧＮＤと、ブリッジ回路Ｂｘの２つの出力端子Ｘ１，Ｘ２と、ブリッジ回路Ｂｙの２つの出力端子Ｙ１，Ｙ２と、ブリッジ回路Ｂｚの２つの出力端子Ｚ１，Ｚ２とを備えており、これらの各入力端子ＶＤＤ，ＧＮＤおよび各出力端子Ｘ１，Ｘ２，Ｙ１，Ｙ２，Ｚ１，Ｚ２が、上記一表面側にパッド（外部接続用電極）１９として設けられている。ここにおいて、８つのパッド１９は、半導体素子１の１辺に沿って配置されている。なお、半導体素子１は、上記一表面側において上記シリコン層１０ｃ上にシリコン酸化膜とシリコン窒化膜との積層膜からなる絶縁膜１６が形成されており、パッド１９および上記金属配線は絶縁膜１６上に形成されている。

上述の各ゲージ抵抗（ピエゾ抵抗）Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４および上記各拡散層配線は、上記シリコン層１０ｃにおけるそれぞれの形成部位に適宜濃度のｐ形不純物をドーピングすることにより形成され、上記金属配線は、絶縁膜１６上にスパッタ法や蒸着法などにより成膜した金属膜（例えば、Ａｌ膜、Ａｌ合金膜など）をリソグラフィ技術およびエッチング技術を利用してパターニングすることにより形成されている。なお、上記金属配線は絶縁膜１６に設けたコンタクトホールを通して拡散層配線と電気的に接続されている。

ところで、半導体素子１は、当該半導体素子１の外周形状に基づいて規定した仮想三角形の３つの頂点に対応する３箇所で接着剤（例えば、弾性率が１ＭＰａ以下のシリコーン樹脂などのシリコーン系樹脂など）からなる接着部２により基板に固着されている。ここにおいて、半導体素子１は、基板３側とは反対側の表面側（上記一表面側）において全てのパッド１９が１辺に沿って配置されており、当該１辺の両端の２箇所と、当該１辺に平行な辺上の１箇所との３箇所とに頂点を有する仮想三角形の各頂点に接着部２が位置しており、各パッド１９にボンディングワイヤを安定してボンディングすることができる。

以下、半導体素子１を基板３に実装する際の半導体素子１および基板３の状態変化について図３に基づいて説明するが、（ａ）〜（ｃ）それぞれにおける上段は概略側面図、下段は概略斜視図である。

半導体素子１を基板３に実装するにあたっては、図３（ａ）に示すように基板３における半導体素子１の搭載面３ａ上の３箇所に常温下で接着剤２ａをディスペンサなどにより塗布してから半導体素子１を搭載した後、接着剤２ａが硬化するように所定温度（例えば、１５０℃）に加熱すると図３（ｂ）に示すように基板３が熱変形し、その後、常温になると図３（ｃ）に示すように基板３が熱変形のない状態に戻ろうとする。ここで、半導体素子１は基板３が熱変形した状態で固定されていたが、基板３に対して３箇所のみしか接着部２により固着されていないので、常温に戻ったときに温度変化による基板３側の変形が半導体素子１には当該半導体素子１の傾きとして伝わり、半導体素子１の表面を３点で決定でき、半導体素子１が変形して応力が発生するのを防止することができる。基板３が常温に戻ったときに半導体素子１は図１（ｃ）の下段の概略斜視図に示すように若干傾くが、高低差がナノメータレベルの傾きであり、特に問題ない。なお、半導体素子１としてチップサイズが１ｍｍ□〜１０ｍｍ□、厚みが０．１ｍｍ〜１ｍｍ程度の場合、接着剤２ａはφ２００μｍ〜φ１０００μｍ程度の領域に塗布すればよい。

以上説明した本実施形態の半導体素子１の実装構造では、基板３への実装時などの温度変化に起因して半導体素子１が変形するのを抑制することができ、半導体素子１に生じる応力を低減することが可能となる。ここで、半導体素子１が上述のような半導体加速度センサチップであれば、フレーム部１１の４つの角部を固着した場合（つまり、４箇所で固着した場合）やフレーム部１１を全周に亙って固着した場合に比べて、基板３から半導体素子１への応力が撓み部１３に作用しにくく安定した精度の高い加速度測定が可能となる。

また、本実施形態では、接着剤２ａとしてエポキシ樹脂に比べて弾性率の低いシリコーン系樹脂を用いることにより、基板３から半導体素子１への応力の伝達を抑制する（つまり、応力を緩和する）ことができる。ここにおいて、接着剤２ａとして、シリコーン系樹脂に球状のスペーサが混合されたものを用いれば、半導体素子１と基板３との間のギャップ長をスペーサにより確保することが可能となり、半導体素子１と基板３との間の接着部２の厚み精度の向上が可能となり、半導体素子１を構成する半導体加速度センサチップの重り部１２の過度な変位による破損を防止することが可能となる。また、半導体素子１と基板３との間のギャップ長をスペーサにより大きくすることができ、基板３から半導体素子１への応力の伝達抑制効果も大きくなる。また、上記スペーサをシリカもしくはシリコンにより形成するようにすれば、金属や合成樹脂により形成する場合に比べて、上記スペーサの寸法精度を高めることができ、半導体素子１と基板３との間の接着部２の厚み精度をより向上させることが可能となる。なお、上記スペーサとしては、例えば、直径が３μｍ〜３０μｍのものを用い、シリコーン系樹脂に対して１〜２０％程度の割合で混合させればよい。

また、本実施形態の半導体素子１の実装構造によれば、各接着部２が半導体素子１の外周部に位置しているので、各接着部２が半導体素子１の外周部よりも内側に位置している場合に比べて、半導体素子１を安定して固定することができる。ここで、半導体素子１が上述のような半導体加速度センサチップであれば、各接着部２の一部がフレーム部１１と重り部１２との間のスリット１４や重り部１２と基板３との間のギャップまで広がって形成されることによる動作不良をなくすことができる。

（実施形態２）
本実施形態の半導体素子１の実装構造は実施形態１と略同じであって、図４に示すように、半導体素子１においてパッド１９が、一表面側（基板３側とは反対側の表面側）で隣り合う２辺に沿って配置されており（矩形枠状のフレーム部１１の４辺のうちの２辺のみに上述のパッド１９を設けてあり）、当該２辺に共通の一端の１箇所と、当該２辺それぞれの他端の２箇所との３箇所に前記接着部が位置している点が相違し、他の構成は実施形態１と同様なので説明を省略する。

しかして、本実施形態の半導体素子１の実装構造では、各パッド１９にボンディングワイヤを安定してボンディングすることができ、また、半導体素子１が半導体加速度センサチップのようなＭＥＭＳデバイスの場合に配線の設計自由度が高くなり、しかも、パッド１９の数を増やすことも可能となる。

ところで、上述の各実施形態では、平面視における外周形状が正方形状の半導体素子１を３箇所で接着部２により基板３に固着しているが、接着部２の位置は各実施形態の位置に限定するものではなく、半導体素子１をバランス良く支持できる位置であればよく、図５の（ａ）〜（ｌ）の位置でもよい。ここで、図５（ａ）は実施形態２における各接着部２の配置と同じであり、半導体素子１の３つの端点（角）それぞれに接着部２が位置する例、同図（ｂ）は実施形態１における各接着部２の配置と同じであり、半導体素子１の２つの端点と当該２つの端点を結ぶ辺に平行な辺の中央とに接着部２が位置する例、同図（ｃ），（ｄ）は半導体素子１の２つの端点と当該２つの端点を結ぶ辺に隣り合う１辺の中間とに接着部２が位置する例、同図（ｅ）〜（ｊ）は半導体素子１の１つの端点と４辺のうちの２辺の中間とに接着部２が位置する例、同図（ｋ），（ｌ）は半導体素子１の４辺のうちの３辺の中間に接着部２が位置する例を示している。ここにおいて、３箇所の接着部２は、仮想三角形の頂点に対応するように位置しているが、当該仮想三角形の面積が大きく、且つ、当該仮想三角形内に半導体素子１の中心が内包されることが望ましく、実施形態１のようにパッド１９が半導体素子１の１辺に沿って配置されている場合、３箇所の接着部２の配置は、図５（ａ）〜（ｊ）の中では同図（ｂ）の配置が最良の配置となり、実施形態２のようにパッド１９が半導体素子１の隣り合う２辺に沿って配置されている場合、３箇所の接着部２の配置は、同図（ａ）の配置が最良の配置となる。

上述の各実施形態では、半導体素子１として、ＭＥＭＳデバイスの一例としてピエゾ抵抗形の半導体加速度センサチップを例示したが、半導体素子１は、半導体加速度センサチップに限らず、例えば、容量形の加速度センサチップやジャイロセンサ、圧力センサ、マイクロアクチュエータ、マイクロリレー、マイクロバルブ、赤外線センサなどのＭＥＭＳデバイスや、ＩＣチップなどにも適用できる。また、半導体素子１の外周形状は正方形状に限らず、矩形状であればよい。

実施形態１の半導体素子の実装構造を示し、（ａ）は要部概略平面図、（ｂ）は要部概略断面図である。同上の半導体素子である半導体加速度センサチップの回路図である。同上における基板への半導体素子の実装工程の説明図である。実施形態２の半導体素子の実装構造を示し、（ａ）は要部概略平面図、（ｂ）は要部概略断面図である。同上における各接着部の配置例の説明図である。従来例における加速度センサを示し、（ａ）は概略分解斜視図、（ｂ）は概略断面図である。同上における基板への半導体加速度センサチップからなる半導体素子の実装工程の説明図である。

符号の説明

１半導体素子
２接着部
２ａ接着剤
３基板
１９パッド

Claims

半導体素子を基板に実装した半導体素子の実装構造であって、前記半導体素子の外周形状が矩形状であり、前記半導体素子が前記外周形状に基づいて規定した仮想三角形の３つの頂点に対応する３箇所のみで接着剤からなる接着部により基板に固着されており、前記３箇所の前記接着部は、前記半導体素子の変形により生じる応力を低減するものであることを特徴とする半導体素子の実装構造。
半導体素子を基板に実装した半導体素子の実装構造であって、前記半導体素子の外周形状が矩形状であり、前記半導体素子が前記外周形状に基づいて規定した仮想三角形の３つの頂点に対応する３箇所のみで接着剤からなる接着部により基板に固着されており、前記半導体素子が、前記基板における前記半導体素子の搭載面に対して傾いており、前記半導体素子の表面を３点で決定できることを特徴とする半導体素子の実装構造。
半導体素子を基板に実装した半導体素子の実装構造であって、前記半導体素子の外周形状が矩形状であり、前記半導体素子が前記外周形状に基づいて規定した仮想三角形の３つの頂点に対応する３箇所で接着剤からなる接着部により基板に固着されており、前記半導体素子は、前記基板側とは反対側の表面側において全てのパッドが１辺に沿って配置されており、当該１辺の両端の２箇所と、当該１辺に平行な辺上の１箇所との３箇所に前記接着部が位置していることを特徴とする半導体素子の実装構造。
半導体素子を基板に実装した半導体素子の実装構造であって、前記半導体素子の外周形状が矩形状であり、前記半導体素子が前記外周形状に基づいて規定した仮想三角形の３つの頂点に対応する３箇所で接着剤からなる接着部により基板に固着されており、前記半導体素子は、前記基板側とは反対側の表面側において全てのパッドが隣り合う２辺に沿って配置されており、当該２辺に共通の一端の１箇所と、当該２辺それぞれの他端の２箇所との３箇所に前記接着部が位置していることを特徴とする半導体素子の実装構造。
前記接着剤は、シリコーン系樹脂であることを特徴とする請求項１ないし請求項４のいずれか１項に記載の半導体素子の実装構造。
前記接着剤は、球状のスペーサが混合されたものであることを特徴とする請求項１ないし請求項５のいずれか１項に記載の半導体素子の実装構造。
前記スペーサは、シリカもしくはシリコンにより形成されてなることを特徴とする請求項６記載の半導体素子の実装構造。
前記各接着部は、前記半導体素子の外周部に位置していることを特徴とする請求項１ないし請求項７のいずれか１項に記載の半導体素子の実装構造。