JP5217348B2

JP5217348B2 - Semiconductor device

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Publication number: JP5217348B2
Application number: JP2007265766A
Authority: JP
Inventors: 善彦尾関; 憲司河野; 哲夫藤井
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2006-12-06
Filing date: 2007-10-11
Publication date: 2013-06-19
Anticipated expiration: 2027-10-11
Also published as: CN101197368A; JP2008166705A; CN101197368B; JP2013110429A

Description

本発明は、能動素子または受動素子が一つの半導体基板に複数個形成されてなる半導体装置に関する。 The present invention relates to a semiconductor device active elements or passive elements is formed by a plurality formed on one semiconductor substrate.

ＭＯＳトランジスタとバイポーラトランジスタが一つの半導体基板に形成されてなる半導体装置およびその製造方法が、例えば、特開２００１−６０６３４号公報（特許文献１）に開示されている。図１５は、特許文献１に開示された従来の半導体装置で、半導体装置９０の断面を模式的に示した図である。 A semiconductor device in which a MOS transistor and a bipolar transistor are formed on one semiconductor substrate and a method for manufacturing the same are disclosed in, for example, Japanese Patent Laid-Open No. 2001-60634 (Patent Document 1). FIG. 15 is a diagram schematically showing a cross section of a semiconductor device 90 in the conventional semiconductor device disclosed in Patent Document 1. In FIG.

図１５に示す半導体装置９０は、能動素子と受動素子が一つの半導体基板１に形成された複合ＩＣである。半導体装置９０は、自動車用コントローラを構成する部材で、フューエルインジェクタ（電磁弁）等の負荷を駆動するためのものである。半導体装置９０には、アップドレイン（ＵｐＤｒａｉｎ）ＭＯＳＦＥＴ８、ＮＰＮトランジスタ９、ＣＭＯＳ１０等が集積化されている。 A semiconductor device 90 shown in FIG. 15 is a composite IC in which an active element and a passive element are formed on one semiconductor substrate 1. The semiconductor device 90 is a member constituting an automobile controller, and is for driving a load such as a fuel injector (electromagnetic valve). In the semiconductor device 90, an up drain (UpDrain) MOSFET 8, an NPN transistor 9, a CMOS 10, and the like are integrated.

図１５の半導体装置９０では、半導体基板として、ＳＯＩ（Silicon On Insulator）基板１が使用されている。ＳＯＩ基板１は、基板貼り合わせによって製造され、ｐ型シリコン基板２の上にシリコン酸化膜３を介して薄膜のシリコン層４を配置した構成となっている。シリコン層４にはトレンチ７が形成され、その内壁面にはシリコン酸化膜が形成されるとともに、同トレンチ７内にはポリシリコンが充填されている。このトレンチ７により多数の島が区画形成され、各島に、アップドレインＭＯＳＦＥＴ８、ＮＰＮトランジスタ９、ＣＭＯＳ１０を構成するｎＭＯＳ，ｐＭＯＳがそれぞれ形成されている。半導体装置９０における、アップドレイン（ＵｐＤｒａｉｎ）ＭＯＳＦＥＴ８、ＮＰＮトランジスタ９およびＣＭＯＳ１０は、いずれも、これら素子を駆動するための一組の電極が半導体基板１のシリコン層４側表面にまとめて配置されてなる、片面電極素子である。 In the semiconductor device 90 of FIG. 15, an SOI (Silicon On Insulator) substrate 1 is used as a semiconductor substrate. The SOI substrate 1 is manufactured by bonding substrates, and has a configuration in which a thin silicon layer 4 is disposed on a p-type silicon substrate 2 via a silicon oxide film 3. A trench 7 is formed in the silicon layer 4, a silicon oxide film is formed on the inner wall surface thereof, and the trench 7 is filled with polysilicon. Numerous islands are defined by the trenches 7, and nMOS and pMOS constituting the up drain MOSFET 8, the NPN transistor 9, and the CMOS 10 are formed on each island. The up drain (UpDrain) MOSFET 8, the NPN transistor 9, and the CMOS 10 in the semiconductor device 90 each have a set of electrodes for driving these elements arranged together on the surface of the semiconductor substrate 1 on the silicon layer 4 side. A single-sided electrode element.

図１５に示す半導体装置９０のように、基板貼り合わせを用いた埋め込みシリコン酸化膜３を有するＳＯＩ基板１は、そこに形成される半導体素子の高速化や高集積化等、種々の用途に用いられている。 As in the semiconductor device 90 shown in FIG. 15, the SOI substrate 1 having the embedded silicon oxide film 3 using substrate bonding is used for various applications such as high speed and high integration of semiconductor elements formed there. It has been.

一方、基板貼り合わせによるＳＯＩ基板１を用いた半導体装置９０は、ダイマウントしてパッケージに実装するまでの加工数が多くなる等が要因となって、製造コストが増大する。この貼り合わせ基板を用いた半導体装置の製造コストの増大を抑制する方法が、特開２００１−１４４１７３号公報（特許文献２）に開示されている。特許文献２に開示された方法によれば、基板貼り合わせによるＳＯＩ基板を用いることなく素子分離構造を採用する半導体装置を製造することができ、製造工程を簡略化して、製造コストの増大を抑制することができる。
特開２００１−６０６３４号公報特開２００１−１４４１７３号公報 On the other hand, the manufacturing cost of the semiconductor device 90 using the SOI substrate 1 by bonding the substrates increases due to an increase in the number of processes from die mounting to mounting on the package. Japanese Laid-Open Patent Publication No. 2001-144173 (Patent Document 2) discloses a method for suppressing an increase in manufacturing cost of a semiconductor device using this bonded substrate. According to the method disclosed in Patent Document 2, it is possible to manufacture a semiconductor device that employs an element isolation structure without using an SOI substrate by bonding substrates, simplifying the manufacturing process, and suppressing an increase in manufacturing cost. can do.
JP 2001-60634 A JP 2001-144173 A

埋め込み酸化膜を有するＳＯＩ基板は、図１５に示す半導体装置９０のように、片面電極素子の形成に適しており、それらを埋め込み酸化膜に達する絶縁分離トレンチで絶縁分離することで高速化や高集積化が可能となる。一方、埋め込み酸化膜を有するＳＯＩ基板は、埋め込み酸化膜によって基板断面方向の電流が遮られる。このため、埋め込み酸化膜を有するＳＯＩ基板は、縦型ＭＯＳトランジスタ素子やＩＧＢＴ素子のように、大電流の電力用途で用いられ、これら素子を駆動するための一組の電極が半導体基板の両側の表面に分散して配置されてなる両面電極素子の形成には適していない。従って、これら縦型ＭＯＳトランジスタ素子やＩＧＢＴ素子の多くは、１チップで形成され、他の素子との集積化が困難で、製造コストが増大する。 An SOI substrate having a buried oxide film is suitable for forming single-sided electrode elements as in the semiconductor device 90 shown in FIG. 15, and is insulated and separated by an insulation isolation trench that reaches the buried oxide film. Integration is possible. On the other hand, in an SOI substrate having a buried oxide film, the current in the substrate cross-sectional direction is blocked by the buried oxide film. For this reason, an SOI substrate having a buried oxide film is used for high-current power applications such as a vertical MOS transistor element and an IGBT element, and a pair of electrodes for driving these elements is provided on both sides of the semiconductor substrate. It is not suitable for forming double-sided electrode elements that are dispersed on the surface. Therefore, many of these vertical MOS transistor elements and IGBT elements are formed in one chip, and it is difficult to integrate with other elements, resulting in an increase in manufacturing cost.

そこで本発明は、能動素子または受動素子が一つの半導体基板に複数個形成されてなる半導体装置であって、両面電極素子についても絶縁分離と集積化が可能であり、安価に製造することのできる半導体装置を提供することを目的としている。 Therefore, the present invention is a semiconductor device in which a plurality of active elements or passive elements are formed on a single semiconductor substrate, and double-sided electrode elements can also be isolated and integrated, and can be manufactured at low cost. An object is to provide a semiconductor device.

請求項１に記載の発明は、半導体基板を用いた能動素子または受動素子が、一つの半導体基板に複数個形成されてなる半導体装置であって、前記半導体基板が、当該半導体基板を貫通する絶縁分離トレンチに取り囲まれて、複数のフィールド領域に分割されてなり、前記複数個の能動素子または受動素子が、それぞれ異なる前記フィールド領域に分散して配置されてなり、前記複数個の能動素子または受動素子のうち、二個以上の素子が、当該素子に通電するための一組の電極が前記半導体基板の両側の表面に分散して配置されてなる、両面電極素子であり、前記半導体装置が、ハーフブリッジ回路が構成されてなる半導体装置であり、該半導体装置に、前記両面電極素子として縦型ＭＯＳトランジスタ素子またはＩＧＢＴ素子からなる２個の同一構造を有する縦型トランジスタ素子が含まれてなり、前記縦型トランジスタ素子と並列に、別の両面電極素子からなるダイオード素子が接続されてなり、別の両面電極素子を介して直列接続された２個の前記縦型トランジスタ素子で、前記ハーフブリッジ回路が構成されてなり、前記直列接続された２個の縦型トランジスタ素子の接続点から、前記ハーフブリッジ回路の出力が取り出されることを特徴としている。 The invention according to claim 1 is a semiconductor device in which a plurality of active elements or passive elements using a semiconductor substrate are formed on a single semiconductor substrate, wherein the semiconductor substrate penetrates through the semiconductor substrate. Surrounded by isolation trenches and divided into a plurality of field regions, and the plurality of active elements or passive elements are distributed in different field regions, and the plurality of active elements or passive elements are arranged. of elements, two or more elements, a pair of electrodes for energizing the elements arranged distributed on both sides of the surface of the semiconductor substrate, Ri Ah in the double-sided electrode element, the semiconductor device , A semiconductor device comprising a half-bridge circuit, in which two double-sided electrode elements comprising vertical MOS transistor elements or IGBT elements A vertical transistor element having the same structure is included, and a diode element composed of another double-sided electrode element is connected in parallel with the vertical transistor element, and is connected in series via another double-sided electrode element. in two of the vertical transistor elements, the half-bridge circuit is configured, from the connection point of the two vertical transistor elements wherein connected in series, characterized Rukoto output of the half-bridge circuit is taken It is said.

上記半導体装置では、複数個の能動素子または受動素子からなる集積構造を実現するにあたって、上記半導体装置に用いられる半導体基板は、埋め込み酸化膜を有するＳＯＩ基板ではなく、一般的で安価なバルク単結晶シリコン基板であってよい。また、上記半導体基板は、当該半導体基板を貫通する絶縁分離トレンチに取り囲まれて複数のフィールド領域に分割されており、これらの異なるフィールド領域に分散して、複数個の能動素子または受動素子がそれぞれ配置されている。これにより、上記半導体装置においては、複数個の能動素子または受動素子が、半導体基板を貫通する絶縁分離トレンチによって互いに絶縁分離され、集積化されることとなる。また、上記半導体基板は、埋め込み酸化膜のないバルク単結晶シリコン基板でよいため、上記半導体装置を構成する能動素子または受動素子が二個以上形成される上記両面電極素子である場合であっても、集積化が可能である。さらに、上記半導体装置は、後述する製造方法によって、安価に製造することが可能である。 In the semiconductor device, when realizing an integrated structure composed of a plurality of active elements or passive elements, the semiconductor substrate used in the semiconductor device is not an SOI substrate having a buried oxide film, but a general and inexpensive bulk single crystal. It may be a silicon substrate. The semiconductor substrate is divided into a plurality of field regions surrounded by an insulating isolation trench penetrating the semiconductor substrate, and a plurality of active elements or passive elements are dispersed in these different field regions, respectively. Has been placed. As a result, in the semiconductor device, a plurality of active elements or passive elements are insulated and integrated with each other by an insulating isolation trench penetrating the semiconductor substrate. Further, since the semiconductor substrate may be a bulk single crystal silicon substrate without a buried oxide film, even if the semiconductor substrate is the double-sided electrode element in which two or more active elements or passive elements forming the semiconductor device are formed. Integration is possible. Further, the semiconductor device can be manufactured at low cost by a manufacturing method described later.

以上のようにして、上記半導体装置は、能動素子または受動素子が一つの半導体基板に複数個形成されてなる半導体装置であって、二個以上形成される上記両面電極素子についても絶縁分離と集積化が可能であり、安価な半導体装置とすることができる。 As described above, the semiconductor device is a semiconductor device in which a plurality of active elements or passive elements are formed on one semiconductor substrate, and the double-sided electrode elements formed on two or more are also insulated and integrated. Therefore, an inexpensive semiconductor device can be obtained.

また、上記半導体装置は、ハーフブリッジ回路が構成されてなる半導体装置となっており、該半導体装置に、前記両面電極素子として縦型ＭＯＳトランジスタ素子またはＩＧＢＴ素子からなる２個の同一構造を有する縦型トランジスタ素子が含まれてなり、別の両面電極素子を介して直列接続された２個の前記縦型トランジスタ素子で、前記ハーフブリッジ回路が構成されてなり、前記直列接続された２個の縦型トランジスタ素子の接続点から、前記ハーフブリッジ回路の出力が取り出される構成となっている。
さらに、上記半導体装置においては、前記縦型トランジスタ素子と並列に、別の両面電極素子からなるダイオード素子が接続されてなる構成としている。これによって、上記ダイオード素子を、フリーホイールダイオード（ＦＷＤ）として利用することが可能である。
上記半導体装置は、例えば請求項２に記載のように、前記縦型トランジスタ素子が、電力用途のパワー素子であり、前記半導体装置における能動素子または受動素子のうち、少なくとも一個の素子が、当該素子に通電するための一組の電極が前記半導体基板の片側の表面にまとめて配置されてなる、片面電極素子であり、前記片面電極素子が、前記縦型トランジスタ素子の制御に用いられる構成とすることが可能である。これによれば、上記半導体装置を、電力用途のパワー素子と該パワー素子を制御するための片面電極素子が一つの半導体基板に形成された複合ＩＣとすることができる。
請求項３に記載の発明は、半導体基板を用いた能動素子または受動素子が、一つの半導体基板に複数個形成されてなる半導体装置であって、前記半導体基板が、当該半導体基板を貫通する絶縁分離トレンチに取り囲まれて、複数のフィールド領域に分割されてなり、前記複数個の能動素子または受動素子が、それぞれ異なる前記フィールド領域に分散して配置されてなり、前記複数個の能動素子または受動素子のうち、二個以上の素子が、当該素子に通電するための一組の電極が前記半導体基板の両側の表面に分散して配置されてなる、両面電極素子であり、前記半導体装置が、ハーフブリッジ回路が構成されてなる半導体装置であり、該半導体装置に、前記両面電極素子として縦型ＭＯＳトランジスタ素子またはＩＧＢＴ素子からなる２個の同一構造を有する縦型トランジスタ素子が含まれてなり、前記縦型トランジスタ素子が、電力用途のパワー素子であり、別の両面電極素子を介して直列接続された２個の前記縦型トランジスタ素子で、前記ハーフブリッジ回路が構成されてなり、前記直列接続された２個の縦型トランジスタ素子の接続点から、前記ハーフブリッジ回路の出力が取り出され、前記半導体装置における能動素子または受動素子のうち、少なくとも一個の素子が、当該素子に通電するための一組の電極が前記半導体基板の片側の表面にまとめて配置されてなる、片面電極素子であり、前記片面電極素子が、前記縦型トランジスタ素子の制御に用いられることを特徴としている。
当該半導体装置は、上記した請求項２に記載の半導体装置において、前記縦型トランジスタ素子と並列にダイオード素子が接続されていない構成である。この場合においても、当該半導体装置を、電力用途のパワー素子と該パワー素子を制御するための片面電極素子が一つの半導体基板に形成された複合ＩＣとすることができる。 Further, the semiconductor device is a semiconductor device wafer Fuburijji circuit is configured, in the semiconductor device, a vertical with two identical structure consisting of vertical MOS transistor element or IGBT element as the double-sided electrode element The half-bridge circuit is composed of two vertical transistor elements connected in series via another double-sided electrode element, and the two vertical connected transistor elements are included. from the connection point of type transistor device, the output of the half-bridge circuit has a configuration to be taken out.
Furthermore, the semiconductor device has a configuration in which a diode element composed of another double-sided electrode element is connected in parallel with the vertical transistor element. Thus, the diode element can be used as a free wheel diode (FWD).
In the semiconductor device, for example, the vertical transistor element is a power element for power use, and at least one of the active element and the passive element in the semiconductor device is the element. Is a single-sided electrode element in which a pair of electrodes for energizing the semiconductor substrate are arranged together on one surface of the semiconductor substrate, and the single-sided electrode element is used for controlling the vertical transistor element. It is possible. According to this, the semiconductor device can be a composite IC in which a power element for power use and a single-sided electrode element for controlling the power element are formed on one semiconductor substrate.
According to a third aspect of the present invention, there is provided a semiconductor device in which a plurality of active elements or passive elements using a semiconductor substrate are formed on a single semiconductor substrate, wherein the semiconductor substrate penetrates the semiconductor substrate. Surrounded by isolation trenches and divided into a plurality of field regions, and the plurality of active elements or passive elements are distributed in different field regions, and the plurality of active elements or passive elements are arranged. Among the elements, two or more elements are a double-sided electrode element in which a set of electrodes for energizing the element is distributed and disposed on both sides of the semiconductor substrate, and the semiconductor device is A semiconductor device in which a half-bridge circuit is configured. In the semiconductor device, two pieces of vertical MOS transistor elements or IGBT elements are used as the double-sided electrode elements. A vertical transistor element having the same structure, wherein the vertical transistor element is a power element for power use, and the two vertical transistor elements are connected in series via another double-sided electrode element; The half-bridge circuit is configured, and the output of the half-bridge circuit is taken out from the connection point of the two vertical transistor elements connected in series, and among the active elements or passive elements in the semiconductor device, At least one element is a single-sided electrode element in which a set of electrodes for energizing the element is arranged on one surface of the semiconductor substrate, and the single-sided electrode element is the vertical transistor element It is used for control of
3. The semiconductor device according to claim 2, wherein a diode element is not connected in parallel with the vertical transistor element. Also in this case, the semiconductor device can be a composite IC in which a power element for power use and a single-sided electrode element for controlling the power element are formed on one semiconductor substrate.

例えば請求項４に記載のように、前記半導体装置を、３相インバータのパワーモジュールが構成されてなる半導体装置とする場合には、前記半導体装置に、前記ハーフブリッジ回路が３組構成されてなり、前記３組のハーフブリッジ回路におけるそれぞれの前記直列接続された２個の縦型トランジスタ素子の接続点から、前記３相インバータの各相の出力が取り出される構成とすればよい。 As described in claim 4 For example, the semiconductor device, when the power module of the three-phase inverter is a semiconductor device comprising been configured, the a semiconductor device, the half-bridge circuit is three sets configured In other words, the output of each phase of the three-phase inverter may be taken out from the connection point of the two vertical transistor elements connected in series in each of the three sets of half-bridge circuits.

あるいは、請求項５に記載のように、前記半導体装置を、Ｈブリッジ回路が構成されてなる半導体装置とする場合には、前記半導体装置に、前記ハーフブリッジ回路が２組構成されてなり、前記２組のハーフブリッジ回路におけるそれぞれの前記直列接続された２個の縦型トランジスタ素子の接続点から、前記Ｈブリッジ回路の出力が取り出される構成とすればよい。 Alternatively, as described in claim 5 , when the semiconductor device is a semiconductor device in which an H-bridge circuit is configured, two sets of the half-bridge circuits are configured in the semiconductor device, What is necessary is just to set it as the structure by which the output of the said H bridge circuit is taken out from the connection point of each two said vertical type transistor elements connected in series in two sets of half bridge circuits.

上記半導体装置は、半導体基板を貫通する絶縁分離トレンチにより絶縁分離された縦型ＭＯＳトランジスタ素子やＩＧＢＴ素子のような両面電極素子が二個以上形成されるため、電力用途の半導体装置として好適である。後述するように、上記半導体装置は、バルク単結晶シリコン基板を用いることができるため、縦型ＭＯＳトランジスタ素子やＩＧＢＴ素子のような両面電極素子を形成する場合、大電流化やＥＳＤ等のサージに対する耐量増加が容易である。また、埋め込み酸化膜がないため、ＳＯＩ基板を用いた半導体装置に較べて放熱性を高めることができる。 The semiconductor device is suitable as a semiconductor device for power use because two or more double-sided electrode elements such as vertical MOS transistor elements and IGBT elements are formed by insulation isolation trenches penetrating the semiconductor substrate. . As will be described later, since the semiconductor device can use a bulk single crystal silicon substrate, when a double-sided electrode element such as a vertical MOS transistor element or IGBT element is formed, a large current and a surge such as ESD are prevented. It is easy to increase the resistance. Further, since there is no buried oxide film, heat dissipation can be improved as compared with a semiconductor device using an SOI substrate.

上記半導体装置の電力用途として、例えば上述した３相インバータのパワーモジュールが構成されてなる半導体装置とした場合、上記半導体装置における両面電極素子は、当該素子を駆動するための一組の電極が半導体基板の両側の表面に分散して配置されているため、これらの電極をリードフレームやヒートシンクに直接接続することで、低損失で高い放熱性を有する３相インバータのパワーモジュールとすることができる。 As a power application of the semiconductor device, for example, when the above-described three-phase inverter power module is configured as a semiconductor device, the double-sided electrode element in the semiconductor device includes a pair of electrodes for driving the element as a semiconductor. Since these electrodes are distributed and arranged on both surfaces of the substrate, a power module of a three-phase inverter having low loss and high heat dissipation can be obtained by directly connecting these electrodes to a lead frame or a heat sink.

従って、上記半導体装置は、請求項６に記載のように、高耐圧かつ大電流駆動が必要な車載用の半導体装置として好適である。 Therefore, as described in claim 6 , the semiconductor device is suitable as a vehicle-mounted semiconductor device that requires high breakdown voltage and large current drive.

上記半導体装置における半導体基板は、例えば請求項７に記載のように、バルク単結晶シリコン基板上にシリコンエピタキシャル層を形成した、エピタキシャル基板であってもよい。 The semiconductor substrate in the semiconductor device may be an epitaxial substrate in which a silicon epitaxial layer is formed on a bulk single crystal silicon substrate, for example, as described in claim 7 .

上記半導体装置における半導体基板は、取り扱う上で必要な所定の強度を確保するため、所定の基板厚さが必要である。また、例えば縦型ＭＯＳトランジスタ素子やＩＧＢＴ素子のような電力用の両面電極素子を形成する場合、高耐圧とするためには、不純物濃度が低いキャリアのドリフト層が必要である。一方、低ＯＮ抵抗の素子とするためには、不純物濃度が高いドリフト層が必要である。 The semiconductor substrate in the semiconductor device requires a predetermined substrate thickness in order to ensure a predetermined strength necessary for handling. For example, when forming a double-sided electrode element for power such as a vertical MOS transistor element or an IGBT element, a carrier drift layer having a low impurity concentration is required to achieve a high breakdown voltage. On the other hand, a drift layer having a high impurity concentration is necessary to obtain a low ON resistance element.

上記エピタキシャル基板によれば、バルク単結晶シリコン基板を強度確保のための支持基板とし、厚さと不純物濃度を適宜設定したシリコンエピタキシャル層をキャリアのドリフト層として、高耐圧あるいは低ＯＮ抵抗の両面電極素子を形成することが可能となる。 According to the above epitaxial substrate, a double-sided electrode element having a high breakdown voltage or a low ON resistance is obtained by using a bulk single crystal silicon substrate as a support substrate for ensuring strength, and a silicon epitaxial layer in which thickness and impurity concentration are appropriately set as a carrier drift layer. Can be formed.

請求項８に記載のように、上記半導体装置における絶縁分離トレンチは、例えば、トレンチ内に絶縁体が埋め込まれてなる絶縁分離トレンチ、トレンチ内に側壁酸化膜を介して導電体が埋め込まれてなる絶縁分離トレンチおよびトレンチ内に空洞が形成されてなる絶縁分離トレンチのいずれかであってよい。 According to an eighth aspect of the present invention, the insulating isolation trench in the semiconductor device includes, for example, an insulating isolation trench in which an insulator is embedded in the trench, and a conductor is embedded in the trench through a sidewall oxide film. It may be either an isolation trench or an isolation trench formed by forming a cavity in the trench.

請求項９に記載のように、上記半導体装置においては、前記半導体基板の少なくとも一方の面側に、前記半導体基板と異なる導電型または異なる濃度の不純物拡散層が形成されてなる構成とすることができる。これにより、不純物拡散層の導電型と濃度および厚さを適宜設定することにより、種々の特性を有する両面電極素子を形成することが可能となる。 According to a ninth aspect of the present invention, the semiconductor device is configured such that an impurity diffusion layer having a different conductivity type or a different concentration from the semiconductor substrate is formed on at least one surface side of the semiconductor substrate. it can. Accordingly, it is possible to form a double-sided electrode element having various characteristics by appropriately setting the conductivity type, concentration, and thickness of the impurity diffusion layer.

また、請求項１０に記載のように、前記不純物拡散層が、前記複数のフィールド領域のうち、一部のフィールド領域に形成されてなる構成とすることも可能である。これにより、所定の導電型と濃度および厚さを有する不純物拡散層を適宜所定のフィールド領域に形成することにより、一つの半導体基板に種々の能動素子または受動素子を形成することが可能となる。 Further, as described in claim 1 0, wherein the impurity diffusion layer, among the plurality of field areas, it is possible to become formed on a part of the field area configuration. Accordingly, various active elements or passive elements can be formed on one semiconductor substrate by appropriately forming an impurity diffusion layer having a predetermined conductivity type, concentration and thickness in a predetermined field region.

以下、本発明を実施するための最良の形態を、図に基づいて説明する。 The best mode for carrying out the present invention will be described below with reference to the drawings.

図１は、本発明の半導体装置の一例で、半導体装置１００の模式的な断面を示す図である。 FIG. 1 is a schematic cross-sectional view of a semiconductor device 100 as an example of the semiconductor device of the present invention.

図１の半導体装置１００は、能動素子３１〜３３，４１〜４３および受動素子５１，５２が、一つの半導体基板２０に複数個形成されてなる半導体装置である。半導体装置１００では、能動素子の代表例として、バイポーラトランジスタ素子３１、相補型ＭＯＳ（ＣＭＯＳ、Complementary Metal OxideSemiconductor）トランジスタ素子３２、横型ＭＯＳトランジスタ素子３３、縦型ＭＯＳトランジスタ素子４１、ＩＧＢＴ（Insulated Gate Bipolar Transistor）素子４２およびダイオード素子４３が例示されている。また、半導体装置１００では、受動素子の代表例として、抵抗素子として利用するＮ導電型（ｎ−）の低不純物濃度素子５１および配線素子として利用するＮ導電型（ｎ＋）の高不純物濃度素子５２が例示されている。 A semiconductor device 100 in FIG. 1 is a semiconductor device in which a plurality of active elements 31 to 33 and 41 to 43 and passive elements 51 and 52 are formed on one semiconductor substrate 20. In the semiconductor device 100, as representative examples of active elements, bipolar transistor elements 31, complementary metal oxide semiconductor (CMOS) transistor elements 32, horizontal MOS transistor elements 33, vertical MOS transistor elements 41, IGBTs (Insulated Gate Bipolar Transistors). ) Element 42 and diode element 43 are illustrated. Further, in the semiconductor device 100, as representative examples of passive elements, an N conductivity type (n−) low impurity concentration element 51 used as a resistance element and an N conductivity type (n +) high impurity concentration element 52 used as a wiring element. Is illustrated.

半導体装置１００に用いられている半導体基板２０は、Ｎ導電型（ｎ−）のバルク単結晶シリコン基板からなる。図１に示す能動素子３１〜３３，４１〜４３および受動素子５１，５２は、いずれも、薄膜素子ではなく、Ｎ導電型（ｎ−）のバルク単結晶シリコン基板からなる半導体基板２０を用いた素子である。 The semiconductor substrate 20 used in the semiconductor device 100 is made of an N conductivity type (n−) bulk single crystal silicon substrate. The active elements 31 to 33 and 41 to 43 and the passive elements 51 and 52 shown in FIG. 1 are not thin film elements, but a semiconductor substrate 20 made of an N conductivity type (n−) bulk single crystal silicon substrate is used. It is an element.

図１の半導体装置１００では、半導体基板２０が、当該半導体基板２０を貫通する絶縁分離トレンチＴに取り囲まれて、複数のフィールド領域Ｆ１〜Ｆ８に分割されている。絶縁分離トレンチＴは、例えば、トレンチ内に酸化シリコン等の絶縁体が埋め込まれてなる絶縁分離トレンチ、トレンチ内に側壁酸化膜を介して多結晶シリコン等の導電体が埋め込まれてなる絶縁分離トレンチ、およびトレンチ内に空洞が形成され両表面が酸化シリコン等で蓋されてなる絶縁分離トレンチのいずれであってもよい。 In the semiconductor device 100 of FIG. 1, the semiconductor substrate 20 is surrounded by an insulating isolation trench T penetrating the semiconductor substrate 20 and divided into a plurality of field regions F1 to F8. The insulating isolation trench T includes, for example, an insulating isolation trench in which an insulator such as silicon oxide is embedded in the trench, and an insulating isolation trench in which a conductor such as polycrystalline silicon is embedded in the trench via a sidewall oxide film. , And an insulating isolation trench in which a cavity is formed in the trench and both surfaces are covered with silicon oxide or the like.

半導体装置１００における複数個の能動素子３１〜３３，４１〜４３および受動素子５１，５２は、それぞれ異なるフィールド領域Ｆ１〜Ｆ８に分散して配置されている。また、上記複数個の能動素子３１〜３３，４１〜４３および受動素子５１，５２のうち、縦型ＭＯＳトランジスタ素子４１、ＩＧＢＴ素子４２およびダイオード素子４３で例示されている能動素子４１〜４３と抵抗素子としての低不純物濃度素子５１および配線素子としての高不純物濃度素子５２で例示されて受動素子５１，５２は、当該素子４１〜４３，５１，５２に通電するための図１においてハッチングを施した一組の電極ｄｒ１，ｄｒ２が半導体基板２０の第１面Ｓ１側と第２面Ｓ２側の両側の表面に分散して配置されてなる、両面電極素子である。このように、半導体装置１００は、二個以上の両面電極素子４１〜４３，５１，５２を有している。従って、半導体基板２０の第２面Ｓ２側には、少なくとも該両面電極素子４１〜４３，５１，５２以上の数の電極が形成されている。また、バイポーラトランジスタ素子３１、ＣＭＯＳトランジスタ素子３２、横型ＭＯＳトランジスタ素子３３で例示されている能動素子３１〜３３は、当該素子３１〜３３に通電するための図１においてハッチングを施した一組の電極ｄｓ１が半導体基板２０における第１面Ｓ１側の一方の表面にまとめて配置されてなる、片面電極素子である。 The plurality of active elements 31 to 33 and 41 to 43 and the passive elements 51 and 52 in the semiconductor device 100 are distributed in different field regions F1 to F8. Among the plurality of active elements 31 to 33 and 41 to 43 and the passive elements 51 and 52, the active elements 41 to 43 exemplified by the vertical MOS transistor element 41, the IGBT element 42, and the diode element 43 and the resistances. The passive elements 51 and 52, which are exemplified by the low impurity concentration element 51 as the element and the high impurity concentration element 52 as the wiring element, are hatched in FIG. 1 for energizing the elements 41 to 43, 51 and 52. This is a double-sided electrode element in which a pair of electrodes dr1 and dr2 are distributed and arranged on both surfaces of the semiconductor substrate 20 on the first surface S1 side and the second surface S2 side. As described above, the semiconductor device 100 includes two or more double-sided electrode elements 41 to 43, 51, and 52. Accordingly, at least the double-sided electrode elements 41 to 43, 51, and 52 are formed on the second surface S2 side of the semiconductor substrate 20. In addition, the active elements 31 to 33 exemplified by the bipolar transistor element 31, the CMOS transistor element 32, and the lateral MOS transistor element 33 are a set of hatched electrodes in FIG. 1 for energizing the elements 31 to 33. ds1 is a single-sided electrode element that is collectively arranged on one surface of the semiconductor substrate 20 on the first surface S1 side.

半導体装置１００においては、半導体基板２０の少なくとも一方の第２面Ｓ２側に、Ｎ導電型（ｎ−）の半導体基板２０と異なるＰ導電型（ｐ）の不純物拡散層２１や同じＮ導電型で異なる濃度（ｎ＋）の不純物拡散層２２が形成されている。これらの不純物拡散層２１，２２は、複数のフィールド領域Ｆ１〜Ｆ８のうち、それぞれ、一部のフィールド領域Ｆ５およびフィールド領域Ｆ１〜Ｆ４，Ｆ８に形成されている。半導体装置１００では、所定の導電型と濃度および厚さを有する不純物拡散層２１，２２を適宜所定のフィールド領域Ｆ１〜Ｆ４，Ｆ５，Ｆ８に形成することにより、一つの半導体基板２０に種々の特性を有する両面電極素子当該素子４１〜４３，５１，５２や種々の能動素子３１〜３３，４１〜４３および受動素子５１，５２を形成することが可能となる。 In the semiconductor device 100, an impurity diffusion layer 21 of P conductivity type (p) different from the N conductivity type (n−) semiconductor substrate 20 or the same N conductivity type is formed on at least one second surface S2 side of the semiconductor substrate 20. Impurity diffusion layers 22 having different concentrations (n +) are formed. These impurity diffusion layers 21 and 22 are respectively formed in some field regions F5 and field regions F1 to F4 and F8 among the plurality of field regions F1 to F8. In the semiconductor device 100, the impurity diffusion layers 21 and 22 having a predetermined conductivity type, concentration and thickness are appropriately formed in predetermined field regions F1 to F4, F5 and F8, so that various characteristics can be obtained on one semiconductor substrate 20. The double-sided electrode elements 41 to 43, 51, and 52 having various active elements 31 to 33 and 41 to 43 and the passive elements 51 and 52 can be formed.

図１の半導体装置１００には、縦型ＭＯＳトランジスタ素４１やＩＧＢＴ素子４２のような両面電極素子が形成されるため、電力用途の半導体装置として好適である。半導体装置１００は、バルク単結晶シリコン基板２０が用いられているため、縦型ＭＯＳトランジスタ素子４１やＩＧＢＴ素子４２のような両面電極素子を形成する場合、大電流化やＥＳＤ等のサージに対する耐量増加が容易である。また、埋め込み酸化膜がないため、ＳＯＩ基板を用いた半導体装置に較べて放熱性を高めることができる。 Since the double-sided electrode elements such as the vertical MOS transistor element 41 and the IGBT element 42 are formed in the semiconductor device 100 of FIG. Since the bulk single crystal silicon substrate 20 is used for the semiconductor device 100, when a double-sided electrode element such as the vertical MOS transistor element 41 or the IGBT element 42 is formed, the withstand capability against surges such as large current and ESD is increased. Is easy. Further, since there is no buried oxide film, heat dissipation can be improved as compared with a semiconductor device using an SOI substrate.

また、上記絶縁分離構造によれば、図１に示す半導体装置１００のように、縦型ＭＯＳトランジスタ素子４１やＩＧＢＴ素子４２のような両面電極素子当該素子とバイポーラトランジスタ素子３１や横型ＭＯＳトランジスタ素子３３のような片面電極素子を組み合わせた、複合ＩＣとすることができる。 Further, according to the insulating isolation structure, as in the semiconductor device 100 shown in FIG. 1, the double-sided electrode element such as the vertical MOS transistor element 41 and the IGBT element 42, the bipolar transistor element 31, and the horizontal MOS transistor element 33. It can be set as the composite IC which combined the single-sided electrode element like.

図１の半導体装置１００では、複数個の能動素子３１〜３３，４１〜４３および受動素子５１，５２からなる集積構造を実現するにあたって、半導体装置１００に用いられる半導体基板２０は、図１５に示した半導体装置９０のような埋め込み酸化膜３を有するＳＯＩ基板１ではなく、一般的で安価なバルク単結晶シリコン基板であってよい。また、図１に示す半導体基板２０は、当該半導体基板２０を貫通する絶縁分離トレンチＴに取り囲まれて複数のフィールド領域Ｆ１〜Ｆ８に分割されており、これらの異なるフィールド領域Ｆ１〜Ｆ８に分散して、複数個の能動素子３１〜３３，４１〜４３および受動素子５１，５２がそれぞれ配置されている。これにより、半導体装置１００においては、複数個の能動素子３１〜３３，４１〜４３および受動素子５１，５２が、半導体基板２０を貫通する絶縁分離トレンチＴによって互いに絶縁分離され、集積化されることとなる。また、半導体基板２０は、埋め込み酸化膜のないバルク単結晶シリコン基板でよいため、半導体装置１００を構成する能動素子４１〜４３および受動素子５１，５２が前述したような両面電極素子である場合であっても、集積化が可能である。さらに、半導体装置１００は、後述する製造方法によって、安価に製造することが可能である。 In the semiconductor device 100 of FIG. 1, in realizing an integrated structure composed of a plurality of active elements 31 to 33, 41 to 43 and passive elements 51 and 52, the semiconductor substrate 20 used in the semiconductor device 100 is shown in FIG. Instead of the SOI substrate 1 having the buried oxide film 3 such as the semiconductor device 90, it may be a general and inexpensive bulk single crystal silicon substrate. Further, the semiconductor substrate 20 shown in FIG. 1 is surrounded by an insulating isolation trench T penetrating the semiconductor substrate 20 and divided into a plurality of field regions F1 to F8, and dispersed into these different field regions F1 to F8. A plurality of active elements 31 to 33 and 41 to 43 and passive elements 51 and 52 are arranged, respectively. Thus, in the semiconductor device 100, the plurality of active elements 31 to 33, 41 to 43 and the passive elements 51 and 52 are insulated and integrated with each other by the insulating isolation trench T that penetrates the semiconductor substrate 20. It becomes. In addition, since the semiconductor substrate 20 may be a bulk single crystal silicon substrate without a buried oxide film, the active elements 41 to 43 and the passive elements 51 and 52 constituting the semiconductor device 100 are double-sided electrode elements as described above. Even if it is, integration is possible. Furthermore, the semiconductor device 100 can be manufactured at low cost by a manufacturing method described later.

図２は、別の半導体装置の例で、半導体装置１０１の模式的な断面を示す図である。尚、図２の半導体装置１０１において、図１の半導体装置１００と同様の部分については、同じ符号を付した。 FIG. 2 is a diagram illustrating a schematic cross-section of the semiconductor device 101 as another example of the semiconductor device. In the semiconductor device 101 of FIG. 2, the same reference numerals are given to the same parts as those of the semiconductor device 100 of FIG.

図１の半導体装置１００は、Ｎ導電型（ｎ−）のバルク単結晶シリコン基板からなる半導体基板２０に形成されていた。これに対して、図２の半導体装置１０１は、Ｎ導電型（ｎ＋）のバルク単結晶シリコン基板６１上にＮ導電型（ｎ−）のシリコンエピタキシャル層６２を形成した、エピタキシャル基板からなる半導体基板６０に形成されている。 The semiconductor device 100 of FIG. 1 is formed on a semiconductor substrate 20 made of an N conductivity type (n−) bulk single crystal silicon substrate. On the other hand, the semiconductor device 101 of FIG. 2 is a semiconductor substrate made of an epitaxial substrate in which an N conductivity type (n−) silicon epitaxial layer 62 is formed on an N conductivity type (n +) bulk single crystal silicon substrate 61. 60.

図１と図２の半導体装置１００，１０１における半導体基板２０，６０は、取り扱う上で必要な所定の強度を確保するため、所定の基板厚さが必要である。また、例えば縦型ＭＯＳトランジスタ素子４１やＩＧＢＴ素子４２のような電力用の両面電極素子を形成する場合、高耐圧とするためには、不純物濃度が低い（ｎ−）キャリアのドリフト層が必要である。一方、低ＯＮ抵抗の素子とするためには、不純物濃度が高い（ｎ＋）ドリフト層が必要である。図２の半導体装置１０１におけるエピタキシャル基板６０によれば、Ｎ導電型（ｎ＋）のバルク単結晶シリコン基板６１を強度確保のための支持基板とし、厚さと不純物濃度を適宜設定したＮ導電型（ｎ−）のシリコンエピタキシャル層６２をキャリアのドリフト層として、高耐圧あるいは低ＯＮ抵抗の両面電極素子を形成することが可能となる。 The semiconductor substrates 20 and 60 in the semiconductor devices 100 and 101 of FIG. 1 and FIG. 2 require a predetermined substrate thickness in order to ensure a predetermined strength necessary for handling. For example, when forming a double-sided electrode element for power such as the vertical MOS transistor element 41 and the IGBT element 42, a drift layer of (n−) carriers having a low impurity concentration is necessary to achieve a high breakdown voltage. is there. On the other hand, in order to obtain a low ON resistance element, an (n +) drift layer having a high impurity concentration is required. According to the epitaxial substrate 60 in the semiconductor device 101 of FIG. 2, an N conductivity type (n +) bulk single crystal silicon substrate 61 is used as a support substrate for ensuring strength, and an N conductivity type (n It is possible to form a double-sided electrode element having a high breakdown voltage or low ON resistance by using the silicon epitaxial layer 62 of −) as a carrier drift layer.

尚、図２の半導体装置１０１においても、図１の半導体装置１００と同様の複数個の能動素子３１〜３３，４１〜４３および受動素子５１，５２が、それぞれ異なるフィールド領域に分散して配置されている。また、図２の半導体装置１０１も、二個以上の両面電極素子４１〜４３，５１，５２を有しており、半導体基板６０の第２面Ｓ２側には、少なくとも該両面電極素子４１〜４３，５１，５２以上の数の電極が形成されている。 2, a plurality of active elements 31 to 33 and 41 to 43 and passive elements 51 and 52 similar to those of the semiconductor device 100 of FIG. 1 are arranged in different field regions. ing. The semiconductor device 101 of FIG. 2 also has two or more double-sided electrode elements 41 to 43, 51, 52, and at least the double-sided electrode elements 41 to 43 are provided on the second surface S2 side of the semiconductor substrate 60. , 51, 52 or more electrodes are formed.

以上のようにして、図１と図２に示す半導体装置１００，１０１は、いずれも、能動素子または受動素子が一つの半導体基板に複数個形成されてなる半導体装置であって、二個以上ある両面電極素子についても絶縁分離と集積化が可能であり、安価な半導体装置となっている。 As described above, each of the semiconductor devices 100 and 101 shown in FIGS. 1 and 2 is a semiconductor device in which a plurality of active elements or passive elements are formed on one semiconductor substrate, and there are two or more semiconductor devices. The double-sided electrode element can also be insulated and integrated, resulting in an inexpensive semiconductor device.

次に、図１，図２に示した半導体装置１００，１０１の製造方法について説明する。 Next, a method for manufacturing the semiconductor devices 100 and 101 shown in FIGS. 1 and 2 will be described.

図３（ａ）〜（ｅ）は、図１の半導体装置１００を簡略化した半導体装置１０２の製造方法を示す工程別の断面図である。図３（ｅ）に示す半導体装置１０２には、両面電極素子である縦型ＭＯＳトランジスタ素子４１とＩＧＢＴ素子４２が形成されている。尚、図３（ｅ）の半導体装置１０２において、図１の半導体装置１００と同様の部分については、同じ符号を付した。 3A to 3E are cross-sectional views for each process showing a method for manufacturing the semiconductor device 102 in which the semiconductor device 100 of FIG. 1 is simplified. In the semiconductor device 102 shown in FIG. 3E, a vertical MOS transistor element 41 and an IGBT element 42 which are double-sided electrode elements are formed. In the semiconductor device 102 of FIG. 3E, the same reference numerals are given to the same parts as those of the semiconductor device 100 of FIG.

半導体装置１０２を製造するにあたって、最初に、図３（ａ）に示す基板準備工程において、所定厚さ（例えば４００μｍ）の素子形成用半導体基板２０ａを準備する。 In manufacturing the semiconductor device 102, first, in the substrate preparation step shown in FIG. 3A, an element forming semiconductor substrate 20a having a predetermined thickness (for example, 400 μm) is prepared.

次に、図３（ｂ）に示す未貫通絶縁分離トレンチ形成工程において、フィールド領域Ｆ４，Ｆ５となる各領域を取り囲むようにして、素子形成用半導体基板の第１面Ｓ１側表面から所定深さ（例えば１５０μｍ）に、未貫通絶縁分離トレンチＴａを形成する。未貫通絶縁分離トレンチＴａは、トレンチ内に絶縁体が埋め込まれてなる未貫通絶縁分離トレンチ、トレンチ内に側壁酸化膜を介して導電体が埋め込まれてなる未貫通絶縁分離トレンチおよびトレンチ内が空洞である未貫通絶縁分離トレンチのいずれかであってよい。尚、トレンチ内が空洞である未貫通絶縁分離トレンチＴａを形成する場合には、次の図３（ｃ）に示す第１面側素子形成工程において、未貫通絶縁分離トレンチＴａの第１面Ｓ１側表面にある開口部を絶縁体で蓋する。 Next, in the non-penetrating insulating isolation trench forming step shown in FIG. 3B, a predetermined depth is formed from the surface on the first surface S1 side of the element forming semiconductor substrate so as to surround each region to be the field regions F4 and F5. A non-penetrating insulating isolation trench Ta is formed in (for example, 150 μm). The non-penetrating insulating isolation trench Ta includes a non-penetrating insulating isolating trench in which an insulator is embedded in the trench, a non-penetrating insulating isolating trench in which a conductor is embedded via a sidewall oxide film, and a hollow in the trench It may be any of the non-through insulating isolation trenches. In the case of forming the non-penetrating insulating isolation trench Ta in which the trench is hollow, the first surface S1 of the non-penetrating insulating isolating trench Ta is formed in the first surface side element forming step shown in FIG. Cover the opening on the side surface with an insulator.

次に、図３（ｃ）に示す第１面側素子形成工程において、素子形成用半導体基板２０ａの第１面Ｓ１側で、両面電極素子である縦型ＭＯＳトランジスタ素子４１とＩＧＢＴ素子４２の第１面Ｓ１側の各部を形成するために必要な各工程を実施する。 Next, in the first surface side element formation step shown in FIG. 3C, the vertical MOS transistor elements 41 and the IGBT elements 42 which are double-sided electrode elements are formed on the first surface S1 side of the element formation semiconductor substrate 20a. Each process required in order to form each part by the side of 1st surface S1 is implemented.

次に、図３（ｄ）に示す基板研磨工程において、素子形成用半導体基板２０ａの第２面Ｓ２側から、未貫通絶縁分離トレンチＴａの先端が露出する（例えば１２０μｍの基板厚さになる）まで研磨する。尚、機械的な研磨の後で、ダメージ層を除去するため、研磨面をウェットエッチングするのが望ましい。これにより、素子形成用半導体基板２０ａを所定厚さの半導体基板２０とすると共に、未貫通絶縁分離トレンチＴａが半導体基板２０を貫通する絶縁分離トレンチＴとなる。 Next, in the substrate polishing step shown in FIG. 3D, the tip of the non-penetrating insulating isolation trench Ta is exposed from the second surface S2 side of the element forming semiconductor substrate 20a (for example, the substrate thickness is 120 μm). Polish up to. Note that it is desirable to wet-etch the polished surface after mechanical polishing in order to remove the damaged layer. As a result, the element forming semiconductor substrate 20 a becomes the semiconductor substrate 20 having a predetermined thickness, and the non-penetrating insulating isolation trench Ta becomes the insulating isolation trench T penetrating the semiconductor substrate 20.

最後に、基板研磨工程後の図３（ｅ）に示す第２面側素子形成工程において、半導体基板２０の第２面Ｓ２側で、不純物拡散層２１，２２を形成するためのイオン注入工程を実施すると共に、両面電極素子である縦型ＭＯＳトランジスタ素子４１とＩＧＢＴ素子４２の第２面Ｓ２側の各部を形成するために必要な各工程を実施する。 Finally, in the second surface side element forming step shown in FIG. 3E after the substrate polishing step, an ion implantation step for forming the impurity diffusion layers 21 and 22 on the second surface S2 side of the semiconductor substrate 20 is performed. At the same time, the respective steps necessary for forming the respective parts on the second surface S2 side of the vertical MOS transistor element 41 and the IGBT element 42 which are double-sided electrode elements are carried out.

以上で、半導体装置１０２が完成する。 Thus, the semiconductor device 102 is completed.

尚、図３（ａ）〜（ｅ）に示す半導体装置１０２の製造方法においては、図３（ｃ）に示した第１面側素子形成工程を、図３（ｂ）の未貫通絶縁分離トレンチ形成工程と図３（ｄ）の基板研磨工程の間で実施している。上記半導体装置１０２の製造方法における第１面側素子形成工程は、例えば図３（ｂ）の未貫通絶縁分離トレンチ形成工程の前、あるいは図３（ｄ）の基板研磨工程後に実施することも可能である。しかしながら、第１面側素子形成工程を図３（ｂ）の未貫通絶縁分離トレンチ形成工程後に実施することで、図３（ｂ）の未貫通絶縁分離トレンチ形成工程の実施に伴う素子形成への悪影響を防止することができ、第１面側素子形成工程を図３（ｄ）の基板研磨工程前に実施することで、基板厚さが薄くなる前の取り扱いが容易状態で第１面側素子形成工程を実施することが可能となる。 In the method for manufacturing the semiconductor device 102 shown in FIGS. 3A to 3E, the first surface side element forming step shown in FIG. 3C is replaced with the non-penetrating insulating isolation trench shown in FIG. It is carried out between the forming process and the substrate polishing process of FIG. The first surface side element forming step in the method for manufacturing the semiconductor device 102 can be performed, for example, before the non-penetrating insulating isolation trench forming step in FIG. 3B or after the substrate polishing step in FIG. It is. However, by performing the first surface side element forming step after the non-penetrating insulating isolation trench forming step of FIG. 3B, the element formation associated with the non-penetrating insulating isolating trench forming step of FIG. An adverse effect can be prevented, and the first surface side element can be easily handled before the substrate thickness is reduced by performing the first surface side element forming step before the substrate polishing step of FIG. It becomes possible to perform a formation process.

図３（ａ）〜（ｅ）に示す半導体装置１０２の製造方法は、縦型ＭＯＳトランジスタ素子４１とＩＧＢＴ素子４２を一つの半導体基板２０に形成するにあたって、特殊な工程を必要とせず、一般的なバルク単結晶シリコン基板への加工工程のみで構成されている。また、図３（ａ）〜（ｅ）に示す半導体装置１０２の製造方法は、縦型ＭＯＳトランジスタ素子４１とＩＧＢＴ素子４２を絶縁分離するにあたって、図１５の半導体装置９０において説明した基板貼り合わせ工程が必要な埋め込み酸化膜を有するＳＯＩ基板を用いることなく、安価なバルク単結晶シリコン基板を用いて当該基板を貫通する絶縁分離トレンチを形成するだけでよいため、製造工程が簡略化されている。 The manufacturing method of the semiconductor device 102 shown in FIGS. 3A to 3E does not require a special process when forming the vertical MOS transistor element 41 and the IGBT element 42 on one semiconductor substrate 20, and is generally used. It is composed only of a processing process to a bulk single crystal silicon substrate. Further, in the method of manufacturing the semiconductor device 102 shown in FIGS. 3A to 3E, when the vertical MOS transistor element 41 and the IGBT element 42 are insulated and separated, the substrate bonding step described in the semiconductor device 90 of FIG. The manufacturing process is simplified because it is only necessary to form an insulating isolation trench penetrating the substrate using an inexpensive bulk single crystal silicon substrate without using an SOI substrate having a buried oxide film that requires a large thickness.

また、縦型ＭＯＳトランジスタ素子４１とＩＧＢＴ素子４２は両面電極素子であるが、図３（ａ）〜（ｅ）に示す半導体装置１０２の製造方法では、素子形成用半導体基板２０ａの第１面Ｓ１側において実施する図３（ｃ）の第１面側素子形成工程と、基板研磨工程後の半導体基板２０の第２面Ｓ２側において実施する図３（ｅ）の第２面側素子形成工程とに分けて、縦型ＭＯＳトランジスタ素子４１とＩＧＢＴ素子４２を形成するようにしている。これによって、両面電極素子を含んだ半導体装置１０２であっても、製造が可能となる。 Further, the vertical MOS transistor element 41 and the IGBT element 42 are double-sided electrode elements. However, in the method of manufacturing the semiconductor device 102 shown in FIGS. 3A to 3E, the first surface S1 of the element forming semiconductor substrate 20a is used. The first surface side element forming step of FIG. 3C performed on the side, and the second surface side element forming step of FIG. 3E performed on the second surface S2 side of the semiconductor substrate 20 after the substrate polishing step, The vertical MOS transistor element 41 and the IGBT element 42 are formed separately. As a result, even the semiconductor device 102 including the double-sided electrode element can be manufactured.

以上のようにして、図３（ａ）〜（ｅ）に示す半導体装置１０２の製造方法は、二個以上の両面電極素子を含む能動素子または受動素子が一つの半導体基板に複数個形成されてなる半導体装置の製造方法であって、両面電極素子についても絶縁分離と集積化が可能であり、安価に製造することのできる半導体装置の製造方法となっている。 As described above, in the method of manufacturing the semiconductor device 102 shown in FIGS. 3A to 3E, a plurality of active elements or passive elements including two or more double-sided electrode elements are formed on one semiconductor substrate. The method for manufacturing a semiconductor device is a method for manufacturing a semiconductor device that can be insulated and integrated with respect to a double-sided electrode element, and can be manufactured at low cost.

尚、図３（ａ）〜（ｅ）に示した半導体装置１０２の製造方法では、素子形成用半導体基板２０ａとしてバルク単結晶シリコン基板が用いられ、半導体装置１０２は、図１に示した半導体装置１００と同様に、バルク単結晶シリコン基板に形成されてなる半導体装置である。一方、図２に示した半導体装置１０１と同様のエピタキシャル基板に形成されてなる半導体装置についても、図３（ａ）〜（ｅ）に示した製造方法で、同じように製造することができる。この場合には、図３（ａ）に示す基板準備工程において、素子形成用半導体基板としてバルク単結晶シリコン基板上にシリコンエピタキシャル層を形成したエピタキシャル基板を準備し、図３（ｂ）〜（ｅ）に示した各工程において、素子形成用半導体基板の第１面Ｓ１側表面をシリコンエピタキシャル層となるようにして、各工程を実施すればよい。 In the method for manufacturing the semiconductor device 102 shown in FIGS. 3A to 3E, a bulk single crystal silicon substrate is used as the element forming semiconductor substrate 20a, and the semiconductor device 102 is the semiconductor device shown in FIG. Similar to 100, it is a semiconductor device formed on a bulk single crystal silicon substrate. On the other hand, a semiconductor device formed on the same epitaxial substrate as the semiconductor device 101 shown in FIG. 2 can be manufactured in the same manner by the manufacturing method shown in FIGS. In this case, in the substrate preparation step shown in FIG. 3A, an epitaxial substrate in which a silicon epitaxial layer is formed on a bulk single crystal silicon substrate is prepared as an element forming semiconductor substrate, and FIGS. In each step shown in (1), each step may be performed such that the surface on the first surface S1 side of the semiconductor substrate for forming an element becomes a silicon epitaxial layer.

次に、図１〜図３に示した半導体装置１００〜１０２と同様の半導体装置について、接続配線や回路基板への実装等の適用形態を説明する。 Next, application forms such as connection wiring and mounting on a circuit board will be described for semiconductor devices similar to the semiconductor devices 100 to 102 shown in FIGS.

図４は、半導体装置１０３の模式的な断面図で、半導体装置１０３に形成されている各両面電極素子の接続配線の一例を示す図である。尚、図４の半導体装置１０３において、図１の半導体装置１００と同様の部分については、同じ符号を付した。 FIG. 4 is a schematic cross-sectional view of the semiconductor device 103 and is a diagram illustrating an example of connection wiring of each double-sided electrode element formed in the semiconductor device 103. In the semiconductor device 103 of FIG. 4, the same reference numerals are given to the same parts as those of the semiconductor device 100 of FIG.

図４の半導体装置１０３における両面電極素子４１〜４４，５１，５２は、前述したように、当該素子４１〜４３，５１，５２を駆動するための図４においてハッチングを施した一組の電極ｄｒ１，ｄｒ２が半導体基板２０の第１面Ｓ１側と第２面Ｓ２側の両側の表面に分散して配置されてなる素子である。このため、二個以上の両面電極素子４１〜４４，５１，５２を有する半導体装置１０３では、半導体基板の第１面Ｓ１側と第２面Ｓ２側の両面において、それぞれ、層間絶縁膜Ｚ１，Ｚ２を介して配線Ｌ１，Ｌ２が形成されている。また、配線素子である高不純物濃度素子５２は、半導体基板２０の第１面Ｓ１側と第２面Ｓ２側を接続する配線として用いられている。 As described above, the double-sided electrode elements 41 to 44, 51, and 52 in the semiconductor device 103 of FIG. 4 are a pair of electrodes dr1 that are hatched in FIG. 4 for driving the elements 41 to 43, 51, and 52, respectively. , Dr2 are elements that are distributed and arranged on both surfaces of the semiconductor substrate 20 on the first surface S1 side and the second surface S2 side. Therefore, in the semiconductor device 103 having two or more double-sided electrode elements 41 to 44, 51, 52, the interlayer insulating films Z1, Z2 are respectively provided on both the first surface S1 side and the second surface S2 side of the semiconductor substrate. Wirings L1 and L2 are formed via the. Further, the high impurity concentration element 52 as a wiring element is used as a wiring connecting the first surface S1 side and the second surface S2 side of the semiconductor substrate 20.

図５（ａ），（ｂ）は、それぞれ、回路基板Ｐへの半導体装置１０４の実装状態を示した模式的な断面図である。尚、図５の半導体装置１０４において、図１の半導体装置１００と同様の部分については、同じ符号を付した。 FIGS. 5A and 5B are schematic cross-sectional views showing the mounting state of the semiconductor device 104 on the circuit board P, respectively. In the semiconductor device 104 of FIG. 5, the same reference numerals are given to the same parts as those of the semiconductor device 100 of FIG.

図５（ａ）では、半導体装置１０４に形成された両面電極素子４１の第２面Ｓ２側の電極ｄｒ２同士が、回路基板Ｐに設けられた配線ＰＬによって接続されている。このように、本発明の半導体装置に形成される両面電極素子の第２面側の電極は、回路基板側の配線を用いて、当該半導体装置を回路基板へ実装する際に接続するようにしてもよい。 In FIG. 5A, the electrodes dr <b> 2 on the second surface S <b> 2 side of the double-sided electrode element 41 formed on the semiconductor device 104 are connected by the wiring PL provided on the circuit board P. As described above, the electrode on the second surface side of the double-sided electrode element formed in the semiconductor device of the present invention is connected using the wiring on the circuit board side when the semiconductor device is mounted on the circuit board. Also good.

図５（ｂ）では、半導体装置１０４に形成された両面電極素子４１の第２面Ｓ２側の電極ｄｒ２が、回路基板Ｐに設けられたヒートシンクＰｈに接続されている。このように、本発明の半導体装置に形成される両面電極素子の第２面側の電極は、回路基板側のヒートシンクに接続して、放熱に利用することができる。 In FIG. 5B, the electrode dr <b> 2 on the second surface S <b> 2 side of the double-sided electrode element 41 formed on the semiconductor device 104 is connected to the heat sink Ph provided on the circuit board P. Thus, the electrode on the second surface side of the double-sided electrode element formed in the semiconductor device of the present invention can be used for heat dissipation by connecting to the heat sink on the circuit board side.

次に、図１〜図５に示した半導体装置１００〜１０４と同様の半導体装置について、より具体的な応用形態を説明する。 Next, a more specific application mode of the semiconductor device similar to the semiconductor devices 100 to 104 illustrated in FIGS. 1 to 5 will be described.

図６は、ハーフブリッジ回路が構成されてなる半導体装置１１０を示す図で、図６（ａ）は、半導体装置１１０の等価回路図であり、図６（ｂ）は、半導体装置１１０の模式的な断面図である。尚、以下の図６〜図１１に示す半導体装置１１０〜１１５において、図１〜図５に示した半導体装置１００〜１０４と同様の部分については、同じ符号を付した。 6A and 6B are diagrams illustrating the semiconductor device 110 in which a half-bridge circuit is configured. FIG. 6A is an equivalent circuit diagram of the semiconductor device 110, and FIG. 6B is a schematic diagram of the semiconductor device 110. FIG. In the following semiconductor devices 110 to 115 shown in FIGS. 6 to 11, the same parts as those of the semiconductor devices 100 to 104 shown in FIGS.

図６に示す半導体装置１１０においては、半導体基板２０に、両面電極素子として２個の同一構造を有する縦型ＭＯＳトランジスタ素子４１ａ，４１ｂが形成されている。この２個の縦型ＭＯＳトランジスタ素子４１ａ，４１ｂは、図６（ｂ）に示すように、半導体基板２０を貫通する埋め込み金属Ｍｋが形成された配線素子として機能する両面電極素子５２ａを介して直列接続されている。この直列接続された２個の縦型ＭＯＳトランジスタ素子４１ａ，４１ｂで図６（ａ）に示すハーフブリッジ回路が構成されており、このハーフブリッジ回路の出力が、直列接続された２個の縦型ＭＯＳトランジスタ素子４１ａ，４１ｂの接続点から取り出される。尚、ハーフブリッジ回路が構成されてなる半導体装置１１０の出力取り差し端子Ｌは、図６（ｂ）では縦型ＭＯＳトランジスタ素子４１ａのソース側である第１面Ｓ１側に配置されているが、縦型ＭＯＳトランジスタ素子４１ｂのドレイン側である第２面Ｓ２側に配置することも可能である。 In the semiconductor device 110 shown in FIG. 6, two vertical MOS transistor elements 41 a and 41 b having the same structure are formed on the semiconductor substrate 20 as double-sided electrode elements. As shown in FIG. 6B, the two vertical MOS transistor elements 41a and 41b are connected in series via a double-sided electrode element 52a that functions as a wiring element in which a buried metal Mk penetrating the semiconductor substrate 20 is formed. It is connected. The two vertical MOS transistor elements 41a and 41b connected in series constitute the half bridge circuit shown in FIG. 6A, and the output of the half bridge circuit is two vertical types connected in series. It is taken out from the connection point of the MOS transistor elements 41a and 41b. In addition, although the output insertion terminal L of the semiconductor device 110 formed of the half bridge circuit is arranged on the first surface S1 side which is the source side of the vertical MOS transistor element 41a in FIG. 6B, It is also possible to arrange it on the second surface S2 side which is the drain side of the vertical MOS transistor element 41b.

図７は、ハーフブリッジ回路が構成されてなる別の半導体装置１１１を示す図で、図７（ａ）は、半導体装置１１１の等価回路図であり、図７（ｂ）は、半導体装置１１１の模式的な断面図である。 FIG. 7 is a diagram illustrating another semiconductor device 111 in which a half-bridge circuit is configured. FIG. 7A is an equivalent circuit diagram of the semiconductor device 111, and FIG. 7B is a diagram illustrating the semiconductor device 111. It is typical sectional drawing.

図７に示す半導体装置１１１においては、半導体基板２０に、両面電極素子として２個の同一構造を有するＩＧＢＴ素子４２ａ，４２ｂが形成されている。また、半導体装置１１１では、各ＩＧＢＴ素子４２ａ，４２ｂに対して、別の両面電極素子であるダイオード素子４３ａ，４３ｂが並列接続されている。この各ＩＧＢＴ素子４２ａ，４２ｂに対して並列接続されているダイオード素子４３ａ，４３ｂは、例えば後述する３相インバータのパワーモジュールにおいて、所謂フリーホイールダイオード（ＦＷＤ）として利用することが可能である。尚、図６に示した半導体装置１１０においても、同様にダイオード素子４３ａ，４３ｂを接続することが可能である。 In the semiconductor device 111 shown in FIG. 7, two IGBT elements 42 a and 42 b having the same structure are formed on the semiconductor substrate 20 as double-sided electrode elements. In the semiconductor device 111, diode elements 43a and 43b, which are other double-sided electrode elements, are connected in parallel to the IGBT elements 42a and 42b. The diode elements 43a and 43b connected in parallel to the IGBT elements 42a and 42b can be used as so-called free wheel diodes (FWD) in, for example, a power module of a three-phase inverter described later. In the semiconductor device 110 shown in FIG. 6, the diode elements 43a and 43b can be similarly connected.

図７の半導体装置１１１における２個のＩＧＢＴ素子４２ａ，４２ｂは、図６の半導体装置１１０と同様に、図７（ｂ）に示すように、配線素子として機能する両面電極素子５２ａを介して直列接続されている。この直列接続された２個のＩＧＢＴ素子４２ａ，４２ｂで図７（ａ）に示すハーフブリッジ回路が構成されており、このハーフブリッジ回路の出力が直列接続された２個のＩＧＢＴ素子４２ａ，４２ｂの接続点から取り出される。尚、図７の半導体装置１１１においても、ハーフブリッジ回路の出力取り差し端子Ｌは、ＩＧＢＴ素子４２ａのエミッタ側である第１面Ｓ１側とＩＧＢＴ素子４２ｂのコレクタ側である第２面Ｓ２側のどちらに配置することも可能である。 As shown in FIG. 7B, the two IGBT elements 42a and 42b in the semiconductor device 111 of FIG. 7 are connected in series via a double-sided electrode element 52a that functions as a wiring element, as in the semiconductor device 110 of FIG. It is connected. The two IGBT elements 42a and 42b connected in series constitute the half bridge circuit shown in FIG. 7A, and the outputs of the half bridge circuit are connected to the two IGBT elements 42a and 42b connected in series. Taken from the connection point. Also in the semiconductor device 111 of FIG. 7, the output insertion terminal L of the half bridge circuit is on the first surface S1 side which is the emitter side of the IGBT element 42a and on the second surface S2 side which is the collector side of the IGBT element 42b. Either can be arranged.

図８は、Ｈブリッジ回路が構成されてなる半導体装置１１２を示す図で、図８（ａ）は、半導体装置１１２の等価回路図であり、図８（ｂ）は、半導体装置１１２の模式的な断面図である。 FIG. 8 is a diagram illustrating the semiconductor device 112 in which an H-bridge circuit is configured. FIG. 8A is an equivalent circuit diagram of the semiconductor device 112, and FIG. 8B is a schematic diagram of the semiconductor device 112. FIG.

図８に示す半導体装置１１２は、図６に示した半導体装置１１０のハーフブリッジ回路が２組構成されてなる半導体装置に相当する。半導体装置１１２においては、半導体基板２０に両面電極素子として４個の同一構造を有する縦型ＭＯＳトランジスタ素子４１ａ〜４１ｄが形成されており、各組の２個の縦型ＭＯＳトランジスタ素子４１ａ，４１ｂと４１ｃ，４１ｄとが、それぞれ、図８（ｂ）に示すように、配線素子として機能する両面電極素子５２ａ，５２ｂを介して直列接続されている。この直列接続された各組の２個の縦型ＭＯＳトランジスタ素子４１ａ，４１ｂと４１ｃ，４１ｄとがさらに並列接続されて、図８（ａ）に示すＨブリッジ回路が構成されており、このＨブリッジ回路の出力が直列接続された各組の２個の縦型ＭＯＳトランジスタ素子４１ａ，４１ｂと４１ｃ，４１ｄの各接続点から取り出される。尚、半導体装置１１２においても、Ｈブリッジ回路の出力取り差し端子Ｌ１，Ｌ２が、図８（ｂ）ではそれぞれ縦型ＭＯＳトランジスタ素子４１ａ，４１ｃのソース側である第１面Ｓ１側に配置されているが、縦型ＭＯＳトランジスタ素子４１ｂ，４１ｄのドレイン側である第２面Ｓ２側に配置することも可能である。 A semiconductor device 112 illustrated in FIG. 8 corresponds to a semiconductor device in which two sets of half-bridge circuits of the semiconductor device 110 illustrated in FIG. 6 are configured. In the semiconductor device 112, four vertical MOS transistor elements 41a to 41d having the same structure are formed on the semiconductor substrate 20 as double-sided electrode elements, and each set of two vertical MOS transistor elements 41a and 41b and As shown in FIG. 8B, 41c and 41d are connected in series via double-sided electrode elements 52a and 52b that function as wiring elements, respectively. The two vertical MOS transistor elements 41a, 41b and 41c, 41d of each set connected in series are further connected in parallel to form the H bridge circuit shown in FIG. The output of the circuit is taken out from each connection point of two sets of vertical MOS transistor elements 41a, 41b and 41c, 41d connected in series. Also in the semiconductor device 112, the output insertion terminals L1 and L2 of the H bridge circuit are arranged on the first surface S1 side which is the source side of the vertical MOS transistor elements 41a and 41c in FIG. 8B, respectively. However, it may be arranged on the second surface S2 side which is the drain side of the vertical MOS transistor elements 41b and 41d.

図９は、Ｈブリッジ回路が構成されてなる別の半導体装置１１３を示す図で、図９（ａ）は、半導体装置１１３の等価回路図であり、図９（ｂ）は、半導体装置１１３の模式的な断面図である。 FIG. 9 is a diagram illustrating another semiconductor device 113 in which an H-bridge circuit is configured. FIG. 9A is an equivalent circuit diagram of the semiconductor device 113, and FIG. 9B is a diagram of the semiconductor device 113. It is typical sectional drawing.

図９に示す半導体装置１１３は、図７に示した半導体装置１１１のハーフブリッジ回路が２組構成されてなる半導体装置に相当する。半導体装置１１３においては、半導体基板２０に両面電極素子として４個の同一構造を有するＩＧＢＴ素子４２ａ〜４２ｄが形成されている。また、各ＩＧＢＴ素子４２ａ〜４２ｄに対して、別の両面電極素子であるダイオード素子４３ａ〜４３ｄが並列接続されている。尚、半導体装置１１３においても、Ｈブリッジ回路の出力取り差し端子Ｌ１，Ｌ２が、図９（ｂ）ではそれぞれＩＧＢＴ素子４２ａ，４２ｃのエミッタ側である第１面Ｓ１側に配置されているが、ＩＧＢＴ素子４２ｂ，４２ｄのコレクタ側である第２面Ｓ２側に配置することも可能である。 A semiconductor device 113 illustrated in FIG. 9 corresponds to a semiconductor device in which two sets of half-bridge circuits of the semiconductor device 111 illustrated in FIG. 7 are configured. In the semiconductor device 113, four IGBT elements 42 a to 42 d having the same structure are formed on the semiconductor substrate 20 as double-sided electrode elements. Further, diode elements 43a to 43d, which are other double-sided electrode elements, are connected in parallel to the IGBT elements 42a to 42d. Also in the semiconductor device 113, the output insertion terminals L1 and L2 of the H bridge circuit are arranged on the first surface S1 side which is the emitter side of the IGBT elements 42a and 42c in FIG. 9B, respectively. It is also possible to arrange the IGBT elements 42b and 42d on the second surface S2 side which is the collector side.

同様にして、３相インバータのパワーモジュールが構成されてなる半導体装置とすることも可能である。この場合には、図６や図７に示した半導体装置１１０，１１１のハーフブリッジ回路が３組構成されてなる半導体装置とすればよい。この３組のハーフブリッジ回路におけるそれぞれの直列接続された２個の縦型ＭＯＳトランジスタ素子やＩＧＢＴ素子の接続点から、３相インバータの各相の出力が取り出される構成とする。この３相インバータのパワーモジュールが構成されてなる半導体装置については、後で詳述する。 Similarly, a semiconductor device in which a power module of a three-phase inverter is configured can be provided. In this case, a semiconductor device in which three sets of half-bridge circuits of the semiconductor devices 110 and 111 shown in FIGS. The output of each phase of the three-phase inverter is taken out from the connection point of two vertical MOS transistor elements and IGBT elements connected in series in the three sets of half-bridge circuits. A semiconductor device in which the power module of the three-phase inverter is configured will be described in detail later.

図８（ａ）や図９（ａ）に示したＨブリッジ回路は、図１〜図５に示した半導体装置１００〜１０４と同様の半導体装置を利用して、別構成の半導体装置とすることも可能である。 The H bridge circuit shown in FIG. 8A or FIG. 9A uses a semiconductor device similar to the semiconductor devices 100 to 104 shown in FIG. 1 to FIG. Is also possible.

図１０は、Ｈブリッジ回路が構成されてなる別の半導体装置１１４を示す図で、図１０（ａ）は、半導体装置１１４の等価回路図であり、図１０（ｂ）は、半導体装置１１４の模式的な断面図である。 FIG. 10 is a diagram illustrating another semiconductor device 114 in which an H-bridge circuit is configured. FIG. 10A is an equivalent circuit diagram of the semiconductor device 114, and FIG. 10B is a diagram of the semiconductor device 114. It is typical sectional drawing.

図１０（ａ）に示すように、半導体装置１１４の等価回路図は、図８（ａ）に示した半導体装置１１２の等価回路図と基本的に同じものとなっている。一方、図８に示した半導体装置１１２では一枚の半導体基板２０にＨブリッジ回路が形成されていたのに対し、図１０に示す半導体装置１１４は、２個一組でＨブリッジ回路を構成するため、それぞれ、半導体基板２２，２３に形成された半導体装置１１４Ｈ，１１４Ｌで構成されている。 As shown in FIG. 10A, the equivalent circuit diagram of the semiconductor device 114 is basically the same as the equivalent circuit diagram of the semiconductor device 112 shown in FIG. On the other hand, in the semiconductor device 112 shown in FIG. 8, the H bridge circuit is formed on one semiconductor substrate 20, whereas the semiconductor device 114 shown in FIG. Therefore, the semiconductor devices 114H and 114L are formed on the semiconductor substrates 22 and 23, respectively.

半導体装置１１４Ｈ，１１４Ｌにおいては、それぞれ、半導体基板２２，２３に両面電極素子として２個ずつの同一構造を有する縦型ＭＯＳトランジスタ素子４１Ｈａ，４１Ｈｂと４１Ｌａ，４１Ｌｂが形成されている。２個の半導体装置１１４Ｈ，１１４Ｌは、図１０（ｂ）に示すように、２本のリードＭ１，Ｍ２を挟んで積層されている。そして、半導体装置１１４Ｈ，１１４Ｌの縦型ＭＯＳトランジスタ素子４１Ｈａ，４１Ｌａ同士および縦型ＭＯＳトランジスタ素子４１Ｈｂ，４１Ｌｂ同士が、それぞれ、リードＭ１，Ｍ２を介して直列接続されて、Ｈブリッジ回路が構成されている。このリードＭ１，Ｍ２から、Ｈブリッジ回路の出力が取り出される。 In the semiconductor devices 114H and 114L, two vertical MOS transistor elements 41Ha and 41Hb and 41La and 41Lb having the same structure as double-sided electrode elements are formed on the semiconductor substrates 22 and 23, respectively. As shown in FIG. 10B, the two semiconductor devices 114H and 114L are stacked with two leads M1 and M2 interposed therebetween. The vertical MOS transistor elements 41Ha and 41La and the vertical MOS transistor elements 41Hb and 41Lb of the semiconductor devices 114H and 114L are connected in series via the leads M1 and M2, respectively, to form an H bridge circuit. Yes. The output of the H bridge circuit is taken out from these leads M1 and M2.

図１１は、Ｈブリッジ回路が構成されてなる別の半導体装置１１５を示す図で、図１１（ａ）は、半導体装置１１５の等価回路図であり、図１１（ｂ）は、半導体装置１１５の模式的な断面図である。 FIG. 11 is a diagram illustrating another semiconductor device 115 in which an H-bridge circuit is configured. FIG. 11A is an equivalent circuit diagram of the semiconductor device 115, and FIG. 11B is a diagram of the semiconductor device 115. It is typical sectional drawing.

図１１（ａ）に示すように、半導体装置１１５の等価回路図は、図９（ａ）に示した半導体装置１１３の等価回路図と基本的に同じものとなっている。一方、図９に示した半導体装置１１３では一枚の半導体基板２０にＨブリッジ回路が形成されていたのに対し、図１１に示す半導体装置１１５は、２個一組でＨブリッジ回路を構成するため、それぞれ、半導体基板２２，２３に形成された半導体装置１１５Ｈ，１１５Ｌで構成されている。 As shown in FIG. 11A, the equivalent circuit diagram of the semiconductor device 115 is basically the same as the equivalent circuit diagram of the semiconductor device 113 shown in FIG. On the other hand, in the semiconductor device 113 shown in FIG. 9, the H bridge circuit is formed on one semiconductor substrate 20, whereas the semiconductor device 115 shown in FIG. Therefore, the semiconductor devices 115H and 115L are formed on the semiconductor substrates 22 and 23, respectively.

半導体装置１１５Ｈ，１１５Ｌにおいては、それぞれ、半導体基板２２，２３に両面電極素子として２個ずつの同一構造を有するＩＧＢＴ素子４２Ｈａ，４２Ｈｂと４２Ｌａ，４２Ｌｂが形成されている。また、各ＩＧＢＴ素子４２Ｈａ，４２Ｈｂ，４２Ｌａ，４２Ｌｂに対して、別の両面電極素子であるダイオード素子４３Ｈａ，４３Ｈｂ，４３Ｌａ，４３Ｌｂが並列接続されている。２個の半導体装置１１５Ｈ，１１５Ｌは、図１１（ｂ）に示すように、２本のリードＭ１，Ｍ２を挟んで積層されている。そして、半導体装置１１５Ｈ，１１５ＬのＩＧＢＴ素子４２Ｈａ，４２Ｌａ同士およびＩＧＢＴ素子４２Ｈｂ，４２Ｌｂ同士が、それぞれ、リードＭ１，Ｍ２を介して直列接続されて、Ｈブリッジ回路が構成されている。このリードＭ１，Ｍ２から、Ｈブリッジ回路の出力が取り出される。 In the semiconductor devices 115H and 115L, two IGBT elements 42Ha and 42Hb and 42La and 42Lb having the same structure as double-sided electrode elements are formed on the semiconductor substrates 22 and 23, respectively. Further, diode elements 43Ha, 43Hb, 43La, and 43Lb, which are other double-sided electrode elements, are connected in parallel to the IGBT elements 42Ha, 42Hb, 42La, and 42Lb. As shown in FIG. 11B, the two semiconductor devices 115H and 115L are stacked with two leads M1 and M2 interposed therebetween. The IGBT elements 42Ha and 42La and the IGBT elements 42Hb and 42Lb of the semiconductor devices 115H and 115L are connected in series via the leads M1 and M2, respectively, to form an H bridge circuit. The output of the H bridge circuit is taken out from these leads M1 and M2.

尚、図１０や図１１に示した半導体装置１１４，１１５と同様にして、ハーフブリッジ回路が形成されてなる半導体装置や３相インバータのパワーモジュールを構成するための半導体装置を、２個一組の半導体装置で構成できることはいうまでもない。 Similarly to the semiconductor devices 114 and 115 shown in FIG. 10 and FIG. 11, a set of two semiconductor devices for forming a semiconductor device in which a half-bridge circuit is formed and a power module of a three-phase inverter are formed. Needless to say, the semiconductor device can be constituted by the semiconductor device.

また、図６〜図１１では半導体装置１１０〜１１５の要部のみ図示したが、図１〜図５に示した半導体装置１００〜１０４のように、半導体基板２０，２２，２３の別位置に、別の両面電極素子や片面電極素子が形成されていてもよい。図６〜図１１に示す半導体装置１１０〜１１５のように、両面電極素子が電力用途のパワー素子である場合には、半導体基板の別位置に例えば片面電極素子を形成すれば、該片面電極素子を両面電極素子の制御に用いることができる。これによれば、該半導体装置を、電力用途のパワー素子と該パワー素子を制御するための片面電極素子が一つの半導体基板に形成された複合ＩＣとすることができる。 6 to 11, only the main part of the semiconductor devices 110 to 115 is shown. However, like the semiconductor devices 100 to 104 shown in FIGS. Another double-sided electrode element or single-sided electrode element may be formed. When the double-sided electrode element is a power element for power use as in the semiconductor devices 110 to 115 shown in FIGS. 6 to 11, for example, if the single-sided electrode element is formed at another position of the semiconductor substrate, the single-sided electrode element Can be used to control the double-sided electrode element. According to this, the semiconductor device can be a composite IC in which a power element for power use and a single-sided electrode element for controlling the power element are formed on one semiconductor substrate.

次に、図１〜図５に示した半導体装置１００〜１０４と同様の半導体装置について、電力用途の３相インバータのパワーモジュールへの適用形態を説明する。 Next, with respect to the semiconductor devices similar to the semiconductor devices 100 to 104 shown in FIG. 1 to FIG.

図１２は、３相インバータのパワーモジュール（ＩＰＭ）の回路図である。 FIG. 12 is a circuit diagram of a power module (IPM) of a three-phase inverter.

図１２に示すように、点線で囲った３相インバータのパワーモジュール（ＩＰＭ）は、３相交流の各相ｕ，ｖ，ｗに対応して、３組の直列接続された電力用トランジスタ（ＨＴｕ，ＬＴｕ），（ＨＴｖ，ＬＴｖ），（ＨＴｗ，ＬＴｗ）で構成される。３相交流の各相ｕ，ｖ，ｗの出力は、それぞれ、高電位側の３個の電力用トランジスタＨＴｕ，ＨＴｖ，ＨＴｗのソースと低電位側の３個の電力用トランジスタＬＴｕ，ＬＴｖ，ＬＴｗのドレインの接続点から取り出される。また、各電力用トランジスタＨＴｕ，ＨＴｖ，ＨＴｗ，ＬＴｕ，ＬＴｖ，ＬＴｗは、ドライバ回路からのゲートへの入力信号によって駆動される。 As shown in FIG. 12, the power module (IPM) of the three-phase inverter surrounded by a dotted line corresponds to three sets of power transistors (HTu) connected in series corresponding to the phases u, v, and w of the three-phase alternating current. , LTu), (HTv, LTv), (HTw, LTw). The outputs of the three-phase alternating current phases u, v, w are respectively the sources of the three power transistors HTu, HTv, HTw on the high potential side and the three power transistors LTu, LTv, LTw on the low potential side. It is taken out from the connection point of the drain. Each of the power transistors HTu, HTv, HTw, LTu, LTv, and LTw is driven by an input signal to the gate from the driver circuit.

図１３は、図１２の３相インバータのパワーモジュール（ＩＰＭ）が構成されてなる半導体装置の一例で、半導体装置１０５の模式的な断面図である。尚、図１３の半導体装置１０５において、図１の半導体装置１００と同様の部分については、同じ符号を付した。 FIG. 13 is an example of a semiconductor device in which the power module (IPM) of the three-phase inverter of FIG. 12 is configured, and is a schematic cross-sectional view of the semiconductor device 105. In the semiconductor device 105 of FIG. 13, the same reference numerals are given to the same parts as those of the semiconductor device 100 of FIG.

図１３の半導体装置１０５は、一つの半導体基板２０に、図１２の各電力用トランジスタＨＴｕ，ＨＴｖ，ＨＴｗ，ＬＴｕ，ＬＴｖ，ＬＴｗが両面電極素子として形成されてなる半導体装置である。半導体装置１０５では、高電位側の３個の電力用トランジスタＨＴｕ，ＨＴｖ，ＨＴｗと低電位側の３個の電力用トランジスタＬＴｕ，ＬＴｖ，ＬＴｗは、それぞれ、第１面Ｓ１側の配線Ｌ１，高不純物濃度素子５２および第２面Ｓ２側の配線Ｌ２によって、直列接続されている。また、図１２に示すドライバ回路は、片面電極素子等を用いて、同じ半導体基板２０の別位置に形成することができる。 A semiconductor device 105 in FIG. 13 is a semiconductor device in which each of the power transistors HTu, HTv, HTw, LTu, LTv, and LTw in FIG. 12 is formed as a double-sided electrode element on one semiconductor substrate 20. In the semiconductor device 105, the three power transistors HTu, HTv, HTw on the high potential side and the three power transistors LTu, LTv, LTw on the low potential side are respectively connected to the wiring L1, the high potential on the first surface S1 side. The impurity concentration element 52 and the wiring L2 on the second surface S2 side are connected in series. Further, the driver circuit shown in FIG. 12 can be formed at another position on the same semiconductor substrate 20 by using a single-sided electrode element or the like.

図１４は、図１２の３相インバータのパワーモジュール（ＩＰＭ）が構成されてなる半導体装置の別の例で、半導体装置１０６の模式的な断面図である。尚、図１４の半導体装置１０６においても、図１の半導体装置１００と同様の部分については、同じ符号を付した。 FIG. 14 is a schematic cross-sectional view of a semiconductor device 106 as another example of a semiconductor device in which the power module (IPM) of the three-phase inverter of FIG. 12 is configured. In the semiconductor device 106 of FIG. 14, the same reference numerals are given to the same parts as those of the semiconductor device 100 of FIG.

図１４の半導体装置１０６は、２つの半導体装置１０６Ｈ，１０６Ｌで構成され、樹脂Ｍによってモールドされてなる半導体装置である。半導体装置１０６Ｈでは、半導体基板２２に、図１２に示す高電位側の３個の電力用トランジスタＨＴｕ，ＨＴｖ，ＨＴｗが、両面電極素子として形成されている。半導体装置１０６Ｌでは、半導体基板２３に、図１２に示す低電位側の３個の電力用トランジスタＬＴｕ，ＬＴｖ，ＬＴｗが、両面電極素子として形成されている。半導体装置１０６Ｈの各電力用トランジスタＨＴｕ，ＨＴｖ，ＨＴｗのソース電極ｄｒ１Ｈと半導体装置１０６Ｌの各電力用トランジスタＬＴｕ，ＬＴｖ，ＬＴｗのドレイン電極ｄｒ２Ｌは、それぞれ、３相交流の各相ｕ，ｖ，ｗの出力を取り出すリードピンＭｕ，Ｍｖ，Ｍｗに直接接続されている。半導体装置１０６Ｈの各電力用トランジスタＨＴｕ，ＨＴｖ，ＨＴｗのドレイン電極ｄｒ２Ｈは、電源に接続されるリードピンＭｄおよびヒートシンクＭｄｈに共通接続されている。半導体装置１０６Ｌの各電力用トランジスタＬＴｕ，ＬＴｖ，ＬＴｗのソース電極ｄｒ１Ｌは、グランドに接続されるリードピンＭｇおよびヒートシンクＭｇｈに共通接続されている。このように、各半導体装置１０６Ｈ，１０６Ｌは、電極ｄｒ１Ｈ，ｄｒ２Ｈ，ｄｒ１Ｌ，ｄｒ２ＬがリードピンＭｕ，Ｍｖ，Ｍｗ，Ｍｄ，Ｍｇに直接接続されると共に、ヒートシンクＭｄｈ，Ｍｇｈにも接続されている。このため、図１２に示す半導体装置１０６は、低損失で高い放熱性を有する３相インバータのパワーモジュール（ＩＰＭ）とすることができる。 A semiconductor device 106 in FIG. 14 includes two semiconductor devices 106H and 106L, and is a semiconductor device that is molded with a resin M. In the semiconductor device 106H, three power transistors HTu, HTv, and HTw on the high potential side shown in FIG. 12 are formed on the semiconductor substrate 22 as double-sided electrode elements. In the semiconductor device 106L, three power transistors LTu, LTv, LTw on the low potential side shown in FIG. 12 are formed on the semiconductor substrate 23 as double-sided electrode elements. The source electrode dr1H of each power transistor HTu, HTv, HTw of the semiconductor device 106H and the drain electrode dr2L of each power transistor LTu, LTv, LTw of the semiconductor device 106L are respectively the three-phase AC phases u, v, w. Are directly connected to lead pins Mu, Mv, and Mw. The drain electrodes dr2H of the power transistors HTu, HTv, HTw of the semiconductor device 106H are commonly connected to a lead pin Md and a heat sink Mdh connected to the power source. The source electrode dr1L of each power transistor LTu, LTv, LTw of the semiconductor device 106L is commonly connected to a lead pin Mg and a heat sink Mgh connected to the ground. As described above, in each of the semiconductor devices 106H and 106L, the electrodes dr1H, dr2H, dr1L, and dr2L are directly connected to the lead pins Mu, Mv, Mw, Md, and Mg, and are also connected to the heat sinks Mdh and Mgh. Therefore, the semiconductor device 106 shown in FIG. 12 can be a power module (IPM) of a three-phase inverter having low loss and high heat dissipation.

図１２に示す半導体装置１０６のように、上記した半導体装置１００〜１０６および１１０〜１１５における両面電極素子は、当該素子を駆動するための一組の電極が半導体基板の両側の表面に分散して配置されているため、これらの電極をリードフレームやヒートシンクに直接接続することで、低損失で高い放熱性を有する半導体装置とすることができる。従って、高耐圧かつ大電流駆動が必要な車載用の半導体装置として、特に好適である。 Like the semiconductor device 106 shown in FIG. 12, the double-sided electrode elements in the semiconductor devices 100 to 106 and 110 to 115 described above have a pair of electrodes for driving the elements dispersed on the surfaces on both sides of the semiconductor substrate. Therefore, by directly connecting these electrodes to a lead frame or a heat sink, a semiconductor device having low loss and high heat dissipation can be obtained. Therefore, it is particularly suitable as an in-vehicle semiconductor device that requires high breakdown voltage and large current drive.

以上示したように、本発明の半導体装置およびその製造方法は、いずれも、能動素子または受動素子が一つの半導体基板に複数個形成されてなる半導体装置およびその製造方法であって、両面電極素子についても絶縁分離と集積化が可能であり、安価に製造することのできる半導体装置およびその製造方法となっている。 As described above, the semiconductor device and the manufacturing method thereof according to the present invention are both a semiconductor device in which a plurality of active elements or passive elements are formed on a single semiconductor substrate, and a manufacturing method thereof. The semiconductor device can be isolated and integrated, and can be manufactured at low cost.

本発明の半導体装置の一例で、半導体装置１００の模式的な断面を示す図である。1 is a schematic cross-sectional view of a semiconductor device 100 as an example of the semiconductor device of the present invention. 別の半導体装置の例で、半導体装置１０１の模式的な断面を示す図である。FIG. 6 is a diagram showing a schematic cross section of a semiconductor device 101 as another example of the semiconductor device. （ａ）〜（ｅ）は、半導体装置１０２の製造方法を示す工程別の断面図である。FIGS. 5A to 5E are cross-sectional views for each process showing a method for manufacturing the semiconductor device 102. FIGS. 半導体装置１０３の模式的な断面図で、半導体装置１０３に形成されている各両面電極素子の接続配線の一例を示す図である。FIG. 3 is a schematic cross-sectional view of the semiconductor device 103 and is a diagram illustrating an example of connection wiring of each double-sided electrode element formed in the semiconductor device 103. （ａ），（ｂ）は、それぞれ、回路基板Ｐへの半導体装置１０４の実装状態を示した模式的な断面図である。(A), (b) is typical sectional drawing which showed the mounting state of the semiconductor device 104 to the circuit board P, respectively. ハーフブリッジ回路が構成されてなる半導体装置１１０を示す図で、（ａ）は、半導体装置１１０の等価回路図であり、（ｂ）は、半導体装置１１０の模式的な断面図である。2A and 2B are diagrams illustrating a semiconductor device 110 configured with a half-bridge circuit, in which FIG. 1A is an equivalent circuit diagram of the semiconductor device 110 and FIG. 2B is a schematic cross-sectional view of the semiconductor device 110; ハーフブリッジ回路が構成されてなる別の半導体装置１１１を示す図で、（ａ）は、半導体装置１１１の等価回路図であり、（ｂ）は、半導体装置１１１の模式的な断面図である。2A and 2B are diagrams illustrating another semiconductor device 111 having a half-bridge circuit, where FIG. 2A is an equivalent circuit diagram of the semiconductor device 111 and FIG. 2B is a schematic cross-sectional view of the semiconductor device 111; Ｈブリッジ回路が構成されてなる半導体装置１１２を示す図で、（ａ）は、半導体装置１１２の等価回路図であり、（ｂ）は、半導体装置１１２の模式的な断面図である。2A and 2B are diagrams illustrating a semiconductor device 112 in which an H-bridge circuit is configured, in which FIG. 1A is an equivalent circuit diagram of the semiconductor device 112 and FIG. 2B is a schematic cross-sectional view of the semiconductor device 112; Ｈブリッジ回路が構成されてなる別の半導体装置１１３を示す図で、（ａ）は、半導体装置１１３の等価回路図であり、（ｂ）は、半導体装置１１３の模式的な断面図である。4A and 4B are diagrams showing another semiconductor device 113 in which an H-bridge circuit is configured, in which FIG. 5A is an equivalent circuit diagram of the semiconductor device 113, and FIG. 5B is a schematic cross-sectional view of the semiconductor device 113. Ｈブリッジ回路が構成されてなる別の半導体装置１１４を示す図で、（ａ）は、半導体装置１１４の等価回路図であり、（ｂ）は、半導体装置１１４の模式的な断面図である。4A and 4B are diagrams showing another semiconductor device 114 in which an H-bridge circuit is configured, in which FIG. 5A is an equivalent circuit diagram of the semiconductor device 114, and FIG. 5B is a schematic cross-sectional view of the semiconductor device 114. Ｈブリッジ回路が構成されてなる別の半導体装置１１５を示す図で、（ａ）は、半導体装置１１５の等価回路図であり、（ｂ）は、半導体装置１１５の模式的な断面図である。4A and 4B are diagrams showing another semiconductor device 115 in which an H-bridge circuit is configured, in which FIG. 5A is an equivalent circuit diagram of the semiconductor device 115, and FIG. 5B is a schematic cross-sectional view of the semiconductor device 115. ３相インバータのパワーモジュール（ＩＰＭ）の回路図である。It is a circuit diagram of the power module (IPM) of a three-phase inverter. ３相インバータのパワーモジュール（ＩＰＭ）が構成されてなる半導体装置の一例で、半導体装置１０５の模式的な断面図である。1 is a schematic cross-sectional view of a semiconductor device 105 as an example of a semiconductor device in which a power module (IPM) of a three-phase inverter is configured. ３相インバータのパワーモジュール（ＩＰＭ）が構成されてなる半導体装置の別の例で、半導体装置１０６の模式的な断面図である。FIG. 5 is a schematic cross-sectional view of a semiconductor device 106 as another example of a semiconductor device in which a power module (IPM) of a three-phase inverter is configured. 従来の半導体装置９０の断面を模式的に示した図である。It is the figure which showed the cross section of the conventional semiconductor device 90 typically.

Explanation of symbols

９０，１００〜１０６，１１０〜１１３，１０６Ｈ，１０６Ｌ，１１４Ｈ，１１４Ｌ，１１５Ｈ，１１５Ｌ半導体装置
２０〜２３，６０半導体基板
２０ａ素子形成用半導体基板
Ｓ１第１面
Ｓ２第２面
Ｔ絶縁分離トレンチ
Ｔａ未貫通絶縁分離トレンチ
Ｆ１〜Ｆ８フィールド領域
３１〜３３能動素子（片面電極素子）
４１〜４３，４１ａ〜４１ｄ，４１Ｈａ，４１Ｈｂ，４１Ｌａ，４１Ｌｂ，４２ａ〜４２ｄ，４２Ｈａ，４２Ｈｂ，４２Ｌａ，４２Ｌｂ，４３ａ〜４３ｄ，４３Ｈａ，４３Ｈｂ，４３Ｌａ，４３Ｌｂ，ＨＴｕ，ＨＴｖ，ＨＴｗ，ＬＴｕ，ＬＴｖ，ＬＴｗ能動素子（両面電極素子）
５１，５２，５２ａ，５２ｂ受動素子（両面電極素子）
ｄｓ１電極（片面電極素子）
ｄｒ１，ｄｒ１Ｈ，ｄｒ１Ｌ電極（両面電極素子の第１面側）
ｄｒ２，ｄｒ２Ｈ，ｄｒ２Ｌ電極（両面電極素子の第２面側） 90, 100-106, 110-113, 106H, 106L, 114H, 114L, 115H, 115L Semiconductor device 20-23, 60 Semiconductor substrate 20a Semiconductor substrate for element formation S1 First surface S2 Second surface T Insulation isolation trench Ta Not yet Through insulation isolation trench F1 to F8 Field region 31 to 33 Active element (single-sided electrode element)
41-43, 41a-41d, 41Ha, 41Hb, 41La, 41Lb, 42a-42d, 42Ha, 42Hb, 42La, 42Lb, 43a-43d, 43Ha, 43Hb, 43La, 43Lb, HTu, HTv, HTw, LTu, LTv, LTw Active element (double-sided electrode element)
51, 52, 52a, 52b Passive element (double-sided electrode element)
ds1 electrode (single-sided electrode element)
dr1, dr1H, dr1L electrode (first surface side of double-sided electrode element)
dr2, dr2H, dr2L electrode (second surface side of double-sided electrode element)

Claims

A semiconductor device in which a plurality of active elements or passive elements using a semiconductor substrate are formed on one semiconductor substrate,
The semiconductor substrate is surrounded by insulating isolation trenches penetrating the semiconductor substrate and divided into a plurality of field regions,
The plurality of active elements or passive elements are arranged in different field regions, respectively,
Of the plurality of active elements or passive elements, two or more elements are:
A pair of electrodes for energizing the elements arranged distributed on both sides of the surface of the semiconductor substrate, Ri Ah in the double-sided electrode element,
The semiconductor device is a semiconductor device in which a half-bridge circuit is configured,
The semiconductor device includes two vertical transistor elements having the same structure consisting of vertical MOS transistor elements or IGBT elements as the double-sided electrode elements,
In parallel with the vertical transistor element, a diode element composed of another double-sided electrode element is connected,
The half bridge circuit is composed of two vertical transistor elements connected in series via another double-sided electrode element,
Wherein the connection point of the series-connected two vertical transistor device, wherein a Rukoto output of the half-bridge circuit is taken out.

The vertical transistor element is a power element for power use,
Among the active elements or passive elements in the semiconductor device, at least one element is
A single-sided electrode element in which a set of electrodes for energizing the element is arranged on the surface of one side of the semiconductor substrate,
The semiconductor device according to claim 1, wherein the single-sided electrode element is used for controlling the vertical transistor element .

A semiconductor device in which a plurality of active elements or passive elements using a semiconductor substrate are formed on one semiconductor substrate,
The semiconductor substrate is surrounded by insulating isolation trenches penetrating the semiconductor substrate and divided into a plurality of field regions,
The plurality of active elements or passive elements are arranged in different field regions, respectively,
Of the plurality of active elements or passive elements, two or more elements are:
A double-sided electrode element in which a set of electrodes for energizing the element is distributed and arranged on both surfaces of the semiconductor substrate,
The semiconductor device is a semiconductor device in which a half-bridge circuit is configured,
The semiconductor device includes two vertical transistor elements having the same structure consisting of vertical MOS transistor elements or IGBT elements as the double-sided electrode elements,
The vertical transistor element is a power element for power use,
The half bridge circuit is composed of two vertical transistor elements connected in series via another double-sided electrode element,
The output of the half bridge circuit is taken out from the connection point of the two vertical transistor elements connected in series,
A single-sided electrode element in which at least one element among the active elements or passive elements in the semiconductor device is formed by arranging a set of electrodes for energizing the element together on one surface of the semiconductor substrate. ,
Semi conductor arrangement wherein one surface electrode element, characterized in that it is used for the control of the vertical transistor device.

The semiconductor device is a semiconductor device in which a power module of a three-phase inverter is configured,
Three sets of the half bridge circuits are configured in the semiconductor device,
From the connection point of the two vertical transistor elements which are each of the series-connected in the three sets of half-bridge circuit, according to claim 1 to 3, characterized in that the output of each phase of the three-phase inverter is taken out The semiconductor device as described in any one .

The semiconductor device is a semiconductor device in which an H bridge circuit is configured,
Two sets of the half-bridge circuits are configured in the semiconductor device,
From the connection point of the two vertical transistor elements which are each of the series connection in the two sets of half-bridge circuit, the claims 1 to 3 of any one output of the H-bridge circuit, characterized in that the retrieved The semiconductor device according to item .

Said semiconductor device, a semiconductor device according to any one of claims 1 to 5, characterized in that a semiconductor device for vehicle.

The semiconductor substrate is
7. The semiconductor device according to claim 1 , wherein the semiconductor device is an epitaxial substrate in which a silicon epitaxial layer is formed on a bulk single crystal silicon substrate .

The isolation trench is
Either an isolation isolation trench in which an insulator is embedded in the trench, an isolation isolation trench in which a conductor is embedded in the trench via a sidewall oxide film, or an isolation isolation trench in which a cavity is formed in the trench the semiconductor device according to any one of claims 1 to 7, characterized in that.

9. The semiconductor device according to claim 1 , wherein an impurity diffusion layer having a different conductivity type or a different concentration from that of the semiconductor substrate is formed on at least one surface side of the semiconductor substrate. .

The impurity diffusion layer is
The semiconductor device according to claim 9 , wherein the semiconductor device is formed in a part of the plurality of field regions .