JP2012238741A

JP2012238741A - Semiconductor device and manufacturing method for the same

Info

Publication number: JP2012238741A
Application number: JP2011107132A
Authority: JP
Inventors: Yasushi Matsui; 靖松井
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2011-05-12
Filing date: 2011-05-12
Publication date: 2012-12-06

Abstract

PROBLEM TO BE SOLVED: To achieve the size reduction and the manufacturing cost reduction of a semiconductor device including a plurality of elements insulated from each other.SOLUTION: A semiconductor device includes a first element 151, a second element 152, a third element 153, and a fourth element 154. A substrate 100 includes a first section 101 and a second section 102 separated from each other by a first element separation region 131 penetrating through the substrate. The first section includes a first element region 121 and a second element region 122 separated from each other by a second element separation region 132. The second section includes a third element region 123 and a fourth element region 124 separated from each other by a third element separation region 133, and includes a rear-surface diffusion layer 105 exposed to a rear surface of the substrate. The third element is provided in a third element region and the fourth element is provided in a fourth element region. The third element and the fourth element are connected to each other via the rear-surface diffusion layer 105.

Description

本発明は、半導体装置及びその製造方法に関し、特に複数の素子を有する半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a plurality of elements and a manufacturing method thereof.

表示駆動用の集積回路及びモーター駆動用の集積回路等の制御系を混載したパワー半導体装置は、ＳＯＩ（silicon on insulator）基板の上に形成されることが一般的である。複数の素子をＳＯＩ基板の上に形成する場合には、ＳＯＩ基板の表面から、ＳＯＩ基板中の絶縁層に達する溝状の素子分離領域を形成し、素子を互いに絶縁分離する。例えば、図１４に示すように、ＳＯＩ基板２００に、素子分離領域２２０により互いに分離されて横型のＮＭＯＳ（N channel metal-oxide-semiconductor）トランジスタ及びＰＭＯＳ（P channel metal-oxide-semiconductor）トランジスタが形成されている。ＳＯＩ基板２００は、Ｐ型の支持基板２０１、埋め込み酸化膜２０２及びＰ型の素子形成層２０３からなる。素子分離領域２２０は、素子形成領域２０３の上面から埋め込み酸化膜２０２に達する溝部に埋め込まれた絶縁膜からなる。ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタは、素子分離領域２２０と一体に形成された表面絶縁膜２２１に覆われている。表面絶縁膜２２１の上には、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタと接続された、複数の表面電極２３０が形成されている（例えば、特許文献１を参照。）。 In general, a power semiconductor device in which a control system such as an integrated circuit for driving a display and an integrated circuit for driving a motor is mounted is formed on an SOI (silicon on insulator) substrate. In the case of forming a plurality of elements on an SOI substrate, a groove-shaped element isolation region reaching the insulating layer in the SOI substrate is formed from the surface of the SOI substrate, and the elements are insulated and separated from each other. For example, as shown in FIG. 14, a lateral NMOS (N channel metal-oxide-semiconductor) transistor and a PMOS (P channel metal-oxide-semiconductor) transistor are formed on the SOI substrate 200 by being separated from each other by an element isolation region 220. Has been. The SOI substrate 200 includes a P-type support substrate 201, a buried oxide film 202, and a P-type element formation layer 203. The element isolation region 220 is made of an insulating film embedded in a trench reaching the buried oxide film 202 from the upper surface of the element formation region 203. The NMOS transistor and the PMOS transistor are covered with a surface insulating film 221 formed integrally with the element isolation region 220. A plurality of surface electrodes 230 connected to the NMOS transistor and the PMOS transistor are formed on the surface insulating film 221 (see, for example, Patent Document 1).

特開平１１−１３５７９４号公報JP-A-11-135794

しかしながら、前記従来の半導体装置は、素子と接続された電極が全て基板の表面に設けられた横型素子である。このため、素子の耐圧を高くするためには、ソースとドレインとの間隔を広げる必要があり、基板上に素子が占める面積が増大する。このため、高電圧が印加される用途又は大電流が流れる用途に用いる半導体装置は、サイズが非常に大きくなり、これに伴い製造コストも上昇してしまうという問題がある。 However, the conventional semiconductor device is a lateral element in which all electrodes connected to the element are provided on the surface of the substrate. For this reason, in order to increase the breakdown voltage of the element, it is necessary to widen the distance between the source and the drain, and the area occupied by the element on the substrate increases. For this reason, there is a problem that a semiconductor device used for a high voltage application or a large current flow uses a very large size, resulting in an increase in manufacturing cost.

本発明は、前記の問題を解決し、互いに絶縁分離された複数の素子を有する半導体装置の小型化と、その製造コストの低減とを実現できるようにすることを目的とする。 SUMMARY OF THE INVENTION An object of the present invention is to solve the above-described problems and to realize a reduction in size of a semiconductor device having a plurality of elements that are insulated from each other and a reduction in manufacturing cost thereof.

前記の目的を達成するため、本発明は半導体装置を、基板を貫通する素子分離領域により素子領域を分離すると共に、基板の裏面側に複数の素子に跨る拡散層を備えた構成とする。 In order to achieve the above object, according to the present invention, a semiconductor device has a configuration in which an element region is separated by an element isolation region penetrating a substrate and a diffusion layer straddling a plurality of elements is provided on the back side of the substrate.

具体的に、本発明に係る半導体装置は、基板の第１の面側に形成された第１の素子、第２の素子、第３の素子及び第４の素子を備え、基板は、該基板を貫通する第１素子分離領域により互いに分離された第１の区画及び第２の区画を有し、第１の区画は、第２素子分離領域により互いに分離された第１素子領域及び第２素子領域を含み、第２の区画は、第３素子分離領域により互いに分離された第３素子領域及び第４素子領域を含み、第３素子領域及び第４素子領域において第１の面と反対側の第２の面に露出した裏面拡散層を有し、第１の素子は、第１素子領域に形成され、第２の素子は、第２素子領域に形成され、第３の素子は、第３素子領域に形成され、第４の素子は、第４素子領域に形成されている。 Specifically, a semiconductor device according to the present invention includes a first element, a second element, a third element, and a fourth element formed on the first surface side of the substrate, and the substrate is the substrate. And a first element region and a second element separated from each other by a second element isolation region. And the second section includes a third element region and a fourth element region separated from each other by a third element isolation region, and the third element region and the fourth element region are opposite to the first surface. A back diffusion layer exposed on the second surface; the first element is formed in the first element region; the second element is formed in the second element region; and the third element is a third element The fourth element is formed in the element region, and the fourth element is formed in the fourth element region.

本発明の半導体装置は、基板を貫通する第１素子分離領域により互いに分離された第１の区画及び第２の区画を有し、第３素子領域及び第４素子領域において第１の面と反対側の第２の面に露出した裏面拡散層を有している。このため、第３素子領域及び第４素子領域のそれぞれの裏面に不純物濃度又は導電型が互いに異なる２つの拡散層が必要な場合と比べ、拡散層の横方向の拡がりを考慮する必要がない。このため、半導体装置のサイズを小さく抑えることができる。また、裏面側に外部接続電極を設けることが可能となり、表面側の電極の数を低減することができる。 The semiconductor device of the present invention has a first section and a second section separated from each other by a first element isolation region penetrating the substrate, and is opposite to the first surface in the third element region and the fourth element region. A back diffusion layer exposed on the second surface on the side. For this reason, compared with the case where two diffusion layers having different impurity concentrations or conductivity types are required on the back surfaces of the third element region and the fourth element region, it is not necessary to consider the lateral expansion of the diffusion layer. For this reason, the size of the semiconductor device can be kept small. In addition, external connection electrodes can be provided on the back surface side, and the number of electrodes on the front surface side can be reduced.

本発明の半導体装置は、第３の領域及び第４の領域に跨って第２の面に形成された裏面電極をさらに備え、裏面電極は、裏面拡散層と接続されていてもよい。この場合において、第３素子分離領域は基板を貫通していてもよい。 The semiconductor device of the present invention may further include a back electrode formed on the second surface across the third region and the fourth region, and the back electrode may be connected to the back diffusion layer. In this case, the third element isolation region may penetrate the substrate.

本発明の半導体装置において、第３素子分離領域は、基板を貫通しておらず、裏面拡散層における、第３素子領域に形成された部分と、第４素子領域形成された部分とは一体に形成されていてもよい。 In the semiconductor device of the present invention, the third element isolation region does not penetrate the substrate, and the portion formed in the third element region and the portion formed in the fourth element region in the back diffusion layer are integrated. It may be formed.

本発明の半導体装置において、第２素子分離領域及び第３素子分離領域の少なくとも一方は、第１素子分離領域に囲まれていてもよい。 In the semiconductor device of the present invention, at least one of the second element isolation region and the third element isolation region may be surrounded by the first element isolation region.

本発明の半導体装置において、第１素子分離領域は、基板に形成された溝部に埋め込まれた誘電体層とすればよい。 In the semiconductor device of the present invention, the first element isolation region may be a dielectric layer embedded in a groove formed in the substrate.

本発明の半導体装置において、第１の素子及び第２の素子は、ＣＭＯＳトランジスタを構成していてもよい。 In the semiconductor device of the present invention, the first element and the second element may constitute a CMOS transistor.

本発明の半導体装置において、第３の素子は、表面ゲート型の縦型ＩＧＢＴとしても、埋め込みゲート型の縦型ＩＧＢＴとしてもよい。 In the semiconductor device of the present invention, the third element may be a surface gate type vertical IGBT or a buried gate type vertical IGBT.

本発明の半導体装置において、第４の素子は、表面ゲート型のＰＭＯＳトランジスタとしても、埋め込みゲート型のＰＭＯＳトランジスタとしてもよい。 In the semiconductor device of the present invention, the fourth element may be a surface gate type PMOS transistor or a buried gate type PMOS transistor.

本発明の半導体装置において、第４の素子は、縦型ＰＮＰトランジスタとしてもよい。 In the semiconductor device of the present invention, the fourth element may be a vertical PNP transistor.

本発明の半導体装置において、第３の素子及び第４の素子は、ハーフブリッジ回路を形成し、裏面拡散層は、ハーフブリッジ回路の出力ノードとしてもよい。 In the semiconductor device of the present invention, the third element and the fourth element may form a half bridge circuit, and the back diffusion layer may be an output node of the half bridge circuit.

本発明に係る半導体装置の製造方法は、第１の面に露出していない不純物を含む第１の層を有する基板を準備する工程（ａ）と、第１の面側から第１の層に達する第１素子分離領域並びに第２素子分離領域及び第３素子分離領域を形成し、第１素子分離領域により互いに分離された第１区画及び第２区画と、第１区画において第２素子分離領域により互いに分離された第１素子領域及び第２素子領域と、第２区画において第３素子分離領域により互いに分離された第３素子領域及び第４素子領域とを形成する工程（ｂ）と、第１素子領域、第２素子領域、第３素子領域及び第４素子領域に、第１の素子、第２の素子、第３の素子及び第４の素子をそれぞれ形成する工程（ｃ）と、工程（ｃ）よりも後で、第１の面と反対側の第２の面側から基板を研磨して、第１の層及び第１素子分離領域の下端部を第２の面に露出させる工程（ｄ）とを備えている。 The method for manufacturing a semiconductor device according to the present invention includes a step (a) of preparing a substrate having a first layer containing an impurity that is not exposed on the first surface, and a step from the first surface side to the first layer. A first element isolation region, a second element isolation region, and a third element isolation region that reach the first element isolation region and the second element isolation region separated from each other by the first element isolation region; Forming a first element region and a second element region separated from each other by the step (b), and a third element region and a fourth element region separated from each other by a third element separation region in the second section; A step (c) of forming a first element, a second element, a third element, and a fourth element in the one element region, the second element region, the third element region, and the fourth element region, respectively; After (c), the second surface side opposite to the first surface is Polishing the, and a step of exposing (d) the lower end portion of the first layer and the first isolation region on the second surface.

本発明の半導体装置の製造方法は、第１の面と反対側の第２の面側から基板を研磨して、第１の層及び第１素子分離領域の下端部を第２の面に露出させる工程を備えている。このため、第１の区画と第２の区画との間は十分に分離され素子間の間隔を広く取ることなく高い絶縁耐圧を確保することができる。また、第３素子領域及び第４素子領域の両方の裏面側に第１の層が形成されている。従って、第３素子領域及び第４素子領域のそれぞれの裏面に不純物濃度又は導電型が互いに異なる２つの拡散層が必要な場合と比べ、拡散層の横方向の拡がりを考慮する必要がない。このため、絶縁耐圧が高く且つサイズが小さい半導体装置を容易に実現できる。 In the method of manufacturing a semiconductor device according to the present invention, the substrate is polished from the second surface side opposite to the first surface, and the lower ends of the first layer and the first element isolation region are exposed to the second surface. The process to be made is provided. For this reason, the first section and the second section are sufficiently separated, and a high withstand voltage can be ensured without widening the spacing between the elements. A first layer is formed on the back side of both the third element region and the fourth element region. Therefore, compared with the case where two diffusion layers having different impurity concentrations or conductivity types are required on the back surfaces of the third element region and the fourth element region, it is not necessary to consider the lateral expansion of the diffusion layer. For this reason, a semiconductor device having a high withstand voltage and a small size can be easily realized.

本発明の半導体装置の製造方法において、工程（ｄ）において、第２素子分離領域及び第３素子分離領域の下端部を第２の面に露出させず、第３の素子と第４の素子とは、第１の層により互いに接続されていてもよい。 In the method of manufacturing a semiconductor device according to the present invention, in step (d), the lower end portions of the second element isolation region and the third element isolation region are not exposed to the second surface, and the third element and the fourth element May be connected to each other by a first layer.

本発明の半導体装置の製造方法において、工程（ｂ）は、第１の面側から第１の層に達する第１の溝部を形成した後、形成した第１の溝部に誘電体膜を埋め込むことにより第１素子分離領域を形成する工程（ｂ１）と、第１の面側から第１の層に達し且つ第１の溝部よりも浅い第２の溝部を形成した後、形成した第２の溝部に誘電体膜を埋め込むことにより第３素子分離領域を形成する工程（ｂ２）と、第１の面側から第１の層に達しない第３の溝部を形成した後、形成した第３の溝部に誘電体膜を埋め込むことにより第２素子分離領域を形成する工程（ｂ３）とを含み、工程（ｂ１）、工程（ｂ２）及び工程（ｂ３）をこの順に行うことが好ましい。 In the method for manufacturing a semiconductor device of the present invention, in step (b), after forming the first groove portion reaching the first layer from the first surface side, a dielectric film is embedded in the formed first groove portion. Forming the first element isolation region by the step (b1), and forming the second groove portion that reaches the first layer from the first surface side and is shallower than the first groove portion, and then formed. Forming a third element isolation region by embedding a dielectric film in the first and second groove portions formed after forming the third groove portion that does not reach the first layer from the first surface side Including a step (b3) of forming a second element isolation region by embedding a dielectric film in the step, and the step (b1), the step (b2), and the step (b3) are preferably performed in this order.

本発明の半導体装置の製造方法は、工程（ｄ）よりも後に、第２の面において、第３素子領域及び第４素子領域に跨る外部接続電極を形成する工程（ｅ）さらに備え、外部接続電極は、第１の層と接続されていてもよい。 The method for manufacturing a semiconductor device of the present invention further includes a step (e) of forming an external connection electrode straddling the third element region and the fourth element region on the second surface after the step (d), and further includes an external connection. The electrode may be connected to the first layer.

本発明の半導体装置の製造方法は、工程（ｂ）において第１素子分離領域が第２素子分離領域及び第３素子分離領域の少なくとも一方を囲むように形成してもよい。 In the method for manufacturing a semiconductor device of the present invention, in the step (b), the first element isolation region may be formed so as to surround at least one of the second element isolation region and the third element isolation region.

本発明に係る半導体装置及びその製造方法によれば、互いに絶縁分離された複数の素子を有する半導体装置の小型化と、その製造コストの低減とを実現できる。 According to the semiconductor device and the manufacturing method thereof according to the present invention, it is possible to reduce the size of the semiconductor device having a plurality of elements that are insulated from each other and to reduce the manufacturing cost thereof.

一実施形態に係る半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device which concerns on one Embodiment. 一実施形態に係る半導体装置において第２の区画に形成された素子の等価回路を示す回路図である。It is a circuit diagram which shows the equivalent circuit of the element formed in the 2nd division in the semiconductor device which concerns on one Embodiment. 一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on one Embodiment to process order. 一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on one Embodiment to process order. 一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on one Embodiment to process order. 一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on one Embodiment to process order. 表示駆動用ＬＳＩの等価回路を示す回路図である。It is a circuit diagram which shows the equivalent circuit of LSI for a display drive. 一実施形態に係る半導体装置の変形例を示す断面図である。It is sectional drawing which shows the modification of the semiconductor device which concerns on one Embodiment. 一実施形態に係る半導体装置の変形例を示す断面図である。It is sectional drawing which shows the modification of the semiconductor device which concerns on one Embodiment. 変形例の半導体装置において、第２の区画に形成された素子の等価回路を示す回路図である。FIG. 11 is a circuit diagram showing an equivalent circuit of elements formed in a second section in a semiconductor device of a modification example. 変形例の半導体装置において、第２の区画に形成された素子の等価回路を示す回路図である。FIG. 11 is a circuit diagram showing an equivalent circuit of elements formed in a second section in a semiconductor device of a modification example. 一実施形態に係る半導体装置の変形例を示す断面図である。It is sectional drawing which shows the modification of the semiconductor device which concerns on one Embodiment. 変形例の半導体装置において、第２の区画に形成された素子の等価回路を示す回路図である。FIG. 11 is a circuit diagram showing an equivalent circuit of elements formed in a second section in a semiconductor device of a modification example. 従来の半導体装置を示す断面図である。It is sectional drawing which shows the conventional semiconductor device.

図１に示すように、一実施形態に係る半導体装置は、基板１００の第１の面（表面）側に形成された複数の素子と、第１の面側に形成された第１の外部接続電極１４１と、基板１００の第２の面（裏面）側に形成された第２の外部接続電極１４２とを有している。基板１００は、例えばシリコン基板であり、基板１００を貫通する第１素子分離領域１３１により互いに分離された第１の区画１０１及び第２の区画１０２を有している。第１の区画１０１は、第２素子分離領域１３２により互いに分離された第１素子領域１２１及び第２素子領域１２２を有している。第２の区画１０２は、第３素子分離領域１３３により互いに分離された第３素子領域１２３及び第４素子領域１２４を有している。基板１００の裏面側には、ｐ型の高濃度不純物拡散層である裏面拡散層１０５が形成されている。 As shown in FIG. 1, a semiconductor device according to an embodiment includes a plurality of elements formed on the first surface (front surface) side of a substrate 100 and a first external connection formed on the first surface side. The electrode 141 and the second external connection electrode 142 formed on the second surface (back surface) side of the substrate 100 are provided. The substrate 100 is, for example, a silicon substrate, and includes a first section 101 and a second section 102 that are separated from each other by a first element isolation region 131 that penetrates the substrate 100. The first section 101 includes a first element region 121 and a second element region 122 that are separated from each other by a second element isolation region 132. The second section 102 has a third element region 123 and a fourth element region 124 that are separated from each other by a third element isolation region 133. On the back surface side of the substrate 100, a back surface diffusion layer 105 which is a p-type high concentration impurity diffusion layer is formed.

第１素子領域１２１には、ｎＭＯＳトランジスタである第１の素子１５１が形成されている。第１の素子１５１は例えば以下のような構成とすればよい。第１素子領域１２１の上部には、ｐウェル１６１が形成されている。ｐウェル１６１は裏面拡散層１０５に達していない。ｐウェル１６１の上には、酸化膜等からなる第１のゲート誘電体膜１６３を介在させて多結晶シリコン又は金属等からなる第１のゲート電極１６４が形成されている。第１のゲート電極１６４の側面上にはサイドウール１６７が形成されている。第１のゲート電極１６４の両側方のｐウェル１６１には、ｎ型低濃度拡散層１６５が形成され、ｎ型低濃度拡散層１６５内にはｎ型ソースドレイン拡散層１６６が形成されている。ｎ型ソースドレイン拡散層１６６の不純物濃度は、１０¹⁸〜１０²¹個／ｃｍ³程度が好ましい。 In the first element region 121, a first element 151 that is an nMOS transistor is formed. For example, the first element 151 may have the following configuration. A p-well 161 is formed on the first element region 121. The p well 161 does not reach the back surface diffusion layer 105. A first gate electrode 164 made of polycrystalline silicon, metal, or the like is formed on the p well 161 with a first gate dielectric film 163 made of an oxide film or the like interposed therebetween. Side wool 167 is formed on the side surface of the first gate electrode 164. An n-type low concentration diffusion layer 165 is formed in the p-well 161 on both sides of the first gate electrode 164, and an n-type source / drain diffusion layer 166 is formed in the n-type low concentration diffusion layer 165. The impurity concentration of the n-type source / drain diffusion layer 166 is preferably about 10 ¹⁸ to 10 ²¹ / cm ³ .

第２素子領域１２２には、ｐＭＯＳトランジスタである第２の素子１５２が形成されている。第２の素子１５２は例えば以下のような構成とすればよい。第２素子領域１２２の上部には、ｎウェル１７１が形成されている。ｎウェル１７１は裏面拡散層１０５に達していない。ｎウェル１７１の上には、酸化膜等からなる第２のゲート誘電体膜１７３を介在させて多結晶シリコン又は金属等からなる第２のゲート電極１７４が形成されている。第２のゲート電極１７４の側面上にはサイドウォール１７７が形成されている。第２のゲート電極１７４の両側方のｎウェル１７１には、ｐ型低濃度拡散層１７５が形成され、ｐ型低濃度拡散層１７５内にはｐ型ソースドレイン拡散層１７６が形成されている。ｐ型ソースドレイン拡散層１７６の不純物濃度は、１０¹⁸〜１０²¹個／ｃｍ³程度が好ましい。 In the second element region 122, a second element 152 which is a pMOS transistor is formed. For example, the second element 152 may have the following configuration. An n well 171 is formed on the second element region 122. N well 171 does not reach back diffusion layer 105. A second gate electrode 174 made of polycrystalline silicon, metal, or the like is formed on the n-well 171 with a second gate dielectric film 173 made of an oxide film or the like interposed therebetween. A sidewall 177 is formed on the side surface of the second gate electrode 174. A p-type low concentration diffusion layer 175 is formed in the n-well 171 on both sides of the second gate electrode 174, and a p-type source / drain diffusion layer 176 is formed in the p-type low concentration diffusion layer 175. The impurity concentration of the p-type source / drain diffusion layer 176 is preferably about 10 ¹⁸ to 10 ²¹ / cm ³ .

第２素子分離領域１３２は、基板１００に形成された溝部に埋め込まれた誘電体層とすればよい。第２素子分離領域１３２の深さは、第１の素子１５１及び第２の素子１５２を電気的に分離することができればよい。図１において第２素子分離領域１３２は一般的な素子分離領域としているが、裏面拡散層１０５に達するような深い素子分離領域としてもよい。また、基板１００を貫通する素子分離領域としてもよい。 The second element isolation region 132 may be a dielectric layer embedded in a groove formed in the substrate 100. The depth of the second element isolation region 132 only needs to be able to electrically isolate the first element 151 and the second element 152. In FIG. 1, the second element isolation region 132 is a general element isolation region, but may be a deep element isolation region that reaches the back diffusion layer 105. Alternatively, an element isolation region penetrating the substrate 100 may be used.

第３素子領域１２３には、表面ゲート型の縦型ＩＧＢＴ（Insulated Gate Bipolar Transistor）である第３の素子１５３が形成されている。第３の素子１５３は例えば以下のような構成とすればよい。第３素子領域１２３において、裏面拡散層１０５の上には第１のｎ型層１８１が形成され、第１のｎ型層１８１の上には第１のｎ型層１８１よりも不純物濃度が低い第２のｎ型層１８２が形成されている。第３素子領域１２３において基板１００の上には、酸化膜等からなる第３のゲート誘電体膜１８３を介在させて第３のゲート電極１８４が形成されている。第３のゲート電極１８４の間には、ｐ型ボディー拡散層１８５が形成されている。ｐ型ボディー拡散層１８５内において、第３のゲート電極１８４の側方にｎ型ソース高濃度拡散層１８６が形成され、ｎ型ソース高濃度拡散層１８６が形成されていない部分にｐ型ボディーコンタクト拡散層１８７が形成されている。 In the third element region 123, a third element 153, which is a surface gate type vertical IGBT (Insulated Gate Bipolar Transistor), is formed. The third element 153 may be configured as follows, for example. In the third element region 123, the first n-type layer 181 is formed on the back surface diffusion layer 105, and the impurity concentration is lower on the first n-type layer 181 than the first n-type layer 181. A second n-type layer 182 is formed. In the third element region 123, a third gate electrode 184 is formed on the substrate 100 with a third gate dielectric film 183 made of an oxide film or the like interposed therebetween. A p-type body diffusion layer 185 is formed between the third gate electrodes 184. In the p-type body diffusion layer 185, an n-type source high-concentration diffusion layer 186 is formed on the side of the third gate electrode 184, and a p-type body contact is formed in a portion where the n-type source high-concentration diffusion layer 186 is not formed. A diffusion layer 187 is formed.

第４素子領域１２４には、表面ゲート型の縦型ＰＭＯＳトランジスタである第４の素子１５４が形成されている。第４の素子１５４は例えば以下のような構成とすればよい。第４素子領域１２４において、裏面拡散層１０５の上には第１のｐ型層１９１が形成され、第１のｐ型層１９１の上には第１のｐ型不純物拡散層よりも不純物濃度が低い第２のｐ型層１９２が形成されている。第４素子領域１２４において基板１００の上には、酸化膜等からなる第４のゲート誘電体膜１９３を介在させて第４のゲート電極１９４が形成されている。第４のゲート電極１９４の間には、ｎ型ボディー拡散層１９５が形成されている。ｎ型ボディー拡散層１９５内において、第４のゲート電極１９４の側方にｐ型ソース高濃度拡散層１９６が形成されており、ｐ型ソース高濃度拡散層１９６が形成されていない部分にｎ型ボディーコンタクト拡散層１９７が形成されている。 In the fourth element region 124, a fourth element 154 which is a surface gate type vertical PMOS transistor is formed. For example, the fourth element 154 may have the following configuration. In the fourth element region 124, the first p-type layer 191 is formed on the back surface diffusion layer 105, and the impurity concentration is higher on the first p-type layer 191 than the first p-type impurity diffusion layer. A low second p-type layer 192 is formed. A fourth gate electrode 194 is formed on the substrate 100 in the fourth element region 124 with a fourth gate dielectric film 193 made of an oxide film or the like interposed therebetween. An n-type body diffusion layer 195 is formed between the fourth gate electrodes 194. In the n-type body diffusion layer 195, a p-type source high-concentration diffusion layer 196 is formed on the side of the fourth gate electrode 194, and an n-type is formed in a portion where the p-type source high-concentration diffusion layer 196 is not formed. A body contact diffusion layer 197 is formed.

第３素子分離領域１３３は、基板１００に形成された溝部に埋め込まれた誘電体層とすればよい。第３素子分離領域１３３は、第１のｎ型層１８１及び第１のｐ型層１９１を貫通して裏面拡散層１０５に達するが、裏面拡散層１０５を貫通しない深さとすればよい。 The third element isolation region 133 may be a dielectric layer embedded in a groove formed in the substrate 100. The third element isolation region 133 may penetrate the first n-type layer 181 and the first p-type layer 191 to reach the back surface diffusion layer 105 but may have a depth that does not penetrate the back surface diffusion layer 105.

裏面拡散層１０５は、オーミックコンタクトが形成できる程度のｐ型の不純物濃度を有し、第２の外部接続電極１４２とオーミックコンタクトを形成している。裏面拡散層１０５は、第３素子領域１２３においては縦型ＩＧＢＴのコレクタとなり、第４素子領域１２４においては縦型ＰＭＯＳトランジスタのドレインとなる。また、第３素子分離領域１３３は、裏面拡散層１０５を貫通していないため、裏面拡散層１０５における第３素子領域１２３に形成された部分と第４素子領域１２４に形成された部分とは互いに接続されている。従って、縦型ＩＧＢＴである第３素子１５３のコレクタと縦型ＰＭＯＳトランジスタである第４素子１５４のドレインとは互いに接続されており、図２に示すようなハーブブリッジ回路が形成されている。裏面拡散層１０５における第３素子領域１２３と第４素子領域１２４とに跨って形成された部分はハーフブリッジ回路の出力ノードに相当する。 The back diffusion layer 105 has a p-type impurity concentration that can form an ohmic contact, and forms an ohmic contact with the second external connection electrode 142. The back diffusion layer 105 serves as the collector of the vertical IGBT in the third element region 123 and serves as the drain of the vertical PMOS transistor in the fourth element region 124. Further, since the third element isolation region 133 does not penetrate the back surface diffusion layer 105, the portion formed in the third element region 123 and the portion formed in the fourth element region 124 in the back surface diffusion layer 105 are mutually different. It is connected. Therefore, the collector of the third element 153 that is a vertical IGBT and the drain of the fourth element 154 that is a vertical PMOS transistor are connected to each other, and a herb bridge circuit as shown in FIG. 2 is formed. A portion of the back diffusion layer 105 formed across the third element region 123 and the fourth element region 124 corresponds to an output node of the half bridge circuit.

第２の外部接続電極１４２は、裏面拡散層１０５とオーミックコンタクトを形成しており、第２の外部接続電極１４２は、第３素子領域１２３及び第４素子領域１２４に跨って形成されている。このため、図２の回路における出力端子に相当する。なお、裏面拡散層１０５における第３素子領域１２３に形成された部分と第４素子領域１２４に形成された部分とは、第２の外部接続電極１４２によっても接続されている。このため、第３素子分離領域１３３は裏面拡散層１０５を貫通していてもよい。第３素子分離領域１３３が基板１００を貫通している場合には、第３の素子１５３と第４の素子１５４とは、裏面拡散層１０５における第３素子領域１２３に形成された部分及び第４素子領域１２４に形成された部分と、第２の外部接続電極１４２とを介在させて互いに接続される。第２の外部接続電極１４２は、基板１００の裏面に形成された裏面保護層１０９に設けられた開口部から露出している。 The second external connection electrode 142 forms an ohmic contact with the back surface diffusion layer 105, and the second external connection electrode 142 is formed across the third element region 123 and the fourth element region 124. Therefore, it corresponds to the output terminal in the circuit of FIG. The portion formed in the third element region 123 and the portion formed in the fourth element region 124 in the back diffusion layer 105 are also connected by the second external connection electrode 142. For this reason, the third element isolation region 133 may penetrate the back surface diffusion layer 105. When the third element isolation region 133 penetrates the substrate 100, the third element 153 and the fourth element 154 include the portion formed in the third element region 123 in the back diffusion layer 105 and the fourth element. A portion formed in the element region 124 and the second external connection electrode 142 are interposed to be connected to each other. The second external connection electrode 142 is exposed from an opening provided in the back surface protective layer 109 formed on the back surface of the substrate 100.

第１の外部接続電極１４１は、基板１００の表面に形成された層間絶縁膜１０８の上に形成されており、拡散層と接続された表面電極１４３及び層間絶縁膜１０８に埋め込まれた配線（図示せず）等により、対応する拡散層と接続されている。図１には、第１の外部接続電極１４１を１つだけ図示しているが、複数形成されていてかまわない。また、第１の外部電極１４１は、第１素子領域１２１〜第４素子領域１２４の上に形成されていてもよい。 The first external connection electrode 141 is formed on the interlayer insulating film 108 formed on the surface of the substrate 100, and the surface electrode 143 connected to the diffusion layer and the wiring embedded in the interlayer insulating film 108 (FIG. (Not shown) or the like and connected to the corresponding diffusion layer. Although only one first external connection electrode 141 is shown in FIG. 1, a plurality of first external connection electrodes 141 may be formed. Further, the first external electrode 141 may be formed on the first element region 121 to the fourth element region 124.

以下に、本実施形態の半導体装置の製造方法について説明する。まず、図３(ａ)に示すように裏面拡散層となる、高濃度のｐ型不純物が拡散した高濃度ｐ型層１００Ａと、その上に形成されたｎ型のエピタキシャル層１００Ｂとを有する基板１００を形成する。基板１００は、高濃度ｐ型層１００Ａを有するシリコン基板等の上に、ｎ型のエピタキシャル層１００Ｂを成長させて形成すればよい。高濃度ｐ型層１００Ａは、最終的に基板１００を研磨した際に、基板１００の裏面に露出すればよい。 Below, the manufacturing method of the semiconductor device of this embodiment is demonstrated. First, as shown in FIG. 3A, a substrate having a high-concentration p-type layer 100A in which a high-concentration p-type impurity is diffused and a n-type epitaxial layer 100B formed thereon as a back diffusion layer. 100 is formed. The substrate 100 may be formed by growing an n-type epitaxial layer 100B on a silicon substrate or the like having a high-concentration p-type layer 100A. The high concentration p-type layer 100A may be exposed on the back surface of the substrate 100 when the substrate 100 is finally polished.

続いて、ｎ型のエピタキシャル層１００Ｂの内部に、第１のｎ型層１８１及び第１のｐ型層１９１を形成する。第１のｎ型層１８１及び第１のｐ型層１９１は、例えば不純物注入により形成すればよい。なお、高濃度ｐ型層１００Ａを有するシリコン基板等の上に、第１のｎ型層１８１及び第１のｐ型層１９１を選択的に成長させた後、全面にｎ型のエピタキシャル層１００Ｂを成長させてもよい。また、低濃度のｐ型不純物を含むシリコン基板等に不純物注入を行い高濃度ｐ型層１００Ａと、第１のｎ型層１８１及び第１のｐ型層１９１とを形成した後、ｎ型のエピタキシャル層１００Ｂを成長させてもよい。ｎ型のエピタキシャル層１００Ｂの厚さは、必要とする縦型素子の耐圧に応じて決定すればよい。例えば、１００Ｖ〜２００Ｖ程度の耐圧を有する縦型素子を形成する場合には、エピタキシャル層１００Ｂの厚さを１０μｍ〜２０μｍ程度とすることが好ましい。 Subsequently, a first n-type layer 181 and a first p-type layer 191 are formed inside the n-type epitaxial layer 100B. The first n-type layer 181 and the first p-type layer 191 may be formed by impurity implantation, for example. Note that after the first n-type layer 181 and the first p-type layer 191 are selectively grown on a silicon substrate or the like having the high-concentration p-type layer 100A, an n-type epitaxial layer 100B is formed on the entire surface. It may be grown. Further, after implanting impurities into a silicon substrate or the like containing a low-concentration p-type impurity to form the high-concentration p-type layer 100A, the first n-type layer 181 and the first p-type layer 191, The epitaxial layer 100B may be grown. The thickness of the n-type epitaxial layer 100B may be determined according to the required breakdown voltage of the vertical element. For example, when forming a vertical element having a withstand voltage of about 100 V to 200 V, the thickness of the epitaxial layer 100B is preferably about 10 μm to 20 μm.

次に、図３（ｂ）に示すように、第１の区画１０１と第２の区画１０２とを分離する第１素子分離領域１３１を形成する。第１素子分離領域１３１は、ｎ型のエピタキシャル層１００Ｂを貫通し高濃度ｐ型層１００Ａに達する第１の溝部を形成した後、酸化膜等の誘電体膜を第１の溝部に埋め込んで形成すればよい。第１の溝部の深さは、必要とする縦型素子の耐圧に応じて決定すればよい。例えば、１００Ｖ〜２００Ｖ程度の耐圧を有する縦型素子を形成する場合には、第１の溝部の深さを３０μｍ〜６０μｍ程度とすればよい。また、第１の溝部の幅は、必要とする素子間の耐圧に応じて決定すればよい。 Next, as shown in FIG. 3B, a first element isolation region 131 that separates the first section 101 and the second section 102 is formed. The first element isolation region 131 is formed by forming a first groove portion that penetrates the n-type epitaxial layer 100B and reaches the high-concentration p-type layer 100A, and then embeds a dielectric film such as an oxide film in the first groove portion. do it. The depth of the first groove may be determined according to the required vertical element withstand voltage. For example, when forming a vertical element having a breakdown voltage of about 100 V to 200 V, the depth of the first groove may be about 30 μm to 60 μm. The width of the first groove may be determined according to the required breakdown voltage between elements.

次に、図３（ｃ）に示すように、第２の区画１０２に第３素子領域１２３と第４素子領域１２４とを分離する第３素子分離領域１３３を形成する。第３素子分離領域１３３は、第３素子領域１２３が第１のｎ型層１８１を含み、第４素子領域１２４が第１のｐ型層１９１を含むように第２の区画１０２を分離する。なお、第３素子領域１２３において、第１のｎ型層１８１の上部は、第２のｎ型層１８２となる。 Next, as shown in FIG. 3C, a third element isolation region 133 that separates the third element region 123 and the fourth element region 124 is formed in the second section 102. The third element isolation region 133 isolates the second section 102 such that the third element region 123 includes the first n-type layer 181 and the fourth element region 124 includes the first p-type layer 191. In the third element region 123, the upper portion of the first n-type layer 181 becomes a second n-type layer 182.

第３素子分離領域１３３は、第２の区画１０２に第２の溝部を形成した後、酸化膜等の誘電体膜を第２の溝部に埋め込んで形成すればよい。第２の溝部の深さは、必要とする縦型素子の耐圧に応じて決定すればよい。例えば、１００Ｖ〜２００Ｖ程度の耐圧を有する縦型素子を形成する場合には、第２の溝部の深さを１０μｍ〜３０μｍ程度とすればよい。また、第２の溝部の幅は、必要とする素子間の耐圧に応じて決定すればよい。 The third element isolation region 133 may be formed by forming a second groove portion in the second section 102 and then embedding a dielectric film such as an oxide film in the second groove portion. The depth of the second groove may be determined according to the required withstand voltage of the vertical element. For example, when forming a vertical element having a withstand voltage of about 100 V to 200 V, the depth of the second groove may be about 10 μm to 30 μm. The width of the second groove may be determined according to the required breakdown voltage between elements.

次に、図４（ａ）に示すように、第１の区画１０１に第１素子領域１２１と第２素子領域１２２とを分離する第２素子分離領域１３２を形成する。第２素子分離領域１３２は、第１の区画１０１に第３の溝部を形成した後、酸化膜等の誘電体膜を第３の溝部に埋め込んで形成すればよい。第３の溝部の深さは、１００ｎｍ程度とすればよい。また、第２素子分離領域１３２を形成する際に、第１素子分離領域１３１及び第３素子分離領域１３３の上部にも幅が広い溝部を形成して、誘電体膜を埋め込むことにより、第１素子分離領域１３１及び第３素子分離領域１３３の上部を下部よりも広くすればよい。 Next, as shown in FIG. 4A, a second element isolation region 132 that separates the first element region 121 and the second element region 122 is formed in the first section 101. The second element isolation region 132 may be formed by forming a third groove portion in the first section 101 and then embedding a dielectric film such as an oxide film in the third groove portion. The depth of the third groove may be about 100 nm. Further, when forming the second element isolation region 132, a wide groove is formed also above the first element isolation region 131 and the third element isolation region 133, and the first dielectric isolation film 132 is embedded. The upper part of the element isolation region 131 and the third element isolation region 133 may be made wider than the lower part.

溝部に誘電体膜を埋め込む前に、溝部の側面を酸化してもよい。溝部の側面を酸化して酸化膜を形成する場合には、誘電体膜に代えてカバレッジ特性に優れたノンドープポリシリコン等を溝部に埋め込んでもよい。溝部の側面を酸化する代わりに、溝部の側面を覆う絶縁膜を堆積した後、ポリシリコン等を埋め込んでもよい。 Before embedding the dielectric film in the groove, the side surface of the groove may be oxidized. When the oxide film is formed by oxidizing the side surface of the groove, non-doped polysilicon having excellent coverage characteristics may be embedded in the groove instead of the dielectric film. Instead of oxidizing the side surfaces of the groove portions, polysilicon or the like may be embedded after depositing an insulating film covering the side surfaces of the groove portions.

なお、本実施形態においては、最も深い第１素子分離領域１３１から、第３素子分離領域１３３、第２素子分離領域１３２の順に形成する例を示した。しかし、第１素子分離領域１３１〜第３素子分離領域１３３の形成順序はどのようにしてもよい。また、第１〜第３の溝部を先に形成した後、誘電体膜を一括して埋め込んでもよい。但し、深い素子分離領域から先に形成することにより以下のような利点が得られる。 In the present embodiment, an example in which the third element isolation region 133 and the second element isolation region 132 are formed in this order from the deepest first element isolation region 131 is shown. However, the first element isolation region 131 to the third element isolation region 133 may be formed in any order. In addition, after the first to third groove portions are formed first, the dielectric film may be embedded in a lump. However, the following advantages can be obtained by forming the deep element isolation region first.

浅い素子分離領域から順に溝部の形成と誘電体膜の埋め込みとを行う場合には、深さが異なる溝部が交差する箇所において、浅い溝部と深い溝部との間に間隙が生じないように、浅い溝部が深い溝部内に突き出るように深い溝部を形成する必要がある。しかし、浅い溝部に埋め込まれた誘電体は溝部をエッチングする際のマスクと同じ材料であることが多いため、交差部分において深い溝部を等幅で形成することが困難となる。一方、誘電体膜の突き出しを後退させるようにエッチングすることは、先に形成された浅い溝部に埋め込まれた誘電体の表面を陥没させるために困難である。また、浅い溝部に埋め込まれた誘電膜が深い溝部の上側の領域に突き出した状態において、深い溝部に誘電体を埋め込むと、交差領域のみ溝部の開口幅が他の部分よりも細くなる。このため、深い溝部の全体に亘って安定した誘電体膜の埋め込みが困難となる。これに対し、深い溝部を先に形成すればこのような形状の異常は生じにくく、深さが異なる溝部が交差した箇所の形状を安定にすることができる。 When forming trenches and embedding a dielectric film in order from the shallow element isolation region, the trenches are shallow so that no gap is formed between the shallow trenches and the deep trenches where the trenches with different depths intersect. It is necessary to form a deep groove so that the groove protrudes into the deep groove. However, since the dielectric embedded in the shallow groove is often made of the same material as the mask used for etching the groove, it is difficult to form a deep groove with a uniform width at the intersection. On the other hand, it is difficult to etch so as to retreat the protrusion of the dielectric film because the surface of the dielectric embedded in the previously formed shallow groove is depressed. Further, when the dielectric film embedded in the shallow groove protrudes into the upper region of the deep groove, if the dielectric is embedded in the deep groove, the opening width of the groove only in the intersecting region becomes narrower than the other portions. For this reason, it is difficult to stably embed a dielectric film over the entire deep groove. On the other hand, if the deep groove portion is formed first, such a shape abnormality is unlikely to occur, and the shape of the portion where the groove portions having different depths intersect can be stabilized.

次に、図４（ｂ）に示すように、第１素子領域１２１にｐウェル１６１を形成し第２素子領域１２２にｎウェル１７１を形成する。また、第４素子領域１２４に第２のｐ型層１９２を形成する。 Next, as shown in FIG. 4B, a p-well 161 is formed in the first element region 121 and an n-well 171 is formed in the second element region 122. In addition, the second p-type layer 192 is formed in the fourth element region 124.

次に、図４（ｃ）に示すように、第１素子領域１２１に第１のゲート誘電体膜１６３及び第１のゲート電極１６４を形成し、第２素子領域１２２に第２のゲート誘電体膜１７３及び第２のゲート電極１７４を形成し、第３素子領域１２３に第３のゲート誘電体膜１８３及び第３のゲート電極１８４を形成し、第４素子領域１２４に第４のゲート誘電体膜１９３及び第４のゲート電極１９４を形成する。具体的には、基板１００の表面を熱酸化法等により酸化して、誘電体膜を形成した後、多結晶シリコン又は金属等からなるゲート電極形成膜を形成する。この後、ゲート電極形成膜及び誘電体膜をパターニングすればよい。 Next, as shown in FIG. 4C, a first gate dielectric film 163 and a first gate electrode 164 are formed in the first element region 121, and a second gate dielectric is formed in the second element region 122. A film 173 and a second gate electrode 174 are formed, a third gate dielectric film 183 and a third gate electrode 184 are formed in the third element region 123, and a fourth gate dielectric is formed in the fourth element region 124. A film 193 and a fourth gate electrode 194 are formed. Specifically, after the surface of the substrate 100 is oxidized by a thermal oxidation method or the like to form a dielectric film, a gate electrode formation film made of polycrystalline silicon, metal, or the like is formed. Thereafter, the gate electrode formation film and the dielectric film may be patterned.

次に、図５（ａ）に示すように、第１素子領域１２１において第１のゲート電極１６４の両側方にｎ型低濃度拡散層１６５を形成し、第２素子領域１２２において第２のゲート電極１７４の両側方にｐ型低濃度拡散層１７５を形成し、第３素子領域１２３において第３のゲート電極１８４の間にｐ型ボディー拡散層１８５を形成し、第４素子領域１２４において第４のゲート電極１９４の間にｎ型ボディー拡散層１９５を形成する。 Next, as shown in FIG. 5A, n-type low concentration diffusion layers 165 are formed on both sides of the first gate electrode 164 in the first element region 121, and the second gate is formed in the second element region 122. A p-type low-concentration diffusion layer 175 is formed on both sides of the electrode 174, a p-type body diffusion layer 185 is formed between the third gate electrodes 184 in the third element region 123, and a fourth element in the fourth element region 124. An n-type body diffusion layer 195 is formed between the gate electrodes 194.

次に、図５（ｂ）に示すように、第１のゲート電極１６４の側面上にサイドウォール１６７を形成し、第２のゲート電極１７４の側面上にサイドウール１７７を形成する。この後、第１素子領域１２１において第１のゲート電極１６４の両側方にｎ型ソースドレイン拡散層１６６を形成し、第２素子領域１２２において第２のゲート電極１７４の両側方にｐ型ソースドレイン拡散層１７６を形成する。また、第３素子領域１２３においてｐ型ボディー拡散層１８５内にｎ型ソース高濃度拡散層１８６及びｐ型ボディーコンタクト拡散層１８７を形成し、第４素子領域１２４においてｎ型ボディー拡散層１９５内にｐ型ソース高濃度拡散層１９６及びｎ型ボディーコンタクト拡散層１９７を形成する。 Next, as shown in FIG. 5B, a sidewall 167 is formed on the side surface of the first gate electrode 164, and a side wool 177 is formed on the side surface of the second gate electrode 174. Thereafter, an n-type source / drain diffusion layer 166 is formed on both sides of the first gate electrode 164 in the first element region 121, and a p-type source / drain is formed on both sides of the second gate electrode 174 in the second element region 122. A diffusion layer 176 is formed. Further, an n-type source high concentration diffusion layer 186 and a p-type body contact diffusion layer 187 are formed in the p-type body diffusion layer 185 in the third element region 123, and in the n-type body diffusion layer 195 in the fourth element region 124. A p-type source high-concentration diffusion layer 196 and an n-type body contact diffusion layer 197 are formed.

次に、図５（ｃ）に示すように、拡散層と接続された表面電極１４３、配線（図示せず）を含む層間絶縁膜１０８、第１の外部接続電極１４１及び表面保護層（図示せず）等を形成する。 Next, as shown in FIG. 5C, the surface electrode 143 connected to the diffusion layer, the interlayer insulating film 108 including wiring (not shown), the first external connection electrode 141, and the surface protective layer (not shown). )) And the like.

次に、図６（ａ）に示すように、表面保護層により最表面が保護された基板１００の上に支持基板１１０を接着した後、基板１００の裏面を研削及び研磨して、第１素子分離領域１３１を基板１００の裏面に露出させる。この際に、第３素子分離領域１３３は基板１００の裏面に露出しないようにする。これにより、第１素子分離領域１３１は、基板１００を貫通する貫通素子分離領域となる。また、高濃度ｐ型層１００Ａは基板１００の裏面に露出した裏面拡散層１０５となる。研磨後の基板１００の厚さは、必要とする縦型素子の耐圧に応じて決定すればよい。例えば、１００Ｖ〜２００Ｖ程度の耐圧を有する縦型素子を形成する場合には、研磨後の基板１００の厚さは２０μｍ〜４０μｍ程度とすればよい。 Next, as shown in FIG. 6A, after the support substrate 110 is bonded onto the substrate 100 whose outermost surface is protected by the surface protective layer, the back surface of the substrate 100 is ground and polished to obtain the first element. The isolation region 131 is exposed on the back surface of the substrate 100. At this time, the third element isolation region 133 is not exposed on the back surface of the substrate 100. As a result, the first element isolation region 131 becomes a penetrating element isolation region penetrating the substrate 100. Further, the high concentration p-type layer 100 </ b> A becomes the back surface diffusion layer 105 exposed on the back surface of the substrate 100. The thickness of the substrate 100 after polishing may be determined according to the required withstand voltage of the vertical element. For example, when a vertical element having a withstand voltage of about 100 V to 200 V is formed, the thickness of the substrate 100 after polishing may be about 20 μm to 40 μm.

次に、図６（ｂ）に示すように、基板１００の裏面に、第２の外部接続電極１４２及び第２の外部接続電極１４２を露出する裏面保護層１０９を形成する。この後、支持基板１１０を除去する。 Next, as illustrated in FIG. 6B, the second external connection electrode 142 and the back surface protective layer 109 that exposes the second external connection electrode 142 are formed on the back surface of the substrate 100. Thereafter, the support substrate 110 is removed.

なお、第１の溝部と第２の溝部との深さを同じにし、第１素子分離領域１３１及び第３素子分離領域１３３の両方が基板１００を貫通するようにしてもよい。 Note that the depths of the first groove portion and the second groove portion may be the same, and both the first element isolation region 131 and the third element isolation region 133 may penetrate the substrate 100.

本実施形態においては、ｎ型のエピタキシャル層１００Ｂを成長させたが、ｐ型のエピタキシャル層を成長させてもよい。この場合には、図４（ｃ）に示した工程において、第３素子領域１２３にｎ型の不純物を注入して第２のｎ型層１８２を形成すればよい。 In the present embodiment, the n-type epitaxial layer 100B is grown, but a p-type epitaxial layer may be grown. In this case, the second n-type layer 182 may be formed by implanting n-type impurities into the third element region 123 in the step shown in FIG.

本実施形態の半導体装置は、第１区画１０１と第２区画１０２とを基板１００を貫通する第１素子分離領域１３１により分離している。一方、第３素子領域１２３と第４素子領域１２４とは、基板１００を貫通していない第３素子分離領域１３３により分離している。このため、裏面拡散層１０５における第３素子領域１２３に形成された部分と第４素子領域１２４に形成された部分とは、分離されておらず一体に形成されている。裏面拡散層１０５における第３素子領域１２３に形成された部分は、縦型ＩＧＢＴである第３の素子１５３のコレクタである。裏面拡散層１０５における第４素子領域１２４に形成された部分は、縦型ＰＭＯＳトランジスタである第４の素子１５４のコレクタである。このため、第２区画１０２には、図２に示すような、ＩＧＢＴ１５３のコレクタとＰＭＯＳトランジスタ１５４のドレインとが接続されたハーフブリッジ回路が形成されており、裏面拡散層１０５はハーフブリッジ回路の出力ノードに相当する。従って、裏面拡散層１０５と接続された第２の外部接続電極１４２を設けることにより、図２に示すようなハーフブリッジ回路の出力を半導体装置の外部に容易に取り出すことができる。 In the semiconductor device of this embodiment, the first section 101 and the second section 102 are separated by a first element isolation region 131 that penetrates the substrate 100. On the other hand, the third element region 123 and the fourth element region 124 are separated by a third element isolation region 133 that does not penetrate the substrate 100. For this reason, the portion formed in the third element region 123 and the portion formed in the fourth element region 124 in the back diffusion layer 105 are not separated but are formed integrally. A portion of the back diffusion layer 105 formed in the third element region 123 is a collector of the third element 153 that is a vertical IGBT. A portion of the back diffusion layer 105 formed in the fourth element region 124 is a collector of the fourth element 154 that is a vertical PMOS transistor. Therefore, in the second section 102, a half bridge circuit in which the collector of the IGBT 153 and the drain of the PMOS transistor 154 are connected as shown in FIG. 2 is formed, and the back diffusion layer 105 is an output of the half bridge circuit. It corresponds to a node. Therefore, by providing the second external connection electrode 142 connected to the back diffusion layer 105, the output of the half bridge circuit as shown in FIG. 2 can be easily taken out of the semiconductor device.

以上のように、従来は横型素子により形成されていたハーフブリッジ回路を、占有面積が小さい縦型素子により形成することが可能となる。また、縦型素子の分離を表面における開口幅が小さい溝状の素子分離領域により行うため、半導体装置のサイズをさらに小さくすることができる。この結果、横型素子の場合には、ソースドレイン間距離を１０μｍ〜２０μｍ程度確保しなければならなかった耐圧が１００Ｖ〜２００Ｖ程度の半導体素子を、数μｍ程度にまで縮小することが可能となる。 As described above, it is possible to form a half-bridge circuit, which has conventionally been formed by a horizontal element, by a vertical element having a small occupation area. In addition, since the vertical elements are separated by the groove-shaped element isolation region having a small opening width on the surface, the size of the semiconductor device can be further reduced. As a result, in the case of a lateral element, it is possible to reduce a semiconductor element having a withstand voltage of about 100 V to 200 V, for which a distance between the source and the drain of about 10 μm to 20 μm has been ensured, to about several μm.

表示駆動用のＬＳＩ（Large Scale Integration）においては、図７に示すように、複数のハーフブリッジ回路が設けられている。ＬＳＩに含まれるハーフブリッジ回路の数は、６４又は１２８等の数になる場合もある。本実施形態の半導体装置は、複数の第２の区画１０２を設けることにより、複数のハーフブリッジ回路を有する場合にも容易に対応することができる。複数の第２の区画１０２を設ける場合には、第１素子分離領域１３１の総面積も増大し、半導体装置のサイズに影響を与える。しかし、本実施形態の半導体装置は、溝状の素子分離領域を用いているため、複数の第１素子分離領域１３１を設けた場合にも半導体装置のサイズの増大を抑えることができる。 In a display driving LSI (Large Scale Integration), as shown in FIG. 7, a plurality of half-bridge circuits are provided. The number of half-bridge circuits included in the LSI may be a number such as 64 or 128. The semiconductor device of the present embodiment can easily cope with a case where a plurality of second bridges 102 are provided to have a plurality of half bridge circuits. In the case where the plurality of second sections 102 are provided, the total area of the first element isolation regions 131 is also increased, which affects the size of the semiconductor device. However, since the semiconductor device of this embodiment uses the groove-shaped element isolation region, an increase in the size of the semiconductor device can be suppressed even when a plurality of first element isolation regions 131 are provided.

また、表示駆動用のＬＳＩは、ハーフブリッジ回路のハイサイド側又はローサイド側の素子が占める面積を外部接続電極より小さくすることが可能な場合がある。しかし、ハイサイド側の素子及びローサイド側の素子のそれぞれを絶縁分離して、それぞれに外部接続電極を設ける場合には、素子の占有面積が外部接続電極の面積によって規定されてしまう。このため、素子が必要とする駆動電流能力からみて不必要に大きな面積が必要となる。しかし、本実施形態の半導体装置は、ハーフブリッジ回路のハイサイド側の素子とローサイド側の素子とを合わせて絶縁分離するため、ハーフブリッジ回路をより小さい面積で形成することが可能となる。 In addition, the display driving LSI may be able to make the area occupied by the elements on the high side or low side of the half-bridge circuit smaller than the external connection electrode. However, when each of the high-side element and the low-side element is isolated and provided with an external connection electrode, the area occupied by the element is defined by the area of the external connection electrode. For this reason, an unnecessarily large area is required in view of the drive current capability required by the element. However, since the semiconductor device of this embodiment performs insulation isolation of the high-side element and the low-side element of the half-bridge circuit, the half-bridge circuit can be formed with a smaller area.

さらに、エピタキシャル成長を２０μｍ程度行った半導体基板を用いて従来の横型素子を形成した場合には、各不純物拡散層の横方向の拡がりが数μｍ以上となる。横型素子において必要とする耐圧を維持するためには、素子同士の間隔を不純物拡散層の拡がり以上にする必要があるため、半導体装置が非常に大きくなる。しかし、本実施形態の半導体装置は、耐圧を維持するため必要な素子間隔を１μｍ程度の溝状の素子分離領域の幅とすることができる。 Further, when a conventional lateral element is formed using a semiconductor substrate on which epitaxial growth has been performed by about 20 μm, the lateral extension of each impurity diffusion layer is several μm or more. In order to maintain the breakdown voltage required for the lateral element, the distance between the elements needs to be larger than the extension of the impurity diffusion layer, so that the semiconductor device becomes very large. However, in the semiconductor device of this embodiment, the element spacing necessary for maintaining the breakdown voltage can be set to the width of the groove-shaped element isolation region of about 1 μm.

制御回路が多くの電源電圧を必要とする場合には、電源電圧が異なる素子を形成する領域ごとに溝状の素子分離領域を設けて絶縁分離すればよい。溝状の素子分離領域により分離をすれば、複数のウェル拡散層等を用いた接合分離の場合と比べて面積及び形成工程の増加を抑制できる。また、この場合の素子分離領域は、深さが浅く小さく形成できるため、多くの電源電圧を必要とする制御回路をより小さい面積で形成できる。 When the control circuit requires a large number of power supply voltages, a groove-shaped element isolation region may be provided for each region where elements having different power supply voltages are formed for isolation. If the isolation is performed by the groove-shaped element isolation region, an increase in area and formation process can be suppressed as compared with the case of junction isolation using a plurality of well diffusion layers and the like. Further, since the element isolation region in this case can be formed with a small depth and a small size, a control circuit requiring a large amount of power supply voltage can be formed with a smaller area.

本実施形態の半導体装置は、基板１００の表面側に第１の外部接続電極１４１を有し、基板１００の裏面側に第２の外部接続電極１４２を有している。このため、例えば、第２の外部接続電極１４２にバンプを形成して外部回路基板と接続したり、他のチップと積層したりすると共に、第１の外部接続電極１４１にワイヤーボンディング等を行い外部回路基板又は他のチップと接続することができ、実装が容易となる。 The semiconductor device of the present embodiment has a first external connection electrode 141 on the front surface side of the substrate 100 and a second external connection electrode 142 on the back surface side of the substrate 100. For this reason, for example, bumps are formed on the second external connection electrodes 142 to be connected to an external circuit board or stacked with other chips, and wire bonding or the like is performed on the first external connection electrodes 141 to externally. It can be connected to a circuit board or another chip, and mounting becomes easy.

本実施形態においては、表面ゲート型のＩＧＢＴとＰＭＯＳトランジスタを形成する例を示したが、図８に示すように第３の素子１５３及び第４の素子１５４として埋め込みゲート型のＩＧＢＴとＰＭＯＳトランジスタを形成してもよい。 In the present embodiment, an example in which a surface gate type IGBT and a PMOS transistor are formed is shown. However, as shown in FIG. 8, buried gate type IGBTs and PMOS transistors are used as the third element 153 and the fourth element 154, respectively. It may be formed.

具体的には、第３の素子１５３は、第３素子領域１２３に形成された凹部に埋め込まれた多結晶シリコン又は金属等からなる第３のゲート電極２８４を有している。第３のゲート電極２８４と基板１００との間には酸化膜等からなる第３のゲート誘電体膜２８３が形成されている。第３のゲート電極２８４の両側方の第３素子領域１２３にはｐ型ボディー拡散層１８５が形成されている。ｐ型ボディー拡散層１８５において第３のゲート電極２８４の側方にｎ型ソース高濃度拡散層１８６が形成され、ｎ型ソース高濃度拡散層１８６が形成されていない部分にｐ型ボディーコンタクト拡散層１８７が形成されている。 Specifically, the third element 153 has a third gate electrode 284 made of polycrystalline silicon, metal, or the like embedded in a recess formed in the third element region 123. A third gate dielectric film 283 made of an oxide film or the like is formed between the third gate electrode 284 and the substrate 100. A p-type body diffusion layer 185 is formed in the third element region 123 on both sides of the third gate electrode 284. In the p-type body diffusion layer 185, an n-type source high-concentration diffusion layer 186 is formed on the side of the third gate electrode 284, and a p-type body contact diffusion layer is formed in a portion where the n-type source high-concentration diffusion layer 186 is not formed. 187 is formed.

第４の素子１５４は、第４素子領域１２４に形成された凹部に埋め込まれた多結晶シリコン又は金属等からなる第４のゲート電極２９４を有している。第４のゲート電極２９４と基板１００との間には酸化膜等からなる第４のゲート誘電体膜２９３が形成されている。第４のゲート電極２９４の両側方の第４素子領域１２４にはｎ型ボディー拡散層１９５が形成されている。ｎ型ボディー拡散層１９５において第４のゲート電極２９４の側方にｐ型ソース高濃度拡散層１９６が形成され、ｐ型ソース高濃度拡散層１９６が形成されていない部分にｎ型ボディーコンタクト拡散層１９７が形成されている。 The fourth element 154 has a fourth gate electrode 294 made of polycrystalline silicon, metal, or the like embedded in a recess formed in the fourth element region 124. A fourth gate dielectric film 293 made of an oxide film or the like is formed between the fourth gate electrode 294 and the substrate 100. An n-type body diffusion layer 195 is formed in the fourth element region 124 on both sides of the fourth gate electrode 294. In the n-type body diffusion layer 195, a p-type source high-concentration diffusion layer 196 is formed on the side of the fourth gate electrode 294, and an n-type body contact diffusion layer is formed in a portion where the p-type source high-concentration diffusion layer 196 is not formed. 197 is formed.

なお、図８において、埋め込みゲート型のＩＧＢＴと埋め込みゲート型のＰＭＯＳトランジスタとを組み合わせた例を示したが、ＩＧＢＴ及びＰＭＯＳトランジスタの一方を埋め込みゲート型とし、他方を表面ゲート型としてもよい。 Note that although an example in which the buried gate type IGBT and the buried gate type PMOS transistor are combined is shown in FIG. 8, one of the IGBT and the PMOS transistor may be a buried gate type, and the other may be a surface gate type.

また、図９に示すように、第４の素子１５４をＰＭＯＳトランジスタに代えてＰＮＰトランジスタとしてもよい。具体的には、第４の素子１５４は第４素子領域１２４の上部に形成されたｎ型ベース拡散層３９１を有している。ｎ型ベース拡散層３９１において、ｐ型エミッタ拡散層３９２と、ｎ型ベースコンタクト拡散層３９３とが互いに間隔をおいて形成されている。 As shown in FIG. 9, the fourth element 154 may be a PNP transistor instead of a PMOS transistor. Specifically, the fourth element 154 has an n-type base diffusion layer 391 formed on the fourth element region 124. In the n-type base diffusion layer 391, a p-type emitter diffusion layer 392 and an n-type base contact diffusion layer 393 are formed with a space therebetween.

図９に示した半導体装置の場合には、裏面拡散層１０５はＰＮＰトランジスタのコレクタとＩＧＢＴのコレクタとなり、第２の区画１０２には図１０に示すようなハーフブリッジ回路が形成される。 In the case of the semiconductor device shown in FIG. 9, the back diffusion layer 105 serves as the collector of the PNP transistor and the collector of the IGBT, and a half bridge circuit as shown in FIG.

また、第４素子領域１２４においてｐ型エミッタ拡散層３９２を形成しなければ、ｎ型ベース拡散層３９１をカソードとするダイオードが形成される。このため、第２の区画１０２に、図１１に示すように、ＩＧＢＴのコレクタをクランプした回路を形成することができる。 If the p-type emitter diffusion layer 392 is not formed in the fourth element region 124, a diode having the n-type base diffusion layer 391 as a cathode is formed. Therefore, a circuit in which the IGBT collector is clamped can be formed in the second section 102 as shown in FIG.

第２の区画１０２にハイサイド側の素子及びローサイド側の素子が１つずつ形成された例を示したが、ハイサイド側の素子及びローサイド側の素子の少なくとも一方が複数形成されていてもよい。例えば、図１２に示すように、第２の区画１０２に１つの第３素子領域１２３と２つの第４素子領域１２４を形成し、ＰＭＯＳトランジスタである第４の素子１５４を２つ形成してもよい。この場合には、図１３に示すような回路が形成される。なお、第２の区画１０２に第４の素子１５４を複数形成する例を示したが、ＩＧＢＴである第３の素子１５３を複数形成してもよい。また、第２の区画１０２に３種類以上の素子を形成することも可能である。 Although an example in which one high-side element and one low-side element are formed in the second section 102 is shown, at least one of the high-side element and the low-side element may be formed in plural. . For example, as shown in FIG. 12, one third element region 123 and two fourth element regions 124 are formed in the second section 102, and two fourth elements 154 that are PMOS transistors are formed. Good. In this case, a circuit as shown in FIG. 13 is formed. Note that although an example in which a plurality of fourth elements 154 are formed in the second section 102 has been described, a plurality of third elements 153 that are IGBTs may be formed. It is also possible to form three or more kinds of elements in the second section 102.

また、図９及び図１２において、第３の素子１５３が表面ゲート型の縦型ＩＧＢＴである例を示したが、第３の素子１５３を図８に示すような埋め込みゲート型の縦型ＩＧＢＴとしてもよい。 9 and 12, the example in which the third element 153 is a surface gate type vertical IGBT is shown. However, the third element 153 is an embedded gate type vertical IGBT as shown in FIG. Also good.

裏面拡散層１０５は、基板１００の裏面全体に形成されている例を示したが、第１の区画１０１には形成されていなくてもよい。 Although the back surface diffusion layer 105 has been illustrated as being formed on the entire back surface of the substrate 100, the back surface diffusion layer 105 may not be formed in the first section 101.

第３の素子１５３と第４の素子１５４とを逆の導電型としたハーフブリッジ回路等を形成することも可能である。 It is also possible to form a half-bridge circuit or the like in which the third element 153 and the fourth element 154 have opposite conductivity types.

本発明に係る半導体装置及びその製造方法は、互いに絶縁分離された複数の素子を有する半導体装置の小型化と、その製造コストの低減とを実現でき、特に制御素子を混載したパワー素子を有する半導体装置及びその製造方法等として有用である。 The semiconductor device and the manufacturing method thereof according to the present invention can realize downsizing and reduction of manufacturing cost of a semiconductor device having a plurality of elements that are insulated from each other, and in particular, a semiconductor having a power element in which a control element is mixedly mounted. It is useful as a device and a manufacturing method thereof.

１００基板
１００Ａ高濃度ｐ型層
１００Ｂエピタキシャル層
１０１第１の区画
１０２第２の区画
１０５裏面拡散層
１０８層間絶縁膜
１０９裏面保護層
１１０支持基板
１２１第１素子領域
１２２第２素子領域
１２３第３素子領域
１２４第４素子領域
１３１第１素子分離領域
１３２第２素子分離領域
１３３第３素子分離領域
１４１第１の外部接続電極
１４２第２の外部接続電極
１４３表面電極
１５１第１の素子
１５２第２の素子
１５３第３の素子
１５４第４の素子
１６１ｐウェル
１６３第１のゲート誘電体膜
１６４第１のゲート電極
１６５ｎ型低濃度拡散層
１６６ｎ型ソースドレイン拡散層
１６７サイドウォール
１７１ｎウェル
１７３第２のゲート誘電体膜
１７４第２のゲート電極
１７５ｐ型低濃度拡散層
１７６ｐ型ソースドレイン拡散層
１７７サイドウォール
１８１第１のｎ型層
１８２第２のｎ型層
１８３第３のゲート誘電体膜
１８４第３のゲート電極
１８５ｐ型ボディー拡散層
１８６ｎ型ソース高濃度拡散層
１８７ｐ型ボディーコンタクト拡散層
１９１第１のｐ型層
１９２第２のｐ型層
１９３第４のゲート誘電体膜
１９４第４のゲート電極
１９５ｎ型ボディー拡散層
１９６ｐ型ソース高濃度拡散層
１９７ｎ型ボディーコンタクト拡散層
２８３第３のゲート誘電体膜
２８４第３のゲート電極
２９３第４のゲート誘電体膜
２９４第４のゲート電極
３９１ｎ型ベース拡散層
３９２ｐ型エミッタ拡散層
３９３ｎ型ベースコンタクト拡散層 DESCRIPTION OF SYMBOLS 100 Substrate 100A High concentration p-type layer 100B Epitaxial layer 101 1st division 102 2nd division 105 Back surface diffused layer 108 Interlayer insulating film 109 Back surface protective layer 110 Support substrate 121 1st element area 122 2nd element area 123 3rd element Region 124 Fourth element region 131 First element isolation region 132 Second element isolation region 133 Third element isolation region 141 First external connection electrode 142 Second external connection electrode 143 Surface electrode 151 First element 152 Second Element 153 Third element 154 Fourth element 161 p-well 163 first gate dielectric film 164 first gate electrode 165 n-type low concentration diffusion layer 166 n-type source / drain diffusion layer 167 Side wall 171 n-well 173 Second gate dielectric film 174 Second gate electrode 175 p-type low concentration diffusion layer 176 p-type saw Sdrain diffusion layer 177 Side wall 181 First n-type layer 182 Second n-type layer 183 Third gate dielectric film 184 Third gate electrode 185 p-type body diffusion layer 186 n-type source high-concentration diffusion layer 187 p Type body contact diffusion layer 191 first p type layer 192 second p type layer 193 fourth gate dielectric film 194 fourth gate electrode 195 n type body diffusion layer 196 p type source high concentration diffusion layer 197 n type Body contact diffusion layer 283 Third gate dielectric film 284 Third gate electrode 293 Fourth gate dielectric film 294 Fourth gate electrode 391 n-type base diffusion layer 392 p-type emitter diffusion layer 393 n-type base contact diffusion layer

Claims

A first element, a second element, a third element and a fourth element formed on the first surface side of the substrate;
The substrate has a first section and a second section separated from each other by a first element isolation region penetrating the substrate;
The first section includes a first element region and a second element region separated from each other by a second element isolation region,
The second section includes a third element region and a fourth element region that are separated from each other by a third element isolation region. The second element region has a second element region opposite to the first surface in the third element region and the fourth element region. 2 having a back diffusion layer exposed on the surface of
The first element is formed in the first element region;
The second element is formed in the second element region;
The third element is formed in the third element region;
The semiconductor device, wherein the fourth element is formed in the fourth element region.

A back electrode formed on the second surface across the third region and the fourth region;
The semiconductor device according to claim 1, wherein the back electrode is connected to the back diffusion layer.

The semiconductor device according to claim 2, wherein the third element isolation region penetrates the substrate.

The third element isolation region does not penetrate the substrate,
3. The semiconductor device according to claim 1, wherein a portion of the back diffusion layer formed in the third element region and a portion of the fourth element region are integrally formed. .

3. The semiconductor device according to claim 1, wherein at least one of the second element isolation region and the third element isolation region is surrounded by the first element isolation region.

6. The semiconductor device according to claim 1, wherein the first element isolation region includes a dielectric layer embedded in a groove formed in the substrate.

The semiconductor device according to claim 1, wherein the first element and the second element constitute a CMOS transistor.

The semiconductor device according to claim 1, wherein the third element is a surface gate type vertical IGBT.

The semiconductor device according to claim 1, wherein the third element is a buried gate type vertical IGBT.

The semiconductor device according to claim 1, wherein the fourth element is a surface gate type PMOS transistor.

The semiconductor device according to claim 1, wherein the fourth element is a buried gate type PMOS transistor.

The semiconductor device according to claim 1, wherein the fourth element is a vertical PNP transistor.

The third element and the fourth element form a half-bridge circuit;
The semiconductor device according to claim 1, wherein the back diffusion layer is an output node of the half bridge circuit.

Preparing a substrate having a first layer containing impurities that are not exposed on the first surface;
Forming a first element isolation region, a second element isolation region, and a third element isolation region that reach the first layer from the first surface side; and a first section separated from each other by the first element isolation region; A second section, a first element area and a second element area separated from each other by the second element isolation area in the first section, and a third section separated from each other by the third element isolation area in the second section. A step (b) of forming an element region and a fourth element region;
Forming a first element, a second element, a third element, and a fourth element in the first element region, the second element region, the third element region, and the fourth element region, respectively (c); ,
After the step (c), the substrate is polished from the second surface side opposite to the first surface, and the lower ends of the first layer and the first element isolation region are moved to the first surface. And a step (d) of exposing to the surface of the semiconductor device.

In the step (d), lower end portions of the second element isolation region and the third element isolation region are not exposed to the second surface,
The method of manufacturing a semiconductor device according to claim 14, wherein the third element and the fourth element are connected to each other by the first layer.

The step (b)
Forming the first element isolation region by burying a dielectric film in the formed first groove after forming the first groove reaching the first layer from the first surface side (b1) When,
After forming the second groove portion that reaches the first layer from the first surface side and is shallower than the first groove portion, the third element is embedded by embedding a dielectric film in the formed second groove portion. Forming a separation region (b2);
Forming the second element isolation region by forming a third groove portion that does not reach the first layer from the first surface side and then burying a dielectric film in the formed third groove portion (b3 ) And
16. The method of manufacturing a semiconductor device according to claim 15, wherein the step (b1), the step (b2), and the step (b3) are performed in this order.

A step (e) of forming an external connection electrode straddling the third element region and the fourth element region on the second surface after the step (d) is further provided.
The method for manufacturing a semiconductor device according to claim 14, wherein the external connection electrode is connected to the first layer.

18. The method according to claim 14, wherein in the step (b), the first element isolation region is formed to surround at least one of the second element isolation region and the third element isolation region. The manufacturing method of the semiconductor device of description.