JP2014154609A - Semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device which can improve withstand voltage at a termination part having curvature.SOLUTION: A semiconductor device of an embodiment comprises: an element part which includes a first conductivity type drain layer, a first conductivity type drift layer arranged on the drain layer, a second conductivity type base layer arranged on the drift layer, a first conductivity type source layer selectively arranged on a surface of the base layer, and a gate electrode arrange on the source layer via a gate insulation film; a source electrode electrically connected with the base layer and the source layer; a drain electrode electrically connected with the drain layer; a termination trench which is arranged at a termination part surrounding the element part and has curvature of an inner sidewall larger than curvature of an outer sidewall at each corner; and a termination insulation film arranged in the termination trench.

Description

本発明の実施形態は、半導体装置に関する。   Embodiments described herein relate generally to a semiconductor device.

半導体装置の１つである上下電極構造のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）は、安定動作等を目的として、高い耐圧を有することが望まれる。特に、電流を流す主動作部である素子部を取り囲む終端部は、高い耐圧が求められる。   A MOSFET (Metal Oxide Semiconductor Field Effect Transistor) having an upper and lower electrode structure, which is one of semiconductor devices, is desired to have a high breakdown voltage for the purpose of stable operation and the like. In particular, a high withstand voltage is required for a terminal portion that surrounds an element portion that is a main operation portion through which a current flows.

特開２００７−２２０７１８号公報JP 2007-220718 A 特開２０００−１５０８０７号公報JP 2000-150807 A

本発明が解決しようとする課題は、曲率を有する終端部における耐圧向上を可能にする半導体装置を提供することである。   The problem to be solved by the present invention is to provide a semiconductor device capable of improving the breakdown voltage at a terminal portion having a curvature.

実施形態の半導体装置は、第１導電型のドレイン層と、前記ドレイン層上に設けられた第１導電型のドリフト層と、前記ドリフト層上に設けられた第２導電型のベース層と、前記ベース層の表面に選択的に設けられた第１導電型のソース層と、前記ソース層上にゲート絶縁膜を介して設けられたゲート電極とを有する素子部と、前記ベース層と前記ソース層に電気的に接続されたソース電極と、前記ドレイン層に電気的に接続されたドレイン電極と、前記素子部を囲む終端部に設けられ、角部における内部側壁の曲率は外部側壁の曲率よりも大きくなるように設けられた終端トレンチと、前記終端トレンチ内に設けられた終端絶縁膜と、を有する。   The semiconductor device of the embodiment includes a first conductivity type drain layer, a first conductivity type drift layer provided on the drain layer, a second conductivity type base layer provided on the drift layer, An element portion having a source layer of a first conductivity type selectively provided on a surface of the base layer; a gate electrode provided on the source layer via a gate insulating film; and the base layer and the source A source electrode electrically connected to the layer, a drain electrode electrically connected to the drain layer, and a terminal portion surrounding the element portion, and the curvature of the inner side wall at the corner is greater than the curvature of the outer side wall. And a termination insulating film provided in the termination trench.

第１の実施形態に係る半導体装置１ａの平面図。1 is a plan view of a semiconductor device 1a according to a first embodiment. 第１の実施形態に係る半導体装置１ａの要部断面図。1 is a cross-sectional view of a main part of a semiconductor device 1a according to a first embodiment. 第１の実施形態に係る半導体装置１ａの製造プロセス毎について断面構造を示す断面図。Sectional drawing which shows a cross-sectional structure for every manufacturing process of the semiconductor device 1a which concerns on 1st Embodiment. 比較例に係る半導体装置１ｂの要部断面図。Sectional drawing of the principal part of the semiconductor device 1b which concerns on a comparative example. 第２の実施形態に係る半導体装置１ｃの要部断面図。Sectional drawing of the principal part of the semiconductor device 1c which concerns on 2nd Embodiment. 第３の実施形態に係る半導体装置１ｄの要部断面図。The principal part sectional view of semiconductor device 1d concerning a 3rd embodiment.

以下、本発明の実施の形態について図を参照しながら説明する。実施形態中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第１導電型をｎ型、第２導電型をｐ形で説明するが、それぞれこの逆の導電形とすることも可能である。半導体としては、シリコン（Ｓｉ）を一例に説明するが、炭化シリコン（ＳｉＣ）や窒化ガリウム（ＧａＮ）等の化合物半導体にも適用可能である。絶縁膜としては、酸化シリコン（ＳｉＯ２）を一例に説明するが、窒化シリコン（ＳｉＮ）、アルミナ（Ａｌ２Ｏ３）などの他の絶縁体を用いることも可能である。また、ｎ型の導電型をｎ＋、ｎで表記した場合は、この順にｎ型不純物濃度が低いものとする。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. The drawings used in the description in the embodiments are schematic for ease of description, and the shape, size, magnitude relationship, etc. of each element in the drawings are not necessarily shown in the drawings in actual implementation. The present invention is not limited to the above, and can be appropriately changed within a range where the effects of the present invention can be obtained. Although the first conductivity type is described as n-type and the second conductivity type is described as p-type, the opposite conductivity types may be used. As a semiconductor, silicon (Si) will be described as an example, but it can also be applied to a compound semiconductor such as silicon carbide (SiC) or gallium nitride (GaN). As the insulating film, silicon oxide (SiO 2 ) will be described as an example, but other insulators such as silicon nitride (SiN) and alumina (Al 2 O 3 ) may be used. In addition, when n-type conductivity is represented by n + and n, the n-type impurity concentration is assumed to be lower in this order.

［第１の実施形態］
（半導体装置１ａの構造）
図１及び図２を用いて、本発明の第１の実施形態に係る半導体装置１ａを説明する。図１は第１の実施形態に係る半導体装置１ａの平面図、図２は第１の実施形態に係る半導体装置１ａの要部断面図を示している。なお、図１においては、ｐ型ベース層１２、ｎ型ソース層１３、ゲート絶縁膜１５、ゲート電極１６、及びソース電極１８を省略した平面図を示している。 [First Embodiment]
(Structure of the semiconductor device 1a)
A semiconductor device 1a according to the first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a plan view of a semiconductor device 1a according to the first embodiment, and FIG. 2 is a cross-sectional view of the main part of the semiconductor device 1a according to the first embodiment. In FIG. 1, a plan view in which the p-type base layer 12, the n-type source layer 13, the gate insulating film 15, the gate electrode 16, and the source electrode 18 are omitted is shown.

半導体装置１ａは、電流を流すメイン部分となる素子部と、素子部を囲む終端部からなる。詳細には、半導体装置１ａは、ｎ＋型ドレイン層１０（ドレイン層）、ｎ型ドリフト層１１（ドリフト層）、ｐ型ベース層１２（ベース層）、ｎ型ソース層１３（ソース層）、ｐ型ピラー層１４（ピラー層）、ゲート絶縁膜１５、ゲート電極１６、ドレイン電極１７、ソース電極１８、終端トレンチ１９、及びポリイミド層２０（終端絶縁膜）を有する。 The semiconductor device 1a includes an element portion serving as a main portion through which current flows and a terminal portion surrounding the element portion. Specifically, the semiconductor device 1a includes an n + type drain layer 10 (drain layer), an n type drift layer 11 (drift layer), a p type base layer 12 (base layer), an n type source layer 13 (source layer), A p-type pillar layer 14 (pillar layer), a gate insulating film 15, a gate electrode 16, a drain electrode 17, a source electrode 18, a termination trench 19, and a polyimide layer 20 (termination insulating film) are included.

ｎ＋型ドレイン層１０は、例えばシリコン基板である。ｎ＋型ドレイン層１０よりも低いｎ型の不純物濃度を有するｎ型ドリフト層１１が、ｎ＋型ドレイン層１０上に設けられる。ｎ型ドリフト層１１は、例えば、ＣＶＤ法（Chemical Vapor Deposition法）によりエピタキシャル成長されたｎ型エピタキシャル層である。 The n + type drain layer 10 is, for example, a silicon substrate. n-type drift layer 11 having a low n-type impurity concentration than the n + -type drain layer 10 is provided on the n + -type drain layer 10. The n-type drift layer 11 is an n-type epitaxial layer epitaxially grown by, for example, a CVD method (Chemical Vapor Deposition method).

半導体装置１ａの素子部におけるｎ型ドリフト層１１上には、複数のｐ型ベース層１２が設けられている。また、ｎ型ドリフト層１１中には、ｐ型ベース層１２のそれぞれに接続されるｐ型ピラー層１４が設けられている。すなわち、ｎ型ドリフト層１１内においては、ｎ型ドリフト層１１の主面に平行な方向にｎ型半導体層（ｎ型ドリフト層１１）とｐ型半導体層（ｐ型ピラー層１４）とが交互に並んでいる。なお、ｐ型ピラー層１４と、隣接するｐ型ピラー層１４との間の距離は一定でなくてもよい。   A plurality of p-type base layers 12 are provided on the n-type drift layer 11 in the element portion of the semiconductor device 1a. In the n-type drift layer 11, a p-type pillar layer 14 connected to each of the p-type base layer 12 is provided. That is, in the n-type drift layer 11, the n-type semiconductor layer (n-type drift layer 11) and the p-type semiconductor layer (p-type pillar layer 14) alternate in a direction parallel to the main surface of the n-type drift layer 11. Are lined up. Note that the distance between the p-type pillar layer 14 and the adjacent p-type pillar layer 14 may not be constant.

上記のように、ｎ型ドリフト層１１内に、交互に並んだｐ型半導体層とｎ型半導体層をスーパージャンクション構造（Super Junction Structure；ＳＪ構造）と呼ぶ。ＳＪ構造は、ｐ型半導体層とｎ型半導体層とに含まれるチャージ量（不純物量）を同量とすることで、擬似的にノンドープ領域を作り出して高耐圧を保持することを可能にする。さらに、以降における半導体装置１ａの動作でも述べるように、高ドープされたｎ型半導体層を通して電流を流すことで、材料限界に迫る低オン抵抗を実現する。   As described above, the p-type semiconductor layer and the n-type semiconductor layer alternately arranged in the n-type drift layer 11 are called a super junction structure (SJ structure). The SJ structure makes it possible to create a pseudo non-doped region and maintain a high breakdown voltage by making the charge amount (impurity amount) contained in the p-type semiconductor layer and the n-type semiconductor layer equal. Further, as will be described later in the operation of the semiconductor device 1a, a low on-resistance approaching the material limit is realized by flowing a current through the highly doped n-type semiconductor layer.

素子部におけるｐ型ベース層１２の表面には、ｎ型ソース層１３が選択的に設けられる。そして、一方のｐ型ベース層１２に形成されたｎ型ソース層１３、ｎ型ドリフト層１１、及び他方のｐ型ベース層１２に形成されたｎ型ソース層１３上には、絶縁膜１５を介してゲート電極１６が設けられている。なお、ゲート電極１６には、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）が用いられる。   An n-type source layer 13 is selectively provided on the surface of the p-type base layer 12 in the element portion. An insulating film 15 is formed on the n-type source layer 13, the n-type drift layer 11 formed on one p-type base layer 12, and the n-type source layer 13 formed on the other p-type base layer 12. A gate electrode 16 is provided therethrough. For example, polysilicon (poly-Si) is used for the gate electrode 16.

ｎ＋ドレイン層１０と電気的に接続するようにドレイン電極１７が設けられる。そして、ｐ型ベース層１２及びｎ型ソース層１３と電気的に接続するようにソース電極１８が設けられる。ドレイン電極１７及びソース電極１８には、例えば、アルミニウム（Ａｌ）や銅（Ｃｕ）等の金属が用いられる。半導体装置１ａの素子部は以上のような構成を有する。 A drain electrode 17 is provided so as to be electrically connected to the n + drain layer 10. A source electrode 18 is provided so as to be electrically connected to the p-type base layer 12 and the n-type source layer 13. For the drain electrode 17 and the source electrode 18, for example, a metal such as aluminum (Al) or copper (Cu) is used. The element part of the semiconductor device 1a has the above configuration.

次に、半導体装置１ａの終端部について説明する。図１に示すような半導体装置１ａの素子部を囲む終端部には、ｐ型ベース層１２を貫通する終端トレンチ１９が設けられる。そして、終端トレンチ１９内にはポリイミド層２０が設けられる。終端トレンチ１９は半導体装置１ａの素子部を囲んでいる。半導体装置１ａの場合、角部における終端トレンチ１９の内部側壁（素子部と隣接する側壁）の曲率の方が、終端トレンチ１９の外部側壁（素子部と隣接していない側壁）の曲率よりも大きくなるように終端トレンチ１９及びポリイミド層２０が設けられている。言い換えれば、図１に示すように、角部における終端トレンチ１９の幅（ポリイミド層２０の幅）・Ｗ１の長さは、角部以外における終端トレンチ１９の幅・Ｗ２よりも長くなっている。すなわち、半導体装置１ａにおいては、Ｗ１＞Ｗ２となる。   Next, the termination part of the semiconductor device 1a will be described. A termination trench 19 penetrating the p-type base layer 12 is provided at a termination portion surrounding the element portion of the semiconductor device 1a as shown in FIG. A polyimide layer 20 is provided in the termination trench 19. The termination trench 19 surrounds the element portion of the semiconductor device 1a. In the case of the semiconductor device 1a, the curvature of the inner side wall (side wall adjacent to the element part) of the termination trench 19 at the corner is larger than the curvature of the outer side wall (side wall not adjacent to the element part) of the termination trench 19. A termination trench 19 and a polyimide layer 20 are provided so as to be. In other words, as shown in FIG. 1, the width of the termination trench 19 at the corner (the width of the polyimide layer 20) · W1 is longer than the width · W2 of the termination trench 19 other than the corner. That is, in the semiconductor device 1a, W1> W2.

半導体装置１ａの終端部は以上のような構成を有する。   The terminal portion of the semiconductor device 1a has the above configuration.

なお、ポリイミド層２０上、すなわち終端部にはソース電極１８は設けられていないように図示したが、あくまで一例であり、ソース電極１８が素子部と終端部の両方に形成されていても実施は可能である。また、終端トレンチ１９内にはポリイミド層２０を設けたが、あくまで一例であり、絶縁膜であれば実施は可能である。例えば、ポリベンゾシクロブテンやスピンオンガラス等がポリイミド層２０の代わりに終端トレンチ１９に設けられてもよい。   Although the source electrode 18 is illustrated as not provided on the polyimide layer 20, that is, at the terminal end, this is only an example, and the implementation may be performed even if the source electrode 18 is formed at both the element portion and the terminal end. Is possible. In addition, the polyimide layer 20 is provided in the termination trench 19, but this is only an example, and any insulating film can be used. For example, polybenzocyclobutene, spin-on glass, or the like may be provided in the termination trench 19 instead of the polyimide layer 20.

また、終端トレンチ１９の側面にはｐ型ベース層１２が設けられているよう説明するが、終端部のｐ型ベース層１２が無くても実施は可能である。   In addition, although it is described that the p-type base layer 12 is provided on the side surface of the termination trench 19, the present invention can be implemented without the termination type p-type base layer 12.

なお、本実施形態ではＳＪ構造を有するＭＯＳＦＥＴ構造で説明しているが、それに限定されず、通常のＭＯＳＦＥＴ構造（ｐ型ピラー層１４を有していないＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor；ＩＧＢＴ）構造、及びダイオード構造等であっても実施は可能である。例えばＩＧＢＴ構造の場合、ｎ＋型ドレイン層１０とドレイン電極１７の間にｐ型コレクタ層が設けられる。 In the present embodiment, the MOSFET structure having the SJ structure is described. However, the present invention is not limited to this, and a normal MOSFET structure (a MOSFET not having the p-type pillar layer 14), an insulated gate bipolar transistor (Insulated Gate Bipolar). A transistor (IGBT) structure and a diode structure can also be implemented. For example, in the case of an IGBT structure, a p-type collector layer is provided between the n + -type drain layer 10 and the drain electrode 17.

（半導体装置１ａの動作）
半導体装置１ａの動作について説明する。 (Operation of Semiconductor Device 1a)
The operation of the semiconductor device 1a will be described.

例えば、ソース電極１８に対して、ドレイン電極１７に正電位を印加した状態で、ゲート電極１６に閾値電圧よりも大きな正の電圧を印加する。この場合、ゲート絶縁膜１５を介して設けられたゲート電極１６近傍のｐ型ベース層１２に反転層が形成される。これにより、半導体装置１ａがオン状態になり、電子電流が流れる。   For example, a positive voltage higher than the threshold voltage is applied to the gate electrode 16 with a positive potential applied to the drain electrode 17 with respect to the source electrode 18. In this case, an inversion layer is formed on the p-type base layer 12 in the vicinity of the gate electrode 16 provided via the gate insulating film 15. As a result, the semiconductor device 1a is turned on and an electronic current flows.

この電子電流は、ｎ型ソース層１３、ｐ型ベース領域１２に形成されたｎ型の反転層（すなわち半導体装置１ａのチャネル）、ｎ型ドリフト層１１、及びｎ＋型ドレイン層１０を経て、ソース電極１８からドレイン電極１７へ流れる。すなわち、オン状態において、電流はドレイン電極１７からソース電極１８へ流れる。 This electron current passes through the n-type source layer 13, the n-type inversion layer (that is, the channel of the semiconductor device 1 a) formed in the p-type base region 12, the n-type drift layer 11, and the n + -type drain layer 10. It flows from the source electrode 18 to the drain electrode 17. That is, in the on state, current flows from the drain electrode 17 to the source electrode 18.

一方、ゲート電極１６の印加電圧をゼロ、または負の電圧を印加することにより、電子の通路である反転層が無くなり、ソース電極１８からの電子電流が遮断され、半導体装置１ａはオフ状態（逆バイアス印加状態）となる。   On the other hand, when the voltage applied to the gate electrode 16 is zero or a negative voltage is applied, the inversion layer that is an electron path is eliminated, the electron current from the source electrode 18 is cut off, and the semiconductor device 1a is turned off (reversely) Bias application state).

半導体装置１ａをオフ状態にした際、ソース電極１８とドレイン電極１７の間に印加されている電圧により、ｎ型ドリフト層１１とｐ型ベース層１２との界面からｎ型ドリフト層１１に向かって空乏層が広がる。また、ｎ型ドリフト層１１とｐ型ピラー層１４との界面からｎ型ドリフト層１１に向かっても空乏層が広がる。   When the semiconductor device 1 a is turned off, the voltage applied between the source electrode 18 and the drain electrode 17 causes the interface between the n-type drift layer 11 and the p-type base layer 12 toward the n-type drift layer 11. The depletion layer spreads. A depletion layer also extends from the interface between the n-type drift layer 11 and the p-type pillar layer 14 toward the n-type drift layer 11.

以上のように、半導体装置１ａは、ゲート電極１７の電圧を制御することにより、オン状態とオフ状態とを切り替えて動作している。   As described above, the semiconductor device 1 a operates by switching the on state and the off state by controlling the voltage of the gate electrode 17.

（半導体装置１ａの製造方法）
次に、第１の実施形態の半導体装置１ａの製造方法について説明する。図３Ａ〜Ｃは第１の実施形態に係る半導体装置１ａの製造プロセス毎について断面構造を示す断面図を示している。 (Manufacturing method of the semiconductor device 1a)
Next, a method for manufacturing the semiconductor device 1a of the first embodiment will be described. 3A to 3C are sectional views showing a sectional structure for each manufacturing process of the semiconductor device 1a according to the first embodiment.

まず、前述したようにｎ＋型ドレイン層１０である半導体基板上に、ｎ型ドリフト層１１がエピタキシャル成長により形成される。そして、ｎ型ドリフト層１１の表面に対してフォトリソグラフィーにより、ｐ型ピラー層１４を形成する場所以外のｎ型ドリフト層１１上にレジスト３１を形成する。その後、反応性イオンエッチング法（Reactive Ion Etching；ＲＩＥ）を行うことにより、図３Ａに示すようなｐ型ピラー層形成用トレンチ３０が形成される。ｐ型ピラー層形成用トレンチ３０は、例えば、図３Ａの奥行き方向に延在するストライプ状であって、ｎ型ドリフト層１１の表面からｎ＋型ドレイン層１０に向かう方向に形成される。 First, as described above, the n-type drift layer 11 is formed on the semiconductor substrate which is the n + -type drain layer 10 by epitaxial growth. Then, a resist 31 is formed on the n-type drift layer 11 other than the place where the p-type pillar layer 14 is formed by photolithography on the surface of the n-type drift layer 11. Then, by performing reactive ion etching (RIE), a p-type pillar layer forming trench 30 as shown in FIG. 3A is formed. For example, the p-type pillar layer forming trench 30 has a stripe shape extending in the depth direction of FIG. 3A and is formed in a direction from the surface of the n-type drift layer 11 toward the n + -type drain layer 10.

次に、ＣＶＤ法等を用いることにより、ｐ型ピラー層形成用トレンチ３０内にｐ型ピラー層１４を形成する。そして、ｐ型ベース層１２及びｎ型ソース層１３が、イオン注入と不純物活性化のための熱処理によって形成される。なお、ｐ型ベース層１２を形成する際はｐ型不純物であるボロン（Ｂ）、ｎ型ソース層１３を形成する場合はｎ型不純物であるホウ素（Ｂ）がｎ型ドリフト層１１にイオン注入される。そして、レジスト３１が除去される。   Next, the p-type pillar layer 14 is formed in the p-type pillar layer forming trench 30 by using a CVD method or the like. Then, the p-type base layer 12 and the n-type source layer 13 are formed by heat treatment for ion implantation and impurity activation. Note that boron (B), which is a p-type impurity, is formed when the p-type base layer 12 is formed, and boron (B), which is an n-type impurity, is ion-implanted into the n-type drift layer 11 when the n-type source layer 13 is formed. Is done. Then, the resist 31 is removed.

その後、図３Ｂに示すように、ゲート絶縁膜１５、ゲート電極１６、ドレイン電極１７、及びソース電極１８が形成される。ゲート絶縁膜１５は例えば熱酸化等によって形成される。ゲート電極１６は、ポリシリコンまたはアモルファスシリコンに例えばリン（Ｐ）を注入し、拡散させることにより電極化される。ドレイン電極１７及びソース電極１８は、例えば、スパッタ法により形成される。   Thereafter, as shown in FIG. 3B, a gate insulating film 15, a gate electrode 16, a drain electrode 17, and a source electrode 18 are formed. The gate insulating film 15 is formed by, for example, thermal oxidation. The gate electrode 16 is formed into an electrode by injecting, for example, phosphorus (P) into polysilicon or amorphous silicon and diffusing. The drain electrode 17 and the source electrode 18 are formed by sputtering, for example.

次に、ｎ型ドリフト層１１及びソース電極１８の表面に対してフォトリソグラフィーにより、終端トレンチ１９を形成する場所以外のｎ型ドリフト層１１上にレジスト３１を形成する。その後、ＲＩＥ法を行うことにより、図３Ｃに示すような終端トレンチ１９が形成される。終端トレンチ１９は素子部を囲むように形成され、ｎ型ドリフト層１１の表面からｎ＋型ドレイン層１０に向かう方向に形成される。また、終端トレンチ１９の角部における内部側壁（素子部と隣接する側壁）の曲率は、終端トレンチ１９の外部側壁（素子部と隣接していない側壁）の曲率よりも大きくなるように、終端トレンチ１９は形成される。 Next, a resist 31 is formed on the n-type drift layer 11 other than the place where the termination trench 19 is formed by photolithography on the surfaces of the n-type drift layer 11 and the source electrode 18. Thereafter, by performing the RIE method, a termination trench 19 as shown in FIG. 3C is formed. The termination trench 19 is formed so as to surround the element portion, and is formed in a direction from the surface of the n-type drift layer 11 toward the n + -type drain layer 10. In addition, the termination trench 19 is configured such that the curvature of the inner side wall (side wall adjacent to the element part) at the corner of the termination trench 19 is larger than the curvature of the outer side wall (side wall not adjacent to the element part) of the termination trench 19. 19 is formed.

終端トレンチ１９の側壁のシリコン（ｎ型ドリフト層１１）を、ケミカルドライエッチング（Chemical Dry Etching；ＣＤＥ）等により終端トレンチ１９の側壁を平滑にする。そして、終端トレンチ１９内にポリイミド層２０が形成される。以上の工程により、半導体装置１ａは製造される。   The silicon on the side wall of the termination trench 19 (n-type drift layer 11) is smoothed by chemical dry etching (CDE) or the like. Then, a polyimide layer 20 is formed in the termination trench 19. The semiconductor device 1a is manufactured through the above steps.

上記説明した製造方法はあくまで一例であり、素子部と終端部の形成順序等は特に限定されない。また、成膜方法についてはＣＶＤ法の他に、原子層単体での成長制御が可能な原子層成長（Atomic Layer Deposition；ＡＬＤ）法や、スパッタ法、物理気相成長（Physical Vapor Deposition；ＰＶＤ）法、塗布法、及び噴霧法等でも実施は可能である。   The manufacturing method described above is merely an example, and the order of forming the element part and the terminal part is not particularly limited. In addition to the CVD method, the film formation method is an atomic layer deposition (ALD) method capable of controlling the growth of a single atomic layer, a sputtering method, or a physical vapor deposition (PVD) method. It can also be carried out by a method, a coating method, a spraying method, or the like.

（半導体装置１ａの効果）
第１の実施形態の半導体装置１ａの効果について、比較例を参照して説明する。図４は、比較例に係る半導体装置１ｂの要部断面図を示している。 (Effect of the semiconductor device 1a)
The effect of the semiconductor device 1a of the first embodiment will be described with reference to a comparative example. FIG. 4 is a cross-sectional view of the main part of the semiconductor device 1b according to the comparative example.

比較例に係る半導体装置１ｂと第１の実施形態の半導体装置１ａとが異なる点は、角部における終端トレンチ１９の内部側壁の曲率が、終端トレンチ１９の外部側壁の曲率以下となる点である。すなわち、半導体装置１ｂにおいては、角部における終端トレンチ１９の幅・Ｗ１’の長さが、角部以外における終端トレンチ１９の幅・Ｗ２’以下の長さとなる。その他の構成及び基本的な動作については半導体装置１ａと同様であるので省略する。   The difference between the semiconductor device 1b according to the comparative example and the semiconductor device 1a of the first embodiment is that the curvature of the inner sidewall of the termination trench 19 at the corner is equal to or less than the curvature of the outer sidewall of the termination trench 19. . In other words, in the semiconductor device 1b, the width of the termination trench 19 at the corner portion · W1 ′ is equal to or smaller than the width of the termination trench 19 other than the corner portion · W2 ′. Since other configurations and basic operations are the same as those of the semiconductor device 1a, the description thereof is omitted.

前述したように、半導体装置１ａをオフ状態にすると、ｎ型ドリフト層１１とｐ型ベース層１２との界面からｎ型ドリフト層１１に向かって広がる空乏層と、ｎ型ドリフト層１１とｐ型ピラー層１４との界面からｎ型ドリフト層１１に向かって広がる空乏層とが発生する。その空乏層はｎ型ドリフト層１１全体に広がるが、半導体装置１ａの端部に到達すると、半導体装置１ａの破壊の原因となる可能性がある。特に、半導体装置１ａ終端のコーナー部は曲率による電界集中が起こりやすいため、耐圧破壊が生じやすい。しかしながら、半導体装置１ａの場合、ポリイミド層２０が空乏層の半導体装置１ａ端部への到達を防いでいる。ポリイミド層２０の幅は、半導体装置１ａに求められる耐圧によって異なるが、半導体装置１ａの角部には電界集中が生じやすいため、角部におけるポリイミド層２０の幅は広くする必要がある。   As described above, when the semiconductor device 1a is turned off, the depletion layer extending from the interface between the n-type drift layer 11 and the p-type base layer 12 toward the n-type drift layer 11, the n-type drift layer 11 and the p-type A depletion layer extending from the interface with the pillar layer 14 toward the n-type drift layer 11 is generated. The depletion layer extends over the entire n-type drift layer 11, but if it reaches the end of the semiconductor device 1 a, there is a possibility that the semiconductor device 1 a is destroyed. In particular, the electric field concentration due to the curvature is likely to occur at the corner portion at the end of the semiconductor device 1a, and thus breakdown withstand voltage tends to occur. However, in the case of the semiconductor device 1a, the polyimide layer 20 prevents the depletion layer from reaching the end of the semiconductor device 1a. Although the width of the polyimide layer 20 varies depending on the withstand voltage required for the semiconductor device 1a, electric field concentration tends to occur at the corners of the semiconductor device 1a. Therefore, it is necessary to increase the width of the polyimide layer 20 at the corners.

第１の実施形態に係る半導体装置１ａの場合、角部における終端トレンチ１９の幅・Ｗ１の長さが、角部以外における終端トレンチ１９の幅・Ｗ２よりも広くなっているため、角部におけるポリイミド層２０の幅を確保しやすい。そのため、素子部の面積は同じまま、第１の実施形態に係る半導体装置１ａのＷ２は、比較例に係る半導体装置１ｂのＷ２’よりも小さくすることが可能となる。結果として、半導体装置１ａの全体面積の大きさは半導体装置１ｂの全体面積の大きさよりも小さくすることができる。   In the case of the semiconductor device 1a according to the first embodiment, the width of the termination trench 19 at the corner portion is longer than the width of the termination trench 19 at the corner portion. It is easy to ensure the width of the polyimide layer 20. For this reason, it is possible to make W2 of the semiconductor device 1a according to the first embodiment smaller than W2 'of the semiconductor device 1b according to the comparative example while keeping the area of the element portion the same. As a result, the size of the entire area of the semiconductor device 1a can be made smaller than the size of the entire area of the semiconductor device 1b.

以上のように、第１の実施形態に係る半導体装置１ａは、耐圧を維持したまま、全体面積を縮小させることが可能となるため、半導体装置の小型化やコスト削減といった利点を有する。   As described above, since the semiconductor device 1a according to the first embodiment can reduce the entire area while maintaining the withstand voltage, there are advantages such as downsizing and cost reduction of the semiconductor device.

また、本実施形態のように終端部にｐ型ベース層１２を設けることにより、終端部において、ｎ型ドリフト層１１の深さ方向に空乏層を伸ばすことが可能となる。その結果、ｎ型ドリフト層１１の表面での電界集中を緩和することが可能となる。   Further, by providing the p-type base layer 12 at the terminal end as in the present embodiment, the depletion layer can be extended in the depth direction of the n-type drift layer 11 at the terminal end. As a result, electric field concentration on the surface of the n-type drift layer 11 can be relaxed.

さらにまた、本実施形態では終端トレンチ１９の断面形状は矩形であるように示したが、特に限定はされない。例えば、終端トレンチ１９の断面形状が台形型（上底がソース電極１８側、下底がドレイン電極１７側でトレンチ上部幅よりも下部の幅が広い）の場合、ｎ型ドリフト層１１と終端トレンチ１９との接合端部の沿面距離が傾斜分長くなるため、終端トレンチ１９への電界緩和が抑制されるという効果を有する。   Furthermore, in this embodiment, the sectional shape of the termination trench 19 is shown to be rectangular, but there is no particular limitation. For example, when the sectional shape of the termination trench 19 is trapezoidal (the upper base is on the source electrode 18 side and the lower bottom is on the drain electrode 17 side, the lower portion is wider than the upper width of the trench), the n-type drift layer 11 and the termination trench Since the creepage distance at the junction end with 19 is increased by the inclination, the electric field relaxation to the termination trench 19 is suppressed.

［第２の実施形態］
以下に、図５を用いて第２の実施形態に係る半導体装置１ｃについて説明する。なお、第２の実施形態について、第１の実施形態と同様の点については説明を省略し、異なる点について説明する。 [Second Embodiment]
The semiconductor device 1c according to the second embodiment will be described below with reference to FIG. In addition, about 2nd Embodiment, description is abbreviate | omitted about the point similar to 1st Embodiment, and a different point is demonstrated.

（半導体装置１ｃの構造）
図５は、第２の実施形態に係る半導体装置１ｃの要部断面図を示している。第２の実施形態に係る半導体装置１ｃと、第１の実施形態に係る半導体装置１ａとが異なる点は、終端トレンチ１９とポリイミド層２０との間に酸化膜２１が設けられている点である。すなわち、ポリイミド層２０は酸化膜２１を介して終端トレンチ１９内に設けられている。 (Structure of the semiconductor device 1c)
FIG. 5 shows a cross-sectional view of a relevant part of a semiconductor device 1c according to the second embodiment. The semiconductor device 1c according to the second embodiment is different from the semiconductor device 1a according to the first embodiment in that an oxide film 21 is provided between the termination trench 19 and the polyimide layer 20. . That is, the polyimide layer 20 is provided in the termination trench 19 via the oxide film 21.

なお、半導体装置１ｃの動作については半導体装置１ａと同様であるため省略する。   Since the operation of the semiconductor device 1c is the same as that of the semiconductor device 1a, the description thereof is omitted.

（半導体装置１ｃの製造方法）
次に、第２の実施形態の半導体装置１ｃの製造方法について説明する。 (Method for Manufacturing Semiconductor Device 1c)
Next, a method for manufacturing the semiconductor device 1c of the second embodiment will be described.

半導体装置１ｃにおける酸化膜２１は、終端トレンチ１９を形成後、終端トレンチ１９内の側壁及び底部に形成される（図示せず）。酸化膜２１は、酸素（Ｏ２）プラズマにより、自然酸化膜以上の厚さを形成することが可能である。酸素プラズマ以外にも、紫外線による酸化や、オゾン水等を用いた薬液処理などでも、終端トレンチ１９内に酸化膜２１を形成することは可能である。 The oxide film 21 in the semiconductor device 1c is formed on the side wall and bottom of the termination trench 19 (not shown) after the termination trench 19 is formed. The oxide film 21 can be formed to a thickness greater than that of a natural oxide film by oxygen (O 2 ) plasma. In addition to oxygen plasma, the oxide film 21 can be formed in the termination trench 19 by oxidation with ultraviolet rays or chemical treatment using ozone water or the like.

それ以外の工程については、第１の実施形態に係る半導体装置１ａと同じ工程であるため省略する。   Other steps are the same as those of the semiconductor device 1a according to the first embodiment, and thus are omitted.

（半導体装置１ｃの効果）
半導体装置１ｃの効果について説明する。 (Effect of the semiconductor device 1c)
The effect of the semiconductor device 1c will be described.

半導体装置１ｃの場合も、角部における終端トレンチ１９の幅・Ｗ１の長さが、角部以外における終端トレンチ１９の幅・Ｗ２よりも広くなっているため、角部におけるポリイミド層２０の幅を確保しやすい。そのため、半導体装置１ｃは、耐圧を維持したまま、全体面積を縮小させることが可能となるため、半導体装置の小型化やコスト削減といった利点を有する。   Also in the case of the semiconductor device 1c, the width of the termination trench 19 at the corner and the length of W1 are wider than the width of the termination trench 19 other than the corner and the width W2, so that the width of the polyimide layer 20 at the corner is increased. Easy to secure. Therefore, since the semiconductor device 1c can reduce the entire area while maintaining the withstand voltage, the semiconductor device 1c has advantages such as downsizing and cost reduction of the semiconductor device.

また、半導体装置１ｃの場合、酸化膜２１を介してポリイミド層２０が終端トレンチ１９内に設けられている。終端トレンチ１９の側壁及び底部に酸化膜２１を設けることにより、ｎ型ドリフト層１１を構成するシリコン表面のダングリングボンドや、不安定なシリコンと水素の結合（Ｓｉ−Ｈ）等の構造を、安定なシリコンと酸素の結合（Ｓｉ−Ｏ）へ置換することが可能となる。終端トレンチ１９の側壁及び底部において、シリコンと酸素の結合を形成することにより、ダングリングボンドによるリーク電流の発生が抑制され、電界が均一になるため、安定したデバイス特性という効果も半導体装置１ｃは有している。   In the case of the semiconductor device 1 c, the polyimide layer 20 is provided in the termination trench 19 via the oxide film 21. By providing the oxide film 21 on the side wall and bottom of the termination trench 19, a structure such as dangling bonds on the silicon surface constituting the n-type drift layer 11, unstable silicon-hydrogen bond (Si—H), etc. Substitution into a stable silicon-oxygen bond (Si-O) becomes possible. By forming a bond between silicon and oxygen at the sidewall and bottom of the termination trench 19, the generation of leakage current due to dangling bonds is suppressed, and the electric field becomes uniform, so that the semiconductor device 1 c also has the effect of stable device characteristics. Have.

［第３の実施形態］
以下に、図６を用いて第２の実施形態に係る半導体装置１ｄについて説明する。なお、第３の実施形態について、第１の実施形態と同様の点については説明を省略し、異なる点について説明する。 [Third Embodiment]
Hereinafter, a semiconductor device 1d according to the second embodiment will be described with reference to FIG. In addition, about 3rd Embodiment, description is abbreviate | omitted about the point similar to 1st Embodiment, and a different point is demonstrated.

（半導体装置１ｄの構造）
図６は、第３の実施形態に係る半導体装置１ｄの要部断面図を示している。第３の実施形態に係る半導体装置１ｄと、第１の実施形態に係る半導体装置１ａとが異なる点は、終端トレンチ１９の底部がドレイン電極１７に達するように設けられている点である。すなわち、終端トレンチ１９（ポリイミド層２０）はｎ型ドリフト層１１及びｎ＋型ドレイン層１０を貫通している。 (Structure of the semiconductor device 1d)
FIG. 6 shows a cross-sectional view of a relevant part of a semiconductor device 1d according to the third embodiment. The difference between the semiconductor device 1 d according to the third embodiment and the semiconductor device 1 a according to the first embodiment is that the bottom of the termination trench 19 is provided so as to reach the drain electrode 17. That is, the termination trench 19 (polyimide layer 20) passes through the n-type drift layer 11 and the n + -type drain layer 10.

なお、半導体装置１ｄの動作及び製造方法については半導体装置１ａと同様であるため省略する。   Since the operation and manufacturing method of the semiconductor device 1d are the same as those of the semiconductor device 1a, the description thereof is omitted.

（半導体装置１ｄの効果）
半導体装置１ｄの効果について説明する。 (Effect of the semiconductor device 1d)
The effect of the semiconductor device 1d will be described.

半導体装置１ｄの場合も、角部における終端トレンチ１９の幅・Ｗ１の長さが、角部以外における終端トレンチ１９の幅・Ｗ２よりも広くなっているため、角部におけるポリイミド層２０の幅を確保しやすい。そのため、半導体装置１ｄは、耐圧を維持したまま、全体面積を縮小させることが可能となるため、半導体装置の小型化やコスト削減といった利点を有する。   Also in the case of the semiconductor device 1d, the width of the termination trench 19 at the corner and the length of W1 are wider than the width of the termination trench 19 other than the corner and the width W2, so that the width of the polyimide layer 20 at the corner is increased. Easy to secure. For this reason, the semiconductor device 1d can reduce the entire area while maintaining the withstand voltage, and thus has the advantages of downsizing and cost reduction of the semiconductor device.

また、半導体装置１ｄの場合、ポリイミド層２０がｎ型ドリフト層１１及びｎ＋型ドレイン層１０を貫通している。すなわち、終端トレンチ１９の底部の深さが、ｐ型ピラー層１４の底部よりも深くなるように設けられている。そのため、半導体装置１ｄのオフ状態の場合に、ｐ型ピラー層１４からｎ型ドリフト層１１に延びる空乏層が、半導体装置１ｄの端部へ到達することを確実に防ぐことが可能となる。よって、スーパージャンクション構造を有するＭＯＳＦＥＴである半導体装置１ｄの破壊をさらに防ぐことができる。 In the case of the semiconductor device 1 d, the polyimide layer 20 penetrates the n-type drift layer 11 and the n + -type drain layer 10. That is, the depth of the bottom of the termination trench 19 is provided to be deeper than the bottom of the p-type pillar layer 14. Therefore, when the semiconductor device 1d is in the OFF state, it is possible to reliably prevent the depletion layer extending from the p-type pillar layer 14 to the n-type drift layer 11 from reaching the end of the semiconductor device 1d. Therefore, destruction of the semiconductor device 1d, which is a MOSFET having a super junction structure, can be further prevented.

さらにまた、終端トレンチ１９はｎ型ドリフト層１１及びｎ＋型ドレイン層１０を貫通しているため、ＲＩＥ法等により終端トレンチ１９を設ける工程において、終端トレンチ１９の底部の位置調整が必要ない。したがって、製造工程が簡便になるという利点も有している。 Furthermore, since the termination trench 19 penetrates the n-type drift layer 11 and the n + -type drain layer 10, it is not necessary to adjust the position of the bottom of the termination trench 19 in the step of providing the termination trench 19 by the RIE method or the like. Therefore, there is an advantage that the manufacturing process is simplified.

本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。   Although the embodiment of the present invention has been described, this embodiment is presented as an example and is not intended to limit the scope of the invention. This embodiment can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the spirit of the invention. This embodiment and its modifications are included in the scope of the present invention and the gist thereof, and are also included in the invention described in the claims and the equivalent scope thereof.

１ａ，１ｂ，１ｃ，１ｄ…半導体装置、１０…ｎ＋型ドレイン層（ドレイン層）、１１…ｎ型ドリフト層（ドリフト層）、１２…ｐ型ベース層（ベース層）、１３…ｎ型ソース層（ソース層）、１４…ｐ型ピラー層（ピラー層）、１５…ゲート絶縁膜、１６…ゲート電極、１７…ドレイン電極、１８…ソース電極、１９…終端トレンチ、２０…ポリイミド層（終端絶縁膜）、２１…酸化膜、３０…ｐ型ピラー層形成用トレンチ、３１…レジスト DESCRIPTION OF SYMBOLS 1a, 1b, 1c, 1d ... Semiconductor device, 10 ... n + type drain layer (drain layer), 11 ... n-type drift layer (drift layer), 12 ... p-type base layer (base layer), 13 ... n-type source Layer (source layer), 14 ... p-type pillar layer (pillar layer), 15 ... gate insulating film, 16 ... gate electrode, 17 ... drain electrode, 18 ... source electrode, 19 ... termination trench, 20 ... polyimide layer (termination insulation) Film), 21 ... oxide film, 30 ... trench for p-type pillar layer formation, 31 ... resist

Claims (5)

第１導電型のドレイン層と、前記ドレイン層上に設けられた第１導電型のドリフト層と、前記ドリフト層上に設けられた第２導電型のベース層と、前記ベース層の表面に選択的に設けられた第１導電型のソース層と、前記ソース層上にゲート絶縁膜を介して設けられたゲート電極とを有する素子部と、
前記ベース層と前記ソース層に電気的に接続されたソース電極と、
前記ドレイン層に電気的に接続されたドレイン電極と、
前記素子部を囲む終端部に設けられ、角部における内部側壁の曲率は外部側壁の曲率よりも大きくなるように、前記ドリフト層の表面から前記ドレイン電極方向に設けられた終端トレンチと、
前記終端トレンチ内に設けられた終端絶縁膜と、
を有する半導体装置。 Select a first conductivity type drain layer, a first conductivity type drift layer provided on the drain layer, a second conductivity type base layer provided on the drift layer, and a surface of the base layer A first conductive type source layer provided on the source layer; and a gate electrode provided on the source layer via a gate insulating film;
A source electrode electrically connected to the base layer and the source layer;
A drain electrode electrically connected to the drain layer;
A terminal trench provided in a terminal part surrounding the element part, and a terminal trench provided in the direction of the drain electrode from the surface of the drift layer, so that the curvature of the inner side wall at the corner is larger than the curvature of the outer side wall;
A termination insulating film provided in the termination trench;
A semiconductor device. 前記終端絶縁膜が酸化膜を介して前記終端トレンチ内に設けられた請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the termination insulating film is provided in the termination trench through an oxide film. 前記ベース層に接続され、前記ドリフト層の表面と平行な方向において前記ドリフト層と交互に延在するピラー層をさらに有し、前記終端トレンチの底部が前記ピラー層の底部よりも前記ドレイン電極側に位置する請求項１または２に記載の半導体装置。   A pillar layer connected to the base layer and extending alternately with the drift layer in a direction parallel to the surface of the drift layer, wherein the bottom of the termination trench is closer to the drain electrode than the bottom of the pillar layer; The semiconductor device according to claim 1, which is located at 前記終端トレンチの底部が前記ドレイン電極に達する請求項１乃至３のいずれか一に記載の半導体装置。   The semiconductor device according to claim 1, wherein a bottom portion of the termination trench reaches the drain electrode. 前記終端トレンチの側面に接する前記ベース層をさらに有する請求項１乃至４のいずれか一に記載の半導体装置。   The semiconductor device according to claim 1, further comprising the base layer in contact with a side surface of the termination trench.
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