JP5628765B2 - Semiconductor device - Google Patents
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Description
本発明は、半導体装置に関し、特に、炭化ケイ素を含む基板上に形成された半導体装置に適用して有効な技術に関する。 The present invention relates to a semiconductor device, and more particularly to a technique effective when applied to a semiconductor device formed on a substrate containing silicon carbide.
高耐圧を必要とし、大きな電流が流れるパワーデバイスの低損失化を目的として、従来のケイ素(Si)に代わる新しい材料である炭化ケイ素(SiC)を半導体基板に用いた半導体装置が研究されている。SiCは、絶縁破壊電界がSiに比べ約10倍大きいため、耐圧を維持するドリフト層を薄く、且つ高濃度にすることができ、導通損失を低減できる材料である。このため次世代の高耐圧・低損失なパワーデバイスへの応用が期待されている。 Semiconductor devices using silicon carbide (SiC), a new material that replaces conventional silicon (Si), have been studied for the purpose of reducing the loss of power devices that require high withstand voltage and through which large current flows. . SiC has a dielectric breakdown electric field about 10 times larger than that of Si, so that the drift layer that maintains the withstand voltage can be made thin and highly concentrated, and the conduction loss can be reduced. For this reason, it is expected to be applied to next-generation power devices with high breakdown voltage and low loss.
パワーデバイスではブロッキング状態においてデバイス端部への電界集中を緩和するために、ジャンクションターミネーションエクステンション(Junction Termination Extension:JTE)またはフィールドリミティングリング(Field Limiting Ring:FLR)などのターミネーション領域の構造(ターミネーション構造)を形成することが知られている。なお、ここでいうブロッキング状態とは、パワーデバイスの電極間に高い電位差が生じており、かつ前記電極間に電流が流れていない状態を指す。 In power devices, the structure of termination regions (termination structure) such as junction termination extension (JTE) or field limiting ring (FLR) is used to alleviate electric field concentration at the device edge in the blocking state. ) Is known to form. In addition, the blocking state here refers to a state where a high potential difference is generated between the electrodes of the power device and no current flows between the electrodes.
特許文献1(特開平11−330496号公報)には、パッシべーション膜を酸化シリコン膜(SiO2膜)および高誘電体膜(high−k膜)で構成することによってパッシべーション膜にかかる電圧を酸化シリコン膜とhigh−k膜で分担し、パッシべーション膜の破壊を防ぐことが記載されている。 In Patent Document 1 (Japanese Patent Laid-Open No. 11-330496), a passivation film is formed of a silicon oxide film (SiO 2 film) and a high dielectric film (high-k film), and thus the passivation film is applied. It is described that the voltage is shared between the silicon oxide film and the high-k film to prevent the passivation film from being destroyed.
また、特許文献2(特開2002−524860号公報)には、パッシべーション膜を酸化シリコン膜、high−k膜および酸化シリコン膜の3層で構成することにより、パッシべーション膜にかかる電圧を酸化シリコン膜とhigh−k膜とで分担し、パッシべーション膜にリーク電流が流れることを抑制することが記載されている。 In Patent Document 2 (Japanese Patent Laid-Open No. 2002-524860), a voltage applied to the passivation film is formed by forming the passivation film with three layers of a silicon oxide film, a high-k film, and a silicon oxide film. Is divided by a silicon oxide film and a high-k film to prevent leakage current from flowing through the passivation film.
基板にSiCを用いたパワーデバイスのターミネーション設計においてはJTE、FLRの構造設計のみでなく、ターミネーション構造の上部に設けられたパッシべーション膜にも高電界がかかることを考慮する必要がある。 In the termination design of a power device using SiC as a substrate, it is necessary to consider that a high electric field is applied not only to the structural design of JTE and FLR but also to a passivation film provided on the upper portion of the termination structure.
ここで、図14、図15に示すダイオードをパワーデバイスの例としてJTEの動作原理を説明する。図14はダイオードの表面電極とパッシべーション膜の平面図であり、図15は図14のA−A線における断面図である。図14では、n+型基板1(図15参照)上のn−型ドリフト層2と、n−型ドリフト層2上面に形成されたp型ガードリング領域3、p型JTE領域4およびn+型フィールドストップ領域5のみを示しており、それより上部に形成されたパッシべーション膜、表面電極および樹脂膜などは図示を省略している。また、図15では図14の半導体チップの端部であるターミネーション領域のみを示し、半導体チップの中央部にあるアクティブ領域およびアクティブ領域に形成されたダイオードの図示は省略している。また、図14は平面図であるが、図面を見易くするために部分的にハッチングを付している。
Here, the operation principle of JTE will be described using the diode shown in FIGS. 14 and 15 as an example of a power device. 14 is a plan view of the surface electrode of the diode and the passivation film, and FIG. 15 is a cross-sectional view taken along the line AA of FIG. In FIG. 14, the n −
図15に示すように、n+型基板1上に形成されたn−型ドリフト層2の上面には、p型ガードリング領域3、p型JTE領域4およびn+型フィールドストップ領域5が形成され、n+型基板1の裏面には裏面電極7が形成され、n−型ドリフト層2上にはn−型ドリフト層2の上面に接して表面電極8、パッシべーション膜11およびフローティング電極9が形成されている。n+型フィールドストップ領域5上にはフローティング電極9が電気的に接続されており、表面電極8およびフローティング電極9のそれぞれの一部はパッシべーション膜11上に乗り上げるように形成されている。図14に示すように、p型ガードリング領域3、p型JTE領域4およびn+型フィールドストップ領域5は、n−型ドリフト層2上面のアクティブ領域を囲むようにn−型ドリフト層2上面の中心部から端部にかけて順に形成されている。また、p型ガードリング領域3に囲まれたアクティブ領域には高耐圧のダイオードが形成されているがここではその図示を省略し、アクティブ領域にはn−型ドリフト層2のみを示している。実際には、アクティブ領域のn−型ドリフト層2の上面にはp型の半導体層などが形成されている。
As shown in FIG. 15, a p-type
図15に示す裏面電極7と表面電極8との間に電圧が印加されたブロッキング状態においては、例えば数kVの電圧が印加された裏面電極7から、例えば0Vの電圧が印加された表面電極8に向かって電気力線が伸びる。このとき、表面電極8のエッジ部分には電気力線が集中しやすいが、p型ガードリング領域3とp型JTE領域4が存在することによって電気力線が横方向に広げられるため、表面電極8のエッジ部分における電界集中を緩和できる。電界を緩和するp型領域を複数有するFLRでも、同様に横方向に電気力線を広げられるため、電界集中を緩和できる。これによりパワーデバイスの高耐圧化が可能となる。
In the blocking state in which a voltage is applied between the
しかし、パッシべーション膜にhigh−k膜を用いる際には以下に説明する技術課題が存在する。パッシべーション膜は高電界により破壊されることを防ぐために通例数100nmから数μmの膜厚を有しており、パッシべーション膜にかかる電圧を酸化シリコン膜とhigh−k膜とで分担する場合には、当然high−k膜も相応の膜厚が必要となる。ところが、本発明者らが検討したところ、絶縁膜を酸化シリコン膜とhigh−k膜で構成した場合、high−k膜が厚いと絶縁膜の信頼性(電気ストレス印加による絶縁膜電荷量の安定性)が悪化するという問題があることが明らかになった。 However, when a high-k film is used for the passivation film, there are technical problems described below. The passivation film typically has a film thickness of several hundreds of nanometers to several μm in order to prevent destruction by a high electric field, and the voltage applied to the passivation film is shared between the silicon oxide film and the high-k film. In some cases, the high-k film also needs to have a corresponding film thickness. However, as a result of studies by the present inventors, when the insulating film is composed of a silicon oxide film and a high-k film, if the high-k film is thick, the reliability of the insulating film (stabilization of the charge amount of the insulating film due to electric stress application) It became clear that there was a problem that the
さらに、SiCパワーデバイスのようにパッシべーション膜に高電界が印加される場合、パッシべーション膜の破壊、リーク電流の増加だけでなく、以下に説明する技術課題が存在する。つまり、高電界によって加速されたキャリアがパッシべーション膜に注入される問題があり、また、パッシべーション膜内の電荷が高電界によって移動することにより、実効的なパッシべーション膜電荷が経時的に変動する問題がある。また、SiCと絶縁膜の界面には多数の界面トラップが存在するため、トラップへの電荷の充放電によっても実効的なパッシべーション膜電荷が変動する。パッシべーション膜内の電荷が変動すると、JTEまたはFLRなどにおける電気力線の広がり方が変化してしまう。このため、パワーデバイスの耐圧、すなわちダイオードのアノード−カソード間耐圧またはトランジスタのソース−ドレイン耐圧などが変動してしまい、信頼性の観点から問題となる。 Furthermore, when a high electric field is applied to the passivation film as in a SiC power device, there are not only the destruction of the passivation film and an increase in leakage current, but also technical problems described below. In other words, there is a problem that carriers accelerated by a high electric field are injected into the passivation film, and the charge in the passivation film is moved by the high electric field, so that the effective passivation film charge is changed over time. There is a problem that varies. In addition, since there are a large number of interface traps at the interface between the SiC and the insulating film, the effective passivation film charge fluctuates also due to charge / discharge of charges in the trap. When the charge in the passivation film fluctuates, the way in which the electric lines of force spread in JTE or FLR changes. For this reason, the withstand voltage of the power device, that is, the anode-cathode withstand voltage of the diode or the source-drain withstand voltage of the transistor fluctuates, which is a problem from the viewpoint of reliability.
本発明の目的は、高い信頼性を有する半導体装置を提供することにある。 An object of the present invention is to provide a semiconductor device having high reliability.
本発明の前記の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above object and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
本願の一発明による半導体装置は、第1導電型を有する炭化ケイ素を含む半導体基板と、
前記半導体基板上に形成され、前記第1導電型を有し、前記半導体基板よりも不純物濃度が低く炭化ケイ素を含むドリフト層と、
前記ドリフト層内の上面に形成された前記第1導電型と異なる第2導電型を有する半導体領域と、
前記ドリフト層上に形成されたパッシベーション膜と、
前記ドリフト層上に形成された電極と、
前記ドリフト層の裏面に接して形成された裏面電極と、
を含み、
前記パッシベーション膜は、
前記ドリフト層の上面に接して形成された第1絶縁膜と、
前記第1絶縁膜上に形成された金属絶縁膜と、
前記金属絶縁膜上に形成された第2絶縁膜と、
を有し、
前記金属絶縁膜の膜厚は0.3nm以上10nm以下の範囲にあるものである。
A semiconductor device according to an invention of the present application includes a semiconductor substrate including silicon carbide having a first conductivity type,
A drift layer formed on the semiconductor substrate, having the first conductivity type, having a lower impurity concentration than the semiconductor substrate and containing silicon carbide;
A semiconductor region having a second conductivity type different from the first conductivity type formed on an upper surface in the drift layer;
A passivation film formed on the drift layer;
An electrode formed on the drift layer;
A back electrode formed in contact with the back surface of the drift layer;
Including
The passivation film is
A first insulating film formed in contact with the upper surface of the drift layer;
A metal insulating film formed on the first insulating film;
A second insulating film formed on the metal insulating film;
Have
The metal insulating film has a thickness in the range of 0.3 nm to 10 nm.
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
本発明によれば、半導体装置の信頼性を向上させることができる。 According to the present invention, the reliability of a semiconductor device can be improved.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted. Also, in the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.
(実施の形態1)
図1に、本実施の形態の半導体装置の断面図を示す。本実施の形態の半導体装置は、炭化ケイ素(SiC)からなる半導体基板に形成された高耐圧トランジスタなどのパワーデバイス(図示しない)を有しており、図1には当該半導体基板をダイシングして個片化することで形成する半導体チップの端部となる領域(ターミネーション領域)の断面を示している。SiCはSi(シリコン)に比べて絶縁破壊電界が高く、耐圧が高い。デバイスの耐圧はドリフト層の厚さに大きく影響されるため、基板およびドリフト層にSiCを用いることで、デバイスの耐圧を確保しつつ、ドリフト層を薄く、高濃度にする事ができる。したがって、導通損失を低減することができるが、高耐圧化が可能となった分、ドリフト層上のパッシべーション膜にも高い耐圧がかかるため、これに起因してリーク電流が発生するなどの問題もある。なお、図1に示す構造体では、図の左側に半導体チップの中心部が位置し、図の右側に半導体チップの端部が位置する。
(Embodiment 1)
FIG. 1 shows a cross-sectional view of the semiconductor device of this embodiment. The semiconductor device of the present embodiment has a power device (not shown) such as a high breakdown voltage transistor formed on a semiconductor substrate made of silicon carbide (SiC). FIG. The cross section of the area | region (termination area | region) used as the edge part of the semiconductor chip formed by dividing into pieces is shown. SiC has a higher dielectric breakdown electric field and higher breakdown voltage than Si (silicon). Since the breakdown voltage of the device is greatly affected by the thickness of the drift layer, the drift layer can be made thin and highly concentrated while securing the breakdown voltage of the device by using SiC for the substrate and the drift layer. Therefore, although conduction loss can be reduced, since the high withstand voltage is applied to the passivation film on the drift layer, a leakage current is generated due to this. There is also a problem. In the structure shown in FIG. 1, the center portion of the semiconductor chip is located on the left side of the drawing, and the end portion of the semiconductor chip is located on the right side of the drawing.
図1に示すように、n+型基板1上にエピタキシャル成長法などにより形成されたn−型ドリフト層2の上面には、p型ガードリング領域3、p型JTE領域4およびn+型フィールドストップ領域5が形成されている。p型ガードリング領域3、p型JTE領域4およびn+型フィールドストップ領域5は、半導体チップの中央部のアクティブ領域を囲むように、前記中央部(図1の左側)から半導体チップの端部(図1の右側)に向かって順に配置されている。つまり、当該半導体チップを上方から見ると、n−型ドリフト層2の上面のアクティブ領域を囲むようにp型ガードリング領域3が形成され、p型ガードリング領域3を囲むようにp型JTE領域4が形成され、p型JTE領域4を囲むようにn+型フィールドストップ領域5がそれぞれ環状に形成されている。図において、p型ガードリング領域3およびp型JTE領域4は接しているが、p型JTE領域4およびn+型フィールドストップ領域5は接しておらず、間に不純物が導入されていないn−型ドリフト層2が存在する。
As shown in FIG. 1, a p-type
p型ガードリング領域3およびp型JTE領域4はSiCからなるn−型ドリフト層2の上面にp型の不純物(例えばAl(アルミニウム))を導入して形成された半導体領域である。ここでは、p型ガードリング領域3の方がp型JTE領域4よりもp型不純物の濃度が高いものとするが、p型ガードリング領域3およびp型JTE領域4のそれぞれの不純物濃度はどちらが高くてもよく、また、互いに同じ不純物濃度であってもよい。また、p型ガードリング領域3およびp型JTE領域4は同様の接合深さを有し、n+型フィールドストップ領域5はp型JTE領域4よりも浅い接合深さを有しているが、それぞれの半導体領域の接合深さはこれに限られるものではない。n+型フィールドストップ領域5は、デバイスにかかる電界が半導体チップの端部に及ぶことを防ぐための半導体領域である。
The p-type
n+型基板1の裏面には裏面電極7が形成され、n−型ドリフト層2上にはn−型ドリフト層2の上面に接して表面電極8、パッシべーション膜6およびフローティング電極9が形成されている。裏面電極7、表面電極8およびフローティング電極9は例えばAl(アルミニウム)などからなり、パッシべーション膜6はn−型ドリフト層2の上面から上方に向かって順に積層された第1酸化シリコン膜6a、金属絶縁膜6bおよび第2酸化シリコン膜6cにより構成されている。第1酸化シリコン膜6aの底面はSiCからなるn−型ドリフト層2に接しており、また、金属絶縁膜6bの膜厚は0.3nm以上10nm以下である。ここでは、金属絶縁膜6bの膜厚は例えば1nmであるものとする。なお、本願では絶縁性を有する金属化合物からなる膜を金属絶縁膜と呼ぶ。金属絶縁膜6bは、例えば酸化アルミニウム(例えばアルミナ(Al2O3))などからなる絶縁膜である。本願では、酸素(O)およびアルミニウム(Al)を含むアルミ酸化物を含む膜を酸化アルミニウム膜と呼ぶものとする。
A
また、金属絶縁膜6bはチタン酸化物により形成することも考えられる。ただし、Ti(チタン)およびAl(アルミニウム)からなる絶縁膜はSiCに接していると電荷が注入されやすいため、ここでは金属絶縁膜6bの下面および上面を第1酸化シリコン膜6aおよび第2酸化シリコン膜6cにより覆っている。
It is also conceivable that the
n+型フィールドストップ領域5の上面にはフローティング電極9が電気的に接続されており、表面電極8はアクティブ領域のn−型ドリフト層2の上面に形成された高耐圧MOSFET(Metal Oxide Semiconductor Field Effect Transistor)のソース電極(図示しない)などに電気的に接続されている。表面電極8およびフローティング電極9のそれぞれの一部はパッシべーション膜6の端部の上に乗り上げるように形成されている。フローティング電極9は、n+型フィールドストップ領域5の電位を固定するための電極である。
A floating
パッシべーション膜6は、p型ガードリング領域3の端部の上面、p型JTE領域4の上面、およびn+型フィールドストップ領域5の端部の上面を覆うように配置されている。つまり、パッシべーション膜6は、p型ガードリング領域3の一部の直上からn+型フィールドストップ領域5の一部の直上にかけて形成され、p型JTE領域4の上面を全て覆っている。本願では、図1に示すような半導体チップの端部(エッジ部)の近傍の領域に形成された電界緩和を目的とするp型ガードリング領域3またはp型JTE領域4半導体領域などを含む構造をターミネーション構造と呼ぶ。パッシべーション膜6の上部には、パッシべーション膜6、表面電極8、フローティング電極9を覆うような絶縁膜をさらに備えていてもよい。前記絶縁膜の材料としては、酸化シリコン膜などの絶縁膜またはポリイミドなどの樹脂を用いることが考えられる。
The
このターミネーション構造を有する半導体装置の動作時であって、裏面電極7と表面電極8との間に電圧が印加されたブロッキング状態においては、裏面電極7から表面電極8に向かって電気力線が伸びる。表面電極8のエッジ部分、つまりn−型ドリフト層2に接する表面電極8の端部には電気力線が集中しやすいが、p型ガードリング領域3およびp型JTE領域4によって電気力線が横方向に広げられるため、表面電極8のエッジ部分における電界集中を緩和できる。また、以下に説明するように、パッシべーション膜6には負電荷を持つ金属絶縁膜6bを用いているため、パッシべーション膜6にかかる高電界によって実効的なパッシべーション膜6内の電荷が変動したとしても、表面電極8への電気力線の集中を防ぐことができる。このため、耐圧変動を抑制することが可能である。
During operation of the semiconductor device having this termination structure, in a blocking state in which a voltage is applied between the
本発明の実施の形態の半導体装置は、SiCパワーデバイスのターミネーション構造を形成するp型不純物領域上のパッシべーション膜が、SiC(n−型ドリフト層2)と接する第1酸化シリコン膜と、第1酸化シリコン膜より上部に位置する金属絶縁膜と、金属絶縁膜より上部に位置する第2酸化シリコン膜とを有し、その金属絶縁膜の膜厚が0.3nm以上10nm以下であることを特徴とするものである。 A semiconductor device according to an embodiment of the present invention includes a first silicon oxide film in which a passivation film on a p-type impurity region forming a termination structure of a SiC power device is in contact with SiC (n − type drift layer 2); It has a metal insulating film located above the first silicon oxide film and a second silicon oxide film located above the metal insulating film, and the thickness of the metal insulating film is not less than 0.3 nm and not more than 10 nm. It is characterized by.
以下に、グラフを用いて本実施の形態の半導体装置の効果を説明する。 The effects of the semiconductor device of this embodiment will be described below using graphs.
図2に、実効的なパッシべーション膜電荷とデバイスの耐圧との関係を表したグラフを示す。グラフの縦軸はパワーデバイスの耐圧であり、パッシべーション膜の電荷量が0のときの耐圧を1と定義している。グラフの横軸はパッシべーション膜内の電荷量を示している。実効的なパッシべーション膜電荷が正の場合、正電荷が増えると耐圧が急激に低下する。つまり、グラフの右側ではパッシべーション膜の電荷量が変化することで耐圧が急激に変動する。 FIG. 2 is a graph showing the relationship between the effective passivation film charge and the breakdown voltage of the device. The vertical axis of the graph represents the breakdown voltage of the power device, and the breakdown voltage when the charge amount of the passivation film is 0 is defined as 1. The horizontal axis of the graph indicates the amount of charge in the passivation film. In the case where the effective passivation film charge is positive, the breakdown voltage sharply decreases as the positive charge increases. That is, on the right side of the graph, the withstand voltage changes rapidly as the charge amount of the passivation film changes.
一方、実効的なパッシべーション膜電荷が負の場合は、電荷による耐圧の変動がほとんど見られない。つまり、パッシべーション膜電荷が負の場合、パッシべーション膜電荷が多少正または負に増減しても、パッシべーション膜電荷が正の場合のように急激に耐圧が変化するようなことがない。特に、ブロッキング状態ではパッシべーション膜には正電荷が増加するが、元々のパッシべーション膜電荷が負であれば、図2に示すようにパッシべーション膜電荷が正に変動しても高い耐圧を保つことができる。 On the other hand, when the effective passivation film charge is negative, there is almost no fluctuation in breakdown voltage due to the charge. In other words, if the passivation film charge is negative, even if the passivation film charge increases or decreases somewhat positively or negatively, the withstand voltage may suddenly change as in the case where the passivation film charge is positive. Absent. In particular, in the blocking state, the positive charge increases in the passivation film. However, if the original passivation film charge is negative, it is high even if the passivation film charge varies positively as shown in FIG. The breakdown voltage can be maintained.
Al(アルミニウム)またはTi(チタン)を含む金属絶縁膜は負電荷を有するので、これらをパッシべーション膜に用いることにより、耐圧変動が少ない安定したターミネーション構造を実現できる。また、図1に示すように、金属絶縁膜6bの下層と上層に第1酸化シリコン膜6a、第2酸化シリコン膜6cをそれぞれ配置することにより、パッシべーション膜6に高電界がかかる場合でも金属絶縁膜6bへの電荷の注入を抑制することができる。これにより、パッシべーション膜6の電荷変動を抑えることができる。
Since the metal insulating film containing Al (aluminum) or Ti (titanium) has a negative charge, a stable termination structure with less fluctuation in breakdown voltage can be realized by using these for the passivation film. In addition, as shown in FIG. 1, the first
本発明者らが検討した結果、酸化アルミニウム膜の膜厚と負電荷量は図3のグラフに示すような関係があることが明らかになった。図3において、縦軸は酸化アルミニウム膜を含むパッシべーション膜の実効的な負電荷量QFの絶対値を示しており、酸化アルミニウム膜の膜厚が20nmのときの前記負電荷量を1として定義している。グラフの横軸は酸化アルミニウム膜の膜厚を示している。酸化アルミニウム膜の膜厚を0nmから厚くすると負電荷量が急激に増加するが、膜厚が0.3nm以上になると負電荷量の増加が非常に緩やかになる。つまり、酸化アルミニウム膜の膜厚が0.3nm以上あれば、酸化アルミニウム膜内に所望の負電荷を持たせることができる。
As a result of studies by the present inventors, it has been clarified that the film thickness of the aluminum oxide film and the negative charge amount have a relationship as shown in the graph of FIG. 3, the vertical axis represents the absolute value of the effective negative charge amount Q F of passivation film including an aluminum oxide film, the negative charge amount when the film thickness of the aluminum oxide film is 20
一方で、酸化アルミニウム膜の膜厚が厚過ぎると、電気ストレスを与えた際に酸化アルミニウム膜の電荷量が変動しやすくなる。本発明者らの検討の結果、酸化アルミニウム膜の膜厚と、電気ストレスを与えた際のパッシべーション膜の電荷の変動量とは図4のグラフに示すような関係にあることが明らかになった。図4において、縦軸は電気ストレスによる酸化アルミニウム膜を含むパッシべーション膜の電荷の変動量を示しており、膜厚20nmのときの前記電荷の変動量を1として定義している。グラフの横軸は酸化アルミニウム膜の膜厚を示している。 On the other hand, if the thickness of the aluminum oxide film is too thick, the electric charge amount of the aluminum oxide film tends to fluctuate when electrical stress is applied. As a result of the study by the present inventors, it is clear that the film thickness of the aluminum oxide film and the amount of change in the charge of the passivation film when an electrical stress is applied have a relationship as shown in the graph of FIG. became. In FIG. 4, the vertical axis indicates the amount of change in the charge of the passivation film including the aluminum oxide film due to electrical stress. The amount of change in the charge when the film thickness is 20 nm is defined as 1. The horizontal axis of the graph indicates the film thickness of the aluminum oxide film.
酸化アルミニウム膜の膜厚が薄いと電荷の変動量が少なくて安定しているが、膜厚が5nmを超えると電荷変動量が大きくなり、さらに10nmを超えると酸化アルミニウム膜を用いない場合、すなわち図8に示すようにパッシべーション膜11がSiO2のみからなるの場合に比べて電荷変動量が5倍以上になってしまう。特にSiCパワーデバイスのようにパッシべーション膜に高電界がかかる場合には電気ストレスが強いために高電界による影響を受けやすい。
If the thickness of the aluminum oxide film is small, the amount of fluctuation in the charge is small and stable, but if the thickness exceeds 5 nm, the amount of fluctuation in the charge increases, and if it exceeds 10 nm, the aluminum oxide film is not used. As shown in FIG. 8, the charge fluctuation amount is five times or more compared to the case where the
上記の事実により、金属絶縁膜の膜厚は0.3nm以上10nm以下であることが重要となる。つまり、金属絶縁膜の膜厚が0.3nm以上あれば十分な電荷量を持たせることができるが、膜厚が10nmよりも大きくなると金属絶縁膜内の電荷量が不安定になるため、膜厚を10nm以下とする必要がある。また、より好ましくは、金属絶縁膜の膜厚は0.3nm以上5nm以下であることが望ましい。これにより、電気ストレスに対してより安定した電荷を有するパッシべーション膜を提供できる。 Due to the above facts, it is important that the thickness of the metal insulating film is not less than 0.3 nm and not more than 10 nm. That is, if the thickness of the metal insulating film is 0.3 nm or more, a sufficient amount of charge can be provided, but if the thickness is larger than 10 nm, the amount of charge in the metal insulating film becomes unstable. The thickness needs to be 10 nm or less. More preferably, the thickness of the metal insulating film is from 0.3 nm to 5 nm. Thereby, a passivation film having a more stable charge against electrical stress can be provided.
また、基板の主面がドライエッチングによってダメージを受けることを避けることなどを目的として、ウェットエッチングによって金属絶縁膜を加工する場合には、金属絶縁膜の膜厚は0.3nm以上1nm以下であることがさらに望ましい。これにより、エッチング残りがなく、金属絶縁膜と、その上下に位置する酸化シリコン膜を連続して加工することが可能である。 When the metal insulating film is processed by wet etching for the purpose of avoiding damage to the main surface of the substrate by dry etching, the thickness of the metal insulating film is not less than 0.3 nm and not more than 1 nm. More desirable. Thereby, there is no etching residue, and the metal insulating film and the silicon oxide film positioned above and below the metal insulating film can be processed continuously.
なお、ターミネーション構造のp型不純物領域の濃度、幅、深さ等の構造設計によってパッシべーション膜にかかる電界を制御できるため、厚膜のhigh−k膜を形成せずともパッシべーション膜の絶縁破壊の防止およびリーク電流の低減が可能であり、デバイスを高耐圧化できる。したがって、図1に示すように、必ずしもパッシべーション膜6内に誘電率が高く膜厚が厚いhigh−k膜を形成する必要はない。膜厚が厚いhigh−k膜は電気ストレスが印加された際に絶縁膜電荷量の安定性が低くなるが、図1に示す半導体装置では、パッシべーション膜6内に膜厚が厚いhigh−k膜を形成していないため、パッシべーション膜6の電荷量が変動することを防ぐことが可能である。
Since the electric field applied to the passivation film can be controlled by the structure design such as the concentration, width, and depth of the p-type impurity region of the termination structure, the thickness of the passivation film can be reduced without forming a thick high-k film. Insulation breakdown can be prevented and leakage current can be reduced, and the device can have a high breakdown voltage. Therefore, as shown in FIG. 1, it is not always necessary to form a high-k film having a high dielectric constant and a large film thickness in the
本実施の形態の半導体装置では、図1に示すように膜厚が0.3nm以上10nm以下である金属絶縁膜6bを用いてパッシべーション膜6を構成することにより、電界の影響を受けにくく安定した電荷を保つことができるターミネーション構造を実現している。また、金属絶縁膜6bを酸化アルミニウム膜により構成することで金属絶縁膜6bを負電荷を持つ絶縁膜としているため、図2を用いて説明したように、ブロッキング状態における高電界によりパッシべーション膜6内の正電荷が増大しても、パッシべーション膜6の高い耐圧を保つことができる。
In the semiconductor device of the present embodiment, as shown in FIG. 1, the
したがって、SiCパワーデバイスを有する半導体装置のターミネーション領域において、高電界が印加されてもパッシべーション膜内の電荷を安定させることができ、パッシべーション膜の耐圧の変動量を低減し、高い耐圧を安定して維持することができる。このため、表面電極8のエッジ部へ電気力線が集中することで流れるリーク電流の発生を防ぎ、絶縁膜の信頼性(電気ストレス印加による絶縁膜電荷量の安定性)を向上し、パワーデバイスの耐圧、すなわちダイオードのアノード−カソード間耐圧またはトランジスタのソース−ドレイン耐圧などが変動してしまうことを防ぐことができる。これにより、半導体装置の信頼性を向上することができる。
Therefore, in the termination region of a semiconductor device having a SiC power device, the charge in the passivation film can be stabilized even when a high electric field is applied, and the amount of fluctuation in the breakdown voltage of the passivation film is reduced, resulting in a high breakdown voltage. Can be maintained stably. For this reason, the generation of leakage current that flows due to the concentration of electric lines of force on the edge portion of the
つまり、パッシべーション膜6中に負の固定電荷を有する金属絶縁膜6bを挿入することにより、実効的なパッシべーション膜電荷を負にすることができる。これにより、パッシべーション膜への高電界印加があっても、耐圧変動が少ない安定なターミネーション構造を提供することを可能としている。
That is, by inserting the
以下に、本実施の形態の半導体装置の製造方法を図面を用いて説明する。図5〜図10は、製造工程中の半導体装置の断面図を示すものである。なお、ここではアクティブ領域は図示せず、アクティブ領域に形成される高耐圧素子の製造工程の説明は省略するが、ターミネーション構造の形成と同時に、アクティブ領域についてもデバイス構造に従って半導体素子が形成されることは言うまでもない。 Hereinafter, a method for manufacturing the semiconductor device of the present embodiment will be described with reference to the drawings. 5 to 10 are cross-sectional views of the semiconductor device during the manufacturing process. Here, the active region is not shown, and the description of the manufacturing process of the high breakdown voltage element formed in the active region is omitted, but at the same time as the termination structure is formed, a semiconductor element is formed in the active region according to the device structure. Needless to say.
まず、図5に示すように、SiC基板であるn+型基板1上に、n−型ドリフト層2が積層された基体を準備する。n−型ドリフト層2はエピタキシャル成長法によりn+型基板1上に形成されたn型のSiC膜である。
First, as shown in FIG. 5, a base in which an n −
次に、図6に示すように、n−型ドリフト層2の上面に酸化シリコン膜などからなる絶縁膜を形成した後、当該絶縁膜をパターニングすることでイオン注入用のマスクM1を形成し、続いてp型の不純物(例えばAl(アルミニウム))をn−型ドリフト層2の上面にイオン注入してp型ガードリング領域3を形成する。このときp型ガードリング領域3は、ドーピング濃度を1×1018cm−3〜2×1020cm−3程度とし、厚さ(接合深さ)を0.5〜2.0μm程度として形成する。
Next, as shown in FIG. 6, after an insulating film made of a silicon oxide film or the like is formed on the upper surface of the n −
次に、図7に示すように、マスクM1を除去した後、n−型ドリフト層2上およびp型ガードリング領域3上に酸化シリコン膜などからなるパターニングされたイオン注入用のマスクM2を形成する。続いて、マスクM2から露出しているn−型ドリフト層2の上面にp型の不純物(例えばAl(アルミニウム))をイオン注入してp型JTE領域4を形成する。このときp型JTE領域4は、ドーピング濃度を5×1016cm−3〜1×1018cm−3程度とし、厚さ0.5〜2.0μm程度で形成する。ここでは、p型ガードリング領域3に隣接させてp型JTE領域4を形成させる。
Next, as shown in FIG. 7, after removing the mask M1, a patterned ion implantation mask M2 made of a silicon oxide film or the like is formed on the n −
次に、図8に示すように、マスクM2を除去した後、n−型ドリフト層2上、p型ガードリング領域3上およびp型JTE領域4上に酸化シリコン膜などからなるパターニングされたイオン注入用のマスクM3を形成する。続いて、マスクM3から露出しているn−型ドリフト層2の上面にn型の不純物(例えばN(窒素))をイオン注入してn+型フィールドストップ領域5を形成する。p型ガードリング領域3、p型JTE領域4およびn+型フィールドストップ領域5は、n−型ドリフト層2上面のアクティブ領域(図示しない)を囲むようにアクティブ領域の外側に向かって順に形成する。
Next, as shown in FIG. 8, after removing the mask M2, patterned ions made of a silicon oxide film or the like on the n −
つまり、後にn+型基板1をダイシングにより個片化して形成する半導体チップの中央部のアクティブ領域を囲むように、前記中央部(図8の左側)から半導体チップの端部(図8の右側)に向かってp型ガードリング領域3、p型JTE領域4およびn+型フィールドストップ領域5が順に配置されている。平面視においては、n−型ドリフト層2の上面のアクティブ領域を囲むようにp型ガードリング領域3を形成し、p型ガードリング領域3を囲むようにp型JTE領域4を形成し、p型JTE領域4を囲むようにn+型フィールドストップ領域5を形成する。続いて、マスクM3を除去した後、注入されたAl(アルミニウム)およびN(窒素)を活性化するためにn+型基板1を含む製造工程中の半導体装置を例えば1700℃で熱処理する。
That is, from the central portion (left side in FIG. 8) to the end portion of the semiconductor chip (right side in FIG. 8) so as to surround the active region in the central portion of the semiconductor chip that is formed by dicing the n + type substrate 1 later by dicing. P-type
次に、図9に示すように、熱酸化またはCVD(Chemical Vapor Deposition:化学気相成長)法、もしくはその両者の組合せによりn−型ドリフト層2上に第1酸化シリコン膜6aを形成する。次に第1酸化シリコン膜6a上に金属絶縁膜6bおよび第2酸化シリコン膜6cをCVD法などを用いて順次形成し、第1酸化シリコン膜6a、金属絶縁膜6bおよび第2酸化シリコン膜6cからなるパッシべーション膜6を形成する。第1酸化シリコン膜6aおよび第2酸化シリコン膜6cはSiO2膜であり、金属絶縁膜6bはアルミ酸化物を含む絶縁膜であり、ここではAl2O3膜により構成する。また、金属絶縁膜6bの膜厚は0.3nm以上10nm以下である。
Next, as shown in FIG. 9, a first
続いて、パッシべーション膜6上にパターニングされたマスクM4を形成し、パッシべーション膜6をドライエッチまたはウェットエッチにより加工することで、p型ガードリング領域3およびn+型フィールドストップ領域5を露出させる。マスクM4は例えばフォトリソグラフィ技術を用いて形成したフォトレジスト膜であるものとする。
Subsequently, a patterned mask M4 is formed on the
次に、図10に示すように、マスクM4を除去した後、n+型基板1の主面の反対側の表面である裏面に裏面電極7を形成する。裏面電極7は例えばAl(アルミニウム)をスパッタリングするなどして形成しても良いが、NiSiまたはTiSiなどにより形成してもよい。次に、n−型ドリフト層2の上面およびパッシべーション膜6の表面を覆うように例えばAl(アルミニウム)からなる金属膜をスパッタリング法などにより形成した後、前記金属膜をパターニングしてパッシべーション膜6の上面を露出させる。このとき、パッシべーション膜6の両端の上面は露出させない。したがって、環状の平面形状を有するパッシべーション膜6の内側(アクティブ領域側)および外側に前記金属膜からなる表面電極8およびフローティング電極9がそれぞれ形成される。つまり、表面電極8はパッシべーション膜6に対してアクティブ領域側に形成され、フローティング電極9はパッシべーション膜6に対してアクティブ領域の反対側に形成される。表面電極8およびフローティング電極9は、いずれもその一部がパッシべーション膜6の端部の乗り上げるように形成される。
Next, as shown in FIG. 10, after removing the mask M < b > 4, the
以上のようにして、アクティブ領域においてパワーデバイスの一部と電気的に接続される表面電極8と、n+型フィールドストップ領域5に電気的に接続するフローティング電極9とを形成することにより、図10に示すターミネーション構造が完成する。なお、p型ガードリング領域3とp型JTE領域4の深さは同一である必要はない。また、p型JTE領域4は単一の領域である必要はなく、複数の領域で形成されていてもよい。つまり、p型JTE領域4を比較的不純物濃度が高い半導体領域と、それよりも不純物濃度が低い半導体領域とで形成し、p型JTE領域4に濃度勾配を持たせてもよい。また、p型ガードリング領域3、p型JTE領域4、およびn+型フィールドストップ領域5の形成順序は上記の通りである必要はない。
As described above, the
この後は、n+型基板1をダイシングをすることで個片化して複数の半導体チップを形成することで本実施の形態の半導体装置が完成する。ダイシングを行う前にn+型基板1上の全面を覆う絶縁膜を形成しても構わない。また、半導体チップをポリイミドなどからなる樹脂膜により覆ってもよい。なお、n+型フィールドストップ領域5はダイシングにより形成された半導体チップの端部に近い領域に位置し、p型ガードリング領域3はn+型フィールドストップ領域5よりも半導体チップの中心部に近い領域位置することになる。
Thereafter, the semiconductor device of the present embodiment is completed by dicing the n + type substrate 1 into pieces to form a plurality of semiconductor chips. An insulating film covering the entire surface of the n + type substrate 1 may be formed before dicing. Further, the semiconductor chip may be covered with a resin film made of polyimide or the like. The n + -type
本実施の形態においては金属絶縁膜6bの部材としてアルミ酸化物を例示したが、本発明はこれに限定されるものではなくアルミ窒化物またはチタン酸化物であってもよい。つまり、金属絶縁膜6bは負の電荷を有する絶縁膜であればよいため、様々な部材を用いることができる。
In the present embodiment, aluminum oxide is exemplified as a member of the
また、上述したように、金属絶縁膜6bの膜厚は0.3nm以上5nm以下であることがより好ましい。これにより、電気ストレスに対して安定なパッシべーション膜を提供できる。
Further, as described above, the thickness of the
また、ウェットプロセスによって金属絶縁膜6bを加工する場合には、金属絶縁膜6bの膜厚は0.3nm以上1nm以下であることがさらに好ましい。これにより、エッチング残りがなく、金属絶縁膜6bと、その上下に位置する第1酸化シリコン膜6aとを連続して加工することが可能である。
Further, when the
また、本実施の形態においてはターミネーション構造をJTEとしたが、図11に示すように、ターミネーション構造をFLRとしても同様の効果を得ることが可能である。図11は本実施の形態の半導体装置の変形例を示す断面図であり、n−型ドリフト層2の上面にはp型JTE領域4の代わりにp型半導体領域4aが複数形成されている。複数のp型半導体領域4aのそれぞれはp型ガードリング領域3と同様に環状の平面形状を有し、アクティブ領域およびp型ガードリング領域3を囲むように配置されている。このように複数のp型半導体領域4aを形成することにより、ターミネーション領域に印加される電界を緩和することができる。
In this embodiment, the termination structure is JTE. However, as shown in FIG. 11, the same effect can be obtained even if the termination structure is FLR. FIG. 11 is a cross-sectional view showing a modification of the semiconductor device according to the present embodiment. A plurality of p-
また、第1酸化シリコン膜6aを形成する際に、一酸化窒素または一酸化二窒素などで酸窒化するか、もしくはアニールを行うと第1酸化シリコン膜6aのSiCからなるn−型ドリフト層2との界面近傍の第1酸化シリコン膜6a内にN(窒素)を導入することができる。これによりn−型ドリフト層2とパッシべーション膜6との界面におけるトラップ(トラップ準位)を低減することは、実効的なパッシべーション膜電荷の変動を抑制するために効果的である。
Further, when the first
上記の製造工程により形成された本実施の形態の半導体装置では、0.3nm以上10nm以下の膜厚で負の電荷を有する金属絶縁膜をパッシべーション膜内に設けることにより、上述したようにSiCパワーデバイスを有する装置のターミネーション領域において、高電界が印加されてもパッシべーション膜内の電荷を安定させることができる。したがって、パワーデバイスの耐圧が変動することを防ぐことができるため、半導体装置の信頼性を向上することができる。 In the semiconductor device of the present embodiment formed by the manufacturing process described above, a metal insulating film having a thickness of 0.3 nm to 10 nm and having a negative charge is provided in the passivation film, as described above. In the termination region of an apparatus having a SiC power device, the charge in the passivation film can be stabilized even when a high electric field is applied. Therefore, it is possible to prevent the breakdown voltage of the power device from fluctuating, so that the reliability of the semiconductor device can be improved.
(実施の形態2)
本実施の形態によるSiCを含む半導体装置のターミネーション領域の断面図を図12を用いて説明する。図12は本実施の形態の半導体装置の断面図であり、図1に示すターミネーション構造とほぼ同様の構造を示している。ただし、本実施の形態の半導体装置は、パッシべーション膜6が基板上に順に積層された第1酸化シリコン膜6a、窒化シリコン(SiN)膜6d、金属絶縁膜6b、窒化シリコン膜6eおよび第2酸化シリコン膜6cの5層を少なくとも有する点で前記実施の形態1とは異なる。
(Embodiment 2)
A cross-sectional view of the termination region of the semiconductor device containing SiC according to the present embodiment will be described with reference to FIG. FIG. 12 is a cross-sectional view of the semiconductor device according to the present embodiment, and shows a structure substantially similar to the termination structure shown in FIG. However, in the semiconductor device of the present embodiment, the first
つまり、パッシべーション膜6はn−型ドリフト層2の上面上に順に積層された第1酸化シリコン膜6a、窒化シリコン膜6d、金属絶縁膜6b、窒化シリコン膜6eおよび第2酸化シリコン膜6cからなる積層膜により構成されており、金属絶縁膜6bは例えばアルミ酸化物などの金属酸化膜からなる。金属絶縁膜6bの膜厚は0.3nm以上であり、窒化シリコン膜6d、金属絶縁膜6bおよび窒化シリコン膜6eの膜厚の和は10nm以下である。なお、パッシべーション膜6の上部に絶縁膜をさらに備えていてもよい。
That is, the
このターミネーション構造の動作としては、裏面電極7と表面電極8との間に電圧が印加されたブロッキング状態においては、裏面電極7から表面電極8に向かって電気力線が伸びる。表面電極8のエッジ部分には電気力線が集中しやすいが、p型ガードリング領域3とp型JTE領域4によって電気力線が横方向に広げられるため、表面電極8のエッジ部分における電界集中を緩和できる。パッシべーション膜6には負電荷を持つ金属絶縁膜6bを用いているため、パッシべーション膜6にかかる高電界によって実効的なパッシべーション膜電荷が変動したとしても表面電極8への電気力線の集中を防ぐことができる。このため、耐圧変動を抑制することが可能である。
As an operation of this termination structure, in a blocking state in which a voltage is applied between the
本実施の形態で示した酸化シリコン膜、窒化シリコン膜、金属絶縁膜からなる積層絶縁膜からなるパッシべーション膜においては、窒化シリコン膜がない積層絶縁膜に比べて膜自体の信頼性が向上する。具体的には絶縁破壊するまでの寿命、および実効的な絶縁膜電荷の安定性などが向上する。 In the passivation film made of a laminated insulating film made of a silicon oxide film, a silicon nitride film, or a metal insulating film shown in this embodiment, the reliability of the film itself is improved as compared with a laminated insulating film without a silicon nitride film. To do. Specifically, the life until dielectric breakdown and the stability of effective insulating film charge are improved.
なお、本実施の形態のように窒化シリコン膜により金属絶縁膜を挟んでいる場合、窒化シリコン膜の膜厚が厚すぎると、図4を用いて説明した特性と同様に、金属絶縁膜の電荷の変動量が大きくなる。このため、本実施の形態では窒化シリコン膜6d、金属絶縁膜6bおよび窒化シリコン膜6eの膜厚の総和を10nm以下とすることで、パッシベーション膜6内の電荷を安定させ、デバイスの耐圧を向上させることを可能としている。
Note that in the case where the metal insulating film is sandwiched between silicon nitride films as in this embodiment, if the silicon nitride film is too thick, the charge of the metal insulating film is similar to the characteristics described with reference to FIG. The fluctuation amount of becomes larger. For this reason, in this embodiment, the total film thickness of the
本実施の形態の半導体装置を製造する際は、前記実施の形態1で図5〜図10を用いて説明した工程とほぼ同様の工程を行うことで図12に示す半導体装置を形成することができるが、パッシべーション膜6の構造が前記実施の形態1とは異なる。したがって、図9を用いて説明した工程では、熱酸化またはCVD法、もしくはその両者の組合せにより第1酸化シリコン膜6aを形成した後に、窒化シリコン膜6d、金属絶縁膜6b、窒化シリコン膜6e、第2酸化シリコン膜6cを順次CVD法などを用いて積層し、これにより形成された積層絶縁膜をパターニングすることでパッシべーション膜6を形成する。
When manufacturing the semiconductor device of this embodiment, the semiconductor device shown in FIG. 12 can be formed by performing substantially the same steps as those described in
ここで金属絶縁膜6bの膜厚は0.3nm以上であり、窒化シリコン膜6d、金属絶縁膜6bおよび窒化シリコン膜6eの膜厚の和は10nm以下である。金属絶縁膜は例えばアルミ酸化物である。この後の工程は前記実施の形態1と同様に行うことで、図12に示すターミネーション構造が完成する。なお、p型ガードリング領域3とp型JTE領域4の深さは同一である必要はない。また、p型JTE領域4は単一の領域である必要はなく、複数の領域で形成されていてもよい。
Here, the thickness of the
本実施の形態で示した酸化シリコン膜、窒化シリコン膜、金属絶縁膜からなる積層絶縁膜においては、窒化シリコン膜がない積層絶縁膜に比べて積層絶縁膜自体の信頼性が向上することが確認できた。具体的には絶縁破壊するまでの寿命、実効的な絶縁膜電荷の安定性などが向上した。 It has been confirmed that the reliability of the stacked insulating film itself is improved in the stacked insulating film including the silicon oxide film, the silicon nitride film, and the metal insulating film described in this embodiment as compared with the stacked insulating film without the silicon nitride film. did it. Specifically, the life until breakdown and the stability of the effective insulating film charge were improved.
本実施の形態においては金属絶縁膜としてアルミ酸化物を例示したが、本発明はこれに限定されるものではなくアルミ窒化物またはチタン酸化物であってもよい。また、本実施の形態においてはターミネーション構造をJTEとしたが、ターミネーション構造をFLRとしても同様の効果を得ることが可能である。 In the present embodiment, aluminum oxide is exemplified as the metal insulating film, but the present invention is not limited to this and may be aluminum nitride or titanium oxide. In the present embodiment, the termination structure is JTE, but the same effect can be obtained even if the termination structure is FLR.
また、第1酸化シリコン膜6aを形成する際に、一酸化窒素または一酸化二窒素などで酸窒化するか、もしくはアニールを行うと第1酸化シリコン膜6aのSiCからなるn−型ドリフト層2との界面近傍の第1酸化シリコン膜6a内にN(窒素)を導入することができる。これによりn−型ドリフト層2とパッシべーション膜6との界面におけるトラップを低減することは、実効的なパッシべーション膜電荷の変動を抑制するために効果的である。
Further, when the first
(実施の形態3)
本実施の形態におけるSiC基板上のアクティブ領域に形成されたMOSFETおよびターミネーション領域を含む断面図を図13に示す。図13に示すように、図の右側のターミネーション領域は図1に示す前記実施の形態1のターミネーション構造と同様の構造を有している。ただし、パッシべーション膜27はn−型ドリフト層2上に順に形成された第1酸化シリコン膜27a、金属絶縁膜27b、第2酸化シリコン膜27cおよび絶縁膜27dにより構成されている。
(Embodiment 3)
FIG. 13 shows a cross-sectional view including the MOSFET and termination region formed in the active region on the SiC substrate in the present embodiment. As shown in FIG. 13, the termination region on the right side of the figure has the same structure as the termination structure of the first embodiment shown in FIG. However, the
また、図13の左側に示すアクティブ領域には高耐圧なMOSFETが形成されている。MOSFETはn−型ドリフト層2上にn−型ドリフト層2上側から順に積層された第1酸化シリコン膜24a、金属絶縁膜24bおよび第2酸化シリコン膜24cからなるゲート絶縁膜24を介して形成されたゲート電極25と、ゲート電極25の両側のn−型ドリフト層2の上面に形成されたn+型ソース領域22と、ドレイン領域であるn+型基板1とを有している。つまり、n+型基板1に接する裏面電極7はMOSFETのドレイン領域に電位を供給するドレイン電極である。また、n+型ソース領域22に電気的に接続されている表面電極8は、n+型ソース領域22に電位を供給するソース電極である。
Further, a high breakdown voltage MOSFET is formed in the active region shown on the left side of FIG. MOSFET the n - formed via a
ゲート絶縁膜24はn−型ドリフト層2および当該n−型ドリフト層2の両側にそれぞれ形成されたp型ベース領域21およびn+型ソース領域22のいずれの上面にも接しており、ゲート電極25は、平面視においてn−型ドリフト層2および当該n−型ドリフト層2の両側にそれぞれ形成されたp型ベース領域21およびn+型ソース領域22のいずれとも重なる位置に形成されている。つまりゲート絶縁膜24は、n−型ドリフト層2、p型ベース領域21およびn+型ソース領域22のそれぞれの直上において連続的に形成されており、ゲート電極25も、n−型ドリフト層2、p型ベース領域21およびn+型ソース領域22のそれぞれの直上において連続的に形成されている。
The
ゲート電極25の両側のn−型ドリフト層2の上面に形成されたn+型ソース領域22のさらに外側にはp+型コンタクト領域23が形成されており、n−型ドリフト層2の上面には、n+型ソース領域22およびp+型コンタクト領域23からなる半導体領域の底部および側面を覆うようにp型ベース領域21が形成されている。n+型ソース領域22およびp+型コンタクト領域23の上面には表面電極8が接して形成されており、p+型コンタクト領域23はp型ベース領域21に電位を供給する役割を有している。p型ベース領域21はMOSFETのチャネル領域が形成されるp型の半導体領域であり、n+型ソース領域22およびp+型コンタクト領域23よりも深い接合深さを有している。ここでは、p型ベース領域21の側面はp型ガードリング領域3の側面に接しており、p型ベース領域21、p型ガードリング領域3およびp型JTE領域4の接合深さはほぼ同一であるものとする。ただし、これらの半導体領域の接合深さは適宜変更することができる。
A p + -
ゲート絶縁膜24の直上には、ゲート電極25の表面およびゲート電極25の端部の上面を覆うように絶縁膜26が形成されている。表面電極8は、パッシべーション膜27の一方の端部の上面、p型ガードリング領域3、p型ベース領域21、n+型ソース領域22、p+型コンタクト領域23、ゲート絶縁膜24の側壁および絶縁膜26の表面に接して連続的に形成されている。つまり、ゲート絶縁膜24および絶縁膜26は表面電極8により覆われている。
An insulating film 26 is formed immediately above the
図13に示すように、ゲート絶縁膜24はSiCを含む基板上に第1酸化シリコン膜24a、金属絶縁膜24bおよび第2酸化シリコン膜24cを順次形成した積層膜により構成されている。パッシべーション膜27はゲート絶縁膜24と同一の構造、すなわち第1酸化シリコン膜27a、金属絶縁膜27bおよび第2酸化シリコン膜27cをその膜内に有し、さらに第2酸化シリコン膜27c上に形成された絶縁膜27dを有している。金属絶縁膜24b、27bは例えばアルミ酸化物などの金属酸化膜からなり、それらの膜厚は0.3nm以上10nm以下である。なお、ターミネーション領域のパッシべーション膜27の上部に絶縁膜をさらに備えていてもよい。
As shown in FIG. 13, the
このMOSFETの動作としては、裏面電極(ドレイン電極)7と表面電極(ソース電極)8との間に電圧が印加された状態で、ゲート電極25に正の電圧が印加されると、p型ベース領域21の表層に電子の反転層が形成される。その結果、裏面電極7から、n+型基板1、n−型ドリフト層2、p型ベース領域21の表層およびn+型ソース領域22を経て、表面電極8に電流が流れる。一方、ターミネーション構造の動作としては、裏面電極7と表面電極8との間に電圧が印加された状態で、ゲート電極25に0Vが印加されると、裏面電極7および表面電極8間に電流が流れないブロッキング状態となり、裏面電極7から表面電極8に向かって電気力線が伸びる。表面電極8のエッジ部分には電気力線が集中しやすいが、p型ガードリング領域3およびp型JTE領域4によって電気力線が横方向に広げられるため、表面電極8のエッジ部分における電界集中を緩和できる。パッシべーション膜27には負電荷を持つ金属絶縁膜27bを用いているため、パッシべーション膜27にかかる高電界によって実効的なパッシべーション膜電荷が変動したとしても、表面電極8への電気力線の集中を防ぐことができる。このため、デバイスの耐圧変動を抑制することが可能である。
As an operation of this MOSFET, when a positive voltage is applied to the
次に、本実施の形態におけるMOSFETおよびターミネーション構造の製造方法を図13を用いて説明する。ただし、本発明はターミネーション構造に関する発明であり、MOSFETについては周知の製造方法により形成するものであるから、製造工程中の半導体装置の図示は省略する。また、図13の右側のターミネーション構造の製造工程は前記実施の形態1とほぼ同様である。 Next, a method of manufacturing the MOSFET and termination structure in the present embodiment will be described with reference to FIG. However, the present invention relates to a termination structure, and the MOSFET is formed by a well-known manufacturing method, and thus the illustration of the semiconductor device during the manufacturing process is omitted. Further, the manufacturing process of the termination structure on the right side of FIG. 13 is substantially the same as in the first embodiment.
まず、SiCからなるn+型基板1上にn−型ドリフト層2をエピタキシャル成長法により形成する。そして、n−型ドリフト層2の上面に酸化シリコン膜などからなるハードマスクを形成してp型の不純物(例えばAl(アルミニウム))をイオン注入することにより、p型ガードリング領域3を形成する。このときp型ガードリング領域3は、ドーピング濃度を1×1018cm−3〜2×1020cm−3程度とし、厚さを0.5〜2.0μm程度として形成する。その後、同様にハードマスクを用いたイオン注入を行うことで、p型JTE領域4を形成する。このときp型JTE領域4は、ドーピング濃度を5×1016cm−3〜1×1018cm−3程度とし、厚さを0.5〜2.0μm程度として形成する。その後、同様にハードマスクを用いてn−型ドリフト層2の上面にn型の不純物(例えばN(窒素))をイオン注入することで、n+型フィールドストップ領域5を形成する。
First, an n −
次に、n−型ドリフト層2、p型ガードリング領域3、p型JTE領域4およびn+型フィールドストップ領域5の上部にパターニングされたハードマスクを形成した後、アクティブ領域にて露出しているn−型ドリフト層2の上面にp型の不純物(例えばAl(アルミニウム))をイオン注入することによりp型ベース領域21を形成する。p型ベース領域21は、ドーピング濃度を1×1017cm−3〜1×1018cm−3程度とし、厚さを0.5〜3.0μm程度として形成する。続いて、n−型ドリフト層2上にp型ベース領域21の一部を露出するハードマスクを形成し、n型の不純物(例えばN(窒素))をイオン注入することでn+型ソース領域22を形成する。続いて、n−型ドリフト層2上に、n+型ソース領域22を覆い、p型ベース領域21の一部を露出するハードマスクを形成し、p型の不純物(例えばAl(アルミニウム))をイオン注入することでp+型コンタクト領域23を形成する。続いて、ハードマスクを除去した後、注入されたAl(アルミニウム)およびN(窒素)を活性化するために例えば1700℃で熱処理を行う。
Next, a patterned hard mask is formed on the n −
次に、1000〜1300℃程度のプロセス温度範囲内において熱酸化を行うことにより、n−型ドリフト層2上に酸化シリコンからなる第1絶縁膜を形成する。続いて、第1絶縁膜上にCVD法などにより金属を含む第2絶縁膜および酸化シリコンからなる第3絶縁膜を順次形成する。その後、多結晶シリコン膜を第3絶縁膜上にCVD法などにより形成した後、前記多結晶シリコン膜をパターニングすることで、アクティブ領域の二つのp型ベース領域21の間の領域の直上にゲート電極25を形成する。続いて、ゲート電極25を覆うように、第3絶縁膜上に例えば酸化シリコンからなる第4絶縁膜を形成する。
Next, a first insulating film made of silicon oxide is formed on the n −
次に、アクティブ領域の二つのp型ベース領域21の間の領域の直上およびターミネーション領域の一部を覆うハードマスクをそれぞれ形成した後、ドライエッチング法またはウェットエッチング法を用いて第1〜第4絶縁膜をパターニングする。これにより、アクティブ領域の二つのp型ベース領域21の間の領域の直上に第1絶縁膜からなる第1酸化シリコン膜24a、第2絶縁膜からなる金属絶縁膜24bおよび第3絶縁膜からなる第2酸化シリコン膜24cが順に積層された積層膜からなるゲート絶縁膜24を形成する。また、それと同時にターミネーション領域には第1絶縁膜からなる第1酸化シリコン膜27a、第2絶縁膜からなる金属絶縁膜27b、第3絶縁膜からなる第2酸化シリコン膜27c、第4絶縁膜からなる絶縁膜27dが順に積層されたパッシべーション膜27が形成される。ここで金属絶縁膜24b、27bの膜厚は0.3nm以上10nm以下であり、ゲート絶縁膜24の全体膜厚は30nm以上100nm以下である。金属絶縁膜24b、27bは例えばアルミ酸化物からなる。このように、ゲート絶縁膜24を形成する工程において、後に形成されるパッシべーション膜27の一部である第1酸化シリコン膜27a、金属絶縁膜27bおよび第2酸化シリコン膜27cも同時に形成される。つまり、パッシベーション膜27はゲート絶縁膜24と同一の構造を含むことになる。
Next, after forming a hard mask directly over the region between the two p-
このとき、第2酸化シリコン膜24c上には、前記第4絶縁膜からなる絶縁膜26が形成される。絶縁膜26はゲート電極25の表面を覆うように形成されており、ゲート絶縁膜24の直上にゲート絶縁膜24と同じ幅で形成される。つまり、ゲート電極25のゲート長方向の幅は、ゲート絶縁膜24の同方向の幅よりも狭く形成される。これにより、アクティブ領域の二つのp型ベース領域21の間の領域の直上にゲート絶縁膜24を介してゲート電極25が形成される。
At this time, an insulating film 26 made of the fourth insulating film is formed on the second
その後、n+型基板1の裏面にスパッタリング法などを用いて裏面電極(ドレイン電極)7を形成し、続いてn−型ドリフト層2上の全面に金属膜を形成した後、前記金属膜をパターニングすることで、n+型ソース領域22およびp+型コンタクト領域23に電気的に接続された表面電極8およびn+型フィールドストップ領域5に電気的に接続されたフローティング電極9を形成する。これにより、図13に示すMOSFETおよびターミネーション構造が完成する。なお、p型ガードリング領域3とp型JTE領域4の深さは同一である必要はない。また、p型JTE領域4は単一の領域である必要はなく、複数の領域で形成されていてもよい。さらに、p型ガードリング領域3、p型JTE領域4、n+型フィールドストップ領域5、p型ベース領域21、n+型ソース領域22、およびp+型コンタクト領域23の形成順序は上記の通りである必要はない。
Thereafter, a back electrode (drain electrode) 7 is formed on the back surface of the n + -
以上のようにして高耐圧のMOSFET(パワーデバイス)をアクティブ領域に有する半導体装置において、図13に示すように膜厚0.3nm以上10nm以下の金属絶縁膜27bを含むパッシべーション膜27を形成することで、前記実施の形態1と同様の効果を得ることができる。なお、ゲート絶縁膜24はMOSFETのゲート絶縁膜であるから、必要以上に膜厚を厚くすることはできないため、ここではその膜厚を30nm以上100nm以下としている。この場合、パッシべーション膜27を構成する第1酸化シリコン膜27a、金属絶縁膜27bおよび第2酸化シリコン膜27cのみでパッシべーション膜を構成すると、膜厚が不足して耐圧を確保することができないため、ここでは絶縁膜27dを設けて絶縁膜27dの膜厚を大きくしている。具体的には、パッシべーション膜27の膜厚は数百nm〜数μm必要となる。
In the semiconductor device having the high breakdown voltage MOSFET (power device) in the active region as described above, the
本実施の形態においては金属絶縁膜としてアルミ酸化物を例示したが、本発明はこれに限定されるものではなくアルミ窒化物またはチタン酸化物であってもよい。また、本実施の形態においてはターミネーション構造をJTEとしたが、ターミネーション構造をFLRとしても同様の効果を得ることが可能である。 In the present embodiment, aluminum oxide is exemplified as the metal insulating film, but the present invention is not limited to this and may be aluminum nitride or titanium oxide. In the present embodiment, the termination structure is JTE, but the same effect can be obtained even if the termination structure is FLR.
また、第1酸化シリコン膜24a、27aを形成する際に、一酸化窒素または一酸化二窒素などで酸窒化するか、もしくはアニールを行うと、第1酸化シリコン膜24a、27aとSiCからなるn−型ドリフト層2との界面近傍の第1酸化シリコン膜24a内および27a内にN(窒素)を導入することができる。これによりSiCからなるn−型ドリフト層2と第1酸化シリコン膜27a、およびn−型ドリフト層2とゲート絶縁膜24との界面のトラップを低減することは、実効的なパッシべーション膜電荷の変動を抑制するため、およびMOSFETのオン抵抗低減のために効果的である。これは、トラップを低減することで、チャネル内のキャリアの移動度を向上させることができるためである。
Further, when the first
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 Although the invention made by the present inventors has been specifically described based on the embodiment, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
本発明は、SiC基板を含む半導体装置の製造技術に適用して有効である。 The present invention is effective when applied to a manufacturing technique of a semiconductor device including a SiC substrate.
1 n+型基板
2 n−型ドリフト層
3 p型ガードリング領域
4 p型JTE領域
4a p型半導体領域
5 n+型フィールドストップ領域
6 パッシベーション膜
6a 第1酸化シリコン膜
6b 金属絶縁膜
6c 第2酸化シリコン膜
6d 窒化シリコン膜
6e 窒化シリコン膜
7 裏面電極
8 表面電極
9 フローティング電極
11 パッシベーション膜
21 p型ベース領域
22 n+型ソース領域
23 p+型コンタクト領域
24 ゲート絶縁膜
24a 第1酸化シリコン膜
24b 金属絶縁膜
24c 第2酸化シリコン膜
25 ゲート電極
26 絶縁膜
27 パッシベーション膜
27a 第1酸化シリコン膜
27b 金属絶縁膜
27c 第2酸化シリコン膜
27d 絶縁膜
M1〜M4 マスク
1 n + type substrate 2 n − type drift layer 3 p type guard ring region 4 p
Claims (15)
前記半導体基板上に形成され、前記第1導電型を有し、前記半導体基板よりも不純物濃度が低く炭化ケイ素を含むドリフト層と、
前記ドリフト層内の上面に形成された前記第1導電型と異なる第2導電型を有する半導体領域と、
前記ドリフト層上に形成されたパッシベーション膜と、
前記ドリフト層上に形成された電極と、
前記半導体基板の裏面に形成された裏面電極と、
を含み、
前記パッシベーション膜は、
前記ドリフト層の上面に接して形成された第1絶縁膜と、
前記第1絶縁膜上に形成された金属絶縁膜と、
前記金属絶縁膜上に形成された第2絶縁膜と、
を有し、
前記金属絶縁膜の膜厚は0.3nm以上5nm以下の範囲にあることを特徴とする半導体装置。 A semiconductor substrate comprising silicon carbide having a first conductivity type;
A drift layer formed on the semiconductor substrate, having the first conductivity type, having a lower impurity concentration than the semiconductor substrate and containing silicon carbide;
A semiconductor region having a second conductivity type different from the first conductivity type formed on an upper surface in the drift layer;
A passivation film formed on the drift layer;
An electrode formed on the drift layer;
A back electrode formed on the back surface of the semiconductor substrate ;
Including
The passivation film is
A first insulating film formed in contact with the upper surface of the drift layer;
A metal insulating film formed on the first insulating film;
A second insulating film formed on the metal insulating film;
Have
The semiconductor device according to claim 1, wherein the thickness of the metal insulating film is in the range of 0.3 nm to 5 nm.
前記ベース領域の上面に形成され、前記第1導電型を有し、かつ前記ドリフト層よりも不純物濃度が高いソース領域と、
前記ベース領域の上面に形成され、前記第2導電型を有し、かつ前記ベース領域よりも不純物濃度が高いコンタクト領域と、
前記ドリフト層および前記ベース領域の直上にゲート絶縁膜を介して形成されたゲート電極と、
を有し、
前記電極は前記ソース領域および前記コンタクト領域に電気的に接続され、
前記ゲート絶縁膜は、
前記ドリフト層の上面に接して形成された第3絶縁膜と、
前記第3絶縁膜上に形成された金属絶縁膜と、
前記金属絶縁膜上に形成された第4絶縁膜と、
を有し、
前記金属絶縁膜の膜厚は0.3nm以上5nm以下の範囲にあり、
前記ゲート絶縁膜の膜厚は30以上100nm以下の範囲にあり、
前記パッシベーション膜は前記ゲート絶縁膜と同一の構造を含み、
前記パッシベーション膜は前記第2絶縁膜上に形成された第5絶縁膜を含むことを特徴とする請求項1記載の半導体装置。 A base region formed on an upper surface of the drift layer and having the second conductivity type;
A source region formed on an upper surface of the base region, having the first conductivity type and having an impurity concentration higher than that of the drift layer;
A contact region formed on an upper surface of the base region, having the second conductivity type and having a higher impurity concentration than the base region;
A gate electrode formed directly over the drift layer and the base region via a gate insulating film;
Have
The electrode is electrically connected to the source region and the contact region;
The gate insulating film is
A third insulating film formed in contact with the upper surface of the drift layer;
A metal insulating film formed on the third insulating film;
A fourth insulating film formed on the metal insulating film;
Have
The metal insulating film has a thickness in the range of 0.3 nm to 5 nm,
The gate insulating film has a thickness in the range of 30 to 100 nm,
The passivation film is viewed contains the same structure as said gate insulating film,
The semiconductor device according to claim 1, wherein the passivation film includes a fifth insulating film formed on the second insulating film .
前記半導体基板上に形成され、前記第1導電型を有し、前記半導体基板よりも不純物濃度が低く炭化ケイ素を含むドリフト層と、
前記ドリフト層内の上面に形成された前記第1導電型と異なる第2導電型を有する半導体領域と、
前記ドリフト層上に形成されたパッシベーション膜と、
前記ドリフト層上に形成された電極と、
前記半導体基板の裏面に形成された裏面電極と、
を含み、
前記パッシベーション膜は、
前記ドリフト層の上面に接して形成された第1絶縁膜と、
前記第1絶縁膜上に順に積層された第1窒化膜、金属絶縁膜、第2窒化膜および第2絶縁膜と、
を有し、
前記金属絶縁膜の膜厚は0.3nm以上であり、
前記第1窒化膜、前記金属絶縁膜および前記第2窒化膜の膜厚の和は10nm以下であることを特徴とする半導体装置。 A semiconductor substrate comprising silicon carbide having a first conductivity type;
A drift layer formed on the semiconductor substrate, having the first conductivity type, having a lower impurity concentration than the semiconductor substrate and containing silicon carbide;
A semiconductor region having a second conductivity type different from the first conductivity type formed on an upper surface in the drift layer;
A passivation film formed on the drift layer;
An electrode formed on the drift layer;
A back electrode formed on the back surface of the semiconductor substrate ;
Including
The passivation film is
A first insulating film formed in contact with the upper surface of the drift layer;
A first nitride film, a metal insulating film, a second nitride film, and a second insulating film, which are sequentially stacked on the first insulating film;
Have
The metal insulating film has a thickness of 0.3 nm or more,
The sum of the film thicknesses of the first nitride film, the metal insulating film, and the second nitride film is 10 nm or less.
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