JP5216424B2 - 車両用充電発電機およびその整流装置 - Google Patents

Description

本発明は、車両用充電発電機およびその整流装置に関する。

車両用充電発電機の整流装置においては、電機子巻線によって発生する三相交流電力を整流するための全波整流器において、その電力損失を低減する為に、ＭＯＳＦＥＴ（メタルオキサイドセミコンダクタ，フィールドエフェクティブトランジスタ）により構成された全波整流器が提案されている。

例えば、所定相のＭＯＳＦＥＴを導通または遮断する為の制御回路として、当該所定相とは異なる他相の相電圧が閾値を超えたときに、当該所定相の電流を整流するアーム素子をオン又はオフにする技術が知られている（例えば特許文献１参照）。

特開２００４−７９６４号公報

しかしながら上記従来技術では、発電電圧設定値が低い場合の寄生ダイオード整流による電力損失の増大，エンジン始動時などの相電圧の歪みなどについては、必ずしも十分に考慮されていなかった。

本発明は、高効率で安定した動作が可能な車両用充電発電機およびその整流装置を提供することを目的とする。

上記課題を解決するために、例えば特許請求の範囲に記載の構成を採用する。本願は上記課題を解決する手段を複数含んでいるが、その一例を挙げるならば、三相交流電圧を出力する電機子巻線の交流出力電圧を全波整流して直流電圧にする整流回路と、整流回路を構成するスイッチング素子の導通または遮断を指令する制御回路と、を有し、制御回路は、整流回路のスイッチング素子の導通または遮断タイミングを、三相交流を構成する第一の相の相電圧、第二の相の相電圧、第三の相の相電圧、及び整流回路の出力電圧から演算した演算信号に基づいて決定し、演算信号は、第一の相電圧，第二の相電圧、及び第三の相電圧に基づいた加算信号と、整流回路の出力電圧に基づいた発電信号とを比較した比較信号によって決定される車両用充電発電機及びその整流装置である。

本発明によれば、高効率で安定した動作が可能な車両用充電発電機およびその整流装置を提供することができる。

以下、本発明の一実施形態について図面を用いて説明する。ここでは一例として、エンジンによって駆動され、車両のバッテリや電気負荷に電力を供給する車両用充電発電機の整流装置を用いて説明する。

上述した従来技術では、所定の閾値で相電圧信号を検出している為、特に発電電圧設定値がＥＣＵなどの外部装置からの信号で指令される車両用充電発電機においては、発電電圧設定値によってはＭＯＳＦＥＴを効果的に動作できない可能性が考えられる。例えば、発電電圧設定値が所定の閾値に対応する電圧よりも低く設定された場合、相電圧が所定の閾値に達しない為、ＭＯＳＦＥＴがオンされず、寄生ダイオードにより整流される時間が長くなる。そのため、全波整流器での電力損失が増加し、電気負荷が必要な電力を得られなくなる可能性がある。

また、エンジン始動時などで回転数が低い時や発電量が少ない場合には、相電圧波形に歪みが生じたり、相電圧波形がサイン形状に近くなったりするため、正確なオンタイミングまたはオフタイミングを得られず、バッテリからＭＯＳＦＥＴを介して電機子巻線に電流が逆流する恐れがある。

所定の閾値を外部信号に対応して切替えることも可能だが、制御回路規模が大きくなり、コストが高くなることが懸念される。また、発電電流や発電回転数などの発電状態によっては、相電圧にひずみが生じる為、ＭＯＳＦＥＴを有効に動作させることができない可能性が考えられる。そのため、回転数検出回路などを設け、所定の閾値以上の場合にＭＯＳＦＥＴをオンさせることも考えられるが、制御回路規模が大きくなり、コストが高くなることが懸念される。また、安定して動作させる為には、閾値を発電電圧設定値に対応して切替えることも可能だが、制御回路規模が大きくなり、コストが高くなることが懸念される。

そこで、以下説明する実施例のように、ＭＯＳＦＥＴなどのスイッチ素子で構成された全波整流器において、エンジン始動時からの発電状態や、２つの電機子巻線間で生じる相互誘起電圧による波形の歪みの影響を受けない安定した動作をさせる車両用充電発電機の整流装置を提供する。

図１は、本発明の一実施形態をなす車両用充電発電機全体の回路図である。

ここでは、三相充電発電機１，三相充電発電機１の出力電圧を整流する三相整流回路２，三相整流回路２の制御回路３，三相充電発電機１の電流制御回路４，電流制御回路４の指令制御回路５，車両に搭載されるバッテリ６，バッテリ６から供給される負荷装置７を記載した。

三相充電発電機１は、Ｕ相巻線１１とＶ相巻線１２とＷ相巻線１３が星形接続された固定子巻線と、回転子巻線としての界磁巻線１４を有し、発電電圧を所定値に制御するため、指令制御回路５からの指令値に応じて電流制御回路４により界磁巻線１４の電流を制御し、各相巻線の誘起電圧を制御している。

三相整流回路２は、上アーム側に整流用のＭＯＳＦＥＴ２１，２２，２３がドレイン端子を共通にしてバッテリ６の＋端子に接続され、下アーム側にＭＯＳＦＥＴ２４，２５，２６がソース端子を共通にして−端子（ＧＮＤ）が接続され、ＭＯＳＦＥＴ２１のソース端子とＭＯＳＦＥＴ２４のドレイン端子の接続点にＵ相巻線１１，ＭＯＳＦＥＴ２２のソース端子とＭＯＳＦＥＴ２５のドレイン端子の接続点にＶ相巻線１２，ＭＯＳＦＥＴ２３のソース端子とＭＯＳＦＥＴ２６のドレイン端子の接続点にＷ相巻線１３の一端が接続されている。

三相整流回路２の制御回路３は、三相整流回路２の出力電圧ＶＢ（以下、整流回路の出力電圧ＶＢと称す）、Ｕ相，Ｖ相，Ｗ相の電圧ＶＵ，ＶＶ，ＶＷが入力され、増幅，比較などの電子回路で生成された信号が、ＭＯＳＦＥＴ２１〜２６のゲート端子電圧として出力されて、ＭＯＳＦＥＴ２１〜２６のオン，オフの制御を行うようにしている。

図２は、制御回路３の回路図、図３は動作波形であり、以下、動作について説明する。

図２の回路図では、Ｕ相巻線１１に対応した、上アームのＭＯＳＦＥＴ２１と下アームのＭＯＳＦＥＴ２４のゲート端子電圧ＶＨＧＤとＶＬＧＤの生成回路を代表で示し、図３の動作波形では、（ａ）にＵ相電圧ＶＵを太線で、Ｖ相，Ｗ相の電圧ＶＶ，ＶＷを細線で示している。

また、図２の回路１００〜１０２に対応する動作波形を図３の１００Ｘ〜１０２Ｘで示している。

図２において、回路１００は、ＭＯＳＦＥＴ２１とＭＯＳＦＥＴ２４のゲート端子電圧を生成するのに共通な回路であり、Ｕ相電圧ＶＵとＶ相電圧ＶＶとＷ相電圧ＶＷを、レベルシフト回路ＬＳ１〜ＬＳ３でレベルシフトして、オペアンプＯＰ１で加算し、出力電圧ＶＳを得て、比較回路ＣＯＭ１の一方の入力ＶＳとする。

なお、上述及び以下のレベルシフト回路は、使用する回路素子に合わせて、有効な電圧レベルを得るための回路である。

比較回路ＣＯＭ１の他方の入力は、整流回路の出力電圧ＶＢをレベルシフトＬＳ４により変換して基準値ＶＢＲとする。

図３（ｂ）にＵ相，Ｖ相，Ｗ相の加算電圧ＶＳと、レベルシフトした整流回路の出力電圧ＶＢの基準値ＶＢＲを示し、図３（Ｃ）に比較回路ＣＯＭ１のパルス出力ＶＴを示す。
パルス出力ＶＴは、ＶＳ＞ＶＢＲの期間にハイレベル、ＶＳ＜ＶＢＲの期間にローレベルとなり、パルス幅はＴ１で、周期は電気角１２０°である。

この周期は、三相電圧の位相差に等しい周期であり、三相の相間の時間的位置を示すタイミング信号になっている。

回路１０１は、ＭＯＳＦＥＴ２１のゲート端子電圧ＶＨＧＤの生成回路である。

Ｕ相電圧ＶＵと整流回路の出力電圧ＶＢをそれぞれレベルシフト回路ＬＳ５とＬＳ６を介した電圧を入力としてオペアンプＯＰ２により差電圧Ｅ１を得、基準電圧Ｖｒｅｆ１のｒｅｆ１１とｒｅｆ１２のヒステリシス特性を有する比較器ＣＯＭ２で比較する。

比較器ＣＯＭ２の出力は、図３（ｄ）に示すように、Ｕ相電圧ＶＵが整流回路の出力電圧ＶＢより高い基準電圧ｒｅｆ１１相当になる時刻ｔ１で出力し、整流回路の出力電圧ＶＢより低い基準電圧ｒｅｆ１２相当になる時刻ｔ３で出力しない、パルス出力ＶＨ−ＯＮとなる。

タイミング信号であるパルス出力ＶＴと比較器ＣＯＭ２のパルス出力ＶＨ−ＯＮを回路ＡＮＤ１で論理積にすると、図３（ｅ）に示すように、パルス幅Ｔ２とＴ３のパルス出力ＶＡ１となり、パルス幅の時間はＴ２＜Ｔ３となる。

図３（ｅ）の論理積回路ＡＮＤ１のパルス出力ＶＡ１は、フリップフロップＦＦ１のクロック端子ＣＬＫに入力され、クロック端子ＣＬＫの立ち上がりに同期してフリップフロップＦＦ１の出力Ｑは、ハイレベルからローレベル、ローレベルからハイレベルに変化し、図３（ｆ）に示すパルス出力がＭＯＳＦＥＴ２１のゲート端子電圧ＶＨＧＤになる。

回路１０２は、ＭＯＳＦＥＴ２４ゲート端子電圧ＶＬＧＤの生成回路である。

回路１０１のレベルシフト回路ＬＳ５の出力と、三相整流回路２の出力電圧ＶＢのＧＮＤ電位を入力としてオペアンプＯＰ３により差電圧Ｅ２を得、基準電圧Ｖｒｅｆ２のｒｅｆ２１とｒｅｆ２２のヒステリシス特性を有する比較器ＣＯＭ３で比較する。

比較器ＣＯＭ２の出力は、図３（ｈ）に示すように、Ｕ相電圧ＶＵが整流回路の出力電圧ＶＢのＧＮＤ電位より低い、基準電圧Ｒｅｆ２１相当になる時刻ｔ４で出力し、整流回路の出力電圧ＶＢのＧＮＤ電位より高い基準電圧Ｒｅｆ２２相当になる時刻ｔ６で出力しない、パルス出力ＶＬ−ＯＮとなる。

共通のパルス出力ＶＴをインバータＩＮＶで反転した反転パルスＶＴ（図３（ｇ））と、比較器ＣＯＭ３のパルス出力ＶＬ−ＯＮを回路ＡＮＤ２で論理積にすると、図３（ｉ）に示すように、パルス幅Ｔ４とＴ５のパルス出力ＶＡ２となり、パルス幅はＴ４＜Ｔ５となる。

図３（ｉ）の論理積回路ＡＮＤ２のパルス出力ＶＡ２は、フリップフロップＦＦ２のクロック端子ＣＬＫに入力され、クロック端子ＣＬＫの立ち上がりに同期してフリップフロップＦＦ２の出力Ｑは、ハイレベルからローレベル、ローレベルからハイレベルに変化し、図３（ｊ）に示すパルス出力がＭＯＳＦＥＴ２４のゲート端子電圧ＶＬＧＤになる。

次に、ＭＯＳＦＥＴ２１，２４にゲート端子電圧が印加された場合の動作について説明する。

ＭＯＳＦＥＴ２１にゲート端子電圧ＶＨＧＤ、ＭＯＳＦＥＴ２４にゲート端子電圧ＶＬＧＤを印加すると、Ｕ相電圧ＶＵは図３（ａ）の太線で示す波形となる。

ところで、ＭＯＳＦＥＴは、セル構造から内部に寄生ダイオードが生成されており、ＭＯＳＦＥＴのゲート端子に電圧が印加されていない場合、ドレイン端子に対してソース端子の電位が高いとダイオードが導通して、ＭＯＳＦＥＴのソースードレイン間にダイオードの順電圧降下Ｖｄが発生する。

一方、ゲート端子に電圧が印加されている場合、ＭＯＳＦＥＴがソースからドレイン方向に導通して、ＭＯＳＦＥＴのソースードレイン間にダイオードの順電圧降下より低い電圧降下Ｖｆｅｔが発生する。

Ｕ相電圧ＶＵが増加して時刻ｔ１になると、整流回路の出力電圧ＶＢより高くなり、ＭＯＳＦＥＴ２１のゲート端子に図３（ｆ）のパルス電圧ＶＨＧＤが印加される。

ＭＯＳＦＥＴ２１が導通すると、Ｕ相電圧は整流回路の出力電圧ＶＢにＭＯＳＦＥＴ２１の電圧降下Ｖｆｅｔが加算された値となり、図３（ｆ）のパルス電圧ＶＨＧＤが印加されている期間ｔ１〜ｔ２までＭＯＳＦＥＴ２１の導通が継続する。

時刻ｔ２でパルス電圧ＶＨＧＤが印加されなくなると、時刻ｔ２以降のＶＢ＞ＶＵの期間、ＭＯＳＦＥＴ２１の導通に代わってダイオードが導通し、Ｕ相電圧ＶＵは、整流回路の出力電圧ＶＢにダイオードの電圧降下Ｖｄが加算された値となる。

Ｕ相電圧ＶＵが整流回路の出力電圧ＶＢより小さくなり、ＧＮＤ電位より低い時刻ｔ４になると、ＭＯＳＦＥＴ２４のゲート端子に図３（ｊ）のパルス電圧ＶＬＧＤが印加される。

ＭＯＳＦＥＴ２４が導通すると、Ｕ相電圧ＶＵはＧＮＤレベルより低いＭＯＳＦＥＴ２４の電圧降下Ｖｆｅｔとなり、図３（ｊ）のパルス電圧ＶＬＧＤが印加されている期間ｔ４〜ｔ５までＭＯＳＦＥＴ２１の導通が継続する。

時刻ｔ５でパルス電圧ＶＬＧＤが印加されなくなると、時刻ｔ５以降のＶＵ＜ＧＮＤの期間、ＭＯＳＦＥＴ２４の導通に代わってダイオードが導通し、Ｕ相電圧ＶＵはＧＮＤ電位より低い、ダイオードの電圧降下Ｖｄとなる。

以上より、整流動作としては、時刻ｔ１からｔ２とｔ４からｔ５まではＭＯＳＦＥＴ整流動作、時刻ｔ２からＶＵ＞ＶＢの期間、ｔ５からＶＵ＜ＧＮＤの期間は寄生ダイオードによるダイオード整流動作となり、ｔ１，ｔ２，ｔ４，ｔ７が切替わり時点である。

以上、図２と図３により、Ｕ相のＭＯＳＦＥＴ２１，２４のゲート端子電圧の生成とＵ相電圧波形について説明したが、次に、三相整流回路２全体の制御回路と電圧波形について説明する。

図４はＵ相，Ｖ相，Ｗ相ＭＯＳＦＥＴのゲート端子電圧の生成回路を示すブロック図である。

回路１００は、図２の回路１００と同一で、Ｕ相〜Ｗ相との共通回路であり、出力は図３（ｃ）のパルス出力ＶＴである。

回路１０１と１０２は、図２に示したＵ相の回路であり、ＭＯＳＦＥＴ２１とＭＯＳＦＥＴ２４のゲート端子電圧ＶＨＧＤ−ＵとＶＬＧＤ−Ｕを出力する。

回路１０３と１０４は、Ｕ相電圧に代えてＶ相電圧を入力する以外は、回路１０１と１０２の構成と等しく、ＭＯＳＦＥＴ２２とＭＯＳＦＥＴ２５のゲート端子電圧ＶＨＧＤ−ＶとＶＬＧＤ−Ｖを出力する。

回路１０５と１０６は、Ｕ相電圧に代えてＷ相電圧を入力する以外は、回路１０１と１０２の構成と等しく、ＭＯＳＦＥＴ２３とＭＯＳＦＥＴ２６のゲート端子電圧ＶＨＧＤ−ＷとＶＬＧＤ−Ｗを出力する。

上記のゲート端子電圧が、三相整流回路２のＭＯＳＦＥＴに印加されると、図３（ａ）の太線のＵ相電圧ＶＵと細線のＶ、Ｗ相電圧ＶＶ，ＶＷとなり、三相整流回路２の全体制御となる。

ところで、ＭＯＳＦＥＴのドレイン−ソース間の電圧降下は、素子の電力損失として発熱すると同時に、整流回路の出力電圧の電圧制御において、無駄な電圧を発生させる要因となり、三相充電発電機１の発電効率を低下させることになる。

実施例１によれば、ＭＯＳＦＥＴ整流動作にすることにより、図３（ａ）の太線で示す出力電圧ＶＵから明らかなように、ＭＯＳＦＥＴ２１，２４のダイオードによる電圧降下Ｖｄに対して、ＭＯＳＦＥＴを導通させることにより、電圧降下をＶｆｅｔに小さくできるので、素子の電力損失を低減でき、さらに三相充電発電機１の発電効率を向上できる効果がある。

ところで、実施例１において、図２の回路１００で得られる図３（ｃ）に示したタイミング信号ＶＴは、比較器ＣＯＭ１において、整流回路の出力電圧ＶＢを基準にして、Ｕ相，Ｖ相，Ｗ相の加算値ＶＳとの比較により出力される。

このことは、界磁巻線１４の電流制御回路４により整流回路の出力電圧ＶＢが異なる値に制御されても、整流回路の出力電圧ＶＢの基準値ＶＢＲが自動的に追従するので、１２０°周期の安定したタイミング信号ＶＴを得ることができる。

これにより、ＭＯＳＦＥＴのオン，オフ時点を適正に制御できるので、バッテリ６からの逆流電流を防止して、ＭＯＳＦＥＴ整流動作を確実に行わせることができる。

整流回路の出力電圧ＶＢを異なる値に制御する例としては、自動車のエンジン制御装置に指令制御回路５を有して、燃料噴射制御や点火制御に最適なバッテリ充電を目標にして、電流制御回路４に指令値を出力する場合などがある。

すなわち、実施例１のさらなる効果は、整流回路の出力電圧を制御する発電制御回路が独立に存在して一定の整流回路の出力電圧を制御する場合の他、発電制御回路が外部からの信号によって動作し、値の異なる発電電圧を制御する場合にも、確実に安定したＭＯＳＦＥＴ整流動作に切替わる。

さらに、エンジン始動時など、三相充電発電機１の回転数が低い場合や発電量が少ない場合には、図３（ｃ）においてＶＳ＜ＶＢＲとなるので、タイミング信号ＶＴはローとなる。

そのため、論理積ＡＮＤ１とＡＮＤ２の出力ＶＡ１（図３（ｅ））とＶＡ２（図３（ｉ））に立ち上がりの変化が生じないのでフリップフロップＦＦ１とＦＦ２の出力、すなわちＭＯＳＦＥＴのゲート端子電圧ＶＨＧＤとＶＬＧＤはローとなりＭＯＳＦＥＴは導通しないので、三相整流回路２は寄生ダイオードによるダイオード整流動作となっている。

そして、回転数の上昇や発電量が多くなると、ＶＳ＞ＶＢＲとなるので、ＭＯＳＦＥＴのゲート端子電圧が発生し、ＭＯＳＦＥＴが導通するので自動的にＭＯＳＦＥＴ整流動作に切替わることができる。

すなわち、実施例１のさらなる効果は、ＭＯＳＦＥＴ整流からダイオード整流、ダイオード整流からＭＯＳＦＥＴ整流の切替わりが自動的に行われるので、整流回路の出力電圧や三相充電発電機１の回転数に対する処理をなくすことができる。

また、回転数が低い場合や発電量が少ない場合には、各相電圧に歪みが生ずる。

しかし、比較器ＣＯＭ１の一方の入力である基準値ＶＢＲは、各相電圧を全波整流した整流回路の出力電圧ＶＢから設定しているので、各相電圧の歪みの影響を排除して、タイミング信号ＶＴを得ることができる。

さらに、比較器ＣＯＭ１の他方の入力である加算電圧ＶＳは、図２の共通回路１００の加算器ＯＰ１に加算して設定するが、各相電圧の増加部分と減少部分のそれぞれ異なる電圧を加算することになり、一部分の波形歪みの影響を排除して、タイミング信号ＶＴを得ることができる。

上述したように、歪みが生ずる各相電圧ＶＵ，ＶＶ，ＶＷであっても、確実に、かつ安定したＭＯＳＦＥＴ整流動作への切替えを行うことができる。

実施例１では、図３（ａ）に示したように、整流回路の出力電圧ＶＢより相電圧ＶＵ，ＶＶ，ＶＷが高い期間、ＧＮＤ電位より相電圧ＶＵ，ＶＶ，ＶＷが低い期間であっても、ダイオード整流動作の期間が存在した。

Ｕ相を例にすると、時刻ｔ２からＶＵ＞ＶＢの期間とｔ５からＶＵ＜ＧＮＤの期間がダイオード整流動作であり、ＭＯＳＦＥＴの電力損失が大きく、三相充電発電機の発電効率が低下している。

実施例２では、ＶＵ＞ＶＢの期間、ＶＵ＜ＧＮＤの期間において、ＭＯＳＦＥＴ整流動作の期間が長くなるようにし、ダイオード整流動作の期間を短縮した実施例である。

図５は第２の実施例の動作波形図、図６は回路構成図であり、以下Ｕ相について説明する。

実施例１の図３に示した、時刻ｔ２以降のＶＵ＞ＶＢ期間のダイオード整流動作期間をＭＯＳＦＥＴ整流動作にするため、図５（ｆ）に示すように、上流側ＭＯＳＦＥＴ２１のゲート端子電圧ＶＨＧＤの立ち下りに同期して、論理積ＡＮＤ１のパルス出力ＶＡ１の内、パルス幅Ｔ２の時間だけ遅延させるようにした。

実施例１でも述べたように、パルス出力ＶＡ１において、Ｔ２＜Ｔ３の関係があり、ゲート端子電圧ＶＨＧＤをＴ２だけ遅延しても、ＭＯＳＦＥＴ２１の導通期間はＶＵ＞ＶＢの期間内であり、バッテリ６からの逆電流が流れることはない。

一方、下流側ＭＯＳＦＥＴ２４のゲート端子電圧ＶＬＧＤについては、図５（ｊ）に示すように、論理積ＡＮＤ２のパルス出力ＶＡ２の内、パルス幅Ｔ４の時間だけ遅延させるようにした。

ＭＯＳＦＥＴ２１と２４のゲート端子電圧ＶＨＧＤとＶＬＧＤが遅延されることにより、図５（ａ）の太線で示すＵ相電圧ＶＵは、時刻ｔ１からｔ２までＭＯＳＦＥＴ整流動作が継続する。

図６はゲート端子電圧ＶＨＧＤ，ＶＬＧＤを遅延させる回路構成である。

論理積ＡＮＤ３とＡＮＤ４により、フリップフロップＦＦ１とＦＦ２の出力ＶＦＦ１とＶＦＦ２からパルス出力ＶＡ１とＶＡ２のパルス幅Ｔ２とＴ４を抽出して、カウンタＣＮＴ１とＣＮＴ２でパルス幅時間を計測して記憶する。

そして、出力ＶＦＦ１とＶＦＦ２の立ち下りに同期して、パルス幅Ｔ２とＴ４の時間だけタイマＴＩＭ１とＴＩＭ２により遅延させてゲート端子電圧ＶＨＧＤとＶＬＧＤを得るようにしている。

本実施例によれば、ＭＯＳＦＥＴ整流動作の期間を長くすることにより、さらなる素子の電力損失を低減でき、さらに三相充電発電機１の発電効率を向上できる効果がある。

上記説明では、フリップフロップＦＦ１とＦＦ２の出力ＶＦＦ１とＶＦＦ２にパルス出力ＶＡ１とＶＡ２のパルス幅Ｔ２とＴ４の時間だけ遅延させ、ＭＯＳＦＥＴ整流動作を最大限利用するようにしている。

ところで、歪みの影響を完全に除去できない場合や各相電圧が整流回路の出力電圧ＶＢに極めて近い値やこの状態で各相電圧が異なった値などの影響から、ゲート端子電圧ＶＨＧＤと、ＶＬＧＤをパルス幅Ｔ２とＴ４の時間分遅延させると、バッテリ電圧＞相電圧の範囲まで延びることに対する配慮が必要となる可能性もある。

そこで、パルス幅Ｔ２とＴ４の時間を最大遅延時間として、このパルス幅の範囲内で遅延時間を設定することもできる。

すなわち、パルス幅Ｔ２とＴ４の時間だけ遅延させる効果に対して、次善の効果を得ることができる。

本実施例において、実施例１で述べた他の作用，効果についても、同等の作用，効果を得ることができる。

上記実施例におけるＭＯＳＦＥＴ２１とＭＯＳＦＥＴ２４のゲート端子電圧を生成する共通回路１００の動作波形図３（ｂ）は、比較器ＣＯＭ１の基準値ＶＢＲが加算電圧ＶＳの中間付近の値となるように設定した例を示している。実施例１で説明したように、整流回路の出力電圧ＶＢが異なる値に制御された場合には、基準値ＶＢＲが変化することになる。

図７は、基準値がＶＢＲより大きいＶＢＲ１およびＶＢＲより小さいＶＢＲ２に設定した場合の動作波形である。

基準値ＶＢＲ１では、図５（ｃ）で示すタイミング信号ＶＴの時間幅Ｔ６は、図３（ｃ）で示すＶＴの時間幅Ｔ２より短くなり、基準値ＶＢＲ２では、図５（ｃ）で示すタイミング信号ＶＴの時間幅Ｔ１１は、図３（ｃ）示すＶＴの時間幅Ｔ２より長くなるが、周期は電気角１２０°で等しくなる。

そして、これらのタイミング信号ＶＴとＶＨ−ＯＮ並びにＶＨ−ＬＯとの論理積回路ＡＮＤ１とＡＮＤ２のパルス出力ＶＡ１とＶＡ２は、Ｔ７＜Ｔ８，Ｔ９＜Ｔ１０並びにＴ１２＜Ｔ１３，Ｔ１４＜Ｔ１５の関係が維持されている。

これにより生成されるゲート端子電圧ＶＨＧＤは、Ｔ７，Ｔ１２の立ち上がりに同期して出力され、Ｔ８，Ｔ１３の立ち上がりに同期して出力されなくなり、また、ＶＬＧＤは、Ｔ９，Ｔ１４の立ち上がりに同期して出力され、Ｔ１０，Ｔ１５の立ち上がりに同期して出力されなくなり、図３や図５と同様な動作となる。

また、図５で示したゲート端子電圧ＶＨＧＤが遅延される時間Ｔ２、ＶＬＧＤが遅延される時間Ｔ４は、ＶＨＧＤについてはＴ７，Ｔ１２、ＶＬＧＤについてはＴ９，Ｔ１４が遅延され、図５と同様な動作となる。

すなわち、上記実施例と同様の効果を得ることができる。

上記実施例において、図２に示す回路は、電子回路が複数接続されたり、パルス出力の立ち上がり、立ち下りで動作するフリップフロップで構成しているので、ノイズによる誤動作に対処できる回路構成が必要である。

最も重大な誤動作の一つとしては、各相電圧ＶＵ，ＶＶ，ＶＷに対してバッテリ６の電圧が高い状態で、ＭＯＳＦＥＴにゲート端子電圧が印加された場合で、整流装置にはバッテリ６→ＭＯＳＦＥＴ→相巻線に短絡電流が流れ、充電発電機や逆電流が流れることになるＭＯＳＦＥＴの破損が生ずることである。

そこで、図８に示すように、ゲート端子電圧ＶＨＧＤ，ＶＬＧＤと、図２で示した整流回路の出力電圧ＶＢと各相電圧の偏差をＯＰ２，ＯＰ３で出力した差電圧Ｅ１，Ｅ２と、基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２と比較する比較器ＣＯＭ２，ＣＯＭ３の出力ＶＨ−ＯＮ、ＶＬ−ＯＮとの論理積回路ＡＮＤ５，ＡＮＤ６の出力を、実際にゲート端子に印加する電圧ＶＨＧＤＯ，ＶＬＧＤＯにして、基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２を次のように設定するようにした。

すなわち、図３や図５に示した基準電圧Ｖｒｅｆ１のローレベル電圧ｒｅｆ１２、および基準電圧Ｖｒｅｆ２のハイレベル電圧ｒｅｆ２２を、ＭＯＳＦＥＴ２１〜２６に流れる逆電流が許容値以下になるような値とした。

上記した図８の回路構成と基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２の設定により、回路に混入するノイズなどによる誤動作があっても、ＭＯＳＦＥＴに流れる逆電流を許容値以下にできるので、充電発電機やＭＯＳＦＥＴの破損を防止することができる。

ところで、上記実施例では、三相充電発電機１の相電圧ＶＵ，ＶＶ，ＶＷをオペアンプＯＰ１で加算して加算電圧ＶＳとしているが、図１に示した三相充電発電機１の相巻線１１，１２，１３がスター結線された中性点電圧ＶＭＳをレベルシフトした電圧を加算電圧ＶＳとすることもでき、同等の作用，効果を得ることができる。

また、上記実施例では、三相充電発電機１の相巻線１１，１２，１３がスター結線された場合を示したが、デルタ結線された三相充電発電機であっても本発明の作用，効果は同等である。

また、上記実施例では、制御回路３に取り込む整流回路の出力電圧ＶＢは、三相整流回路２の出力電圧であったが、制御回路において相電圧ＶＵ，ＶＶ，ＶＷから三相整流回路を構成して整流回路の出力電圧ＶＢにしても、作用，効果は同等である。

また、上記実施例では、三相充電発電機１の三相整流回路２であったが、三相に限ることなく、多相発電機で多相の整流装置の制御でも適用することができる。

上述した実施形態によれば、ＭＯＳＦＥＴなどのスイッチ素子で構成された全波整流器を、エンジン始動時からの発電状態や、２つの電機子巻線間で生じる相互誘起電圧による波形の歪みの影響を受けない動作とすることにより、全波整流器の電力損失を低減し、発電効率を向上させることができる。

本発明の一実施形態をなす車両用充電発電機装置の回路図を示す。 図１の三相整流装置一相分の制御回路図を示す。 図１の整流装置の制御回路により制御される動作説明図を示す。 図１の三相整流装置の制御回路ブロック図を示す。 本発明の一実施形態をなす制御回路により制御される動作説明図を示す。 図５の制御回路図を示す。 本発明の一実施形態による動作説明図を示す。 図７の制御回路図を示す。

符号の説明

１ 三相充電発電機
２ 三相整流回路
３ 制御回路
４ 電流制御回路
５ 指令制御回路
６ バッテリ
７ 負荷装置
１１ Ｕ相巻線
１２ Ｖ相巻線
１３ Ｗ相巻線
１４ 界磁巻線
２１〜２６ ＭＯＳＦＥＴ

Claims (16)

1. 三相交流電圧を出力する電機子巻線の交流出力電圧を全波整流して直流電圧にする整流回路と、
   前記整流回路を構成するスイッチング素子の導通または遮断を指令する制御回路と、
   を有し、
   前記制御回路は、前記整流回路の前記スイッチング素子の導通または遮断タイミングを、前記三相交流を構成する第一の相の相電圧，第二の相の相電圧，第三の相の相電圧、及び前記整流回路の出力電圧から演算した演算信号に基づいて決定し、
   前記演算信号は、前記第一の相電圧，前記第二の相電圧、及び前記第三の相電圧に基づいた加算信号と、前記整流回路の出力電圧に基づいた発電信号とを比較した比較信号によって決定される車両用充電発電機の整流装置。
2. 請求項１記載の車両用充電発電機の整流装置であって、
   前記加算信号は、前記第一の相電圧，前記第二の相電圧、及び前記第三の相電圧を分圧した相電圧分圧信号である車両用充電発電機の整流装置。
3. 請求項２記載の車両用充電発電機の整流装置であって、
   前記相電圧分圧信号は、前記第一の相電圧，前記第二の相電圧、及び前記第三の相電圧が同じ比率で分圧されている車両用充電発電機の整流装置。
4. 請求項１記載の車両用充電発電機の整流装置であって、
   前記発電信号は、前記整流回路の出力電圧が分圧された電圧分圧信号である車両用充電発電機の整流装置。
5. 請求項４記載の車両用充電発電機の整流装置であって、
   前記整流回路の出力電圧がバッテリ端子間電圧より低い時の前記発電信号の分圧比は、前記加算信号よりも高い第１の設定値になるように設定される車両用充電発電機の整流装置。
6. 請求項１記載の車両用充電発電機の整流装置であって、
   前記演算信号の生成回路は、制御する前記第一，第二、または第三の相のいずれかの相電圧と前記整流回路の出力電圧の偏差を第２の設定値と比較する第２の比較手段、当該相の相電圧とＧＮＤ電圧の偏差を第３の設定値と比較する第３の比較手段を含む車両用充電発電機の整流装置。
7. 請求項６記載の車両用充電発電機の整流装置であって、
   前記第２の設定値と前記第３の設定値は、ハイレベル及びローレベルの２つのレベルを有し、前記第２の設定値のローレベルと前記第３の設定値のハイレベルは、前記スイッチング素子の逆電流許容値の範囲内に設定される車両用充電発電機の整流装置。
8. 請求項１記載の車両用充電発電機の整流装置であって、
   前記整流回路は、ＭＯＳＦＥＴにより構成されている車両用充電発電機の整流装置。
9. 請求項１記載の車両用充電発電機の整流装置であって、
   前記制御回路は、前記加算信号が前記発電信号よりも低い時は、ＭＯＳＦＥＴのゲートを駆動することを禁止し、ＭＯＳＦＥＴの寄生ダイオードを用いて整流動作するように制御する車両用充電発電機の整流装置。
10. 請求項１記載の車両用充電発電機の整流装置であって、
    前記比較信号は、前記加算信号と前記発電信号との比較結果によってローレベルおよびハイレベルが切替わる信号であるとともに、
    前記制御回路は、前記スイッチング素子の遮断タイミングを決定する際に、当該スイッチング手段の相の相電圧と前記整流回路の出力電圧との偏差が所定の電圧に達した時から前記比較信号がハイレベルからローレベル、またはローレベルからハイレベルに切替わるまでの時間に基づいて決定した遅延時間を用いて前記遮断タイミングを決定する車両用充電発電機の整流装置。
11. 請求項１記載の車両用充電発電機の整流装置であって、
    前記制御回路は、前記比較信号がハイレベルからローレベルに切替わり、更にハイレベルに戻った時を前記スイッチング素子の遮断タイミングとし、当該遮断タイミングに基づいて前記スイッチング素子の遮断を指令する車両用充電発電機の整流装置。
12. 請求項１１記載の車両用充電発電機の整流装置であって、
    前記制御回路は、前記スイッチング素子の前記遮断タイミングを起点として、当該スイッチング素子の相の相電圧と前記整流回路の出力電圧との偏差が所定の電圧に達した時から前記比較信号がハイレベルからローレベル、またはローレベルからハイレベルに切替わるまでの時間に基づいて決定した遅延時間後に、前記スイッチング素子の遮断を指令する車両用充電発電機の整流装置。
13. 請求項１１記載の車両用充電発電機の整流装置であって、
    前記制御回路は、前記スイッチング素子の前記遮断タイミングを起点として、当該スイッチング素子の相の相電圧と前記整流回路の出力電圧との偏差が所定の電圧に達した時から前記比較信号がハイレベルからローレベル、またはローレベルからハイレベルに切替わるまでの時間に基づいて決定した遅延時間が経過する間に、前記スイッチング素子の遮断を指令する車両用充電発電機の整流装置。
14. 請求項１０記載の車両用充電発電機の整流装置であって、
    前記制御装置は、前記遅延時間を、前記比較信号がハイレベルまたはローレベルである時間に基づいて決定する車両用充電発電機の整流装置。
15. 請求項１０記載の車両用充電発電機の整流装置において、
    前記制御装置は、前記遅延時間を、前記比較信号がハイレベルまたはローレベルである時間よりも短い時間に設定する車両用充電発電機の整流装置。
16. 請求項１記載の整流装置を有する車両用充電発電機。

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