JP5216424B2 - 車両用充電発電機およびその整流装置 - Google Patents

車両用充電発電機およびその整流装置 Download PDF

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Description

本発明は、車両用充電発電機およびその整流装置に関する。
車両用充電発電機の整流装置においては、電機子巻線によって発生する三相交流電力を整流するための全波整流器において、その電力損失を低減する為に、MOSFET(メタルオキサイドセミコンダクタ,フィールドエフェクティブトランジスタ)により構成された全波整流器が提案されている。
例えば、所定相のMOSFETを導通または遮断する為の制御回路として、当該所定相とは異なる他相の相電圧が閾値を超えたときに、当該所定相の電流を整流するアーム素子をオン又はオフにする技術が知られている(例えば特許文献1参照)。
特開2004−7964号公報
しかしながら上記従来技術では、発電電圧設定値が低い場合の寄生ダイオード整流による電力損失の増大,エンジン始動時などの相電圧の歪みなどについては、必ずしも十分に考慮されていなかった。
本発明は、高効率で安定した動作が可能な車両用充電発電機およびその整流装置を提供することを目的とする。
上記課題を解決するために、例えば特許請求の範囲に記載の構成を採用する。本願は上記課題を解決する手段を複数含んでいるが、その一例を挙げるならば、三相交流電圧を出力する電機子巻線の交流出力電圧を全波整流して直流電圧にする整流回路と、整流回路を構成するスイッチング素子の導通または遮断を指令する制御回路と、を有し、制御回路は、整流回路のスイッチング素子の導通または遮断タイミングを、三相交流を構成する第一の相の相電圧、第二の相の相電圧、第三の相の相電圧、及び整流回路の出力電圧から演算した演算信号に基づいて決定し、演算信号は、第一の相電圧,第二の相電圧、及び第三の相電圧に基づいた加算信号と、整流回路の出力電圧に基づいた発電信号とを比較した比較信号によって決定される車両用充電発電機及びその整流装置である。

本発明によれば、高効率で安定した動作が可能な車両用充電発電機およびその整流装置を提供することができる。
以下、本発明の一実施形態について図面を用いて説明する。ここでは一例として、エンジンによって駆動され、車両のバッテリや電気負荷に電力を供給する車両用充電発電機の整流装置を用いて説明する。
上述した従来技術では、所定の閾値で相電圧信号を検出している為、特に発電電圧設定値がECUなどの外部装置からの信号で指令される車両用充電発電機においては、発電電圧設定値によってはMOSFETを効果的に動作できない可能性が考えられる。例えば、発電電圧設定値が所定の閾値に対応する電圧よりも低く設定された場合、相電圧が所定の閾値に達しない為、MOSFETがオンされず、寄生ダイオードにより整流される時間が長くなる。そのため、全波整流器での電力損失が増加し、電気負荷が必要な電力を得られなくなる可能性がある。
また、エンジン始動時などで回転数が低い時や発電量が少ない場合には、相電圧波形に歪みが生じたり、相電圧波形がサイン形状に近くなったりするため、正確なオンタイミングまたはオフタイミングを得られず、バッテリからMOSFETを介して電機子巻線に電流が逆流する恐れがある。
所定の閾値を外部信号に対応して切替えることも可能だが、制御回路規模が大きくなり、コストが高くなることが懸念される。また、発電電流や発電回転数などの発電状態によっては、相電圧にひずみが生じる為、MOSFETを有効に動作させることができない可能性が考えられる。そのため、回転数検出回路などを設け、所定の閾値以上の場合にMOSFETをオンさせることも考えられるが、制御回路規模が大きくなり、コストが高くなることが懸念される。また、安定して動作させる為には、閾値を発電電圧設定値に対応して切替えることも可能だが、制御回路規模が大きくなり、コストが高くなることが懸念される。
そこで、以下説明する実施例のように、MOSFETなどのスイッチ素子で構成された全波整流器において、エンジン始動時からの発電状態や、2つの電機子巻線間で生じる相互誘起電圧による波形の歪みの影響を受けない安定した動作をさせる車両用充電発電機の整流装置を提供する。
図1は、本発明の一実施形態をなす車両用充電発電機全体の回路図である。
ここでは、三相充電発電機1,三相充電発電機1の出力電圧を整流する三相整流回路2,三相整流回路2の制御回路3,三相充電発電機1の電流制御回路4,電流制御回路4の指令制御回路5,車両に搭載されるバッテリ6,バッテリ6から供給される負荷装置7を記載した。
三相充電発電機1は、U相巻線11とV相巻線12とW相巻線13が星形接続された固定子巻線と、回転子巻線としての界磁巻線14を有し、発電電圧を所定値に制御するため、指令制御回路5からの指令値に応じて電流制御回路4により界磁巻線14の電流を制御し、各相巻線の誘起電圧を制御している。
三相整流回路2は、上アーム側に整流用のMOSFET21,22,23がドレイン端子を共通にしてバッテリ6の+端子に接続され、下アーム側にMOSFET24,25,26がソース端子を共通にして−端子(GND)が接続され、MOSFET21のソース端子とMOSFET24のドレイン端子の接続点にU相巻線11,MOSFET22のソース端子とMOSFET25のドレイン端子の接続点にV相巻線12,MOSFET23のソース端子とMOSFET26のドレイン端子の接続点にW相巻線13の一端が接続されている。
三相整流回路2の制御回路3は、三相整流回路2の出力電圧VB(以下、整流回路の出力電圧VBと称す)、U相,V相,W相の電圧VU,VV,VWが入力され、増幅,比較などの電子回路で生成された信号が、MOSFET21〜26のゲート端子電圧として出力されて、MOSFET21〜26のオン,オフの制御を行うようにしている。
図2は、制御回路3の回路図、図3は動作波形であり、以下、動作について説明する。
図2の回路図では、U相巻線11に対応した、上アームのMOSFET21と下アームのMOSFET24のゲート端子電圧VHGDとVLGDの生成回路を代表で示し、図3の動作波形では、(a)にU相電圧VUを太線で、V相,W相の電圧VV,VWを細線で示している。
また、図2の回路100〜102に対応する動作波形を図3の100X〜102Xで示している。
図2において、回路100は、MOSFET21とMOSFET24のゲート端子電圧を生成するのに共通な回路であり、U相電圧VUとV相電圧VVとW相電圧VWを、レベルシフト回路LS1〜LS3でレベルシフトして、オペアンプOP1で加算し、出力電圧VSを得て、比較回路COM1の一方の入力VSとする。
なお、上述及び以下のレベルシフト回路は、使用する回路素子に合わせて、有効な電圧レベルを得るための回路である。
比較回路COM1の他方の入力は、整流回路の出力電圧VBをレベルシフトLS4により変換して基準値VBRとする。
図3(b)にU相,V相,W相の加算電圧VSと、レベルシフトした整流回路の出力電圧VBの基準値VBRを示し、図3(C)に比較回路COM1のパルス出力VTを示す。
パルス出力VTは、VS>VBRの期間にハイレベル、VS<VBRの期間にローレベルとなり、パルス幅はT1で、周期は電気角120°である。
この周期は、三相電圧の位相差に等しい周期であり、三相の相間の時間的位置を示すタイミング信号になっている。
回路101は、MOSFET21のゲート端子電圧VHGDの生成回路である。
U相電圧VUと整流回路の出力電圧VBをそれぞれレベルシフト回路LS5とLS6を介した電圧を入力としてオペアンプOP2により差電圧E1を得、基準電圧Vref1のref11とref12のヒステリシス特性を有する比較器COM2で比較する。
比較器COM2の出力は、図3(d)に示すように、U相電圧VUが整流回路の出力電圧VBより高い基準電圧ref11相当になる時刻t1で出力し、整流回路の出力電圧VBより低い基準電圧ref12相当になる時刻t3で出力しない、パルス出力VH−ONとなる。
タイミング信号であるパルス出力VTと比較器COM2のパルス出力VH−ONを回路AND1で論理積にすると、図3(e)に示すように、パルス幅T2とT3のパルス出力VA1となり、パルス幅の時間はT2<T3となる。
図3(e)の論理積回路AND1のパルス出力VA1は、フリップフロップFF1のクロック端子CLKに入力され、クロック端子CLKの立ち上がりに同期してフリップフロップFF1の出力Qは、ハイレベルからローレベル、ローレベルからハイレベルに変化し、図3(f)に示すパルス出力がMOSFET21のゲート端子電圧VHGDになる。
回路102は、MOSFET24ゲート端子電圧VLGDの生成回路である。
回路101のレベルシフト回路LS5の出力と、三相整流回路2の出力電圧VBのGND電位を入力としてオペアンプOP3により差電圧E2を得、基準電圧Vref2のref21とref22のヒステリシス特性を有する比較器COM3で比較する。
比較器COM2の出力は、図3(h)に示すように、U相電圧VUが整流回路の出力電圧VBのGND電位より低い、基準電圧Ref21相当になる時刻t4で出力し、整流回路の出力電圧VBのGND電位より高い基準電圧Ref22相当になる時刻t6で出力しない、パルス出力VL−ONとなる。
共通のパルス出力VTをインバータINVで反転した反転パルスVT(図3(g))と、比較器COM3のパルス出力VL−ONを回路AND2で論理積にすると、図3(i)に示すように、パルス幅T4とT5のパルス出力VA2となり、パルス幅はT4<T5となる。
図3(i)の論理積回路AND2のパルス出力VA2は、フリップフロップFF2のクロック端子CLKに入力され、クロック端子CLKの立ち上がりに同期してフリップフロップFF2の出力Qは、ハイレベルからローレベル、ローレベルからハイレベルに変化し、図3(j)に示すパルス出力がMOSFET24のゲート端子電圧VLGDになる。
次に、MOSFET21,24にゲート端子電圧が印加された場合の動作について説明する。
MOSFET21にゲート端子電圧VHGD、MOSFET24にゲート端子電圧VLGDを印加すると、U相電圧VUは図3(a)の太線で示す波形となる。
ところで、MOSFETは、セル構造から内部に寄生ダイオードが生成されており、MOSFETのゲート端子に電圧が印加されていない場合、ドレイン端子に対してソース端子の電位が高いとダイオードが導通して、MOSFETのソースードレイン間にダイオードの順電圧降下Vdが発生する。
一方、ゲート端子に電圧が印加されている場合、MOSFETがソースからドレイン方向に導通して、MOSFETのソースードレイン間にダイオードの順電圧降下より低い電圧降下Vfetが発生する。
U相電圧VUが増加して時刻t1になると、整流回路の出力電圧VBより高くなり、MOSFET21のゲート端子に図3(f)のパルス電圧VHGDが印加される。
MOSFET21が導通すると、U相電圧は整流回路の出力電圧VBにMOSFET21の電圧降下Vfetが加算された値となり、図3(f)のパルス電圧VHGDが印加されている期間t1〜t2までMOSFET21の導通が継続する。
時刻t2でパルス電圧VHGDが印加されなくなると、時刻t2以降のVB>VUの期間、MOSFET21の導通に代わってダイオードが導通し、U相電圧VUは、整流回路の出力電圧VBにダイオードの電圧降下Vdが加算された値となる。
U相電圧VUが整流回路の出力電圧VBより小さくなり、GND電位より低い時刻t4になると、MOSFET24のゲート端子に図3(j)のパルス電圧VLGDが印加される。
MOSFET24が導通すると、U相電圧VUはGNDレベルより低いMOSFET24の電圧降下Vfetとなり、図3(j)のパルス電圧VLGDが印加されている期間t4〜t5までMOSFET21の導通が継続する。
時刻t5でパルス電圧VLGDが印加されなくなると、時刻t5以降のVU<GNDの期間、MOSFET24の導通に代わってダイオードが導通し、U相電圧VUはGND電位より低い、ダイオードの電圧降下Vdとなる。
以上より、整流動作としては、時刻t1からt2とt4からt5まではMOSFET整流動作、時刻t2からVU>VBの期間、t5からVU<GNDの期間は寄生ダイオードによるダイオード整流動作となり、t1,t2,t4,t7が切替わり時点である。
以上、図2と図3により、U相のMOSFET21,24のゲート端子電圧の生成とU相電圧波形について説明したが、次に、三相整流回路2全体の制御回路と電圧波形について説明する。
図4はU相,V相,W相MOSFETのゲート端子電圧の生成回路を示すブロック図である。
回路100は、図2の回路100と同一で、U相〜W相との共通回路であり、出力は図3(c)のパルス出力VTである。
回路101と102は、図2に示したU相の回路であり、MOSFET21とMOSFET24のゲート端子電圧VHGD−UとVLGD−Uを出力する。
回路103と104は、U相電圧に代えてV相電圧を入力する以外は、回路101と102の構成と等しく、MOSFET22とMOSFET25のゲート端子電圧VHGD−VとVLGD−Vを出力する。
回路105と106は、U相電圧に代えてW相電圧を入力する以外は、回路101と102の構成と等しく、MOSFET23とMOSFET26のゲート端子電圧VHGD−WとVLGD−Wを出力する。
上記のゲート端子電圧が、三相整流回路2のMOSFETに印加されると、図3(a)の太線のU相電圧VUと細線のV、W相電圧VV,VWとなり、三相整流回路2の全体制御となる。
ところで、MOSFETのドレイン−ソース間の電圧降下は、素子の電力損失として発熱すると同時に、整流回路の出力電圧の電圧制御において、無駄な電圧を発生させる要因となり、三相充電発電機1の発電効率を低下させることになる。
実施例1によれば、MOSFET整流動作にすることにより、図3(a)の太線で示す出力電圧VUから明らかなように、MOSFET21,24のダイオードによる電圧降下Vdに対して、MOSFETを導通させることにより、電圧降下をVfetに小さくできるので、素子の電力損失を低減でき、さらに三相充電発電機1の発電効率を向上できる効果がある。
ところで、実施例1において、図2の回路100で得られる図3(c)に示したタイミング信号VTは、比較器COM1において、整流回路の出力電圧VBを基準にして、U相,V相,W相の加算値VSとの比較により出力される。
このことは、界磁巻線14の電流制御回路4により整流回路の出力電圧VBが異なる値に制御されても、整流回路の出力電圧VBの基準値VBRが自動的に追従するので、120°周期の安定したタイミング信号VTを得ることができる。
これにより、MOSFETのオン,オフ時点を適正に制御できるので、バッテリ6からの逆流電流を防止して、MOSFET整流動作を確実に行わせることができる。
整流回路の出力電圧VBを異なる値に制御する例としては、自動車のエンジン制御装置に指令制御回路5を有して、燃料噴射制御や点火制御に最適なバッテリ充電を目標にして、電流制御回路4に指令値を出力する場合などがある。
すなわち、実施例1のさらなる効果は、整流回路の出力電圧を制御する発電制御回路が独立に存在して一定の整流回路の出力電圧を制御する場合の他、発電制御回路が外部からの信号によって動作し、値の異なる発電電圧を制御する場合にも、確実に安定したMOSFET整流動作に切替わる。
さらに、エンジン始動時など、三相充電発電機1の回転数が低い場合や発電量が少ない場合には、図3(c)においてVS<VBRとなるので、タイミング信号VTはローとなる。
そのため、論理積AND1とAND2の出力VA1(図3(e))とVA2(図3(i))に立ち上がりの変化が生じないのでフリップフロップFF1とFF2の出力、すなわちMOSFETのゲート端子電圧VHGDとVLGDはローとなりMOSFETは導通しないので、三相整流回路2は寄生ダイオードによるダイオード整流動作となっている。
そして、回転数の上昇や発電量が多くなると、VS>VBRとなるので、MOSFETのゲート端子電圧が発生し、MOSFETが導通するので自動的にMOSFET整流動作に切替わることができる。
すなわち、実施例1のさらなる効果は、MOSFET整流からダイオード整流、ダイオード整流からMOSFET整流の切替わりが自動的に行われるので、整流回路の出力電圧や三相充電発電機1の回転数に対する処理をなくすことができる。
また、回転数が低い場合や発電量が少ない場合には、各相電圧に歪みが生ずる。
しかし、比較器COM1の一方の入力である基準値VBRは、各相電圧を全波整流した整流回路の出力電圧VBから設定しているので、各相電圧の歪みの影響を排除して、タイミング信号VTを得ることができる。
さらに、比較器COM1の他方の入力である加算電圧VSは、図2の共通回路100の加算器OP1に加算して設定するが、各相電圧の増加部分と減少部分のそれぞれ異なる電圧を加算することになり、一部分の波形歪みの影響を排除して、タイミング信号VTを得ることができる。
上述したように、歪みが生ずる各相電圧VU,VV,VWであっても、確実に、かつ安定したMOSFET整流動作への切替えを行うことができる。
実施例1では、図3(a)に示したように、整流回路の出力電圧VBより相電圧VU,VV,VWが高い期間、GND電位より相電圧VU,VV,VWが低い期間であっても、ダイオード整流動作の期間が存在した。
U相を例にすると、時刻t2からVU>VBの期間とt5からVU<GNDの期間がダイオード整流動作であり、MOSFETの電力損失が大きく、三相充電発電機の発電効率が低下している。
実施例2では、VU>VBの期間、VU<GNDの期間において、MOSFET整流動作の期間が長くなるようにし、ダイオード整流動作の期間を短縮した実施例である。
図5は第2の実施例の動作波形図、図6は回路構成図であり、以下U相について説明する。
実施例1の図3に示した、時刻t2以降のVU>VB期間のダイオード整流動作期間をMOSFET整流動作にするため、図5(f)に示すように、上流側MOSFET21のゲート端子電圧VHGDの立ち下りに同期して、論理積AND1のパルス出力VA1の内、パルス幅T2の時間だけ遅延させるようにした。
実施例1でも述べたように、パルス出力VA1において、T2<T3の関係があり、ゲート端子電圧VHGDをT2だけ遅延しても、MOSFET21の導通期間はVU>VBの期間内であり、バッテリ6からの逆電流が流れることはない。
一方、下流側MOSFET24のゲート端子電圧VLGDについては、図5(j)に示すように、論理積AND2のパルス出力VA2の内、パルス幅T4の時間だけ遅延させるようにした。
MOSFET21と24のゲート端子電圧VHGDとVLGDが遅延されることにより、図5(a)の太線で示すU相電圧VUは、時刻t1からt2までMOSFET整流動作が継続する。
図6はゲート端子電圧VHGD,VLGDを遅延させる回路構成である。
論理積AND3とAND4により、フリップフロップFF1とFF2の出力VFF1とVFF2からパルス出力VA1とVA2のパルス幅T2とT4を抽出して、カウンタCNT1とCNT2でパルス幅時間を計測して記憶する。
そして、出力VFF1とVFF2の立ち下りに同期して、パルス幅T2とT4の時間だけタイマTIM1とTIM2により遅延させてゲート端子電圧VHGDとVLGDを得るようにしている。
本実施例によれば、MOSFET整流動作の期間を長くすることにより、さらなる素子の電力損失を低減でき、さらに三相充電発電機1の発電効率を向上できる効果がある。
上記説明では、フリップフロップFF1とFF2の出力VFF1とVFF2にパルス出力VA1とVA2のパルス幅T2とT4の時間だけ遅延させ、MOSFET整流動作を最大限利用するようにしている。
ところで、歪みの影響を完全に除去できない場合や各相電圧が整流回路の出力電圧VBに極めて近い値やこの状態で各相電圧が異なった値などの影響から、ゲート端子電圧VHGDと、VLGDをパルス幅T2とT4の時間分遅延させると、バッテリ電圧>相電圧の範囲まで延びることに対する配慮が必要となる可能性もある。
そこで、パルス幅T2とT4の時間を最大遅延時間として、このパルス幅の範囲内で遅延時間を設定することもできる。
すなわち、パルス幅T2とT4の時間だけ遅延させる効果に対して、次善の効果を得ることができる。
本実施例において、実施例1で述べた他の作用,効果についても、同等の作用,効果を得ることができる。
上記実施例におけるMOSFET21とMOSFET24のゲート端子電圧を生成する共通回路100の動作波形図3(b)は、比較器COM1の基準値VBRが加算電圧VSの中間付近の値となるように設定した例を示している。実施例1で説明したように、整流回路の出力電圧VBが異なる値に制御された場合には、基準値VBRが変化することになる。
図7は、基準値がVBRより大きいVBR1およびVBRより小さいVBR2に設定した場合の動作波形である。
基準値VBR1では、図5(c)で示すタイミング信号VTの時間幅T6は、図3(c)で示すVTの時間幅T2より短くなり、基準値VBR2では、図5(c)で示すタイミング信号VTの時間幅T11は、図3(c)示すVTの時間幅T2より長くなるが、周期は電気角120°で等しくなる。
そして、これらのタイミング信号VTとVH−ON並びにVH−LOとの論理積回路AND1とAND2のパルス出力VA1とVA2は、T7<T8,T9<T10並びにT12<T13,T14<T15の関係が維持されている。
これにより生成されるゲート端子電圧VHGDは、T7,T12の立ち上がりに同期して出力され、T8,T13の立ち上がりに同期して出力されなくなり、また、VLGDは、T9,T14の立ち上がりに同期して出力され、T10,T15の立ち上がりに同期して出力されなくなり、図3や図5と同様な動作となる。
また、図5で示したゲート端子電圧VHGDが遅延される時間T2、VLGDが遅延される時間T4は、VHGDについてはT7,T12、VLGDについてはT9,T14が遅延され、図5と同様な動作となる。
すなわち、上記実施例と同様の効果を得ることができる。
上記実施例において、図2に示す回路は、電子回路が複数接続されたり、パルス出力の立ち上がり、立ち下りで動作するフリップフロップで構成しているので、ノイズによる誤動作に対処できる回路構成が必要である。
最も重大な誤動作の一つとしては、各相電圧VU,VV,VWに対してバッテリ6の電圧が高い状態で、MOSFETにゲート端子電圧が印加された場合で、整流装置にはバッテリ6→MOSFET→相巻線に短絡電流が流れ、充電発電機や逆電流が流れることになるMOSFETの破損が生ずることである。
そこで、図8に示すように、ゲート端子電圧VHGD,VLGDと、図2で示した整流回路の出力電圧VBと各相電圧の偏差をOP2,OP3で出力した差電圧E1,E2と、基準電圧Vref1,Vref2と比較する比較器COM2,COM3の出力VH−ON、VL−ONとの論理積回路AND5,AND6の出力を、実際にゲート端子に印加する電圧VHGDO,VLGDOにして、基準電圧Vref1,Vref2を次のように設定するようにした。
すなわち、図3や図5に示した基準電圧Vref1のローレベル電圧ref12、および基準電圧Vref2のハイレベル電圧ref22を、MOSFET21〜26に流れる逆電流が許容値以下になるような値とした。
上記した図8の回路構成と基準電圧Vref1,Vref2の設定により、回路に混入するノイズなどによる誤動作があっても、MOSFETに流れる逆電流を許容値以下にできるので、充電発電機やMOSFETの破損を防止することができる。
ところで、上記実施例では、三相充電発電機1の相電圧VU,VV,VWをオペアンプOP1で加算して加算電圧VSとしているが、図1に示した三相充電発電機1の相巻線11,12,13がスター結線された中性点電圧VMSをレベルシフトした電圧を加算電圧VSとすることもでき、同等の作用,効果を得ることができる。
また、上記実施例では、三相充電発電機1の相巻線11,12,13がスター結線された場合を示したが、デルタ結線された三相充電発電機であっても本発明の作用,効果は同等である。
また、上記実施例では、制御回路3に取り込む整流回路の出力電圧VBは、三相整流回路2の出力電圧であったが、制御回路において相電圧VU,VV,VWから三相整流回路を構成して整流回路の出力電圧VBにしても、作用,効果は同等である。
また、上記実施例では、三相充電発電機1の三相整流回路2であったが、三相に限ることなく、多相発電機で多相の整流装置の制御でも適用することができる。
上述した実施形態によれば、MOSFETなどのスイッチ素子で構成された全波整流器を、エンジン始動時からの発電状態や、2つの電機子巻線間で生じる相互誘起電圧による波形の歪みの影響を受けない動作とすることにより、全波整流器の電力損失を低減し、発電効率を向上させることができる。
本発明の一実施形態をなす車両用充電発電機装置の回路図を示す。 図1の三相整流装置一相分の制御回路図を示す。 図1の整流装置の制御回路により制御される動作説明図を示す。 図1の三相整流装置の制御回路ブロック図を示す。 本発明の一実施形態をなす制御回路により制御される動作説明図を示す。 図5の制御回路図を示す。 本発明の一実施形態による動作説明図を示す。 図7の制御回路図を示す。
符号の説明
1 三相充電発電機
2 三相整流回路
3 制御回路
4 電流制御回路
5 指令制御回路
6 バッテリ
7 負荷装置
11 U相巻線
12 V相巻線
13 W相巻線
14 界磁巻線
21〜26 MOSFET

Claims (16)

  1. 三相交流電圧を出力する電機子巻線の交流出力電圧を全波整流して直流電圧にする整流回路と、
    前記整流回路を構成するスイッチング素子の導通または遮断を指令する制御回路と、
    を有し、
    前記制御回路は、前記整流回路の前記スイッチング素子の導通または遮断タイミングを、前記三相交流を構成する第一の相の相電圧,第二の相の相電圧,第三の相の相電圧、及び前記整流回路の出力電圧から演算した演算信号に基づいて決定し、
    前記演算信号は、前記第一の相電圧,前記第二の相電圧、及び前記第三の相電圧に基づいた加算信号と、前記整流回路の出力電圧に基づいた発電信号とを比較した比較信号によって決定される車両用充電発電機の整流装置。
  2. 請求項記載の車両用充電発電機の整流装置であって、
    前記加算信号は、前記第一の相電圧,前記第二の相電圧、及び前記第三の相電圧を分圧した相電圧分圧信号である車両用充電発電機の整流装置。
  3. 請求項記載の車両用充電発電機の整流装置であって、
    前記相電圧分圧信号は、前記第一の相電圧,前記第二の相電圧、及び前記第三の相電圧が同じ比率で分圧されている車両用充電発電機の整流装置。
  4. 請求項記載の車両用充電発電機の整流装置であって、
    前記発電信号は、前記整流回路の出力電圧が分圧された電圧分圧信号である車両用充電発電機の整流装置。
  5. 請求項記載の車両用充電発電機の整流装置であって、
    前記整流回路の出力電圧がバッテリ端子間電圧より低い時の前記発電信号の分圧比は、前記加算信号よりも高い第1の設定値になるように設定される車両用充電発電機の整流装置。
  6. 請求項1記載の車両用充電発電機の整流装置であって、
    前記演算信号の生成回路は、制御する前記第一,第二、または第三の相のいずれかの相電圧と前記整流回路の出力電圧の偏差を第2の設定値と比較する第2の比較手段、当該相の相電圧とGND電圧の偏差を第3の設定値と比較する第3の比較手段を含む車両用充電発電機の整流装置。
  7. 請求項記載の車両用充電発電機の整流装置であって、
    前記第2の設定値と前記第3の設定値は、ハイレベル及びローレベルの2つのレベルを有し、前記第2の設定値のローレベルと前記第3の設定値のハイレベルは、前記スイッチング素子の逆電流許容値の範囲内に設定される車両用充電発電機の整流装置。
  8. 請求項記載の車両用充電発電機の整流装置であって、
    前記整流回路は、MOSFETにより構成されている車両用充電発電機の整流装置。
  9. 請求項記載の車両用充電発電機の整流装置であって、
    前記制御回路は、前記加算信号が前記発電信号よりも低い時は、MOSFETのゲートを駆動することを禁止し、MOSFETの寄生ダイオードを用いて整流動作するように制御する車両用充電発電機の整流装置。
  10. 請求項記載の車両用充電発電機の整流装置であって、
    前記比較信号は、前記加算信号と前記発電信号との比較結果によってローレベルおよびハイレベルが切替わる信号であるとともに、
    前記制御回路は、前記スイッチング素子の遮断タイミングを決定する際に、当該スイッチング手段の相の相電圧と前記整流回路の出力電圧との偏差が所定の電圧に達した時から前記比較信号がハイレベルからローレベル、またはローレベルからハイレベルに切替わるまでの時間に基づいて決定した遅延時間を用いて前記遮断タイミングを決定する車両用充電発電機の整流装置。
  11. 請求項記載の車両用充電発電機の整流装置であって、
    前記制御回路は、前記比較信号がハイレベルからローレベルに切替わり、更にハイレベルに戻った時を前記スイッチング素子の遮断タイミングとし、当該遮断タイミングに基づいて前記スイッチング素子の遮断を指令する車両用充電発電機の整流装置。
  12. 請求項11記載の車両用充電発電機の整流装置であって、
    前記制御回路は、前記スイッチング素子の前記遮断タイミングを起点として、当該スイッチング素子の相の相電圧と前記整流回路の出力電圧との偏差が所定の電圧に達した時から前記比較信号がハイレベルからローレベル、またはローレベルからハイレベルに切替わるまでの時間に基づいて決定した遅延時間後に、前記スイッチング素子の遮断を指令する車両用充電発電機の整流装置。
  13. 請求項11記載の車両用充電発電機の整流装置であって、
    前記制御回路は、前記スイッチング素子の前記遮断タイミングを起点として、当該スイッチング素子の相の相電圧と前記整流回路の出力電圧との偏差が所定の電圧に達した時から前記比較信号がハイレベルからローレベル、またはローレベルからハイレベルに切替わるまでの時間に基づいて決定した遅延時間が経過する間に、前記スイッチング素子の遮断を指令する車両用充電発電機の整流装置。
  14. 請求項10記載の車両用充電発電機の整流装置であって、
    前記制御装置は、前記遅延時間を、前記比較信号がハイレベルまたはローレベルである時間に基づいて決定する車両用充電発電機の整流装置。
  15. 請求項10記載の車両用充電発電機の整流装置において、
    前記制御装置は、前記遅延時間を、前記比較信号がハイレベルまたはローレベルである時間よりも短い時間に設定する車両用充電発電機の整流装置。
  16. 請求項1記載の整流装置を有する車両用充電発電機。
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