JP5207155B2 - 電流電圧変換回路 - Google Patents

Description

本発明は、入力電流を増幅して出力端子から出力する電流電圧変換回路に関する。

一般に、電子回路または信号処理回路において、増幅回路が用いられる。例えば、特許文献１には、単純な回路構成で、かつ回路の誤差に起因する雑音が発生せず、しかも温度変動に対して良好な特性のバイアス用の電流を得るバイアス回路とこれを用いた増幅器について開示されている。

特開２０１０−０３５１１７号公報

なお、一般的な電流帰還型アンプにおいては、入力段にＰＮＰトランジスタと、ＮＰＮトランジスタとが設けられ、ＰＮＰトランジスタのベースとＮＰＮトランジスタのベースとには入力信号が供給される。ＰＮＰトランジスタのコレクタは負電源に接続され、ＮＰＮトランジスタのコレクタは正電源に接続される。また、ＰＮＰトランジスタのエミッタは第１バイアス回路（第１定電流回路）を介して正電源に接続され、ＮＰＮトランジスタのエミッタは第２バイアス回路（第２定電流回路）を介して負電源に接続されている。このように、一般的な電流帰還型アンプにおいては、定電流回路から構成されたバイアス回路を複数設ける必要があるので、部品数が増加し、回路構成も複雑化するという問題がある。

本発明の目的は、回路構成を簡素化した電流電圧変換回路を提供することである。

（１）
一の局面に従う電流電圧変換回路は、入力電流を増幅して出力する電流電圧変換回路であって、入力段に設けられた第１トランジスタと、入力段に設けられ、第１トランジスタとは極性が異なる第２トランジスタと、バイアス回路と、を含み、第１トランジスタの第１端子と、第２トランジスタの第１端子とが、入力電流が入力される入力端子に接続され、第１トランジスタの第２端子が第１所定電位に接続され、第２トランジスタの第２端子が第２所定電位に接続され、バイアス回路が、第１トランジスタの制御端子と、第２トランジスタの制御端子との間に接続されているものである。

この場合、バイアス回路が第１トランジスタの制御端子と第２トランジスタの制御端子との間に接続されているので、バイアス回路がプルアップされた状態（フローティング状態とも呼ばれる）となり、バイアス回路を複数設ける必要がなく、回路構成を簡素化することができる。

また、第１トランジスタおよび第２トランジスタの間にバイアス回路を設けることができるので、第１トランジスタ、第２トランジスタの温度変化に対して、バイアス回路で温度補償を行うことができ、本発明にかかる電流電圧変換回路における温度安定度を向上させることができる。

（２）
他の局面に従う電流電圧変換回路は、一の局面に従う電流電圧変換回路において、第１抵抗、第２抵抗、第３抵抗および第４抵抗を含み、第１トランジスタの第１端子と入力端子との間には、第１抵抗が接続されており、第２トランジスタの第１端子と入力端子との間には、第２抵抗が接続されており、第１トランジスタの第２端子には、第３抵抗が接続されており、第２トランジスタの第２端子には、第４抵抗が接続されているものである。

この場合、入力段において良好に増幅を行うことができる。すなわち、第１抵抗および第３抵抗と、第２抵抗および第４抵抗との、個々の比により増幅量が決定される。その結果、増幅の線形性を向上することができる。

（３）
他の局面に従う電流電圧変換回路は、一の局面に従う電流電圧変換回路において、制御端子が前記第１トランジスタの第２端子に接続され、第２端子が前記電流電圧変換回路の出力端子に接続された第３トランジスタと、制御端子が前記第２トランジスタの第２端子に接続され、第２端子が前記電流電圧変換回路の出力端子に接続された第４トランジスタと、前記第３トランジスタの第２端子に接続される一端と、接地される他端とを有する第５抵抗と、前記第４トランジスタの第２端子に接続される一端と、接地される他端とを有する第６抵抗とをさらに含む。

この場合、第３トランジスタ及び第４トランジスタの各第２端子抵抗において、第２端子内部抵抗及び帰還回路のインピーダンスの寄与を低下させることができる。したがって、ゲインが帰還回路の構成に応じて変動することをさらに抑制できる。

第１実施形態に係る電流電圧変換回路の一例を示す模式的回路図である。 電流電圧変換回路の他の例を示す模式的回路図である。 電流電圧変換回路のさらに他の例を示す模式的回路図である。 電流電圧変換回路のさらに他の例を示す模式的回路図である。

以下、本発明に係る実施の形態について図面を用いて説明する。

（第１実施形態）
図１は、第１実施形態に係る電流電圧変換回路１００の一例を示す模式的回路図である。

図１に示すように、電流電圧変換回路１００は、入力端子ＩＮ、入力段１０、バイアス回路２０、出力抵抗部３０および出力段４０，５０を含む。

（入力段１０）
入力段１０は、ＮＰＮトランジスタＱ１、ＰＮＰトランジスタＱ２、およびエミッタ抵抗Ｒ２，Ｒ３を含む。

図１に示すように、ＮＰＮトランジスタＱ１のエミッタは抵抗Ｒ２を介して入力端子ＩＮに接続される。ＰＮＰトランジスタＱ２のエミッタは、抵抗Ｒ３を介して入力端子ＩＮに接続される。

ＮＰＮトランジスタＱ１のベースと、ＰＮＰトランジスタＱ２のベースとの間にバイアス回路２０が介挿される。

ＮＰＮトランジスタＱ１のコレクタは、抵抗Ｒ４を介して定電源Ｖ１ラインに接続され、ＰＮＰトランジスタＱ２のコレクタは、抵抗Ｒ５を介して定電源Ｖ２ラインに接続される。

（バイアス回路２０）
バイアス回路２０は、コンデンサＣ２１、Ｃ２２、ＮＰＮトランジスタＱ２１、ＰＮＰトランジスタＱ２２、および抵抗Ｒ２４，Ｒ２５，Ｒ２６，Ｒ２７を含む。

ＮＰＮトランジスタＱ２１のエミッタは、接地（ＧＮＤ）される。ＮＰＮトランジスタＱ２１のエミッタ−コレクタ間にコンデンサＣ２１が設けられ、ベースーコレクタ間に抵抗Ｒ２４が設けられる。

また、ＰＮＰトランジスタＱ２２のエミッタは、接地（ＧＮＤ）される。ＰＮＰトランジスタＱ２２のエミッタ−コレクタ間にコンデンサＣ２２が設けられ、コレクタ−ベース間に抵抗Ｒ２５が設けられる。

また、ＮＰＮトランジスタＱ２１およびＰＮＰトランジスタＱ２２のベース間には、抵抗Ｒ２６，Ｒ２７が直列に接続されている。

また、バイアス回路２０は、抵抗Ｒ２２を介して定電源Ｖ１ラインに接続され、抵抗Ｒ２３を介して定電源Ｖ２ラインに接続される。

（出力抵抗部３０）
図１に示すように、出力抵抗部３０は、出力抵抗Ｒ３１を有する。出力抵抗Ｒ３１は、入力段１０のＮＰＮトランジスタＱ１のエミッタおよびＰＮＰトランジスタＱ２のエミッタと、出力端子ＯＵＴとの間に介挿される。当該出力抵抗Ｒ３１の大きさは、入力される電流の上限と、出力すべき電圧の上限とにより決定することができる。また、図１に示す
出力抵抗Ｒ３１は、負帰還抵抗の働きも有する。

（出力段４０）
出力段４０は、ＰＮＰトランジスタＱ４１および抵抗Ｒ４１を含む。
ＰＮＰトランジスタＱ４１のベースが入力段のＮＰＮトランジスタＱ１のコレクタに接続される。ＰＮＰトランジスタＱ４１のエミッタは、抵抗Ｒ４１を介して、定電源Ｖ１ラインに接続される。ＰＮＰトランジスタＱ４１のコレクタは、出力端子ＯＵＴに接続される。

（出力段５０）
出力段５０は、ＮＰＮトランジスタＱ５１および抵抗Ｒ５１を含む。
ＮＰＮトランジスタＱ５１のベースが入力段のＰＮＰトランジスタＱ２のコレクタに接続される。ＮＰＮトランジスタＱ５１のエミッタは、抵抗Ｒ５１を介して、定電源Ｖ２ラインに接続される。ＮＰＮトランジスタＱ５１のコレクタは、出力端子ＯＵＴに接続される。

仮に、図１に示す電流電圧変換回路１００の入力端子ＩＮに入力される電流が減少した場合、エミッタ抵抗Ｒ２の電圧幅が広がり、エミッタ抵抗Ｒ２に流れる電流は、入力された電流に応じて増加する。そして、抵抗Ｒ４にエミッタ抵抗Ｒ２に流れた電流が加算され、抵抗Ｒ４の電圧幅が増加される。ここで、エミッタ抵抗Ｒ４１にかかる電圧は、抵抗Ｒ４に掛かる電圧からＰＮＰトランジスタＱ４１のベース−エミッタ間（Ｖｂｅ）分を引いた値となる。

仮に、抵抗Ｒ４に１ｍＡの電流が流れており、エミッタ抵抗Ｒ４１に１０ｍＡ流れていると仮定する。この条件で、抵抗Ｒ４の電圧幅が１．５Ｖである場合、エミッタ抵抗Ｒ４１の電圧幅は、１．５Ｖ−（Ｖｂｅ（Ｑ４１））から、０．９Ｖとなる。また、該条件下では、抵抗Ｒ４は１．５ＫΩであり、抵抗Ｒ４１は９０Ωとなる。

上記状態から、入力電流が１０ｍＡに増加した場合、抵抗Ｒ４の電圧幅は、１５Ｖになり、エミッタ抵抗Ｒ４１の電圧幅は、１４．４Ｖまで変化する。また、入力電流が増加した場合には、対称回路が同様に動作する。

以上のように、電流電圧変換回路１００においては、出力抵抗部３０および出力段４０，５０により、後段の増幅幅が決定される。
また、本実施の形態に係る電流電圧変換回路１００では、上述したように、入力端子ＩＮから供給される電流が、入力段１０のＮＰＮトランジスタＱ１およびＰＮＰトランジスタＱ２に供給され、ＮＰＮトランジスタＱ１の印加電圧の上昇、下降に応じて、ＮＰＮトランジスタＱ１に流れる電流が増加、減少（ＰＮＰトランジスタＱ２では、逆動作）するので、定電源Ｖ１ラインおよび定電源Ｖ２ラインから加わる電圧が、バイアス回路２０における電圧と反比例の関係を保ちつつ、出力端子から安定して電圧を出力することができる。

また、電流電圧変換回路１００においては、バイアス回路２０を定電源Ｖ１，Ｖ２ラインからフローティング状態にすることで、ＮＰＮトランジスタＱ１およびＰＮＰトランジスタＱ２のベース間電圧を、バイアス回路２０により固定することができる。また、バイアス回路２０により定電流回路を多数設ける必要がなくなり、回路の簡素化を実現することができる。また、定電源Ｖ１，Ｖ２ラインからのリップルの影響を軽減させることができる。また、トランジスタＱ１、Ｑ２の駆動電流を定電源Ｖ１、Ｖ２に依存することなく、バイアス回路２０（特に、コンデンサＣ２１、Ｃ２２）から供給することによって、トランジスタＱ１、Ｑ２に瞬時に駆動電流を供給することができる。仮に、定電源Ｖ１、Ｖ２からトランジスタＱ１、Ｑ２に駆動電流を供給するのであれば、抵抗Ｒ２２、Ｒ２３に常に大きな電流を流しておく必要があるので、消費電力が増大してしまうが、本例ではそのような問題を解決できる。

さらに、本実施の形態に係る電流電圧変換回路１００においては、定常時の電流を抑制することができるので、発熱を抑制することができ、電流電圧変換回路１００の温度安定度を向上させることができる。また、ＮＰＮトランジスタＱ２１およびＰＮＰトランジスタＱ２２をトランジスタＱ１、Ｑ２に熱結合させることで、各トランジスタの熱による特性の変化の影響を相殺でき、その結果、出力電圧を安定化させることができる。なお、出力段４０、５０の各トランジスタをＮＰＮトランジスタＱ２１およびＰＮＰトランジスタＱ２２に熱結合させることによって、出力電圧をさらに安定化させることができる。

また、出力抵抗（負帰還抵抗）Ｒ３１は、ノイズおよび歪を低減することができるとともに、アンプゲインおよび出力抵抗の両機能を持たせることができる。その結果、回路構成の簡素化を実現できる。

また、入力段１０において、ＮＰＮトランジスタＱ１のゲインをエミッタ抵抗Ｒ２および抵抗Ｒ４で調整することができる。さらに、ＰＮＰトランジスタＱ２のゲインをエミッタ抵抗Ｒ３および抵抗Ｒ５で調整することができる。

また、本実施の形態に係る電流電圧変換回路１００においては、ＮＰＮトランジスタＱ１、ＰＮＰトランジスタＱ２は、ベース接地とみなすことができる。その結果、電流電圧変換回路１００の広帯域化を実現することができる。

（他の例）
図２は、電流電圧変換回路１００の他の例を示す模式的回路図である。以下、他の例の電流電圧変換回路１００ａが、第１の実施の形態に係る電流電圧変換回路１００と異なる点について主に説明を行う。

図２に示すように、電流電圧変換回路１００ａは、電流電圧変換回路１００の出力段４０，５０の代わりに、出力段４０ａ，５０ａを含む。すなわち、出力段４０ａ，５０ａは、出力段４０，５０のそれぞれにカスコード回路を追加したものである。

（出力段４０ａ）
出力段４０ａは、ＰＮＰトランジスタＱ４１、Ｑ４２、Ｑ４３、抵抗Ｒ４１，Ｒ４２，Ｒ４３，Ｒ４４，コンデンサＣ４１を含む。

ＰＮＰトランジスタＱ４１のコレクタがＰＮＰトランジスタＱ４２のエミッタに接続される。ＰＮＰトランジスタＱ４２のコレクタが出力端子ＯＵＴに接続される。

ＰＮＰトランジスタＱ４１のベースは、入力段のＮＰＮトランジスタＱ１のコレクタに接続され、ＰＮＰトランジスタＱ４１のエミッタは、抵抗Ｒ４１を介して定電源Ｖ１ラインに接続される。

ＰＮＰトランジスタＱ４２のベースは、ＰＮＰトランジスタＱ４３のコレクタに接続される。また、ＰＮＰトランジスタＱ４３のコレクタと後述するＮＰＮトランジスタＱ５３のコレクタとの間に抵抗Ｒ４２が、後述する抵抗Ｒ５２と直列に介挿される。

ＰＮＰトランジスタＱ４３のエミッタは、定電源Ｖ１ラインに接続される。ＰＮＰトランジスタＱ４３のベースは、抵抗Ｒ４３を介して定電源Ｖ１ラインに接続される。また、ＰＮＰトランジスタＱ４３のベース−コレクタ間には、抵抗Ｒ４４が介挿される。

コンデンサＣ４１は、ＰＮＰトランジスタＱ４３のコレクタおよび定電源Ｖ１ラインの間に介挿される。

（出力段５０ａ）
出力段５０ａは、ＮＰＮトランジスタＱ５１、Ｑ５２、Ｑ５３、抵抗Ｒ５１，Ｒ５２，Ｒ５３，Ｒ５４，コンデンサＣ５１を含む。

ＮＰＮトランジスタＱ５１のコレクタがＮＰＮトランジスタＱ５２のエミッタに接続される。ＮＰＮトランジスタＱ５２のコレクタが出力端子ＯＵＴに接続される。

ＮＰＮトランジスタＱ５１のベースは、入力段のＰＮＰトランジスタＱ２のコレクタに接続され、ＮＰＮトランジスタＱ５１のエミッタは、抵抗５１を介して定電源Ｖ２ラインに接続される。

ＮＰＮトランジスタＱ５３のエミッタは、定電源Ｖ２ラインに接続される。ＮＰＮトランジスタＱ５３のベースは、抵抗Ｒ５３を介して定電源Ｖ２ラインに接続される。また、ＮＰＮトランジスタＱ５３のベース−コレクタ間には、抵抗Ｒ５４が介挿される。ＮＰＮトランジスタＱ５２のベースは、ＮＰＮトランジスタＱ５３のコレクタに接続される。

コンデンサＣ５１は、ＮＰＮトランジスタＱ５３のコレクタおよび定電源Ｖ２ラインの間に介挿される。

カスコード回路が追加されることにより、トランジスタＱ４１，Ｑ４２の電力損失を低減することができる。また、ミラー効果が発生しないため、出力段４０ａ、５０ａの周波数特性を改善することができる。

（さらに他の例）
図３は、電流電圧変換回路１００のさらに他の例を示す模式的回路図である。図３に示す電流電圧変換回路１００ｂは、図１に示した電流電圧変換回路１００の入力段１０の代わりに入力段１０ｂを備え、さらに、出力段６０ｂを含む。

（入力段１０ｂ）
入力段１０ｂは、ＰＮＰトランジスタＱ１ｂ、ＮＰＮトランジスタＱ２ｂ、ＮＰＮトランジスタＱ１、ＰＮＰトランジスタＱ２およびエミッタ抵抗Ｒ２，Ｒ３を含む。

図１に示すように、ＰＮＰトランジスタＱ１ｂのベースとＮＰＮトランジスタＱ２ｂのベースとが入力端子ＩＮに接続される。ＰＮＰトランジスタＱ１ｂのコレクタとＮＰＮトランジスタＱ２ｂのコレクタとが接続され接地（ＧＮＤ）される。
ＮＰＮトランジスタＱ１のエミッタはエミッタ抵抗Ｒ２を介してＰＮＰトランジスタＱ１ｂのエミッタに接続される。
ＰＮＰトランジスタＱ２のエミッタはエミッタ抵抗Ｒ３を介してＮＰＮトランジスタＱ２ｂのエミッタに接続される。

また、ＮＰＮトランジスタＱ１のコレクタは、抵抗Ｒ４を介して定電源Ｖ１ラインに接続され、ＰＮＰトランジスタＱ２のコレクタは、抵抗Ｒ５を介して定電源Ｖ２ラインに接続される。

（出力段６０ｂ）
出力段６０ｂは、出力インピーダンスを下げるための回路である。出力段６０ｂは、ＮＰＮトランジスタＱ６１、Ｑ６２、ＰＮＰトランジスタＱ６３、抵抗Ｒ６１，Ｒ６２，Ｒ６３，Ｒ６４，Ｒ６５，Ｒ６６およびコンデンサＣ６１を含む。

ＮＰＮトランジスタＱ６２のコレクタは、定電源Ｖ１ラインに接続される。ＮＰＮトランジスタＱ６２のベースは、ＰＮＰトランジスタＱ４１のコレクタに接続される。ＮＰＮトランジスタＱ６２のエミッタは、抵抗Ｒ６５を介して出力端子ＯＵＴに接続される。

ＰＮＰトランジスタＱ６３のコレクタは、定電源Ｖ２ラインに接続される。ＰＮＰトランジスタＱ６３のベースは、ＮＰＮトランジスタＱ５１のコレクタに接続される。ＰＮＰトランジスタＱ６３のエミッタは、抵抗６６を介して出力端子ＯＵＴに接続される。

ＮＰＮトランジスタＱ６１のエミッタは、ＰＮＰトランジスタＱ６３のベースとＮＰＮトランジスタＱ５１のコレクタとの間に接続される。ＮＰＮトランジスタＱ６１のベース−コレクタ間に抵抗Ｒ６３が接続され、ＮＰＮトランジスタＱ６１のベース−エミッタ間に抵抗Ｒ６４が接続される。
ＮＰＮトランジスタＱ６２のベースおよびＰＮＰトランジスタＱ６３のベース間には、コンデンサＣ６１が設けられる。また、ＰＮＰトランジスタＱ４１のコレクタおよびＮＰＮトランジスタＱ５１のコレクタの間には、抵抗Ｒ６１、抵抗Ｒ６２が設けられ、抵抗Ｒ６１、抵抗Ｒ６２の間は、接地（ＧＮＤ）される。

以上のように、出力インピーダンスが低い出力段６０ｂ、すなわち、電圧増幅度は低く、電流増幅度が高い出力段を設けることで、電流電圧変換を効率よく行うことができる。

（さらに他の例）
図４に示すように、図１と比較し、電流電圧変換回路１００ｃは、抵抗Ｒ１０１、Ｒ１０２をさらに備える。抵抗Ｒ１０１は一端がトランジスタＱ４１のコレクタに接続され、他端が接地されている。抵抗Ｒ１０２は一端がトランジスタＱ５１のコレクタに接続され、他端が接地されている。トランジスタＱ４１，Ｑ５１のコレクタが抵抗Ｒ１０１，Ｒ１０２を介してそれぞれ接地されることにより、出力段４０，５０のゲインが、出力抵抗部３０の抵抗Ｒ３１により変動することを防止できる。以下、Ｒ１０１を例に説明するがＲ１０２も同様である。

抵抗Ｒ４１は、トランジスタＱ４１のエミッタ抵抗である。トランジスタＱ４１のコレクタ抵抗は、抵抗Ｒ１０１と、トランジスタＱ４１のコレクタ内部抵抗と、抵抗Ｒ３１との合成抵抗により表わされる。トランジスタＱ４１の出力アドミッタンスをｈｏｅとした場合、コレクタ内部抵抗は、（１／ｈｏｅ）で表わされる。抵抗Ｒ１０１の抵抗値がトランジスタＱ４１のコレクタ内部抵抗および抵抗Ｒ３１より非常に小さい場合、コレクタ抵抗において、抵抗Ｒ１０１の寄与が支配的なり、抵抗Ｒ３１の寄与が低下する。

抵抗Ｒ１０１が接続されていない場合、抵抗Ｒ３１がコレクタ内部抵抗よりも小さく、抵抗Ｒ３１が、トランジスタＱ４１のコレクタ抵抗において支配的となる。つまり、抵抗Ｒ３１の抵抗値によって、ゲインが変動する。しかし、抵抗Ｒ１０１が設けられることにより、抵抗Ｒ３１のゲインに与える影響を抑制することができる。

また、電流電圧変換回路１００，１００ａ，１００ｃにおいては、バイアス回路２０がＮＰＮトランジスタＱ１のベースとＰＮＰトランジスタＱ２のベースとの間に接続されているので、バイアス回路２０がプルアップされた状態（フローティング状態とも呼ばれる）となり、バイアス回路２０を複数設ける必要がなく、電流電圧変換回路１００，１００ａ，１００ｂの回路構成を簡素化することができる。
また、本発明にかかる電流電圧変換回路１００，１００ａは、バイアス回路２０において温度補償をすることができるので、トランジスタの熱暴走を防止し、電流電圧変換回路１００，１００ａの温度安定度を高めることができる。

また、ＮＰＮトランジスタＱ１とＰＮＰトランジスタＱ２とを熱結合させることにより、より電流電圧変換回路１００，１００ａの温度安定度を高めることができる。

また、抵抗Ｒ２および抵抗Ｒ４の比、抵抗Ｒ３および抵抗Ｒ５の比により電流電圧変換回路１００，１００ａ，１００ｂにおける増幅量が決定される。その結果、抵抗Ｒ２、Ｒ３、Ｒ４、Ｒ５は、固定抵抗であるので、電流電圧変換回路１００，１００ａ，１００ｂの増幅の線形性を向上させることができる。

さらに、本実施の形態に係る電流電圧変換回路１００，１００ａにおいては、抵抗Ｒ２および抵抗Ｒ３よりも出力抵抗Ｒ３１／アンプゲインが小さくなるように設計することで、入力段１０にさらなるトランジスタを追加し、エミッタフォロアを構成する必要がない。その結果、部品点数を削減することができ、回路構成の簡素化を実現することができる。

なお、上記の実施の形態においては、補償回路を設けていないが、これに限定されず、例えば、出力抵抗Ｒ３１に位相補償回路を設けてもよい。

さらに、上記の実施の形態においては、電流電圧変換回路１００，１００ａにおいては、バイポーラトランジスタを用いた場合について説明したが、これに限定されず、ＭＯＳＦＥＴまたはＪＦＥＴで実現してもよい。

本実施の形態においては、ＮＰＮトランジスタＱ１が第１トランジスタに相当し、ＰＮＰトランジスタＱ２が第２トランジスタに相当し、ＰＮＰトランジスタＱ４１およびＮＰＮトランジスタＱ５１が出力段トランジスタに相当し、ＮＰＮトランジスタＱ１のエミッタが第１トランジスタの第１端子に相当し、ＰＮＰトランジスタＱ２がエミッタ第２トランジスタの第１端子に相当し、ＮＰＮトランジスタＱ１のコレクタが第１トランジスタの第２端子に相当し、ＮＰＮトランジスタＱ１のベースが第１トランジスタの制御端子に相当し、ＰＮＰトランジスタＱ２のベースが第２トランジスタの制御端子に相当し、抵抗Ｒ２が第１抵抗に相当し、抵抗Ｒ３が第２抵抗に相当し、抵抗Ｒ４が第３抵抗に相当し、抵
抗Ｒ５が第４抵抗に相当する。

本発明の好ましい一実施の形態は上記の通りであるが、本発明はそれだけに制限されない。本発明の精神と範囲から逸脱することのない様々な実施形態が他になされることは理解されよう。さらに、本実施形態において、本発明の構成による作用および効果を述べているが、これら作用および効果は、一例であり、本発明を限定するものではない。

１００，１００ａ 電流電圧変換回路
１０ 入力段
Ｑ１ ＮＰＮトランジスタ
Ｑ２ ＰＮＰトランジスタ
２０ バイアス回路
Ｑ４１ ＰＮＰトランジスタ
Ｑ５１ ＮＰＮトランジスタ
ＩＮ 入力端子
Ｖ１，Ｖ２ 電源ライン
Ｒ２，Ｒ３ 抵抗

Claims (3)

1. 入力電流を増幅して出力する電流電圧変換回路であって、
   入力段に設けられた第１トランジスタと、
   前記入力段に設けられ、前記第１トランジスタとは極性が異なる第２トランジスタと、
   前記第１トランジスタと同極性である第５トランジスタと前記第２トランジスタと同極性である第６トランジスタとを有するバイアス回路と、を含み、
   前記入力段の前記第１トランジスタの第１端子と、前記入力段の前記第２トランジスタの第１端子とが、前記入力電流が入力される入力端子にそれぞれ第１抵抗または第２抵抗を介して接続され、
   前記第１トランジスタの第２端子が第３抵抗を介して第１所定電位に接続され、
   前記第２トランジスタの第２端子が第４抵抗を介して第２所定電位に接続され、
   前記バイアス回路の前記第５トランジスタの第１端子および前記第６トランジスタの第１端子が接地され、
   前記第５トランジスタの第２端子が前記第１トランジスタの制御端子に接続され、
   前記第６トランジスタの第２端子が前記第２トランジスタの制御端子に接続され、
   前記第５トランジスタの制御端子と前記第６トランジスタの制御端子との間に第７抵抗が接続され、
   前記第５トランジスタの制御端子と第２端子との間に第８抵抗が接続され、
   前記第６トランジスタの制御端子と第２端子との間に第９抵抗が接続され、
   前記入力段の前記第１トランジスタ並びに前記第２トランジスタがそれぞれ前記バイアス回路の前記第５トランジスタまたは前記第６トランジスタの少なくともいずれか一方と熱結合される、
   電流電圧変換回路。
2. 前記バイアス回路が、前記第１トランジスタの制御端子と前記第２トランジスタの制御端子とに接続されるコンデンサを含む、
   請求項１に記載の電流電圧変換回路。
3. 制御端子が前記第１トランジスタの第２端子に接続され、第２端子が前記電流電圧変換回路の出力端子に接続され、前記バイアス回路の前記第５トランジスタまたは前記第６トランジスタの少なくともいずれか一方と熱結合された第３トランジスタと、
   制御端子が前記第２トランジスタの第２端子に接続され、第２端子が前記電流電圧変換回路の出力端子に接続され、前記バイアス回路の前記第５トランジスタまたは前記第６トランジスタの少なくともいずれか一方と熱結合された第４トランジスタと、
   前記第３トランジスタの第２端子に接続される一端と、接地される他端とを有する第５抵抗と、
   前記第４トランジスタの第２端子に接続される一端と、接地される他端とを有する第６抵抗とをさらに含む、
   請求項１または２に記載の電流電圧変換回路。