JP5204503B2 - 双方向逆阻止バッテリスイッチ - Google Patents

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Description

本発明は、双方向逆阻止バッテリスイッチに関する。
バッテリ寿命およびバッテリサイズはバッテリ駆動式装置の二つの重要な特徴である。各バッテリチャージの目的は「仕事」を実行して、ハウスキーピングおよび安全回路に対する損失を最小限にしながら価値を付加する機能および機構に動力を供給することである。
潜在的に有害または危険な状態が生じた場合、バッテリを切断する必要がありうる。バッテリエネルギーを減少することなくバッテリを切断するために、通常、バッテリ断路スイッチが典型的にバッテリと直列に設けられている。
図1は、2個のNチャネルMOSFET 108および109 (図2に示す)で構成された従来の逆阻止バッテリスイッチ100の略回路図を示す。NチャネルMOSFETは、ソース入力101および106ならびにゲート入力102および105を含む。
NチャネルMOSFETはまた、ジャンパ107によって接続されているそれぞれのドレイン103および104を含む。図1のスイッチの2個のMOSFETは、一方向への電流の流れを本質的に阻止する真性ボディダイオード（intrinsic body diode）を使用して、「コモンドレイン」構成で接続してもよい。代替的な構成を使用してもよく、種々のトランジスタ入力を静電気損傷から保護するため、またはゲート入力102および105をレベルシフトするために他の回路を加えてもよい。
図2は、図1に示す従来のデュアルMOSFET双方向スイッチ構成の機械的構造の斜視図を示す。この単一パッケージ法では、コモンドレイン103および104が、2個の標準MOSFET 108および109を共通の銅ダイパッド107にダイ接着することによって接続されている。ゲート102および105がパッケージの長手方向両端に形成されている。この構成は、垂直伝導MOSFET 108および109の背面を介して、放熱のための直接的な熱経路およびドレイン103と104との間の低電気抵抗接続の両方を達成する。
図3は、図1〜2の従来の双方向スイッチのモノリシック実装の略斜視図を示す。この構成は、ダイパッド307上に互いに隣接して構築され、連結された2個のMOSFETを使用する。MOSFETは、通常のウェーハレイアウト上で2個の隣接するダイ301および304から共通に構築され、それら2個のダイ301および304が通常は横並びであり、ゲート入力302および305がパッケージの同じ端に位置する。図3の構成は、比較的構築しやすいが、製造業者によって典型的に望まれるアスペクト比を有するダイパッケージには適合しない。
図4は、2×5 mmのDFN (Dual Flat No Lead)パッケージ400中の双方向スイッチを示す。この種類の双方向スイッチは、ダイを好ましいパッケージフットプリントに収めようとするものである。パッケージ400のアスペクト比は2×5 mmであるため、2個のMOSFETは端部どうしを接して取り付けられる。
しかし、この構成は、内部ドレイン接続抵抗を垂直伝導MOSFETの抵抗に比べて高くする。直列ドレイン抵抗を許容レベルにするために、ダイの背面が銅ダイパッドにダイ接着される。この構成は、銅プレート(ダイパッド)を2個のバルクドレイン抵抗と横並びに配することにより、より低い抵抗を可能にしたものである。ダイパッドはまた、外部コネクタへのコモンドレイン接続としても働く。
上記構成は効果的ではあるが、改善された特性を有するスイッチが当技術分野で要望されている。
米国特許第7,250,672号明細書 米国特許出願公開第2007/0187807号明細書（特表２００９−５２７１０９号公報(JP 2009-527109 A)） 米国特許第6,627,991号明細書 米国特許第5,003,246号明細書（特開平２−１１９４１６号公報(JP 2-119416 A)） 米国特許出願公開第2002/0096748号明細書 米国特許出願公開第2004/0021233号明細書（特表２００４−５０２２９３号公報(JP 2004-502293 A)） 米国特許出願公開第2006/0118818号明細書（特開２００６−１８６３０７号公報(JP 2006-186307 A)） 米国特許出願公開第2007/0052076号明細書（特表２００５−５３１１３７号公報(JP 2005-531137 A)） 特開平8-32060号公報
本発明の目的は、双方向逆阻止バッテリスイッチを提供することである。
本発明の態様は、双方向逆阻止バッテリスイッチのための改良されたダイレイアウトに関する。一つの態様により、2個のスイッチがダイパッケージ中で横並びに(端部どうしを接するのではなく)方向付けられる。この構成は、所与のダイ面積に関して全スイッチ抵抗を低減し、多くの場合、抵抗規格に適合するためのバックメタルの使用を回避させるのに十分なほど抵抗を低減する。バックメタルの排除がダイパッケージの総コストを削減し、バックメタルの製造に伴う潜在的な故障モードを除去する。本発明の態様はまた、より多くのピン接続およびピンピッチの増大を可能にする。これは、より大電流の接続のための冗長接続の形成を可能にし、それにより、電気抵抗および熱抵抗を低減し、ダイパッケージの製造／実装コストを最小限にする。
本発明による半導体素子の態様は、コモンドレインを介して電気的に連絡する2個の垂直MOSFETトランジスタを含む。各MOSFETトランジスタの上面に形成された複数のコンタクトは、複数のピンと電気的に連絡している。2個のMOSFETトランジスタおよび複数のピンの一部を封入するためにパッケージボディが使用される。パッケージボディは、第一の軸および第一の軸よりも長い第二の軸を有し、2個のMOSFETトランジスタのコンタクトが第二の軸の両側に沿って方向付けられている。
本発明による逆阻止バッテリスイッチを製造する方法の態様は、コモンドレイン接続を有する2個の垂直MOSFETトランジスタおよび各トランジスタの上面にある複数のコンタクトを提供する段階と、2個のMOSFETトランジスタのコンタクトと電気的に連絡する複数のピンを提供する段階と、および2個のMOSFETトランジスタおよびピンの一部を、第一の軸および第一の軸よりも長い第二の軸を有するパッケージボディ中に封入する段階とを含む。2個のMOSFETトランジスタのコンタクトは、パッケージボディの第二の軸に沿って両側に方向付けられている。
本発明によるバッテリスイッチをパッケージングする方法の態様は、複数のピン接続を第一の長軸の両側に沿って配置して、2個の垂直MOSFETトランジスタの間の距離から生じる抵抗が低減するようにする段階を含む。
以下の詳細な説明を添付図面と併せて参照することにより、本発明による態様をさらに理解することができる。
本発明（１）は、第一および第二のMOSFETトランジスタがそれぞれの上面に複数のコンタクトを有するところの、第二の垂直MOSFETトランジスタのドレインと電気的に連絡するドレインを有する第一の垂直MOSFETトランジスタと、
該コンタクトと電気的に連絡する複数のピンと、
該トランジスタおよび該ピンの一部を封入するパッケージボディであって、第一の軸および該第一の軸よりも長い第二の軸を有し、該第一の垂直MOSFETトランジスタの該コンタクトおよび該第二の垂直MOSFETトランジスタの該コンタクトが該第二の軸に沿って両側に方向付けられているパッケージボディとを含む、
半導体素子である。
本発明（２）は、第一および第二の垂直MOSFETトランジスタが一つの基板中にモノリシックに存在する、本発明（1）の半導体素子である。
本発明（３）は、第一および第二の垂直MOSFETトランジスタが別々のダイの中に存在する、本発明（1）の半導体素子である。
本発明（４）は、パッケージボディが、DFN、ChipScale、またはJリードから選択される規格に適合する、本発明（1）の半導体素子である。
本発明（５）は、第一の垂直MOSFETのコンタクトと第二の垂直MOSFETのコンタクトとが接続されて逆阻止バッテリスイッチを形成する、本発明（1）の半導体素子である。
本発明（６）は、複数の第一のピンが、パッケージボディを180°回転させた場合に複数の第二のピンに対して電気的に対称になるように該パッケージボディ中に配置されている、本発明（1）の半導体素子である。
本発明（７）は、第一および第二のMOSFETトランジスタのドレインがバックメタルを介して電気的に接続されていない、本発明（1）の半導体素子である。
本発明（８）は、第一および第二のMOSFETトランジスタがバックメタルを介して電気的に接続されている、本発明（1）の半導体素子である。
本発明（９）は、第一の垂直MOSFETトランジスタまたは第二の垂直MOSFETトランジスタの一方の表面が複数のゲートコンタクトまたはソースコンタクトを示す、本発明（1）の半導体素子である。
本発明（１０）は、第一および第二のMOSFETトランジスタがそれぞれの上面に複数のコンタクトを有するところの、第二の垂直MOSFETトランジスタのドレインと電気的に連絡するドレインを有する第一の垂直MOSFETトランジスタを提供する段階と、
該コンタクトと電気的に連絡する複数のピンを提供する段階と、
該第一および第二の垂直MOSFETトランジスタならびに該ピンの一部を、第一の軸および該第一の軸よりも長い第二の軸を有し、該第一の垂直MOSFETトランジスタのコンタクトおよび該第二の垂直MOSFETトランジスタのコンタクトが該第二の軸に沿って両側に方向付けられているパッケージボディ中に封入する段階とを含む、
逆阻止バッテリスイッチを製造する方法である。
本発明（１１）は、第一および第二の垂直MOSFETトランジスタが一つの基板中にモノリシックに提供される、本発明（10）の方法である。
本発明（１２）は、第一および第二の垂直MOSFETトランジスタが別々のダイとして提供される、本発明（10）の方法である。
本発明（１３）は、第一の垂直MOSFETトランジスタのコンタクトと第二の垂直MOSFETトランジスタのコンタクトとがピンによって接続されて逆阻止スイッチを形成する、本発明（10）の方法である。
本発明（１４）は、封入が、DFN、ChipScale、またはJリードから選択される規格に適合するパッケージを作り出す、本発明（10）の方法である。
本発明（１５）は、複数の第一のピンが、パッケージボディを180°回転させた場合に複数の第二のピンに対して電気的に対称になるように該パッケージボディ中に配置される、本発明（10）の方法である。
本発明（１６）は、第一および第二のMOSFETトランジスタのドレインがバックメタルを介して電子的に連絡している、本発明（10）の方法である。
本発明（１７）は、ピンが、第一の垂直MOSFETトランジスタまたは第二の垂直MOSFETトランジスタの一方の、複数のゲートコンタクトまたはソースコンタクトを有する表面に提供される、本発明（10）の方法である。
本発明（１８）は、第一の長軸の両側に沿って複数のピン接続を配置する段階を含む、バッテリスイッチをパッケージングする方法であって、2個の垂直MOSFETトランジスタのコモンドレインの間の距離から生じる抵抗が低減する方法である。
本発明（１９）は、2個の垂直MOSFETトランジスタが一つの基板中にモノリシックに提供される、本発明（18）の方法である。
本発明（２０）は、2個の垂直MOSFETトランジスタが別々のダイとして提供される、本発明（18）の方法である。
本発明により、双方向逆阻止バッテリスイッチが提供された。
本発明の態様は、双方向逆阻止バッテリスイッチのための改良されたダイレイアウトに関する。一つの態様により、2個のスイッチがダイパッケージ中で横並びに(端部どうしを接するのではなく)コモンバルクドレインに集積される。この構成は、全スイッチ抵抗を低減し、多くの場合、抵抗規格に適合するためのバックメタルの使用を回避させる。バックメタルの排除がダイパッケージの総コストを削減し、バックメタルの製造に伴う潜在的な故障モードを除去する。
本発明の態様はまた、より多くのピン接続およびピンピッチの増大を可能にする。これは、より大電流の接続のための冗長接続を作り出し、それにより、電気抵抗および熱抵抗を低減し、ダイパッケージの製造／実装コストを最小限にする。本発明による態様はまた、バッテリセルに適合するサイズ因子および形状因子、許容可能なダイフットプリントに収まる低い抵抗、バッテリの組み立ておよび使用に関する信頼性を提供する構成、ならびに内部で発生した熱を放散させるための低い熱インピーダンスを示すことができる。
従来のダイレイアウトに対して加えることができる一つの変更は、コモンドレインとのコンタクトをダイの両側に移動させるための「シンカ」構造の使用である。そのようなシンカ構造は、ICのバルク領域または基板領域と接触させるために一般に使用されるが、動力製品においても用途を見出している。動力製品は一般にすべてのノードへの低抵抗接続を必要とするため、シンカは、能動素子に匹敵する抵抗を有するために大きな面積を使うと考えられる。
図5Aおよび5Bは、モノリシック双方向スイッチ500がコモンドレイン接続への「シンカ」を有するような構成の斜視図および回路図をそれぞれ示す。抵抗510が、ゲート入力502および505ならびにソース入力501および506を含む2個の垂直MOSFET 511および512を接続するコモンドレイン接続の直列抵抗である。
コモンドレイン接続は、2個の素子をウェーハ上の伝導性コモン「バルク」ドレイン区域に集積することによって達成される。コモン「バルク」ドレイン区域は伝導性であるが、直列抵抗は、バックメタルを使用するパッケージの直列抵抗ほど低くはない。
さらに、抵抗器508は、外側ノード509と直列にあり、2個のMOSFETスイッチ511および512と直接直列にある「シンカ」の直列抵抗を表す。多くの場合、このノードは、コモンドレイン接続の電圧をモニタするために使用され、それは、最小面積のシンカが用いられたとしても有意な誤差を生じうる大電流路ではない。
図5Aおよび5Bに示すシンカ構造を使用する従来の構造は、パッケージピンおよび外部コネクタのコンタクトのすべてをダイの一方の側に作ることを可能にする。しかし、この構成では、ドレイン領域は能動的な2個の垂直MOSFETの間に低い抵抗を有し、コモンドレイン区域は大きな外部電流接続を生じない。さらに、ドレイン接続は、電圧をモニタするために主に使用され、それは、測定値を損なうことなく大きな直列抵抗を許容することができる。
ドレイン接続をゲートおよびソースと同じ側に配置するために存在する他の従来法、たとえば穿孔法、エッチング法、および／またはMOSFETウェーハの背面に使用されるものに類似した銅、ロウ、もしくはトリメタルでホールをめっきもしくは充填する方法が存在する。しかし、これらの方法は、特に、外部コネクタへのコモンドレイン接続のためにきわめて低い抵抗を要しない用途の場合、費用効果的ではないことがある。
図6Aは、既存の2×5 mmのDFNパッケージにパッケージされた図5Aおよび5Bのモノリシック双方向スイッチの従来の「BOL (bump on leadframe)」実装の略斜視図であり、図6Bは同実装の側面図である。この構造は既存の2×5 mmのDFNスタイルパッケージを介して接続することができるが、この構成は、既存の製品に対する有意な改良とはいえない。
具体的には、図6Aおよび6Bの態様のダイレイアウトは、依然、2個のMOSFETスイッチ601および602を端部どうしを接して配置している。これは、2個のスイッチ601および602に共通の直列ドレイン抵抗604を最大化し、分散させ、それにより、全抵抗を増大させ、バックメタル、銅スラグ、または他の低抵抗平行伝導層の追加を要する。加えて、二端におけるパッケージコンタクトレイアウトは、外部コネクタのためのダイコンタクトをダイの端部へ経路付ける、すなわちダイ面積を非効率的に使用させる。
したがって、図7Aは、本発明によるダイレイアウト態様の略斜視図であり、図7Bは同態様の略端面図であり、図7Cは同態様の略底面図である。この態様では、ダイは、2個のスイッチ708および710が、図6Aのパッケージの場合と同じ全ダイ面積を占有するが、端部どうしを接する状態ではなく横並びに方向付けられるように敷設されている。本発明の態様によるダイパッケージは、DFN、ChipScale、またはJリード技術を使用して構築することができる。2個のスイッチ708および710は、それぞれのゲート入力702および705、ソース入力701および706、ならびにコモンドレイン接続709 (すなわちコモン「バルク」ドレイン)を含む。
図7Bは、図7Aのダイレイアウトの端部から見た略図である。図7Bは、直列ドレイン抵抗703が図6Bに示す従来構造の直列ドレイン抵抗604よりも小さいということを示す。具体的には、他すべてが同じであるとすると、図7A〜7Cの態様の構成は、阻止バッテリスイッチの全抵抗を、長さ×幅の比率の係数で低減する。ここで、長さ×幅の比率とは、長さの半分および幅の2倍(直列2正方形 対 並列2正方形)、すなわち全スイッチ抵抗の1/4である。
本発明による態様により達成される直列ドレイン抵抗およびソース抵抗の低減は、他方で、ドレインバルク抵抗を、抵抗規格制限を満たすためのバックメタルの使用を回避させるのに十分なほど低減しうる。このようなバックメタルの排除は、バックメタル製造に伴うコストおよび潜在的故障モードを低減する。
最終的に、本発明の態様は、より多数のピンおよび／またはより幅広のピン、ならびにピンピッチの増大を許容することができる。これは、より大電流の接続のために冗長接続を提供することを可能にする。ピンの幅広化および増数はまた、電気抵抗および熱抵抗の低減に役立つことができ、周縁部の接続が致命的になるのを防ぐのに役立つことができる。加えて、ピンピッチに対し制限を強要しないダイパッケージは、より廉価に実装および製造することができる傾向にある。
図7Dは、図7A〜7Cの態様の改良されたダイレイアウトの略電気回路図を示す。図1の従来のダイパッケージと異なり、図7Dのコモンドレイン区域は、2個のコモンドレインを接続するためのジャンパを要しない。さらに、ピンは、いずれのスイッチに関しても同じピンパターンがいずれの側でも繰り返されるように方向付けられ、それにより、ダイパッケージをリバーシブルにしている。このような構造は、パッケージの試験中およびPCボード上でのパッケージの組み立て中の方向付けステップを除去する。
図8Aは、本発明の代替的な態様の、より小さく、より高抵抗のスイッチ800の略斜視図であり、図8Bは同スイッチの平面図である。図8Aおよび8Bのスイッチは、より小さなダイレイアウト上に配置されている。
ゲート接続802および805ならびにコモンドレイン接続809をパッケージの中央に位置付け、それらを左右逆にすることにより、パッケージはリバーシブルになる。したがって、パッケージを180°回転させた場合に、ゲート、ソース、およびドレイン接続は、パッケージの各側に沿って同じ場所にとどまる。
さらに、各端部のソース接続801および806の数は、ダイサイズの関数であり、ひいてはスイッチ抵抗の比である。したがって、図8A〜8Bの態様は、熱抵抗および電気抵抗を低減し、ダイ面積の効率的な使用を可能にする。
上記は、本発明による具体的な態様の十分な説明であるが、様々な改変ならびに代替的な構造および同等物を使用してもよい。たとえば、図7A〜8Bに示す態様は、モノリシック構造で存在するMOSFETを使用するが、これは本発明によって求められてはいない。代替的な態様にしたがって、スイッチのMOSFETは別々のダイの中に存在してもよい。そのような態様では、バックメタルまたは他の伝導層、たとえばダイパッドを介して、隣接するダイのMOSFET素子の間にコモンドレインを設けることもできる。
上記を考慮して、説明および例示は、添付の特許請求の範囲によって定義される本発明の範囲を限定するものとみなされてはならない。
2個の通常のNチャネルMOSFETで構成された従来の逆阻止バッテリスイッチの略回路図である。 デュアルMOSFET双方向スイッチ構成における従来のMOSFET取り付けの略斜視図である。 従来の双方向スイッチ構成のモノリシック実装の略斜視図である。 2×5 mmのDFN (Dual Flat No Lead)パッケージにおける従来の双方向スイッチの略斜視図である。 コモンドレインに接続された「シンカ」を備えたモノリシック双方向スイッチの略斜視図である。 図5Aのパッケージの略電気回路図である。 2×5 mmのDFN (Dual Flat No Lead)パッケージにおけるモノリシック双方向スイッチのBOL (bump on leadframe)実装の略斜視図である。 図6Aのパッケージの略側面図である。 本発明の態様による改良されたダイレイアウトの略斜視図である。 図7Aの改良されたダイレイアウトの略断面図である。 図7Aの改良されたダイレイアウトの略底面図である。 図7Aの改良されたダイレイアウトの略電気回路図である。 本発明の態様による、より小さいダイレイアウト上のより高い抵抗スイッチの略斜視図である。 図8Aのダイレイアウトの略底面図である。
７０１ ソース入力
７０２ 入力ゲート
７０３ 直列ドレイン抵抗
７０５ 入力ゲート
７０６ ソース入力
７０８ スイッチ
７０９ コモンドレイン接続
７１０ スイッチ
８００ スイッチ
８０１ ソース接続
８０２ ゲート接続
８０５ ゲート接続
８０６ ソース接続
８０９ コモンドレイン接続

Claims (20)

  1. 第一および第二のMOSFETトランジスタがそれぞれの上面に複数のコンタクトを有するところの、第二の垂直MOSFETトランジスタのドレインと電気的に連絡するドレインを有する第一の垂直MOSFETトランジスタと、
    該コンタクトと電気的に連絡する複数のピンと、
    該トランジスタおよび該ピンの一部を封入するパッケージボディであって、第一の軸および該第一の軸よりも長い第二の軸を有し、該第一の垂直MOSFETトランジスタの該コンタクトおよび該第二の垂直MOSFETトランジスタの該コンタクトが該第二の軸に沿って両側に方向付けられているパッケージボディとを含む、
    半導体素子。
  2. 第一および第二の垂直MOSFETトランジスタが一つの基板中にモノリシックに存在する、請求項1記載の半導体素子。
  3. 第一および第二の垂直MOSFETトランジスタが別々のダイの中に存在する、請求項1記載の半導体素子。
  4. パッケージボディが、DFN、ChipScale、またはJリードから選択される規格に適合する、請求項1記載の半導体素子。
  5. 第一の垂直MOSFETのコンタクトと第二の垂直MOSFETのコンタクトとが接続されて逆阻止バッテリスイッチを形成する、請求項1記載の半導体素子。
  6. 複数の第一のピンが、パッケージボディを180°回転させた場合に複数の第二のピンに対して電気的に対称になるように該パッケージボディ中に配置されている、請求項1記載の半導体素子。
  7. 第一および第二のMOSFETトランジスタのドレインがバックメタルを介して電気的に接続されていない、請求項1記載の半導体素子。
  8. 第一および第二のMOSFETトランジスタがバックメタルを介して電気的に接続されている、請求項1記載の半導体素子。
  9. 第一の垂直MOSFETトランジスタまたは第二の垂直MOSFETトランジスタの一方の表面が複数のゲートコンタクトまたはソースコンタクトを示す、請求項1記載の半導体素子。
  10. 第一および第二のMOSFETトランジスタがそれぞれの上面に複数のコンタクトを有するところの、第二の垂直MOSFETトランジスタのドレインと電気的に連絡するドレインを有する第一の垂直MOSFETトランジスタを提供する段階と、
    該コンタクトと電気的に連絡する複数のピンを提供する段階と、
    該第一および第二の垂直MOSFETトランジスタならびに該ピンの一部を、第一の軸および該第一の軸よりも長い第二の軸を有し、該第一の垂直MOSFETトランジスタのコンタクトおよび該第二の垂直MOSFETトランジスタのコンタクトが該第二の軸に沿って両側に方向付けられているパッケージボディ中に封入する段階とを含む、
    逆阻止バッテリスイッチを製造する方法。
  11. 第一および第二の垂直MOSFETトランジスタが一つの基板中にモノリシックに提供される、請求項10記載の方法。
  12. 第一および第二の垂直MOSFETトランジスタが別々のダイとして提供される、請求項10記載の方法。
  13. 第一の垂直MOSFETトランジスタのコンタクトと第二の垂直MOSFETトランジスタのコンタクトとがピンによって接続されて逆阻止スイッチを形成する、請求項10記載の方法。
  14. 封入が、DFN、ChipScale、またはJリードから選択される規格に適合するパッケージを作り出す、請求項10記載の方法。
  15. 複数の第一のピンが、パッケージボディを180°回転させた場合に複数の第二のピンに対して電気的に対称になるように該パッケージボディ中に配置される、請求項10記載の方法。
  16. 第一および第二のMOSFETトランジスタのドレインがバックメタルを介して電子的に連絡している、請求項10記載の方法。
  17. ピンが、第一の垂直MOSFETトランジスタまたは第二の垂直MOSFETトランジスタの一方の、複数のゲートコンタクトまたはソースコンタクトを有する表面に提供される、請求項10記載の方法。
  18. 2個の垂直MOSFETトランジスタのコモンドレインの間の距離から生じる抵抗が低減するように、第一の長軸の両側に沿って複数のピン接続を配置する段階を含む、バッテリスイッチをパッケージングする方法。
  19. 2個の垂直MOSFETトランジスタが一つの基板中にモノリシックに提供される、請求項18記載の方法。
  20. 2個の垂直MOSFETトランジスタが別々のダイとして提供される、請求項18記載の方法。
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