JP5161773B2 - 曲がった二次元アレイ・トランスデューサ - Google Patents

Description

本発明は、医療診断超音波システムに、特にアジマス方向の次元において曲がっている二次元アレイ・トランスデューサに関する。

一次元の曲がった線形アレイ・トランスデューサは、ここ数年、超音波撮像において商業的に利用されてきた。曲がったアレイはその広い視野のために特に有用であり、産科の撮像といった腹部適用に用途を見出す。小さなきつく曲がったアレイは、直腸内プローブおよび膣内プローブといった体内留置プローブのためによく使われる。トランスデューサ・アレイの曲がりがビームを、発散する扇形のパターンに分散させ、ビーム操縦および合焦のために必要とされる電子的な遅延の範囲を減らす。曲がったアレイは通常は、圧電トランスデューサ材料を柔軟な基板の途中までダイシング（dicing）して、平坦だが柔軟な線形アレイを形成することによって製造される。次いでその柔軟な線形アレイは、所望の曲がりに機械加工された裏打ち（backing）物質のブロックの上で曲げられる。該ブロックは、新たに曲げられたアレイの形を保持するとともに音響減衰を提供する。次いでトランスデューサ要素の露出された端部に、一般にはフレックス回路によって電気的接続が形成される。

この工程は一次元の曲がったアレイについてはうまくいくが、曲がった二次元（2D）アレイを製造しようとすると、より大きな困難に直面する。2Dアレイの内側における要素は信号導体の横取り付けによって到達できないので、アレイの裏から内的な要素接続を形成する必要がある。これらの内側アレイ要素への接続は、アレイの裏が曲がっているという事実によって複雑になる。さらに、任意の二次元（2D）アレイの信号および制御導体の数は著しいものとなりうる。システムに呈示される導体の数を減らすための一つの手法は、トランスデューサに、要素の諸グループからの信号を実行し、組み合わせ、処理する特定用途向け集積回路（ASIC）を組み込んで、必要とされる出力導体の数を扱える量にまで減らすというものである。それでも、多数のアレイ要素のASICへの相互接続が問題となることがある。

平坦なアレイでは、相互接続問題は、ASICを直接トランスデューサ・アレイ・スタックに接合する（bond）ことによって単純化できる。ASICを貫通することなく該スタックがダイシングされ、ASICへの直接的な電気的接触を有する切り離されたアレイ要素が作成される。しかし、曲がったアレイについては、トランスデューサ・アレイ・スタック内に剛性のASICが存在すると、アレイを曲げるのが難しくなる。よって、こうした困難を克服する、曲がった2Dアレイ・トランスデューサの製造に向けたアプローチを提供することが望ましい。

本発明の原理によれば、ASICまたはその他の集積回路をもつ平坦なアレイ・トランスデューサが所望の形に曲げられることを許容する、曲がった二次元アレイ・トランスデューサが提供される。これを達成するには、まずASICおよび柔軟な基板の両方をアレイ・スタックに接合する。その際、ASICは圧電物質と柔軟な基板との間に挿置される。次いでアレイ・スタックは、ASICを貫いてそれをアジマス軸に沿った諸セグメントに分割するカットによって、柔軟な基板にまでダイシングされる。

一例では、ダイシングによって除去される領域に回路の不在部分を有する新規なASICが使用される。各ASICセグメントは完全に機能し、各アジマス位置におけるエレベーション方向の諸要素を独立して制御する。今やアレイ・スタックは、曲がった裏打ちブロックの上で曲げられることができる。そして、すべてのASICセグメントの制御を回復するために個々のASICセグメントが結線される。エレベーション方向において諸要素を画定するカットはASICを貫通しない。この方向には曲がりはないからである。

本発明のもう一つの例では、前記柔軟な基板は、圧電物質とASICとの間に挿置されたフレックス回路である。この場合、圧電物質は上面からフレックス回路までダイシングされ、ASICは別個のステップで下面から柔軟な回路までダイシングされる。フレックス回路は、柔軟な基板としての役割を果たすとともに、ASICとアレイ要素との間の接続を提供する。さらに、フレックス回路は、アジマスまたはエレベーションのいずれかにおいてアレイ・ピッチからASICピッチへの遷移を提供するよう設計されてもよい。

まず図１を参照すると、2Dの曲がったトランスデューサ・アレイ１０が示されている。トランスデューサ・アレイは、曲がった表面上に形成され、曲がった裏打ちブロック１４の上に位置するトランスデューサ要素１２のマトリクスからなる。この例では、トランスデューサ・アレイは、アジマス（AZ: azimuth）次元において曲げられており、要素の各列はエレベーション（EL: elevation）次元にはまっすぐである。裏打ちブロック１４は、トランスデューサ要素１２を適正な位置に保持するために必要な、剛性の曲がった表面を提供する。裏打ちブロックはまた、アレイの裏から発される望まれない音響エネルギーを減衰させる手段をも提供する。トランスデューサ・アレイは、図２に示されるように、ASICの上に載せられたトランスデューサ物質層のスタックおよび裏打ち物質１６の層から形成される。裏打ち物質１６の層は、裏打ちウイング（backing wing）と称される。個々のトランスデューサ要素は、スタック物質およびASICを通じた裏打ちウイング１６までのダイシングによって画定される。裏打ちウイングはトランスデューサ・アレイをまとめておくはたらきをし、裏打ちブロック１４の上で成形できるよう柔軟である。音響インピーダンスが高い伝導性物質のマッチング解除（dematching）層が、圧電層２０からASIC２６への音響エネルギーの結合を遅延させる。該伝導性物質は圧電要素２０とマッチング解除層２４の下のASICの回路との間で信号を伝達する。マッチング解除層２４は、伝導性バンプ２８によってASICに接合されており、伝導性バンプ２８はこれら二つの層の間の空隙をも提供する。圧電層２０の上には、この例では、圧電物質のインピーダンスを組織に一致させるために三つのインピーダンス・マッチング層がある。本発明の原理によれば、諸層からなるこの音響スタックは、図２の白いダイシング・カットによって示されるように、諸相のすべてを通じて延在するエレベーション方向に走るカットによって、裏打ちウイング１６までダイシングされる。これらのカットを容易にするために、ASICの回路要素は、結果として得られる圧電要素の下になり、エレベーション方向でのカットがなされる、アジマス方向での諸要素のすき間は通らないよう配列される。こうして、これらのダイシング・カットは、ASIC回路のいずれも切断することなく、ASICを通って裏打ちウイングまで完全に延びることができる。ひとたびダイシングされたら、アレイは、アレイ・スタックの下の矢印によって示されるように、弧状に曲げられることができる。

図２Ａは、図２のトランスデューサ・スタックをエレベーション方向に示している。この方向でのダイシング・カットは、マッチング層２２、圧電層２０およびマッチング解除層２４を通って延在するのが見られ、伝導性バンプ２８によって作り出されるASIC層２６の上の空隙で終わっているのが見られる。トランスデューサ・スタックが図１および図２に示されるようにアジマス方向においてのみ曲げられるときは、ASICをこの方向にダイシングすることは必要ではない。トランスデューサ要素の各エレベーション列はこの例では線形なままであるからである。

図３は、裏打ちウイング１６が曲がった表面の上で曲げられて所望の曲がりが与えられたのちの2Dアレイの詳細な構成を示している。この図解では、よりよく図解するために曲がりは誇張してある。この図面は、ダイシング前に諸層が集成されたときにマッチング解除層２４とASIC層２６との間に位置される伝導性バンプ２８を示している。伝導性バンプは層２４および２６を離間させて、アジマス方向での諸要素のダイシングのための余裕を提供する。カットは、ダイシング鋸歯を伝導性バンプによって層２４と２６の間に作り出された空隙まで伸ばすことによって作られる。これは、ASICに切り込む必要なしに、ASICの上の諸層のアジマス方向のダイシングを可能にし、それにより回路および導体がASIC中でエレベーション方向に走らされることを可能にする。このようにして、この例では、アジマス方向におけるダイシング・カットは、ASIC２６の上の空隙までしか延びず、エレベーション方向のダイシング・カットは、完全にASICを通って裏打ちウイング１６内に延び、それによりアレイは、図３に示されるようにアジマス方向に曲げられることが可能にされる。

図４は、アジマス方向に21要素、エレベーション方向に5要素のアレイ・スタックの上面を示している。5つの圧電要素２０は、列のうちの一つにおいて番号が付けられている。この図の上部には、アレイの一方の側に沿って並んでいる接続パッド３４がある。これにより、ワイヤまたはフレックス回路導体６２が各列に取り付けられ、各列の諸要素によって送信および／または受信される信号を伝導することができる。接続パッド３４は、この例では、圧電スタックの残りの部分の側面からはみ出しているASIC層２６の上側表面に位置している。ASIC層はまた、アレイの反対側でも圧電スタックからはみ出しており、そこには接続パッド３６がASIC回路に制御信号を加えるために位置されている。この例では、接続パッド３６はワイヤまたはフレックス回路導体４８によってバス接続されている。

図５は、スタックを曲げる前の本発明の二次元アレイのもう一つの例の斜視図である。スタックは、裏打ちウイングの上に直接位置されるASIC層２６をもつ裏打ちウイング１６の上に集められる。接続パッド３４は、ASIC２６の手前の上側表面に見られ、制御線接続パッド３６は図の奥側でASICの上にある。この例では、制御接続パッド３６は、あるパッドから次のパッドへのワイヤ４８によって「縫い」合わされている。伝導性バンプはASIC２６の上面とマッチング解除層２４との間に位置されており、この図では見えない。スタックは、エレベーション方向に延在するダイシング・カット８０によって、裏打ちウイング１６までダイシングされている。スタックはまた、アジマス方向に延在するダイシング・カット８１によって、伝導性バンプによって作り出されるASIC２６の上の空隙までダイシングされている。こうして、スタックは、その最終的な所望の形に曲げられる準備ができている。

図６は、ASIC２６をなす層４０〜４４およびASICの上面３２および下面４６の概念図である。この図は、図４のアジマス方向の21列の要素のうちの一つのみについてASICセグメントを描いている。このASICセグメントの5つの図が引き出されており、みな見やすいよう上面図で示されている。ASICセグメントの一端には、垂直ビアによって受信層４２に接続されている接続パッド３４がある。接続パッド３４に隣接して、垂直ビアによって送信層４４に接続されている接続パッド３５がある。接続パッド３５は、ASICおよびトランスデューサ要素に駆動信号を加えるために使われる。送信および受信の接続パッドとそれぞれの層とを組み合わせることは、図４の例で示したようにそれぞれのアジマス列について単一の送信／受信線が存在する場合にのみ受け容れ可能である。その例では、接続パッド３４は、送信および受信線の両方を、取り付けられたフレックス回路に接続するはたらきをする。伝導性のめっきの5つの領域２１は、ASICの上面に位置しており、上に載るマッチング解除層２４に接触し、ASICの上の圧電要素のそれぞれとの間で信号を伝導する。各領域２１は、圧電要素に駆動信号を加えるために送信層４４に一つのビアによって接続され、前記要素からの信号が受信される受信層４２に第二のビアによって接続される。最上層の右側には、ASIC列の上の5つの圧電要素のために制御信号が加えられる6つの接続パッド３６がある。この例における制御信号のいくつかは、一対の要素を制御することに割かれている。一つの制御信号は、外側の（左端および右端の）要素の送信信号経路中のスイッチを制御し、もう一つの制御信号は、これらの外側の要素のための受信信号経路中のスイッチを制御する。制御信号のもう一対は、第二および第四の要素の送信および受信信号経路を制御し、制御信号のもう一対は、列の中央の要素の送信および受信信号経路を制御する。これは、エレベーション方向の操縦（steering）が必要とされないときに、これらの要素を対称的な対で動作するよう制約する。この構成は、1.5Dアレイについて典型的である。非対称的な動作のためにより多くの制御線を加えることによって、アレイは2Dモードで動作されることができ、該モードではビームはエレベーション方向に端から端まで操縦され、合焦されることができる。

図６のASICの次の層は、スイッチ層４０であり、ここには接続パッド３６からの制御信号によって制御されるスイッチおよび遅延要素が位置する。受信層４２では、スイッチ層４０でスイッチおよび遅延されたトランスデューサ要素から受信される信号が、接続パッド３４に接続されたビアにバス接続される。送信層４４では、接続パッド３５からの送信信号が、トランスデューサ要素のそれぞれについてのビアに分配される。これらのビアは、スイッチ層４０内の回路によってスイッチングされ、所望に応じて遅延されてもよい。層４６は、ASIC２６の下面を示している。この図は、ASICの下面の6つの導体４７によって、ASICに制御信号をもたらす第二の方法を示している。これらの導体からの信号は、導体４７からASICを通って上方に延びるビアによってスイッチ層４０内の電子回路に加えられる。導体４７への接続は、裏打ちウイング１６の上に位置された、あるいは裏打ちウイング１６を通じてもたらされた導体１７によることができる。

図７は、図５の例におけるトランスデューサ要素との間で、制御された信号がどのようにやりとりされるかを示している。ASIC２６中の伝導性の線５４は接続パッド３４から下方に延び、次いでASICの上の諸要素の列内の各要素まで上方に延びる。線５４が各マッチング解除層および圧電要素の下の伝導性バンプ２８まで延びる途上で、該線５４は制御されたスイッチおよび／または遅延要素５０を通じて接続する。これらの制御された要素５０は、ASIC中の制御線５２によって加えられる制御信号によって制御される。制御線５２は今度は、ASIC上の制御信号接続パッド３６に接続される。この例では、制御信号は、ASIC上のフレックス回路６０のストリップによって制御パッド３６までもたらされる。導体６２は、接続パッド３４および伝導線５４に接続された諸要素との間で信号を、やりとりする。

図８では、制御信号をASIC２６の下面から制御された要素５０にもたらす例が与えられている。電極付きストリップ５６は、裏打ちウイング１６の表面に沿って走り、制御信号を制御線５２にもたらす。制御線５２には、ASIC２６の下面からアクセス可能である。制御信号フレックス回路６０のためのスタック側方の面積が必要とされないので、この構成では、より小面積のスタックが形成できる。

図９は、本発明のもう一つの例の斜視図であり、ここではアレイの曲がりは、フレックス回路７０によって助長される。この例では、フレックス回路７０は、ASIC層２６とマッチング解除層２４との間に位置されている。ASIC層２６はフレックス回路７０の下面に取り付けられており、マッチング解除層２４、圧電層２０およびマッチング層２２はフレックス回路の上に集成されている。フレックス回路の上のスタックは、アジマスおよびエレベーション方向の両方においてフレックス回路７０まで延びるカット８０および８１によってダイシングされる。ASIC２６は、エレベーション方向に延び、ダイシング・カット８０と整列されているカット８２によってダイシングされる。ダイシング・カットの十分な幅が与えられれば、アレイは柔軟なフレックス回路層７０を曲げることによってアジマス方向において曲げられることができる。該柔軟なフレックス回路層７０は、曲げられるときに、曲げられるアレイをまとめておく基板となる。この例では、裏打ちウイングは使用されない。音響裏打ちは、アレイ・スタックが曲げられたあとにアレイ・スタックの背面にキャストされ、あるいは取り付けられることができる。

図１０は、図９の例の諸要素に制御線および信号線をもたらし、そこから制御線および信号線を引き出す一つの技法を示している。導体７４は、フレックス回路層７０を通って延在し、外部導体６２およびASIC２６中のバス５４によって、入力および出力信号をトランスデューサ要素との間で行き来させる。バス５４は、フレックス回路層７０中の導体７４ａ〜７４ｅによって各要素に分配される。各要素のための制御されたスイッチおよび／または遅延要素５０は、制御信号導体３６に結合されているASIC中の制御線５２によって制御される。この例では伝導性バンプは必要でない。ASICとマッチング解除層との間でダイシング余裕空隙を作る必要がないからである。その代わり、マッチング解除層はフレックス回路の上面に直接取り付けられ、ダイシング・カットは、図が示すように、短距離、フレックス回路中にはいる。

図１１は、本発明のもう一つの例を示している。ここでは、フレックス回路層７０がフレックス回路層の上の圧電スタックとフレックス回路層の下のASIC領域との異なるピッチの間の遷移を提供する。この例では、マッチング解除層２４、圧電層２０およびマッチング層２２は図１０と同じピッチにダイシングされる。ASIC２６は、破線で区切られた５つの領域２６ａ〜２６ｅによって示されるように、より広いピッチを有している。導体７４ａ〜７４ｅは、この例では、フレックス回路層中で通る経路がトランスデューサ要素の中央から各要素についてのASIC領域の中央まで延びることによって、これらの異なるピッチに対応しているのが見て取れる。こうして、フレックス回路層の適切なレイアウトによって、本発明の一例では、ASIC領域とトランスデューサ要素についての異なるピッチに対応できる。

本発明の曲がった二次元トランスデューサ・アレイ・スタックの斜視図である。 本発明のトランスデューサ・アレイ・スタックの諸層の、アジマス方向の断面図である。 図２のトランスデューサ・アレイ・スタックの諸層のエレベーション方向の図である。 本発明の2Dアレイの柔軟な裏打ちウイング上での諸要素の曲げを示す図である。 本発明の原理に基づいて構築された2Dアレイの上面図である。 裏打ちウイングが柔軟な基板を形成する、本発明の一例の斜視図である。 本発明の2Dトランスデューサ・アレイの諸要素に接続するために使用されうるASICの種々の層を示す図である。 図５の例のエレベーション方向の断面図である。 柔軟な基板からASICへの接続が形成されている、本発明の一例のエレベーション方向の断面図である。 フレックス回路が柔軟な基板を提供する、本発明のもう一つの例の斜視図である。 図９の例のエレベーション方向の断面図である。 トランスデューサ要素とASICのピッチが異なる、本発明の一例のエレベーション方向の断面図である。

Claims (15)

1. 裏打ち物質の層と；
   前記裏打ち物質の上に載る集積回路の層と；
   前記集積回路の層の上に載り、これに電気的に結合された圧電物質の層とを有しており；
   前記圧電物質の層が直交する第一および第二の方向にダイシングされ、前記集積回路の層が前記第二の方向にダイシングされており、当該アレイ・トランスデューサは前記第一の方向において曲がっている、曲がった二次元アレイ・トランスデューサ。
2. 前記圧電物質の層および前記集積回路の層が前記第二の方向にダイシングされるのが共通のダイシング・カットによってである、請求項１記載の曲がった二次元アレイ・トランスデューサ。
3. 前記圧電物質の層と前記集積回路の層との間に位置されるマッチング解除物質の層をさらに有する、請求項１記載の曲がった二次元アレイ・トランスデューサ。
4. 前記第一の方向のダイシング・カットが前記圧電物質の層を通じて延び、前記圧電物質の層と前記集積回路の層との間で終わる、請求項３記載の曲がった二次元アレイ・トランスデューサ。
5. 前記マッチング解除物質の層と前記集積回路の層との間に、電気的接続をなす伝導性セグメントの層および該伝導性セグメントによって作られる空隙をさらに有しており、
   前記第一の方向の前記ダイシング・カットが前記空隙中で終わる、請求項４記載の曲がった二次元アレイ・トランスデューサ。
6. 前記集積回路の層がさらに、前記圧電物質の層の前記第二の方向のダイシングによって形成される諸圧電要素と整列された複数の位置に接続された複数の信号導体を有しており、
   前記複数の位置が、前記集積回路の層の、前記第二の方向に突き出る部分である、請求項１記載の曲がった二次元アレイ・トランスデューサ。
7. 前記集積回路の層がさらに、前記集積回路の層の前記第二の方向に突き出る部分に複数の制御信号導体を有する、請求項６記載の曲がった二次元アレイ・トランスデューサ。
8. 前記制御信号導体が前記集積回路の層の上面からアクセスされる、請求項７記載の曲がった二次元アレイ・トランスデューサ。
9. 前記制御信号導体が前記集積回路の層の下面からアクセスされる、請求項７記載の曲がった二次元アレイ・トランスデューサ。
10. フレックス回路の層と；
    前記フレックス回路の層の下にあり、これに電気的に結合された集積回路の層と；
    前記フレックス回路の層の上にあり、これに電気的に結合された圧電物質の層とを有しており、
    前記圧電物質の層が直交する第一および第二の方向にダイシングされ、前記集積回路の層が前記第二の方向にダイシングされており、
    当該アレイ・トランスデューサは前記第一の方向において曲がっている、
    曲がった二次元アレイ・トランスデューサ。
11. 前記フレックス回路が、前記圧電物質の層の諸要素を下にある前記集積回路の層の回路と電気的に接続する複数の導体を含む、請求項１０記載の曲がった二次元アレイ・トランスデューサ。
12. 前記複数の導体が、送信信号導体または受信信号導体の少なくとも一つを含む、請求項１１記載の曲がった二次元アレイ・トランスデューサ。
13. 前記集積回路の層の回路が、上にある前記圧電物質の要素と同じピッチを示す、請求項１１記載の曲がった二次元アレイ・トランスデューサ。
14. 前記集積回路の層の回路が、上にある前記圧電物質の要素と、少なくとも一つの方向において異なるピッチを示す、請求項１１記載の曲がった二次元アレイ・トランスデューサ。
15. 前記集積回路の層が、前記圧電層の諸要素の各要素に関連付けられた複数の制御された電気的要素を含んでおり、
    前記フレックス回路層が、前記集積回路の層の前記制御された電気的要素に電気的に結合された複数の制御信号導体を含んでいる、
    請求項１０記載の曲がった二次元アレイ・トランスデューサ。

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