JP5146428B2 - 透明トランジスタ及びその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000002184 metal Substances 0.000 claims description 68
- 229910052751 metal Inorganic materials 0.000 claims description 68
- 239000004065 semiconductor Substances 0.000 claims description 51
- 238000000034 method Methods 0.000 claims description 42
- 239000000758 substrate Substances 0.000 claims description 21
- 150000004767 nitrides Chemical class 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 13
- 229920002120 photoresistant polymer Polymers 0.000 claims description 8
- 238000010030 laminating Methods 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 166
- 239000010408 film Substances 0.000 description 60
- 230000008569 process Effects 0.000 description 37
- 239000010409 thin film Substances 0.000 description 15
- 239000012212 insulator Substances 0.000 description 5
- 238000002834 transmittance Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910002704 AlGaN Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910006404 SnO 2 Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 230000031700 light absorption Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
- 238000000427 thin-film deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
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Description
本発明は、透明トランジスタに関する。特に本発明は、高い透過率を有する透明トランジスタの構造に関する。
透明トランジスタを製作するためには、トランジスタを構成している物質である半導体、絶縁体、金属がすべて透明でなければならない。絶縁体の場合、一般的に可視光領域で透明であり、半導体の場合は、最近、酸化物半導体がトランジスタに適用されており、透明化することができる。金属の場合は、ＩＴＯが透明電極のうち最も低い抵抗を有していて、一般的に適用されることができる。
しかしながら、ディスプレイが大面積化されるに伴って、配線の長さが長くなり、高性能の透明な回路に適用するには、ＩＴＯの電気伝導度が十分でないという側面がある。したがって、配線の電気抵抗を減少させるために、金属を補助配線として使用する場合がある。しかしながら、金属を補助配線として使用する場合、工程が追加され、さらに不透明な金属配線に起因して全体の透過率が減少する。
また、多層の透明導電膜を薄膜トランジスタに適用して、一般的な薄膜トランジスタの製造工程を適用する場合、多層薄膜のエッチング問題、ソース／ドレイン電極と半導体との接触抵抗問題、多層薄膜を蒸着する時に工程が追加される問題などがあり、困難である。
本発明の目的は、透明度及び導電性を向上させることができる積層構造を有することによって、最適化された透明トランジスタを提供することにある。
上記目的を達成するために、本発明の一態様に係る透明トランジスタは、基板と、下部透明層、金属層及び上部透明層の多層構造を有し、前記基板上に形成されているソース電極及びドレイン電極と、前記ソース電極及びドレイン電極の間に形成されているチャネルと、前記チャネルと整列されているゲート電極とを含み、前記下部透明層または上部透明層が前記チャネルと同一の透明半導体層で形成されている。
前記ゲート電極は、前記下部透明層、前記金属層及び前記上部透明層の多層構造を有することができる。
前記ソース電極及びドレイン電極または前記ゲート電極の上部透明層或いは下部透明層は、窒化膜で形成されることができる。
前記ゲート電極の前記下部透明層は、前記基板と前記ゲート電極とを電気的に絶縁する絶縁膜で形成されることができる。
前記ソース電極及びドレイン電極の残りの上部透明層または下部透明層は、透明導電膜または透明絶縁膜で形成されることができる。
前記下部透明層または上部透明層を形成する前記窒化膜は、屈折率が２．０以上であることができる。
また、本発明の他の態様に係るトランジスタの製造方法は、基板上に透明半導体層、金属層及び透明層を順に積層し、パターニングして、ソース／ドレイン領域及びチャネル領域を定義する段階と、前記チャネル領域の前記透明層及び前記金属層をエッチングし、前記透明半導体を露出させる段階と、露出された前記透明半導体層を被覆するように絶縁膜を形成する段階とを含む。
また、本発明のさらに他の態様に係るトランジスタの製造方法は、基板上に透明層及び金属層を積層し、チャネル領域の前記金属層をエッチングして下部の前記透明層を露出させる段階と、露出された前記透明層及び金属層を被覆するように透明半導体層を積層し、エッチングしてソース電極、ドレイン電極及びチャネルを形成する段階と、前記ソース電極、ドレイン電極及びチャネルを被覆するように絶縁膜を形成する段階とを含む。
前記絶縁膜上にゲート電極を形成する段階をさらに含むことができる。
前記ゲート電極を形成する段階は、前記絶縁膜の上に下部透明層を形成する段階と、前記下部透明層の上に金属層を形成する段階と、前記金属層の上に上部透明層を形成する段階と、前記下部透明層、前記金属層及び前記上部透明層を前記チャネルと整列してエッチングして前記ゲート電極を形成する段階とを含むことができる。
前記ソース電極及びドレイン電極の透明層または透明半導体層及び前記ゲート電極の下部または上部透明層は、窒化膜を含むことができる。
また、本発明のさらに他の態様に係るトランジスタの製造方法は、基板の上に透明半導体、金属層、透明層を積層し、ソース電極及びドレイン電極を形成する段階と、前記ソース電極及びドレイン電極の上に第１のゲート絶縁膜を形成する段階と、前記第１のゲート絶縁膜の上にフォトレジストを塗布し、マスクを用いて前記透明層及び金属層をエッチングしてチャネルを形成する段階と、前記フォトレジスト及びチャネルの上に第２のゲート絶縁膜を形成する段階と、前記第２のゲート絶縁膜の上にゲート電極を形成する段階と、前記フォトレジストを除去する段階と、を含むことができる。
前記透明半導体または前記透明層は、窒化膜で形成することができる。
前記第１のゲート絶縁膜は、前記第２のゲート絶縁膜より厚く形成されることができる。
本発明によれば、多層の透明導電膜を活用して透明度及び導電性を確保しながら、ソース／ドレイン電極と半導体との接触抵抗問題を解決し、薄膜蒸着時に追加される工程に比べてパターニング工程を減少することができ、工程の効率性を高めることができる。
以下では、添付の図面を参照して本発明の実施例について、本発明の属する技術分野における通常の知識を有する者が容易に実施することができるように詳しく説明する。しかしながら、本発明は、様々な他の形態で具現されることができ、ここで説明する実施例に限定されるものではない。また、図面で、本発明を明確に説明するために説明と関係ない部分は省略し、明細書全般にわたって類似の部分には類似の参照符号を付けた。
明細書全般において、或る部分が任意の構成要素を“含む”とするとき、これは、特別に反対される記載がない限り、他の構成要素を除外するものではなく、他の構成要素をさらに含むことができることを意味する。
以下では、図１を参照して、本発明による透明薄膜トランジスタを説明する。
図１は、本発明の第１の実施例に係るトランジスタの断面図である。
図１を参照すれば、本発明の第１の実施例に係るトランジスタは、コプラナー（coplanar）構造の薄膜トランジスタであって、絶縁基板１００の上に半導体層１１０が形成されている。このような半導体層１１０の側方には、対向するソース／ドレイン電極Ｓ／Ｄが形成されている。
絶縁膜１４０がソース／ドレイン電極Ｓ／Ｄ及び半導体層１１０を被覆するように形成されており、ゲート電極Ｇが絶縁膜１４０の上にソース／ドレイン電極Ｓ／Ｄの間の半導体層１１０と整列して形成されている。
ソース／ドレイン電極Ｓ／Ｄは、半導体層１１０、金属層１２０及び透明導電層／透明絶縁層１３０が順に積層されている積層構造を有する。
すなわち、半導体層１１０の一部は、ソース／ドレイン電極Ｓ／Ｄの一部として使用される。半導体層１１０の中間領域は、トランジスタのチャネルを形成する活性化領域として使用される。
また、ゲート電極Ｇは、ソース／ドレイン電極Ｓ／Ｄのように透明層１５０、金属層１６０及び透明層１７０の積層構造を有し、金属層１６０の上下部の透明層１５０、１６０は、透明絶縁層または透明導電層からなることができる。
すなわち、ゲート電極Ｇ及びソース／ドレイン電極Ｓ／Ｄは、従来多く使用されるＩＴＯより低い電気抵抗を具現することができる薄膜金属層１６０、１２０を挿入した多層薄膜透明導電膜で形成されている。
このように、薄膜金属層１６０、１２０を挿入した多層薄膜透明導電膜を、単一の金属層より可視光線領域でさらに透明に形成することができる。屈折率が約２以上の値を有する物質が比較的低い屈折率を有する物質と接合されており、光が透過する時に物質の境界面で大きい電場が形成される。この時、可視光線領域の光の波長が半波長になるように厚さを調節する場合、その厚さの中間地点での光の電場の強さは、最小値を有する。このように光の電場が最小である地点に金属が位置する場合、透過される光が金属の電子と相互作用が非常に小さくなり、全体の薄膜金属薄膜を挿入した多層薄膜透明導電膜の透過率が増加する。
ここで、要求される金属は、高い電気伝導度を有し、薄い厚さでも充分に低い抵抗値を有し、且つ、光吸収率の低いＡｇが最も適している。また、ＡｇにＣｕ及びＰｄなど多様な合金を使用することもできる。
また、金属層１６０、１２０と接触する透明な薄膜に要求される特性は、可視光線領域で高い透過度を有し、且つ、屈折率が少なくとも１．９以上の値を有することが好ましい。酸化物の屈折率が１．９〜２．０程度であるとき、導電膜全体の厚さの範囲は、６０ｎｍ〜１３０ｎｍであり、約１００ｎｍが最も好ましい。金属層１６０、１２０は、Ａｇの場合、１ｎｍ〜１５ｎｍの厚さ範囲であり、１０ｎｍ〜１２ｎｍが最も好ましい。
金属層１６０、１２０周辺の大きい屈折率を有する物質は、多様な電気的性質を有する物質を使用することができる。
また、ソース／ドレイン電極Ｓ／Ｄの１つの層は、トランジスタの半導体層１１０に使用する透明半導体を使用し、半導体としては、ＺｎＯ（屈折率＝１．９３）、ＳｎＯ２（２．０）、ＺｎＳｎＯｘ、ＩｎＧａＺｎＯｘ、ＧａＮ（２．５）、ＡｌＮ（２．０５）、ＩｎＮとこれらの組合せであるＡｌＧａＮ、ＧａＩｎＮ、ＡｌＩｎＮ、ＡｌＧａＩｎＮ、ＺｎＳ（２．４）などが挙げられる。すなわち、半導体を使用して透明導電体／金属／半導体、絶縁体／金属／半導体を形成する場合、その自体を透明電極として使用することができる。
このようなゲート電極Ｇ、ソース／ドレイン電極Ｓ／Ｄにおいて金属層１６０、１２０の上下部の透明層のうち少なくとも１つは、屈折率の高い窒化膜で形成することによって、透過性及び導電性を向上させることができる。
以下、図２ａ乃至図２ｅを参照して図１のトランジスタの製造方法を説明する。
まず、図２ａに示すように、絶縁基板１００上に多層の透明導電膜１１５を形成する。
このような透明導電膜１１５は、最下部に透明半導体層１１０を形成し、透明半導体層１１０上に金属層１２０及び透明導電層／透明絶縁層１３０を積層し、ソース／ドレイン電極及びソース／ドレイン電極の間のチャネル領域のみを残すようにエッチングすることによって形成される。
このような３重層の透明導電膜１１５は、透明半導体層１１０または最上部の透明導電層／透明絶縁層１３０を窒化膜で形成し、金属層１２０として導電性が良いＡｇなどを使用することによって、透過率及び導電性が確保される。
次に、図２ｂに示すように、チャネル領域の金属層１２０及び透明導電層／透明絶縁層１３０をエッチングし、チャネル領域に最下部の透明半導体層１１０を露出し、ソース／ドレイン電極及びチャネルを定義する。
図２ｃに示すように、ソース／ドレイン電極及びチャネルの上に絶縁層１４０を形成し、図２ｄに示すように、絶縁層１４０上にさらに透明導電層／透明絶縁層１５０、金属層１６０及び透明導電層／透明絶縁層１７０の多層構造を有する透明導電膜１５５を形成する。
最後に、チャネルをエッチングするときに使用したマスクを利用して、透明導電膜１５５をチャネルと整列させてエッチングすることによって、図２ｅのゲート電極を形成する。
このように、ソース／ドレイン電極Ｓ／Ｄを形成する下部の透明膜をチャネルと同一の半導体で形成することによって、ソース／ドレイン電極Ｓ／Ｄとチャネルの半導体との間にオーバーラップマージンが必要なく、接触抵抗を低減することができ、チャネル形成及びゲート電極形成のためのマスクを同一に使用することによって、２枚のマスクを用いてパターンを形成し、整列が単純化される。
以下、図３ａ乃至図３ｆを参照して本発明の第２の実施例に係るトランジスタを説明する。
本発明の第２の実施例に係るトランジスタは、逆スタガード型（inverted staggered type）の薄膜トランジスタであって、ソース／ドレイン電極及びゲート電極で多層構造の透明導電膜を有する。
本発明の第２の実施例に係るトランジスタは、逆スタガード型（inverted staggered type）の薄膜トランジスタであって、ソース／ドレイン電極及びゲート電極で多層構造の透明導電膜を有する。
詳しく説明すれば、図３ａに示すように、基板３００上に透明絶縁層３１０を形成し、図３ｂに示すように、金属層３２０と透明絶縁層／透明導電層３３０を形成した後、金属層３２０と透明絶縁層／透明導電層３３０をゲート電極の形状でパターニングし、ゲート電極を形成する。
このようなゲート電極は、下部の透明絶縁層３１０、金属層３２０及び透明絶縁層／透明導電層３３０の多層構造を有する透明導電膜を形成し、基板３００とゲート電極とを電気的に絶縁する絶縁膜をゲート電極の多層構造の一部絶縁膜として使用することによって、工程を追加することなく、透過性を確保することができる。
次に、図３ｃに示すように、ゲート電極の上にゲート絶縁膜３４０を形成する。このようなゲート絶縁膜３４０としては、低い屈折率を有するＳｉＯ２、Ａｌ２Ｏ３などが挙げられる。
次に、図３ｄに示すように、多層の透明導電膜３５５を蒸着し、ソース／ドレイン電極及びチャネル形状でパターニングする。
このような多層の透明導電膜３５５は、下部の透明半導体層３５０、金属層３６０及び透明導電層／透明絶縁層３７０で構成され、図３ｅに示すように、チャネル領域の金属層３６０及び透明導電層／透明絶縁層３７０をエッチングし、チャネル領域の透明半導体層３５０を露出させる。
最後に、図３ｆに示すように、保護層３８０を形成し、チャネルを保護する。
このように逆スタガード型のトランジスタでも、ソース／ドレイン電極及びゲート電極を形成する透明膜／金属層／透明膜の積層構造において１つの透明膜を屈折率の高い窒化膜で形成することによって、透過性及び導電性を確保しながら、絶縁膜またはチャネル半導体とともに使用することによって、工程を単純化することができ、接触抵抗を低減することができる。
このとき、金属層３２０、３６０の上下部に形成される透明膜で絶縁層を形成する場合、酸化物絶縁体は、ＺｒＯ２（屈折率＝２．０５）、ＨｆＯ２（２．０）、Ｔａ２Ｏ５（２．１）、ＴｉＯ２（２． ３）などがあり、窒化物絶縁体であるＳｉ３Ｎ４（２．０２）が適用される。
以下、図４ａ乃至図４ｆを参照して、本発明の第３の実施例に係るスタガード型（staggered type）のトランジスタを説明する。
図４ａに示すように、基板４００上に透明絶縁層４１０及び金属層４２０を順に蒸着する。次に、金属層４２０の一部をエッチングし、図４ｂに示すように、チャネル領域を定義し、チャネル領域を埋め込み、図４ｃの透明半導体層４３０を蒸着する。次に、図４ｄに示すように、ソース／ドレイン領域及びチャネル領域だけが残るように透明半導体層４３０及び金属層４２０をエッチングすることによって、ソース／ドレイン電極及びチャネルが形成される。
このようなソース／ドレイン電極は、下部の透明絶縁層４１０、金属層４２０及び透明半導体層４３０の多層構造を有する。
次に、図４ｅに示すように、ゲート絶縁膜４５０を全面に蒸着し、ゲート絶縁膜４５０の上にチャネル形成時に使用されるマスクを利用してチャネルと整列する多層のゲート電極４６０、４７０、４８０を形成することによって、図４ｆに示すようなスタガード型のトランジスタが完成される。この時のゲート電極は、透明層４６０、金属層４７０、透明層４８０の構造を有し、両方の透明層４６０、４８０のうち１つは、屈折率の高い窒化膜で形成される。
また、図５ａ乃至図５ｈに示すように、逆コプラナー型（inverted coplanar type）のトランジスタを製造することができる。
図５ａを参照すれば、基板５００の全面に高屈折率の絶縁層５１０を蒸着し、金属層５２０及び高屈折率の透明絶縁層／透明導電層５３０を順に蒸着した後、図５ｂに示すように、金属層５２０及び透明絶縁層／透明導電層５３０をパターニングしてゲート電極を形成する。
次に、図５ｃに示すように、全面にゲート絶縁膜５４０を蒸着し、図５ｄの透明絶縁層／透明導電層５５０及び金属層５６０を順に蒸着する。
このような金属層５６０は、ゲート電極のパターニングと同一のマスクを使用してエッチングすることによって、図５ｅのチャネル領域を定義し、図５ｆに示すように、チャネル領域を埋め込み、透明半導体層５７０を積層する。
次に、図５ｇに示すように、半導体層５７０から透明絶縁層／透明導電層５５０までエッチングし、ソース／ドレイン電極及びチャネルを形成し、チャネル保護層５８０を形成し、図５ｈのトランジスタが完成する。
以下、図６ａ乃至図６ｆを参照して本発明による自己整列トランジスタを説明する。図６ａに示すように、基板６００上に透明絶縁層／透明導電層６１０、金属層６２０及び透明半導体層６３０を積層し、ソース／ドレイン電極及びチャネル形状でパターニングする。次に、図６ｂに示すように、第１のゲート絶縁膜６４０を形成し、図６ｃに示すように、フォトレジスト６７０を塗布した後、フォト工程を利用してチャネル領域の第１のゲート絶縁膜６４０、透明半導体層６３０及び金属層６２０をエッチングする。次に、図６ｄ及び図６ｅに示すように、第２のゲート絶縁膜６５０及びゲート電極６６０を全面蒸着し、フォトレジスト６７０を除去することによって、図６ｆに示すような自己整列トランジスタが完成する。
このような自己整列トランジスタは、少ない数のマスクを使用して製造することができ、ゲート電極とソース／ドレイン電極とのオーバーラップが最小化され、トランジスタの寄生キャパシタンスが最小化される。また、第２のゲート絶縁膜６５０が実質的なゲート絶縁膜として動作するので、薄膜のゲート絶縁膜を形成し、トランジスタの駆動電圧を低減することができ、第１のゲート絶縁膜６４０を充分に厚く形成することによって、配線の交差点のキャパシタンスが減少し、信号遅延を減少させることができる。
以上、本発明の実施例について詳細に説明したが、本発明の権利範囲は、これに限定されるものではなく、次の請求範囲で定義している本発明の基本概念を利用した当業者の様々な変形及び改良形態も本発明の権利範囲に属するものである。
１００ 絶縁基板
１１０ 半導体層
１２０ 金属層
１３０ 透明導電層／透明絶縁層
１４０ 絶縁膜
１５０ 透明層
１６０ 金属層
１７０ 透明層
Ｓ／Ｄ ソース／ドレイン電極
Ｇ ゲート電極
１１０ 半導体層
１２０ 金属層
１３０ 透明導電層／透明絶縁層
１４０ 絶縁膜
１５０ 透明層
１６０ 金属層
１７０ 透明層
Ｓ／Ｄ ソース／ドレイン電極
Ｇ ゲート電極
Claims (8)
- 基板と、
下部透明層、金属層及び上部透明層の多層構造を有し、前記基板上に形成されているソース電極及びドレイン電極と、
前記ソース電極及びドレイン電極の間に形成されているチャネルと、
前記ソース電極、前記ドレイン電極及び前記チャネルを被覆するように形成された絶縁膜と、
前記絶縁膜上に形成されたゲート電極とを含み、
前記下部透明層または前記上部透明層が前記チャネルと同一の透明半導体層で形成され、
前記ゲート電極は、前記下部透明層、前記金属層及び前記上部透明層の多層構造を有し、前記ソース電極及び前記ドレイン電極または前記ゲート電極の上部透明層或いは下部透明層は、窒化膜で形成されていることを特徴とする透明トランジスタ。 - 前記ゲート電極の前記下部透明層は、前記基板と前記ゲート電極とを電気的に絶縁する絶縁膜で形成されることを特徴とする請求項１に記載の透明トランジスタ。
- 前記ソース電極及び前記ドレイン電極の前記上部透明層または前記下部透明層は、透明導電膜または透明絶縁膜で形成されることを特徴とする請求項１に記載の透明トランジスタ。
- 前記下部透明層または前記上部透明層を形成する前記窒化膜は、屈折率が２．０以上であることを特徴とする請求項１に記載の透明トランジスタ。
- 基板上に透明半導体層、金属層及び透明層を順に積層し、パターニングして、ソース／ドレイン領域及びチャネル領域を形成する段階と、
前記チャネル領域の前記透明層及び前記金属層をエッチングし、前記透明半導体を露出させる段階と、
露出された前記透明半導体層を被覆するように絶縁膜を形成する段階と、
前記絶縁膜上にゲート電極を形成する段階とを含み、
前記ゲート電極は、下部透明層、金属層及び上部透明層の多層構造を有し、前記透明層、前記透明半導体層または前記ゲート電極の上部透明層或いは下部透明層は、窒化膜で形成されていることを特徴とするトランジスタの製造方法。 - 基板上に透明層及び金属層を積層し、チャネル領域の前記金属層をエッチングして下部の前記透明層を露出させる段階と、
露出された前記透明層及び前記金属層を被覆するように透明半導体層を積層し、エッチングしてソース電極、ドレイン電極及びチャネルを形成する段階と、
前記ソース電極、前記ドレイン電極及び前記チャネルを被覆するように絶縁膜を形成する段階と、
前記絶縁膜上に下部透明層、金属層及び上部透明層を積層してゲート電極を形成する段階とを含み、
前記透明層、前記透明半導体層または前記ゲート電極の上部透明層或いは下部透明層は、窒化膜で形成されていることを特徴とするトランジスタの製造方法。 - 基板の上に透明半導体、金属層、透明層を積層し、ソース電極及びドレイン電極を形成する段階と、
前記ソース電極及びドレイン電極の上に第１のゲート絶縁膜を形成する段階と、
前記第１のゲート絶縁膜の上にフォトレジストを塗布し、マスクを用いて前記透明層及び金属層をエッチングしてチャネルを形成する段階と、
前記フォトレジスト及びチャネルの上に第２のゲート絶縁膜を形成する段階と、
前記第２のゲート絶縁膜の上にゲート電極を形成する段階と、
前記フォトレジストを除去する段階とを含み、
前記透明半導体または前記透明層は、窒化膜で形成されていることを特徴とするトランジスタの製造方法。 - 前記第１のゲート絶縁膜は、前記第２のゲート絶縁膜より厚く形成されることを特徴とする請求項７に記載のトランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2008-0131647 | 2008-12-22 | ||
| KR1020080131647A KR101182403B1 (ko) | 2008-12-22 | 2008-12-22 | 투명 트랜지스터 및 그의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010147458A JP2010147458A (ja) | 2010-07-01 |
| JP5146428B2 true JP5146428B2 (ja) | 2013-02-20 |
Family
ID=42264745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009213211A Expired - Fee Related JP5146428B2 (ja) | 2008-12-22 | 2009-09-15 | 透明トランジスタ及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (4) | US8269220B2 (ja) |
| JP (1) | JP5146428B2 (ja) |
| KR (1) | KR101182403B1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8247276B2 (en) | 2009-02-20 | 2012-08-21 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor, method for manufacturing the same, and semiconductor device |
| US8759820B2 (en) * | 2010-08-20 | 2014-06-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8936965B2 (en) * | 2010-11-26 | 2015-01-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9443984B2 (en) | 2010-12-28 | 2016-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| TWI552345B (zh) * | 2011-01-26 | 2016-10-01 | 半導體能源研究所股份有限公司 | 半導體裝置及其製造方法 |
| CN102655095B (zh) | 2011-06-01 | 2014-10-15 | 京东方科技集团股份有限公司 | 薄膜晶体管及阵列基板的制造方法 |
| US8969154B2 (en) * | 2011-08-23 | 2015-03-03 | Micron Technology, Inc. | Methods for fabricating semiconductor device structures and arrays of vertical transistor devices |
| CN103975441B (zh) * | 2011-09-27 | 2017-06-09 | 凸版印刷株式会社 | 薄膜晶体管和图像显示装置 |
| US8728861B2 (en) * | 2011-10-12 | 2014-05-20 | The United States Of America As Represented By The Secretary Of The Air Force | Fabrication method for ZnO thin film transistors using etch-stop layer |
| KR20140086494A (ko) * | 2012-12-28 | 2014-07-08 | 삼성디스플레이 주식회사 | 박막 트랜지스터 및 그의 제조방법 |
| KR102290247B1 (ko) | 2013-03-14 | 2021-08-13 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치와 그 제작 방법 |
| US10566455B2 (en) | 2013-03-28 | 2020-02-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| WO2014185755A1 (ko) | 2013-05-16 | 2014-11-20 | 주식회사 잉크테크 | 투명전극 필름의 제조방법 |
| KR20160132982A (ko) * | 2014-03-18 | 2016-11-21 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치와 그 제작 방법 |
| US10147823B2 (en) * | 2015-03-19 | 2018-12-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10276593B2 (en) | 2015-06-05 | 2019-04-30 | Sharp Kabushiki Kaisha | Active matrix substrate and method for manufacturing same, display device using active matrix substrate |
| US9825177B2 (en) * | 2015-07-30 | 2017-11-21 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of a semiconductor device using multiple etching mask |
| WO2020106083A1 (ko) | 2018-11-21 | 2020-05-28 | (주)잉크테크 | 디스플레이용 전극 형성방법 |
| KR102641279B1 (ko) * | 2021-12-27 | 2024-02-27 | 재단법인차세대융합기술연구원 | 박막 전력 소자용 스태거드 금속-반도체 전계 효과 트랜지스터 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1170610A (ja) | 1996-07-26 | 1999-03-16 | Asahi Glass Co Ltd | 透明導電膜、および透明電極の形成方法 |
| JPH1062816A (ja) | 1996-08-26 | 1998-03-06 | Toppan Printing Co Ltd | 液晶表示装置用電極板 |
| KR100653467B1 (ko) | 1999-12-24 | 2006-12-04 | 비오이 하이디스 테크놀로지 주식회사 | 박막 트랜지스터-액정표시소자의 제조방법 |
| KR100825317B1 (ko) * | 2001-12-31 | 2008-04-28 | 엘지디스플레이 주식회사 | 유기전계발광소자 |
| US20050170643A1 (en) * | 2004-01-29 | 2005-08-04 | Semiconductor Energy Laboratory Co., Ltd. | Forming method of contact hole, and manufacturing method of semiconductor device, liquid crystal display device and EL display device |
| KR101152127B1 (ko) | 2005-05-27 | 2012-06-15 | 삼성전자주식회사 | 표시 장치용 배선, 이를 포함하는 박막 트랜지스터 표시판및 그 제조 방법 |
| KR20070008257A (ko) | 2005-07-13 | 2007-01-17 | 삼성전자주식회사 | 배선 및 그 형성 방법과 박막 트랜지스터 기판 및 그 제조방법 |
| KR101104419B1 (ko) | 2005-12-14 | 2012-01-12 | 사천홍시현시기건유한공사 | 능동형 유기 발광소자 및 그 제조방법 |
| JP5305630B2 (ja) | 2006-12-05 | 2013-10-02 | キヤノン株式会社 | ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法 |
| TWI478347B (zh) * | 2007-02-09 | 2015-03-21 | Idemitsu Kosan Co | A thin film transistor, a thin film transistor substrate, and an image display device, and an image display device, and a semiconductor device |
| JP4496237B2 (ja) * | 2007-05-14 | 2010-07-07 | 株式会社 日立ディスプレイズ | 液晶表示装置 |
| US8927970B2 (en) * | 2007-09-13 | 2015-01-06 | Lg Display Co., Ltd. | Organic electroluminescence device and method for manufacturing the same |
-
2008
- 2008-12-22 KR KR1020080131647A patent/KR101182403B1/ko active IP Right Grant
-
2009
- 2009-09-04 US US12/554,066 patent/US8269220B2/en not_active Expired - Fee Related
- 2009-09-15 JP JP2009213211A patent/JP5146428B2/ja not_active Expired - Fee Related
-
2012
- 2012-08-21 US US13/590,768 patent/US8409935B2/en not_active Expired - Fee Related
-
2013
- 2013-03-11 US US13/792,436 patent/US8546199B2/en not_active Expired - Fee Related
- 2013-03-11 US US13/792,395 patent/US8546198B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20100155792A1 (en) | 2010-06-24 |
| US8269220B2 (en) | 2012-09-18 |
| US20130189815A1 (en) | 2013-07-25 |
| KR101182403B1 (ko) | 2012-09-13 |
| US8546198B2 (en) | 2013-10-01 |
| KR20100073064A (ko) | 2010-07-01 |
| JP2010147458A (ja) | 2010-07-01 |
| US20130189816A1 (en) | 2013-07-25 |
| US20120315729A1 (en) | 2012-12-13 |
| US8409935B2 (en) | 2013-04-02 |
| US8546199B2 (en) | 2013-10-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120706 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121009 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121102 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121112 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5146428 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151207 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |