JP5144308B2 - オペアンプ回路及びオペアンプ回路の駆動方法 - Google Patents
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Description
以下、図面を参照して本発明の実施の形態を詳細に説明する。図1は、本実施の形態に係るオペアンプ回路10の概略構成の一例を示す構成図である。なお、本実施の形態ではオペアンプ回路10がPMOS差動型CMOSオペアンプ回路である場合について説明する。
以下、図面を参照して本発明の実施の形態を詳細に説明する。図7は、本実施の形態に係るオペアンプ回路10の概略構成の一例を示す構成図である。本実施の形態は、第1の実施の形態のスイッチング素子SW1がPチャネル型差動MOSトランジスタTP1〜TP6のソース電圧である電圧VDD1を印加するよう制御(ON、OFF)するものであり、スイッチング素子SW1から印加される電圧値が電圧VDD1である以外は、第1の実施の形態と略同様の構成及び動作であるので、同一部分には、同一符号を付して詳細な説明を省略する。
以下、図面を参照して本発明の実施の形態を詳細に説明する。図9は、本実施の形態に係るオペアンプ回路20の概略構成の一例を示す構成図である。なお、本実施の形態ではオペアンプ回路20がNMOS差動型CMOSオペアンプ回路である場合について説明する。
12 差動アンプ
14 出力回路
20 NMOS差動型CMOSオペアンプ回路
22 差動アンプ
24 出力回路
C1 位相補償用コンデンサ
R1 抵抗
SW1 スイッチング素子
TP1、TP2、TP3、TP4、TP5、TP6 Pチャネル型MOSトランジスタ
TN1、TN2、TN3、TN4、TN5、TN6 Nチャネル型MOSトランジスタ
Claims (2)
- 差動アンプと、
CMOS出力回路と、
前記差動アンプの出力端と前記CMOS出力回路との間に設けられた位相補償用コンデンサと、
前記差動アンプの出力端に、前記位相補償用コンデンサを充電するための充電用電圧を供給する電源と前記位相補償用コンデンサとの間に設けられ、入力されたスイッチング信号が前記差動アンプのパワーダウン状態を示す場合には前記電源から前記充電用電圧を印加し、定常動作状態を示す場合には前記充電用電圧の印加を停止するスイッチング素子と、
を備え、
前記CMOS出力回路は、ゲート端子が前記差動アンプの出力端に接続されると共にドレイン端子が前記充電用電圧と異なる出力用電圧を出力する側及び前記位相補償用コンデンサの前記CMOS出力回路側に接続され、前記パワーダウン状態の場合は、オフ状態になり、前記定常動作状態の場合は、オン状態になる出力用スイッチ素子を含み、
前記充電用電圧が前記出力用電圧よりも低いことを特徴とするオペアンプ回路。 - 差動アンプと、
CMOS出力回路と、
前記差動アンプの出力端と前記CMOS出力回路との間に設けられた位相補償用コンデンサと、
前記差動アンプの出力端に、前記位相補償用コンデンサを充電するための充電用電圧を供給する電源と前記位相補償用コンデンサとの間に設けられ、入力されたスイッチング信号が前記差動アンプのパワーダウン状態を示す場合には前記電源から前記充電用電圧を印加し、定常動作状態を示す場合には前記充電用電圧の印加を停止するスイッチング素子と、
を備え、
前記CMOS出力回路は、ゲート端子が前記差動アンプの出力端に接続されると共にドレイン端子が出力用電圧を出力する側及び前記位相補償用コンデンサの前記CMOS出力回路側に接続され、前記パワーダウン状態の場合は、オフ状態になり、前記定常動作状態の場合は、オン状態になる出力用スイッチ素子を含み、
前記位相補償用コンデンサと前記差動アンプとの間に抵抗が接続され、前記充電用電圧と前記出力用電圧とが同一であることを特徴とするオペアンプ回路。
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