JP5061902B2 - 強誘電体メモリ装置およびその製造方法、半導体装置の製造方法 - Google Patents
強誘電体メモリ装置およびその製造方法、半導体装置の製造方法 Download PDFInfo
- Publication number
- JP5061902B2 JP5061902B2 JP2007534193A JP2007534193A JP5061902B2 JP 5061902 B2 JP5061902 B2 JP 5061902B2 JP 2007534193 A JP2007534193 A JP 2007534193A JP 2007534193 A JP2007534193 A JP 2007534193A JP 5061902 B2 JP5061902 B2 JP 5061902B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- ferroelectric
- memory device
- layer containing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 41
- 238000004519 manufacturing process Methods 0.000 title claims description 32
- 239000004065 semiconductor Substances 0.000 title claims description 20
- 239000010410 layer Substances 0.000 claims description 97
- 239000011229 interlayer Substances 0.000 claims description 50
- 239000001301 oxygen Substances 0.000 claims description 48
- 229910052760 oxygen Inorganic materials 0.000 claims description 48
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 45
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 43
- 239000003990 capacitor Substances 0.000 claims description 43
- 239000000758 substrate Substances 0.000 claims description 42
- 238000009792 diffusion process Methods 0.000 claims description 33
- 229910010037 TiAlN Inorganic materials 0.000 claims description 25
- 229910052757 nitrogen Inorganic materials 0.000 claims description 22
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 18
- 229910052710 silicon Inorganic materials 0.000 claims description 17
- 229910052718 tin Inorganic materials 0.000 claims description 17
- 229910052721 tungsten Inorganic materials 0.000 claims description 14
- 125000004430 oxygen atom Chemical group O* 0.000 claims description 10
- 238000005121 nitriding Methods 0.000 claims description 8
- 229910052719 titanium Inorganic materials 0.000 claims description 7
- 229910004121 SrRuO Inorganic materials 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- 230000005669 field effect Effects 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 4
- 125000004433 nitrogen atom Chemical group N* 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 3
- VRIVJOXICYMTAG-IYEMJOQQSA-L iron(ii) gluconate Chemical compound [Fe+2].OC[C@@H](O)[C@@H](O)[C@H](O)[C@@H](O)C([O-])=O.OC[C@@H](O)[C@@H](O)[C@H](O)[C@@H](O)C([O-])=O VRIVJOXICYMTAG-IYEMJOQQSA-L 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 229910052741 iridium Inorganic materials 0.000 claims description 2
- 238000010030 laminating Methods 0.000 claims description 2
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 claims description 2
- 229910052697 platinum Inorganic materials 0.000 claims description 2
- 229910052707 ruthenium Inorganic materials 0.000 claims description 2
- 229910052451 lead zirconate titanate Inorganic materials 0.000 claims 1
- 239000000126 substance Substances 0.000 claims 1
- 239000010408 film Substances 0.000 description 315
- 230000008569 process Effects 0.000 description 25
- 230000004888 barrier function Effects 0.000 description 22
- 150000004767 nitrides Chemical class 0.000 description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 19
- 229920005591 polysilicon Polymers 0.000 description 19
- 239000001257 hydrogen Substances 0.000 description 18
- 229910052739 hydrogen Inorganic materials 0.000 description 18
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 16
- 239000013078 crystal Substances 0.000 description 16
- 239000010703 silicon Substances 0.000 description 16
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 15
- 229910052814 silicon oxide Inorganic materials 0.000 description 15
- 238000004544 sputter deposition Methods 0.000 description 15
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 14
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 13
- 239000010937 tungsten Substances 0.000 description 13
- 238000009832 plasma treatment Methods 0.000 description 11
- 229910021332 silicide Inorganic materials 0.000 description 11
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 11
- 238000012545 processing Methods 0.000 description 9
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 229910021529 ammonia Inorganic materials 0.000 description 7
- 125000004429 atom Chemical group 0.000 description 7
- 230000015654 memory Effects 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 5
- 239000000203 mixture Substances 0.000 description 5
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 5
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 5
- 229910052726 zirconium Inorganic materials 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000002052 molecular layer Substances 0.000 description 4
- -1 oxygen radicals Chemical class 0.000 description 4
- 239000002994 raw material Substances 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000002441 X-ray diffraction Methods 0.000 description 2
- 239000003963 antioxidant agent Substances 0.000 description 2
- 230000003078 antioxidant effect Effects 0.000 description 2
- RKTYLMNFRDHKIL-UHFFFAOYSA-N copper;5,10,15,20-tetraphenylporphyrin-22,24-diide Chemical compound [Cu+2].C1=CC(C(=C2C=CC([N-]2)=C(C=2C=CC=CC=2)C=2C=CC(N=2)=C(C=2C=CC=CC=2)C2=CC=C3[N-]2)C=2C=CC=CC=2)=NC1=C3C1=CC=CC=C1 RKTYLMNFRDHKIL-UHFFFAOYSA-N 0.000 description 2
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910000457 iridium oxide Inorganic materials 0.000 description 2
- 229910052745 lead Inorganic materials 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000010287 polarization Effects 0.000 description 2
- 150000003254 radicals Chemical class 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 230000002269 spontaneous effect Effects 0.000 description 2
- 229910017109 AlON Inorganic materials 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 229910013641 LiNbO 3 Inorganic materials 0.000 description 1
- 229910019897 RuOx Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004356 Ti Raw Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000003064 anti-oxidating effect Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000013039 cover film Substances 0.000 description 1
- 230000006735 deficit Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000005621 ferroelectricity Effects 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000002831 nitrogen free-radicals Chemical class 0.000 description 1
- 238000005546 reactive sputtering Methods 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000006104 solid solution Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 230000008016 vaporization Effects 0.000 description 1
- 239000006200 vaporizer Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
本発明は一般に半導体装置に係り、特に強誘電体キャパシタを有する半導体装置およびその製造方法に関する。
強誘電体メモリは電圧駆動される不揮発性半導体メモリ素子であり、高速で動作し、消費電力が小さく、しかも電源を遮断しても保持している情報が消失しない好ましい特性を有している。強誘電体メモリは、すでにＩＣカードや携帯電子機器に使われている。
図１は、いわゆるスタック型とよばれる強誘電体メモリ装置１０の構成を示す断面図である。
図１を参照するに、強誘電体メモリ装置１０はいわゆる１Ｔ１Ｃ型の装置であり、シリコン基板１１上に素子分離領域１１Ｉにより画成された素子領域中１１Ａに二つのメモリセルトランジスタが、ビット線を共有して形成されている。
より具体的には、前記シリコン基板１１中には前記素子領域１１Ａとしてｎ型ウェルが形成されており、前記素子領域１１Ａ上には、ポリシリコンゲート電極１３Ａを有する第1のＭＯＳトランジスタとポリシリコンゲート電極１３Ｂを有する第２のＭＯＳトランジスタが、それぞれゲート絶縁膜１２Ａおよび１２Ｂを介して形成されている。
さらに前記シリコン基板１１中には、前記ゲート電極１３Ａの両側壁面に対応してｐ−型のＬＤＤ領域１１ａ，１１ｂが形成されており、また前記ゲート電極１３Ｂの両側壁面に対応してｐ−型のＬＤＤ領域１１ｃ，１１ｄが形成されている。ここで前記第１および第２のＭＯＳトランジスタは前記素子領域１１Ａ中に共通に形成されているため、同一のｐ−型拡散領域が、ＬＤＤ領域１１ｂとＬＤＤ領域１１ｃとして共用されている。
前記ポリシリコンゲート電極１３Ａ上には、シリサイド層１４Ａが、またポリシリコンゲート電極１３Ｂ上にはシリサイド層１４Ｂが、それぞれ形成されており、さらに前記ポリシリコンゲート電極１３Ａの両側壁面および前記ポリシリコンゲート電極１３Ｂの両側壁面上には、それぞれの側壁絶縁膜が形成されている。
さらに前記シリコン基板１１中には、前記ゲート電極１３Ａのそれぞれの側壁絶縁膜の外側に、ｐ＋型の拡散領域１１ｅおよび１１ｆが形成されており、また前記ゲート電極１３Ｂのそれぞれの側壁絶縁膜の外側には、ｐ＋型の拡散領域１１ｇおよび１１ｈが形成されている。ただし、前記拡散領域１１ｆと１１ｇは、同一のｐ＋型拡散領域より構成されている。
さらに前記シリコン基板１１上には、前記シリサイド層１４Ａおよび側壁絶縁膜を含めて前記ゲート電極１３Ａを覆うように、また前記シリサイド層１４Ｂおよび側壁絶縁膜を含めて前記ゲート電極１３Ｂを覆うように、ＳｉＯＮ膜１５が形成されており、前記ＳｉＯＮ膜１５上にはＳｉＯ２よりなる層間絶縁膜１６が形成されている。さらに前記層間絶縁膜１６中には、前記拡散領域１１ｅ，１１ｆ（従って拡散領域１１ｇ），１１ｈをそれぞれ露出するようにコンタクトホール１６Ａ，１６Ｂ，１６Ｃが形成され、前記コンタクトホール１６Ａ，１６Ｂ，１６Ｃには、Ｔｉ膜とＴｉＮ膜を積層した密着層１７ａ，１７ｂ，１７ｃを介して、Ｗ（タングステン）よりなるビアプラグ１７Ａ，１７Ｂ，１７Ｃが形成される。
さらに前記層間絶縁膜１６上には、前記タングステンプラグ１７Ａにコンタクトして、下部電極１８Ａと多結晶強誘電体膜１９Ａと上部電極２０Ａを積層した第１の強誘電体キャパシタＣ１が、また前記前記タングステンプラグ１７Ｃにコンタクトして、下部電極１８Ｃと多結晶強誘電体膜１９Ｃと上部電極２０Ｃを積層した第２の強誘電体キャパシタＣ２が形成されている。
さらに前記層間絶縁膜１６上には前記強誘電体キャパシタＣ１，Ｃ２を覆うようにＡｌ２Ｏ３よりなる水素バリア膜２１が形成され、さらに前記水素バリア膜２１上には次の層間絶縁膜２２が形成されている。
さらに前記層間絶縁膜２２中には、前記強誘電体キャパシタＣ１の上部電極２０Ａを露出するコンタクトホール２２Ａと、前記ビアプラグ１７Ｂを露出するコンタクトホール２２Ｂと、前記強誘電体キャパシタＣ２の上部電極２０Ｂを露出するコンタクトホール２２Ｃが形成され、前記コンタクトホール２２ＡにはＴｉ膜とＴｉＮ膜を積層した密着層２３ａ，２３ｂ，２３ｃをそれぞれ介してタングステンプラグ２３Ａ，２３Ｂ，２３Ｃがそれぞれ形成される。
さらに前記層間絶縁膜２２上には、前記タングステンプラグ２３Ａ，２３Ｂ，２３Ｃにそれぞれ対応して、Ｔｉ／ＴｉＮ積層構造のバリアメタル膜を伴って、Ａｌ配線パターン２４Ａ，２４Ｂ，２４Ｃが形成されている。
さて、このような強誘電体メモリ装置では、強誘電体キャパシタＣ１，Ｃ２中における強誘電体膜１９Ａあるいは１９Ｃの結晶配向が重要である。
ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）などのいわゆるペロブスカイト膜は正方晶系に属し、強誘電性を特徴づける自発分極は、結晶格子中、ＺｒやＴｉ原子のｃ軸方向への変位により誘起される。そこで、このような多結晶ペロブスカイト膜を使って強誘電体キャパシタのキャパシタ絶縁膜を形成する場合、強誘電体膜を構成する個々の結晶粒のｃ軸方向は、電界が印加される方向に平行な方向、従ってキャパシタ絶縁膜の面に対して垂直な方向に配向するのが理想的である（（００１）配向）。これに対し、前記ｃ軸が前記キャパシタ絶縁膜の面内に配向した場合には（１００配向）、キャパシタに駆動電圧を印加しても、所望の自発分極を誘起することはできない。
しかし、ペロブスカイト膜では、正方晶系とは言っても、ｃ軸とａ軸の差はわずかであり、このため通常の製法で形成したＰＺＴ膜では、（００１）配向した結晶粒と（１００）配向した結晶粒がほぼ同数発生し、その他の方位のものも発生することを考えると、実際に強誘電体キャパシタの動作に寄与する結晶の割合はわずかであった。このような事情から、従来、強誘電体メモリの技術分野では、強誘電体膜１９Ａ，１９Ｃを、全体として（１１１）配向膜として形成し、配向方向を<１１１>方向にそろえることで、大きなスイッチング電荷量ＱSWを確保することが行われている。
このような強誘電体膜の配向制御を実現するには、下部電極１８Ａおよび１８Ｃの結晶配向を制御することが重要であり、このため、前記下部電極１８Ａあるいは１８Ｃでは、強い自己組織化作用を示すＴｉ膜が配向制御膜として使われ、かかる配向制御膜上に（１１１）配向のＩｒやＰｔ，ＩｒＯｘやＲｕＯｘなどの金属あるいは導電性酸化物が形成されている。自己配向Ｔｉ膜は、（００２）配向を示す。
しかし、配向制御膜としてＴｉ膜を使った場合、例えば図１の例のようにＴｉ膜の堆積がシリコン酸化膜など、酸素原子が表面に露出した膜上において生じると、堆積した反応性の高いＴｉ原子は膜表面の酸素原子と、図２に示すように直ちに強固な結合を生じてしまい、Ｔｉ原子が膜表面を自由に移動することにより生じるＴｉ膜の自己組織化が妨げられ、得られたＴｉ膜では、所望の（００２）配向した結晶粒の割合が減少してしまう。また図２に概略的に示したように、Ｔｉ膜を構成する結晶粒のｃ軸が酸化膜１６の主面に対して斜めに配向する場合が生じ、その結果、所望の（００２）配向以外の配向の結晶粒が多数生じてしまう。
そこで、特許文献１は、図３に示すように、図１の構造が前記コンタクトプラグ１７Ａ〜１７Ｃまで形成された時点で、前記層間絶縁膜１６の表面をＮＨ３プラズマで処理し、図４に示すように、層間絶縁膜１６の表面の酸素原子にＮＨ基を結合させる技術を記載している。
かかる構成によれば、前記層間絶縁膜上にＴｉ原子がさらに堆積されても、図４に示すように堆積したＴｉ原子は酸素原子に捕獲されてしまうことがなく、層間絶縁膜表面を自在に移動でき、その結果、前記層間絶縁膜１６上には、（００２）配向に自己組織化されたＴｉ膜が形成される。
そこで、このようにして形成されたＴｉ膜上に前記下部電極１８Ａ，１８Ｂを形成し、さらにその上に強誘電体膜１９Ａあるいは１９Ｂを形成することにより、（１１１）配向の結晶粒の割合の高い強誘電体膜が得られる。
しかし、上記特許文献１に記載の技術では、下部電極１８Ａあるいは１８Ｃは、Ｗプラグ１７Ａあるいは１７Ｃ上に直接に形成されるため、ＮＨ3プラズマ処理を行ったとしても、多結晶タングステンなど、多結晶金属よりなるプラグ１７Ａあるいは１７Ｃの表面の結晶方位の影響を遮断することはできず、従って、前記強誘電体膜１９Ａあるいは１９Ｂの大部分では、Ｔｉ膜の自己組織化による配向制御を効果的に実現することができていない。
特開２００４−１５３０３１号公報
特開２００４−３１１４７０号公報
一の側面によれば本発明は、半導体基板と、前記半導体基板上に形成された、第１および第２の拡散領域を含む電界効果トランジスタと、前記半導体基板上に、前記電界効果トランジスタを覆うように形成された層間絶縁膜と、前記層間絶縁膜中に形成され、前記第１の拡散領域とコンタクトする導電性プラグと、前記層間絶縁膜上に、前記導電性プラグにコンタクトして形成される強誘電体キャパシタとよりなる強誘電体メモリ装置であって、前記強誘電体キャパシタは強誘電体膜と、強誘電体膜を上下に挟持する上部電極および下部電極よりなり、前記下部電極は前記導電性プラグに電気的に接続されており、前記導電性プラグと前記下部電極との間にはＡｌと酸素を含む層が介在し、前記Ａｌと酸素を含む層と前記下部電極との間には窒素を含む層が介在し、前記窒素を含む層と前記下部電極との間には、自己配向性を有する物質よりなる自己配向層が介在することを特徴とする強誘電体メモリ装置を提供する。
他の側面によれば本発明は、強誘電体メモリ装置の製造方法であって、トランジスタが形成された半導体基板上に、前記トランジスタを覆うように層間絶縁膜を形成する工程と、前記層間絶縁膜中に、前記トランジスタの拡散領域にコンタクトする導電性のコンタクトプラグを形成する工程と、前記コンタクトプラグ上に、下部電極と強誘電体膜と上部電極を順次積層して強誘電体キャパシタを形成する工程と、を含み、さらに前記コンタクトプラグを形成する工程の後、前記下部電極を形成する工程の前に、前記層間絶縁膜および前記コンタクトプラグの表面にＡｌと酸素を含む層を形成する工程と、前記Ａｌと酸素を含む層の表面に、窒素を含む層を形成する工程と、前記窒素を含む層の上に自己配向性を有する膜を形成する工程を含むことを特徴とする強誘電体メモリ装置の製造方法を提供する。
他の側面によれば本発明は、機能膜を有する半導体装置の製造方法であって、トランジスタが形成された半導体基板上に、前記トランジスタを覆うように層間絶縁膜を形成する工程と、前記層間絶縁膜中に、前記トランジスタの拡散領域にコンタクトする導電性のコンタクトプラグを形成する工程と、前記コンタクトプラグ上に、機能膜を形成する工程と、を含み、さらに前記コンタクトプラグを形成する工程の後、前記機能膜を形成する工程の前に、前記層間絶縁膜および前記コンタクトプラグの表面にＡｌと酸素を含む層を形成する工程と、前記Ａｌと酸素を含む層の表面に、窒素を含む層を形成すると、前記窒素を含む層の上に自己配向性を有する膜を形成する工程を含むことを特徴とする半導体装置の製造方法を提供する。
本発明によれば、導電性プラグ上に強誘電体キャパシタなどの、通常は多結晶構造の機能膜を有する半導体装置において、前記機能膜を形成するに先立って、前記導電性プラグの表面にＡｌと酸素を含む層を形成し、さらに前記Ａｌと酸素を含む層を、窒素を含む層で覆い、前記窒素を含む層の上に自己配向層を形成することにより、前記導電性プラグを構成する結晶粒の結晶配向が、前記酸素を含む層により遮断され、前記自己配向性に対する導電性プラグの影響を排除することが可能になる。またこのような酸素を含む層を、窒素を含む層で覆うことにより、前記自己配向層を構成する例えばＴｉなどの元素が、前記酸素を含む層中の酸素に捕獲されてしまい、自己配向層が所期の自己配向性を実現できない問題が回避され、その結果、前記自己配向層の配向度が、導電性プラグ上においても向上する。これに伴い、かかる自己配向層上に形成される強誘電体キャパシタなどの機能膜の配向性が向上する。
４１ シリコン基板
４１Ａ 素子領域
４１Ｉ 素子分離領域
４１ａ，４１ｂ，４１ｃ，４１ｄ ＬＤＤ領域
４１ｅ，４１ｆ，４１ｇ，４１ｈ ソース・ドレイン領域
４２Ａ，４２Ｂ ゲート絶縁膜
４３Ａ、４３Ｂ ゲート電極
４４Ａ，４４Ｂ シリサイド層
４５ ＳｉＯＮカバー膜
４６，４８，５８ 層間絶縁膜
４６Ａ，４６Ｂ，４６Ｃ コンタクトホール
４７Ａ，４７Ｂ，４７Ｃ コンタクトプラグ
４７ａ，４７ｂ，４７ｃ 密着層
４７ ＳｉＯＮ酸素バリア膜
５１Ａ，５１Ｃ Ｔｉ密着層
５２Ａ，５３Ａ ＴｉＡｌＮ酸素バリア膜
５３Ａ，５３Ｃ 下部電極
５４Ａ，５４Ｃ ＰＺＴ膜
５５Ａ，５５Ｃ 上部電極
５６Ａ，５６Ｃ 水素バリア膜
５７ Ａｌ2Ｏ3 水素バリア膜
７０Ａ〜７０Ｃ 配線パターン
６１Ａ，６１Ｃ 酸化アルミニウム膜
６２Ａ，６２Ｃ 窒化膜
６３Ａ，６３Ｃ Ｔｉ配向膜
４１Ａ 素子領域
４１Ｉ 素子分離領域
４１ａ，４１ｂ，４１ｃ，４１ｄ ＬＤＤ領域
４１ｅ，４１ｆ，４１ｇ，４１ｈ ソース・ドレイン領域
４２Ａ，４２Ｂ ゲート絶縁膜
４３Ａ、４３Ｂ ゲート電極
４４Ａ，４４Ｂ シリサイド層
４５ ＳｉＯＮカバー膜
４６，４８，５８ 層間絶縁膜
４６Ａ，４６Ｂ，４６Ｃ コンタクトホール
４７Ａ，４７Ｂ，４７Ｃ コンタクトプラグ
４７ａ，４７ｂ，４７ｃ 密着層
４７ ＳｉＯＮ酸素バリア膜
５１Ａ，５１Ｃ Ｔｉ密着層
５２Ａ，５３Ａ ＴｉＡｌＮ酸素バリア膜
５３Ａ，５３Ｃ 下部電極
５４Ａ，５４Ｃ ＰＺＴ膜
５５Ａ，５５Ｃ 上部電極
５６Ａ，５６Ｃ 水素バリア膜
５７ Ａｌ2Ｏ3 水素バリア膜
７０Ａ〜７０Ｃ 配線パターン
６１Ａ，６１Ｃ 酸化アルミニウム膜
６２Ａ，６２Ｃ 窒化膜
６３Ａ，６３Ｃ Ｔｉ配向膜
図５は、本発明の第１の実施形態による強誘電体メモリ４０の構成を示す。
図５を参照するに、強誘電体メモリ装置４０はいわゆる１Ｔ１Ｃ型の装置であり、シリコン基板４１上にＳＴＩ（シャロートレンチアイソレーション）型の素子分離領域４１Ｉにより画成された素子領域中４１Ａに二つのメモリセルトランジスタが、ビット線を共有して形成されている。
より具体的には、前記シリコン基板４１中には前記素子領域４１Ａとしてｎ型ウェルが形成されており、前記素子領域４１Ａ上には、ポリシリコンゲート電極４３Ａを有する第1のＭＯＳトランジスタとポリシリコンゲート電極４３Ｂを有する第２のＭＯＳトランジスタが、それぞれゲート絶縁膜４２Ａおよび４２Ｂを介して形成されている。
さらに前記シリコン基板４１中には、前記ゲート電極４３Ａの両側壁面に対応してｐ−型のＬＤＤ領域４１ａ，４１ｂが形成されており、また前記ゲート電極４３Ｂの両側壁面に対応してｐ−型のＬＤＤ領域４１ｃ，４１ｄが形成されている。ここで前記第１および第２のＭＯＳトランジスタは前記素子領域４１Ａ中に共通に形成されているため、同一のｐ−型拡散領域が、ＬＤＤ領域４１ｂとＬＤＤ領域４１ｃとして共用されている。
前記ポリシリコンゲート電極４３Ａ上には、シリサイド層４４Ａが、またポリシリコンゲート電極４３Ｂ上にはシリサイド層４４Ｂが、それぞれ形成されており、さらに前記ポリシリコンゲート電極４３Ａの両側壁面および前記ポリシリコンゲート電極４３Ｂの両側壁面上には、それぞれの側壁絶縁膜が形成されている。
さらに前記シリコン基板４１中には、前記ゲート電極４３Ａのそれぞれの側壁絶縁膜の外側に、ｐ＋型の拡散領域４１ｅおよび４１ｆが形成されており、また前記ゲート電極４３Ｂのそれぞれの側壁絶縁膜の外側には、ｐ＋型の拡散領域４１ｇおよび４１ｈが形成されている。ただし、前記拡散領域４１ｆと４１ｇは、同一のｐ＋型拡散領域より構成されている。
さらに前記シリコン基板４１上には、前記シリサイド層４４Ａおよび側壁絶縁膜を含めて前記ゲート電極４３Ａを覆うように、また前記シリサイド層４４Ｂおよび側壁絶縁膜を含めて前記ゲート電極４３Ｂを覆うように、ＳｉＯＮ膜４５が形成されており、前記ＳｉＯＮ膜４５上には、ＳｉＯ２よりなる層間絶縁膜４６と、ＳｉＮあるいはＳｉＯＮよりなる第１の酸化防止膜４７と、ＴＥＯＳ酸化膜よりなる層間絶縁膜４８が、順次形成されている。
さらに前記層間絶縁膜４６，４８および酸化防止膜４７を貫通して、前記拡散領域４１ｅ，４１ｈを露出するようにコンタクトホール４６Ａ，４６Ｃが形成され、前記コンタクトホール４６Ａおよび４６Ｃには、Ｔｉ膜とＴｉＮ膜を積層した密着層４７ａおよび４７ｃを介して、Ｗ（タングステン）よりなるビアプラグ４７Ａおよび４７Ｃが、それぞれ形成される。また前記層間絶縁膜４６には、前記拡散領域４１ｆ（したがって拡散領域４１ｇ）を露出するようにコンタクトホール４６Ｂが形成され、前記コンタクトホール４６Ｂには、Ｔｉ膜とＴｉＮ膜を積層した密着層４７ｂを介して、Ｗよりなるビアプラグ４７Ｂが形成される。
さらに前記層間絶縁膜４８上には、前記タングステンプラグ４７Ａにコンタクトして、厚さが１００ｎｍのＴｉＡｌＮ膜５２Ａと厚さが１００ｎｍのＩｒ膜５３Ａを積層した下部電極と、厚さが１２０ｎｍのＰＺＴ膜よりなる多結晶強誘電体膜５４Ａと、厚さが２００ｎｍのＩｒＯ２膜５５Ａよりなる上部電極を積層した第１の強誘電体キャパシタＱ１が、Ｔｉ密着層５１Ａを介して形成される。また同様に前記タングステンプラグ４７Ｃにコンタクトして、厚さが１００ｎｍのＴｉＡｌＮ膜５２Ｃと厚さが１００ｎｍのＩｒ膜５３Ｃを積層した下部電極と、厚さが１２０ｎｍのＰＺＴ膜よりなる多結晶強誘電体膜５４Ｃと、厚さが２００ｎｍのＩｒＯ２膜５５Ｃよりなる上部電極を積層した第２の強誘電体キャパシタＱ２が、Ｔｉ密着層５１Ｃを介して形成される。前記ＴｉＡｌＮ膜５２Ａ，５２Ｃは、酸素がビアプラグ４７Ａ，４７Ｃに侵入するのを阻止する酸素バリア膜として作用する。
その際、本実施形態では、前記ＴｉＡｌＮ酸素バリア膜５２Ａと下部電極５３Ａの間に、酸素を含み、主としてＡｌ2Ｏ3組成を有する厚さが１分子層以上、１０ｎｍ以下の絶縁層６１Ａが介在し、さらに前記絶縁層６１Ａ上に、前記絶縁層６１Ａ中の酸素原子に結合した窒素原子を含む層６２Ａが形成されている。さらに本実施形態では、このような窒素を含む層６２Ａ上に（００２）配向を有するＴｉ膜６３Ａが、２０ｎｍの厚さに形成され、前記下部電極５３Ａは、かかる（００２）配向Ｔｉ膜６３Ａ上に形成されている。
同様に、本実施形態では、前記ＴｉＡｌＮ酸素バリア膜５２Ｃと下部電極５３Ｃの間に、酸素を含み、主としてＡｌ2Ｏ3組成を有する厚さが１分子層以上、１０ｎｍ以下の絶縁層６１Ｃが介在し、さらに前記絶縁層６１Ｃ上に、前記絶縁層６１Ｃ中の酸素原子に結合した窒素原子を含む層６２Ｃが形成されている。さらに本実施形態では、このような窒素を含む層６２Ｃ上に（００２）配向を有するＴｉ膜６３Ｃが、２０ｎｍの厚さに形成され、前記下部電極５３Ｃは、かかる（００２）配向Ｔｉ膜６３Ｃ上に形成されている。
かかる構成では、前記（００２）配向したＴｉ膜５１Ａ上に形成された前記下部電極膜５３Ａの配向が<１１１>方向に揃うため、その上に形成されたＰＺＴ膜５４Ａも、配向方向が<１１１>方向に揃う。同様に、（００２）配向したＴｉ膜５１Ｃ上に形成された前記下部電極膜５３Ｃの配向が<１１１>方向に揃うため、その上に形成されたＰＺＴ膜５４Ｃも、配向方向が<１１１>方向に揃う。その結果、前記強誘電体キャパシタＱ１，Ｑ２は、いずれも大きなスイッチング電荷量ＱSWを有する好ましい特徴を有する。
さらに前記層間絶縁膜４８上には前記強誘電体キャパシタＱ１，Ｑ２を覆うようにＡｌ２Ｏ３よりなる水素バリア膜５７が、１０ｎｍの膜厚に形成され、さらに前記水素バリア膜５７上には次の層間絶縁膜５８が形成されている。
さらに前記層間絶縁膜５８中には、前記強誘電体キャパシタＱ１の上部電極５５Ａ上の水素バリアメタル５６Ａを露出するコンタクトホール５８Ａと、前記ビアプラグ４６Ｂを露出するコンタクトホール５８Ｂと、前記強誘電体キャパシタＱ２の上部電極５５Ｃ上の水素バリアメタル５６Ｃ露出するコンタクトホール５８Ｃが形成され、前記コンタクトホール５８ＡにはＴｉ膜とＴｉＮ膜を積層した密着層５９ａを介してタングステンプラグ５９Ａが、前記コンタクトホール５８ＢにはＴｉ膜とＴｉＮ膜を積層した密着層５９ｂを介してタングステンプラグ５９Ｂが、さらに前記コンタクトホール５８ＣにはＴｉ膜とＴｉＮ膜を積層した密着層５９ｃを介してタングステンプラグ５９Ｃが、それぞれ形成される。
さらに前記層間絶縁膜５８上には、前記タングステンプラグ５９Ａ，５９Ｂ，５９Ｃにそれぞれ対応して、Ｔｉ／ＴｉＮ積層構造のバリアメタル膜を伴って、Ａｌ配線パターン７０Ａ，７０Ｂ，７０Ｃが形成されている。
なお、本実施例において導電型を反転させてもよいことは自明である。
次に、図５の強誘電体メモリ装置４０の製造工程を、図６Ａ〜６Ｎを参照しながら説明する。
図６Ａを参照するに、前記シリコン基板４１はｐ型あるいはｎ型のシリコン基板であり、ＳＴＩ型素子分離構造４１Ｉにより素子領域４１Ａが、ｎ型ウェルの形で形成されている。
前記素子領域４１Ａ上には、前記第1のＭＯＳトランジスタのポリシリコンゲート電極４３Ａと前記第２のＭＯＳトランジスタのポリシリコンゲート電極４３Ｂが、それぞれゲート絶縁膜４２Ａおよび４２Ｂを介して形成されている。
さらに前記シリコン基板４１中には、前記ゲート電極４３Ａの両側壁面に対応してｐ−型のＬＤＤ領域４１ａ，４１ｂが、また前記ゲート電極４３Ｂの両側壁面に対応してｐ−型のＬＤＤ領域４１ｃ，４１ｄが、前記ゲート電極４３Ａおよび４３Ｂを自己整合マスクとしたイオン注入工程により形成されている。前記第１および第２のＭＯＳトランジスタは前記素子領域４１Ａ中に共通に形成されているため、前記ＬＤＤ領域４１ｂとＬＤＤ領域４１ｃは、同一のｐ−型拡散領域により形成されている。
前記ポリシリコンゲート電極４３Ａ上には、シリサイド層４４Ａが、またポリシリコンゲート電極４３Ｂ上にはシリサイド層４４Ｂが、それぞれ形成されており、さらに前記ポリシリコンゲート電極４３Ａの両側壁面および前記ポリシリコンゲート電極４３Ｂの両側壁面上には、それぞれの側壁絶縁膜が形成されている。
さらに前記シリコン基板４１中には、前記ゲート電極４３Ａのそれぞれの側壁絶縁膜の外側に、ｐ＋型の拡散領域４１ｅおよび４１ｆが、また前記ゲート電極４３Ｂのそれぞれの側壁絶縁膜の外側には、ｐ＋型の拡散領域４１ｇおよび４１ｈが、前記ゲート電極４３Ａ，４３Ｂ、およびそれぞれの側壁絶縁膜を自己整合マスクとしたイオン注入法により形成されている。その際、前記拡散領域４１ｆと４１ｇは、同一のｐ＋型拡散領域より構成されている。
次に図６Ｂの工程において前記図６Ａの構造上にＳｉＯＮ膜４５がプラズマＣＶＤ法により、約２００ｎｍの厚さに形成される。
さらに図６Ｃの工程において、前記図６Ｂの構造上に厚さが２０ｎｍのシリコン酸化膜と厚さが８０ｎｍのシリコン窒化膜と厚さが１０００ｎｍのシリコン酸化膜を、いずれもプラズマＣＶＤ法により順次堆積し、さらにこれをＣＭＰ法により平坦化し、前記層間絶縁膜４６を７００ｎｍの厚さに形成する。
さらに図６Ｃの工程では、このようにして形成された層間絶縁膜４６中に前記拡散領域４１ｆ（４１ｇ）を露出するコンタクトホール４６Ｂを、例えば０．２５μｍの径で形成し、前記コンタクトホール４６Ｂ中に、前記拡散領域４１ｆ（４１ｇ）と電気的にコンタクトするＷプラグ４７Ｂを、厚さが３０ｎｍのＴｉ膜と厚さが２０ｎｍのＴｉＮ膜を積層した密着膜４７ｂを介してＷ膜をＣＶＤ法により充填し、余分なＷ膜をＣＭＰ法により除去することにより、形成する。
次に図６Ｄの工程では、前記図６Ｃの構造上に、ＳｉＯＮよりなる第１の酸化防止膜４７をプラズマＣＶＤ法により、例えば１３０ｎｍの膜厚に形成され、さらにその上にＴＥＯＳを原料としたプラズマＣＶＤ法により、シリコン酸化膜４８が、例えば２００ｎｍの膜厚に形成される。
さらに図６Ｄの構造では、前記層間絶縁膜４８，４６および間のＳｉＯＮ膜４７を貫通して、前記拡散領域４１ｅおよび４１ｈを露出するコンタクトホール４６Ａおよび４６Ｃが形成され、前記コンタクトホール４６Ａには、前記拡散領域４１ｅと電気的にコンタクトするＷプラグ４７Ａが、前記密着層４７ｂと同様な密着層４７ａを介して、前記Ｗプラグ４７Ｂと同様に形成される。同様に前記コンタクトホール４６Ｃには、前記拡散領域４１ｈと電気的にコンタクトするＷプラグ４７Ｃが、前記密着層４７ｂと同様な密着層４７ｃを介して、前記Ｗプラグ４７Ｂと同様に形成される。
さて、本発明では、図６Ｄの構造上に強誘電体キャパシタＱ１，Ｑ２を形成するに当たり、図６Ｅの工程を行って、前記Ｗプラグ４７Ａ，４７Ｃの結晶性が強誘電体キャパシタＱ１，Ｑ２に及ぼす影響を遮断する。
すなわち図６Ｅの工程において、図６Ｄの層間絶縁膜４８上にＴｉ膜５１が密着層として、スパッタにより、約２０ｎｍの厚さに形成され、その上に、図６Ｆの工程において、前記図６Ｅの構造上にＴｉＡｌＮ膜が、酸素バリア膜５２として、ＴｉおよびＡｌの合金化したターゲットを使った反応性スパッタにより、Ａｒ４０ＳＣＣＭと窒素１０ＳＣＣＭの混合雰囲気中、２５３．３Ｐａ（１．９Ｔｏｒｒ）の圧力下、４００℃の基板温度で、１．０ｋＷのスパッタパワーで１００ｎｍの厚さに形成され、前記ＴｉＡｌＮ膜５２上にＩｒ膜が、第２の下部電極膜として、Ａｒ雰囲気中、０．１１Ｐａの圧力下、５００℃の基板温度で、０．５ｋＷのスパッタパワーで１００ｎｍの厚さに形成される。
次に図６Ｇの工程において、前記図６ＦのＴｉＡｌＮ膜５２の表面に、酸素プラズマ処理を適用することにより、図７に示すように、厚さが１分子層ないし数分子層の酸化アルミニウム膜６１を形成する。
例えば図６Ｇの酸素プラズマ処理は、８インチプロセスの場合では、平行平板型のプラズマ処理装置を使い、０．６７Ｐａ（５Ｔｏｒｒ）の圧力下、Ａｒガスを５００ＳＣＣＭ，酸素ガスを１００ＳＣＣＭの流量で供給し、プラズマを７５０Ｗの高周波パワーで励起することにより、行うことができる。６インチプロセスの場合では、プラズマを５００Ｗの高周波で励起することで、同様の処理を行うことができる。その他の条件は、８インチプロセスの場合と同様である。
このようなＴｉＡｌＮ膜５２のプラズマ処理の結果、前記ＴｉＡｌＮ膜５２の表面のＡｌ原子に、図７に概略的に示すように、プラズマ励起された酸素ラジカルが結合し、少なくとも１層の酸素原子層を含む、１〜数分子層の厚さの酸化膜が、前記酸化アルミニウム膜６１として、形成される。
このような酸化アルミニウム膜６１は、後から形成されるコンタクトプラグ５８Ａ，５８Ｃのコンタクト抵抗を増大させるように作用するため、電子のトンネルが可能なように、１０ｎｍ以下の膜厚に形成するのが好ましい。
このようなＴｉＡｌＮ膜５２の酸素プラズマ処理は、平行平板型のプラズマ処理装置に限定されるものではなく、例えばプラズマ励起された酸素ラジカルを処理容器外部で形成し、これを被処理基板表面のプロセス空間に供給するリモートプラズマ処理装置により行うことも可能である。
前記導電性プラグ４７Ａ，４７Ｃの結晶性は、前記ＴｉＡｌＮ膜５２の表面を酸化アルミニウムの少なくとも１分子層、あるいは酸素の１原子層で覆うことで、充分に遮断することが可能である。
次に本発明では図６Ｈの工程において、図６Ｇの構造に対しアンモニア（ＮＨ３）プラズマを作用させ、前記酸化アルミニウム膜６１の表面をプラズマ窒化し、先に図７で説明したような、水素終端されたＡｌ−Ｏ−Ｎ−Ｈ結合を形成する窒化膜６２を形成する。
このようなアンモニアプラズマ処理は、例えば６インチプロセスの場合、被処理基板に対して約９ｍｍ（３５０ｍｉｌｓ）離間した位置に対向電極を有する平行平板型のプラズマ処理装置を使い、２６６Ｐａ（２Ｔｏｒｒ）の圧力下、前記図６Ｄの構造が４００℃の基板温度で保持された処理容器中にアンモニアガスを３５０ＳＣＣＭの流量で供給し、被処理基板側に１３．５６ＭＨｚの高周波を１００Ｗのパワーで、また前記対向電極に３５０ｋＨｚの高周波を５５Ｗのパワーで、６０秒間供給することにより実行することができる。このようなアンモニアプラズマ処理では、プラズマ中にＮＨラジカルが形成され、かかるＮＨラジカルが前記酸化膜４９の表面に作用することにより、先に図４で説明したように、前記酸化膜４９の表面には前記窒化膜５０が、水素終端された状態で形成される。このようにして形成された窒化膜５０は、その下の酸化膜４９の表面を、窒素の１原子層で覆っていれば充分であると考えられる。また８インチプロセスの場合は、周波数１３．５６ＭＨｚの高周波電源に４００Ｗで、ＮＨ3流量５２５ＳＣＣＭ，基板間距離４００ｍｉｌｓで、１８０秒間処理することが望ましい。
あるいは、このようなプラズマ処理装置中に窒素ガスと水素ガスを別々に供給し、前記酸化膜４９の表面に、窒素ラジカルおよび水素ラジカルを作用させることも可能である。
また図６Ｈの窒化処理は、平行平板型のプラズマ処理装置に限定されるものではなく、例えばリモートプラズマ処理装置などにより行うことも可能である。
特にこのような酸化アルミニウム膜６１とその窒化膜６２の積層が原子層レベルで生じる場合、形成された酸化膜と窒化膜の積層構造は、全体として下部が酸素リッチで表面が窒素リッチなＡｌＯＮ膜６３を形成する。
次に図６Ｉの工程において、図６Ｈの窒化膜６２上にＴｉ膜６３がスパッタなど、前記酸化アルミニウム膜６１と窒化膜６２の間のＯ−Ｎ結合が切断されないような低温プロセスにより、約２０ｎｍの厚さに形成される。
かかるＴｉ膜５１のスパッタは、６インチプロセスの場合、例えば被処理基板とターゲットの間の距離を６０ｍｍに設定したスパッタ装置中、０．１５ＰａのＡｒ雰囲気下、２０℃の基板温度で２．６ｋＷのスパッタＤＣパワーを７秒間供給することにより実行することができる。また８インチプロセスの場合には、例えば被処理基板とターゲットの間の距離を６０ｍｍに設定したスパッタ装置中、１Ｐａの圧力下、１５０℃の基板温度において、Ａｒガスを５０ＳＣＣＭで供給し、、初期成膜を０．５ｋＷのパワーで１秒間行い、引き続き、残りの成膜を、１．４２ｋＷのパワーで１３秒間行うことのより、実行することができる。
図８は、先に説明したアンモニアプラズマ窒化処理されたシリコン酸化膜上に形成されたＴｉ膜の（００２）ピークの回折強度と、窒化時間との関係を示す。ただしこの実験は、シリコン基板上に５００ｎｍの厚さに形成されたプラｋズマＴＥＯＳ膜表面を、先に説明した条件でプラズマ窒化し、このようにしてプラズマ窒化されたＴＥＯＳ膜表面にＴｉ膜を上記条件でスパッタすることにより行っている。
図８を参照するに、アンモニアプラズマ処理時間がゼロの場合には、Ｔｉ（００２）の回折ピークは非常に弱いが、アンモニアプラズマ処理を行うにつれてＴｉ（００２）のピークが大きく増大し、得られるＴｉ膜の（００２）配向の程度が増大しているのがわかる。先に図６Ｆで説明したアンモニアプラズマ窒化処理では、窒化処理を６０秒間としているが、図８より、図６Ｈの工程でより長い窒化処理を行い、その後でＴｉ膜を形成した場合、より大きな（００２）配向性がＴｉ膜５１に対して得られるのがわかる。ただし（００２）配向性の増加率は、処理時間が６０秒を超えると減少する。
このように、窒化膜上に形成されたＴｉ膜は強い（００２）配向を示すが、これは、窒化膜の下の酸化アルミニウム膜６１が前記窒化膜６２により覆われており、その結果、堆積したＴｉ原子が酸化膜表面の酸素原子に捕獲されることなく、比較的自由に窒化膜表面を移動できることによるものと考えられる。
前記図６Ｉの構造においても、前記窒化膜６２上に形成されたＴｉ膜６３は強い（００２）配向を示すが、本実施形態では、前記窒化膜６２は層間絶縁膜４８上のみならず、前記ＴｉＡｌＮ膜５２のうち、導電性プラグ４７Ａ，４７Ｃを覆う部分にも形成されており、したがって、前記Ｔｉ膜６３は、前記導電性プラグ４７Ａ，４７Ｃ上においても強い（００２）配向を示す。その際、前記窒化膜６２とＴｉＡｌＮ膜５２との間には酸化アルミニウム膜６１が介在しているため、前記Ｔｉ膜５１の（００２）配向が、前記導電性プラグ４７Ａあるいは４７Ｃを構成する結晶粒の配向性に、ＴｉＡｌＮ膜５２を介して影響されることはない。
なお、図６Ｉの工程ではＴｉ膜６３の堆積を３００℃以下の温度、例えば２０℃で行っているため、Ｔｉ膜６３の堆積に際して前記窒化膜６２を構成する窒素原子が脱離することはない。
次に図６Ｊの工程において、前記図６Ｈの構造上にＩｒ膜５３が、第２の下部電極膜として、Ａｒ雰囲気中、０．１１Ｐａの圧力下、５００℃の基板温度で、０．５ｋＷのスパッタパワーで１００ｎｍの厚さに形成される。
なお前記Ｉｒ膜５３の代わりにＰｔなどの白金族の金属、あるいはＰｔＯ，ＩｒＯｘ，ＳｒＲｕＯ3などの導電性酸化物を用いることもできる。さらに前記下部電極膜５３は、上記の金属あるいは金属酸化物の積層膜とすることもできる。
次に図６Kの工程において、前記図６Jの構造上にＰＺＴ膜を、強誘電体膜５４として、ＭＯＣＶＤ法により形成する。
より具体的には、Ｐｂ（ＤＰＭ）2，Ｚｒ（ｄｍｈｄ）4およびＴｉ（Ｏ−ｉＯｒ）2（ＤＰＭ）2をＴＨＦ溶媒中に、いずれも０．３ｍｏｌ／ｌの濃度で溶解し、Ｐｂ，ＺｒおよびＴｉの各液体原料を形成する。さらにこれらの液体原料を、ＭＯＣＶＤ装置の気化器に、流量が０．４７４ｍｌ／分のＴＨＦ溶媒とともに、それぞれ０．３２６ｍｌ／分、０．２００ｍｌ／分、および０．２００ｍｌ／分の流量で供給し、気化させることにより、Ｐｂ，ＺｒおよびＴｉの原料ガスを形成する。
さらに前記図６Ｋの工程では、前記図６Ｊの構造をＭＯＣＶＤ装置中に、６６５Ｐａ（５Ｔｏｒｒ）の圧力下、６２０℃の基板温度で保持し、このようにして形成されたＰｂ，ＺｒおよびＴｉの原料ガスを、前記ＭＯＣＶＤ装置中において図６Ｈの構造上に対し６２０秒間作用させる。これにより、前記下部電極５３上には、所望のＰＺＴ膜５４が、１２０ｎｍの厚さに形成される。
次に図６Lの工程において、前記図６Ｋの構造を室温に保持し、その上に厚さが２００ｎｍの酸化イリジウム膜５５をスパッタにより、Ａｒ雰囲気中、０．８Ｐａの圧力下、１．０ｋＷのスパッタパワーで７９秒間堆積し、さらにこのようにして得られた構造を、酸素雰囲気中、５５０℃の基板温度で２６０秒間熱処理し、前記ＰＺＴ膜５４を結晶化すると同時に、膜中の酸素欠損を解消する。ここで、前記酸化イリジウム膜５５はＩｒＯ２の化学量論組成に近い組成を有し、水素に対して触媒作用を生じることがなく、強誘電体膜５４が水素ラジカルにより還元されてしまう問題が抑制され、キャパシタＱ１，Ｑ２の水素耐性が向上する。
さらに図６Ｍの工程において、前記図６Ｌの構造上に、水素バリア膜としてＩｒ膜５６を、スパッタにより、Ａｒ雰囲気中、１Ｐａの圧力下、１ｋＷのスパッタパワーで１００ｎｍの厚さに堆積する。なお、前記水素バリア膜５６としては、他にＰｔ膜やＳｒＲｕＯ３膜を使うことも可能である。
さらに図６Ｎの工程では、前記層５１〜５６および６１〜６３がパターニングされ、前記強誘電体キャパシタＱ１と強誘電体キャパシタＱ２が形成される。
さらに前記図６Ｎの工程では、このようにして形成された強誘電体キャパシタＱ１，Ｑ２が、酸素雰囲気中、５５０℃の温度で熱処理され、前記ＰＺＴ膜５４Ａ，５４Ｃ中に前記パターニングにより生じた酸素欠損が回復される。
さらに図６Ｏの工程では、前記図６Ｎの構造上に、前記層間絶縁膜４８および強誘電体キャパシタＱ１，Ｑ２を覆うように、Ａｌ2Ｏ3膜が２０ｎｍの膜厚で、最初スパッタにより形成された後、６００℃の温度で熱処理され、前記パターニングに伴い、強誘電体キャパシタＱ１，Ｑ２中に生じた酸素欠損が回復される。さらにこの酸素熱処理工程ののち、前記Ａｌ2Ｏ3膜５７が、ＣＶＤ法により、約２０ｎｍの膜厚に形成される。
さらに図６Ｏの工程の後、前記図５に示した層間絶縁膜５８が、前記Ａｌ2Ｏ3膜５７上に、前記強誘電体キャパシタＱ１，Ｑ２を覆うように、高密度プラズマＣＶＤ法により堆積され、さらに前記層間絶縁膜５８中には、ＣＭＰ法による平坦化工程の後、それぞれのコンタクトホール５８Ａ、５８Ｂおよび５８Ｃを介して上記強誘電体キャパシタＱ１の上部電極層５６Ａ，ビアプラグ４７Ｂ，および前記強誘電体キャパシタＱ２の上部電極層５６Ｃとコンタクトするように、ビアプラグ５９Ａ，５９Ｂおよび５９Ｃが形成される。ただし前記ビアプラグ５９Ａ，５９Ｂ，５９Ｃには、Ｔｉ／ＴｉＮ構造の密着層５９ａ，５９ｂ，５９ｃがそれぞれ形成されている。
なお、図示はしないが、前記層間絶縁膜５８中に、前記コンタクトホール５８Ａ〜５８Ｃを形成する際には、先にコンタクトホール５８Ａおよび５８Ｃを形成し、前記キャパシタＱ１およびＱ２の上部電極を覆う水素バリア膜５６Ａあるいは５６Ｃを露出した後、５５０℃の基板温度で酸素雰囲気中において熱処理し、前記コンタクトホール５８Ａ，５８Ｃの形成に伴い前記ＰＺＴ５４Ａ，５４Ｃ膜中に生じた酸素欠損を回復させる。
前記コンタクトホール５８Ａおよび５８Ｃに導電性プラグ５９Ａ，５９Ｂおよび５９Ｃを形成する際には、前記コンタクトホール５８Ａ，５８Ｂおよび５８Ｃの表面にＴｉＮ膜を単層で、前記密着層５９ａ，５９ｂおよび５９ｃとして形成するのが好ましい。なお、前記密着層５９ａ，５９ｂおよび５９ｃは、Ｔｉ膜をスパッタにより形成し、その上にＴｉＮ膜をＭＯＣＶＤ法により形成することで形成することも可能である。この場合、ＴｉＮ膜から炭素除去を行うため、窒素と水素の混合ガスプラズマ中での処理が必要になるが、本実施形態では、前記上部電極５５Ａおよび５５Ｃ上にＩｒよりなる水素バリア膜５６Ａおよび５６Ｃをそれぞれ形成しているため、前記上部電極が還元される問題は生じない。
さらに前記層間絶縁膜５８上には、前記ビアプラグ５８Ａ，５８Ｂ，５８Ｃにそれぞれ対応して、配線パターン７０Ａ，７０Ｂ，７０Ｃが形成される。
図９は、このようにして形成されたＰＺＴ膜５４のＸ線回折図形を示す。
図９を参照するに、このように前記ＴｉＡｌＮ酸素バリア膜５２Ａのうち、導体プラグ４７Ａに対応した部分とＴｉ膜６３Ａの間に酸化アルミニウム膜６１Ａと窒化膜６２Ａを、また前記ＴｉＡｌＮ酸素バリア膜５２Ｃのうち、導体プラグ４７Ｃに対応した部分とＴｉ膜６３Ｃの間に酸化アルミニウム膜６１Ｃと窒化膜６２Ｃを介在させることにより、ＰＺＴの（１１１）面に対応した強い回折ピークを示し、またＰＺＴの（１００）面あるいは（１０１）面からの回折ピークが殆ど観測されない、実質的に（１１１）配向したＰＺＴ膜が、導体プラグ４７Ａ，４７Ｂ直上の部分も含めて、前記強誘電体膜５４Ａあるいは５４Ｂとして得られるのがわかる。
図１０は、このように（１１１）配向したＰＺＴ膜とランダム配向したＰＺＴ膜のスイッチング電荷量ＱSWを比較して示す。ただしスイッチング電荷量ＱSWの測定は、１．５×１．０μmのサイズの強誘電体キャパシタを作成して行っている。
図１０を参照するに、スイッチング電荷量ＱSWは、ＰＺＴ膜が（１１１）配向を有する場合、ランダム配向のＰＺＴ膜と比べて大きく増大しているのがわかる。
図１１は、このように（１１１）配向したＰＺＴ膜とランダム配向したＰＺＴ膜のインプリント特性を比較して示す。ただし上記インプリント特性の測定も、１．５×１．０μmのサイズの強誘電体キャパシタを作成して行っている。
図１１を参照するに、（１１１）配向したＰＺＴ膜のスイッチング電荷量QSWは、１００時間経過しても２割程度しか低下しないのに対し、ランダム配向のＰＺＴ膜では、スイッチング電荷量ＱSWは時間とともに急激に減少するのがわかる。
先にも述べたように、本発明ではこのようなＰＺＴ膜５４Ａ，５４Ｂの電気特性の向上を、（００２）配向するＴｉ自己配向膜６３の下に、前記図６Ｈの工程で窒化膜６２を挿入し、前記Ｔｉ膜６３中の窒素が、その下の酸化アルミニウム膜６１中の酸素原子と強固に結合してしまうのを抑制することにより、得ている。
その際、前記図６Ｈの工程では、前記窒化処理を４００℃の基板温度で行っていたが、本発明は、このような特定の温度に限定されることはなく、図１２に示すように、３５０〜４５０℃の範囲の温度で実行することができる。
さらにその際のプラズマパワーも、図１３に示すように１００〜５００Ｗの範囲で変化させることができる。
なお、以上の各実施形態において、自己配向膜６３Ａ，６３ＢはＴｉ膜であるとして説明したが、他の自己配向性を有する例えばＩｒ膜、Ｐｔ膜、ＰＺＴ膜、ＳｒＲｕＯ3膜、Ｒｕ膜、ＴｉＮ膜、ＴｉＡｌＮ膜、Ｃｕ膜、ＩｒＯｘ膜などを使うことも可能である。
また以上の各実施形態において、導電性プラグ４７Ａ〜４７Ｃ、５９Ａ〜５９ＣはＷプラグとして説明したが、前記導電性プラグとして、他にポリシリコン、Ｔｉ，ＴｉＮ，ＴｉＡｌＮ，Ａｌ，Ｃｕ，Ｒｕ，ＳｒＲｕＯ3などを使うことも可能である。
さらに以上の各実施形態において、強誘電体膜５４Ａ，５４ＣはＰＺＴ膜であるとして説明したが、ＰＬＺＴ膜など、他のＰＺＴ固溶体組成の膜を使うことも可能である。さらに前記強誘電体膜５４Ａ，５４Ｃとしては、他のペロブスカイト膜、例えばＢａＴｉＯ3，（Ｂｉ1/2Ｎａ1/2）ＴｉO3，ＫＮｂO3，ＮａＮｂＯ3，ＬｉＮｂＯ3などを使うことも可能である。
さらに本発明において、前記強誘電体膜５４Ａ，５４Ｂをスパッタにより形成することも可能である。
さらに本発明は、強誘電体メモリ装置以外にも、結晶配向を利用した機能膜を有する半導体装置の製造に有用である。
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
Claims (10)
- 半導体基板と、
前記半導体基板上に形成された、第１および第２の拡散領域を含む電界効果トランジスタと、
前記半導体基板上に、前記電界効果トランジスタを覆うように形成された層間絶縁膜と、
前記層間絶縁膜中に形成され、前記第１の拡散領域とコンタクトする導電性プラグと、
前記層間絶縁膜上に、前記導電性プラグにコンタクトして形成される強誘電体キャパシタとよりなる強誘電体メモリ装置であって、
前記強誘電体キャパシタは強誘電体膜と、強誘電体膜を上下に挟持する上部電極および下部電極よりなり、前記下部電極は前記導電性プラグに電気的に接続されており、
前記導電性プラグと前記下部電極との間にはＡｌと酸素を含む層が介在し、
前記Ａｌと酸素を含む層の表面には窒素を含む層が形成され、
前記窒素を含む層の表面には、自己配向性を有する物質よりなる自己配向層が直接形成され、前記自己配向層上に前記下部電極が形成されることを特徴とする強誘電体メモリ装置。 - 前記Ａｌと酸素を含む層は、少なくとも１層の酸素原子層を表面に有するＴｉＡｌＮ膜であることを特徴とする請求項１記載の強誘電体メモリ装置。
- 前記窒素を含む層は、少なくとも１層の窒素原子層を含むことを特徴とする請求項１記載の強誘電体メモリ装置。
- 前記自己配向層は、Ｔｉ，Ｉｒ，Ｐｔ，ＰＺＴ，ＳｒＲｕＯ３，Ｒｕ，ＴｉＮ，ＴｉＡｌＮ，Ａｌ，Ｃｕ，ＩｒＯｘよりなる群から選ばれる一または複数の物質よりなることを特徴とする請求項１記載の強誘電体メモリ装置。
- 前記導電性プラグは、Ｓｉ，Ｔｉ，ＴｉＮ，ＴｉＡｌＮ，Ｗ，Ａｌ，Ｃｕ，Ｒｕ、ＳｒＲｕＯ３よりなる群から選ばれる一または複数の物質よりなることをと特徴とする請求項１記載の強誘電体メモリ装置。
- 強誘電体メモリ装置の製造方法であって、
トランジスタが形成された半導体基板上に、前記トランジスタを覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜中に、前記トランジスタの拡散領域にコンタクトする導電性のコンタクトプラグを形成する工程と、
前記コンタクトプラグ上に、下部電極と強誘電体膜と上部電極を順次積層して強誘電体キャパシタを形成する工程と、を含み、
さらに前記コンタクトプラグを形成する工程の後、前記下部電極を形成する工程の前に、前記層間絶縁膜および前記コンタクトプラグの表面にＡｌと酸素を含む層を形成する工程と、前記Ａｌと酸素を含む層の表面を窒化処理して窒素を含む層を形成する工程と、前記窒素を含む層の上に自己配向性を有する膜を直接形成する工程を含むことを特徴とする強誘電体メモリ装置の製造方法。 - 前記酸素を含む層を形成する工程は、前記層間絶縁膜および前記コンタクトプラグの表面に、ＴｉＡｌＮ膜を堆積する工程と、前記ＴｉＡｌＮ膜に酸素ラジカルを作用させる工程を含むことを特徴とする請求項６記載の強誘電体メモリ装置の製造方法。
- 前記窒素を含む層を形成する工程は、前記酸素を含む層の表面にＮＨラジカルを作用させることを含むことを特徴とする請求項６記載の強誘電体メモリ装置の製造方法。
- 前記自己配向性を有する膜を形成する工程は、３００℃以下の温度で実行されることを特徴とする請求項６記載の強誘電体メモリ装置の製造方法。
- 強誘電体膜を有する半導体装置の製造方法であって、
トランジスタが形成された半導体基板上に、前記トランジスタを覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜中に、前記トランジスタの拡散領域にコンタクトする導電性のコンタクトプラグを形成する工程と、
前記コンタクトプラグ上に、強誘電体膜を形成する工程と、を含み、
さらに前記コンタクトプラグを形成する工程の後、前記強誘電体膜を形成する工程の前に、前記層間絶縁膜および前記コンタクトプラグの表面にＡｌと酸素を含む層を形成する工程と、前記Ａｌと酸素を含む層の表面を窒化処理して窒素を含む層を形成する工程と、前記窒素を含む層の上に自己配向性を有する膜を直接形成する工程を含むことを特徴とする半導体装置の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2005/016042 WO2007029289A1 (ja) | 2005-09-01 | 2005-09-01 | 強誘電体メモリ装置およびその製造方法、半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2007029289A1 JPWO2007029289A1 (ja) | 2009-03-26 |
| JP5061902B2 true JP5061902B2 (ja) | 2012-10-31 |
Family
ID=37835427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007534193A Expired - Fee Related JP5061902B2 (ja) | 2005-09-01 | 2005-09-01 | 強誘電体メモリ装置およびその製造方法、半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7884404B2 (ja) |
| JP (1) | JP5061902B2 (ja) |
| KR (1) | KR100964834B1 (ja) |
| CN (1) | CN101248523B (ja) |
| WO (1) | WO2007029289A1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4617227B2 (ja) * | 2005-09-01 | 2011-01-19 | 富士通セミコンダクター株式会社 | 強誘電体メモリ装置およびその製造方法 |
| JP4802780B2 (ja) * | 2006-03-14 | 2011-10-26 | セイコーエプソン株式会社 | 強誘電体メモリ装置、強誘電体メモリ装置の製造方法 |
| JP6287278B2 (ja) * | 2014-02-03 | 2018-03-07 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| US11502103B2 (en) * | 2018-08-28 | 2022-11-15 | Intel Corporation | Memory cell with a ferroelectric capacitor integrated with a transtor gate |
| US11980037B2 (en) | 2020-06-19 | 2024-05-07 | Intel Corporation | Memory cells with ferroelectric capacitors separate from transistor gate stacks |
| CN117241589A (zh) * | 2022-06-02 | 2023-12-15 | 华为技术有限公司 | 铁电存储器及其制备方法、电子设备 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1174488A (ja) * | 1997-06-30 | 1999-03-16 | Texas Instr Inc <Ti> | 集積回路キャパシタ及びメモリ |
| JP2005268801A (ja) * | 2004-03-18 | 2005-09-29 | Texas Instr Inc <Ti> | 強誘電体キャパシタ水素障壁及びその製造方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6600183B1 (en) | 1997-07-01 | 2003-07-29 | Texas Instruments Incorporated | Integrated circuit capacitor and memory |
| JP2003074488A (ja) | 2001-08-31 | 2003-03-12 | Nidec Shibaura Corp | 吸水ポンプ及びそのポンプを用いた洗濯機 |
| US6713342B2 (en) * | 2001-12-31 | 2004-03-30 | Texas Instruments Incorporated | FeRAM sidewall diffusion barrier etch |
| US6773930B2 (en) * | 2001-12-31 | 2004-08-10 | Texas Instruments Incorporated | Method of forming an FeRAM capacitor having a bottom electrode diffusion barrier |
| US6767750B2 (en) * | 2001-12-31 | 2004-07-27 | Texas Instruments Incorporated | Detection of AIOx ears for process control in FeRAM processing |
| US6828161B2 (en) * | 2001-12-31 | 2004-12-07 | Texas Instruments Incorporated | Method of forming an FeRAM having a multi-layer hard mask and patterning thereof |
| US6656748B2 (en) * | 2002-01-31 | 2003-12-02 | Texas Instruments Incorporated | FeRAM capacitor post stack etch clean/repair |
| US20030143853A1 (en) * | 2002-01-31 | 2003-07-31 | Celii Francis G. | FeRAM capacitor stack etch |
| JP3961399B2 (ja) | 2002-10-30 | 2007-08-22 | 富士通株式会社 | 半導体装置の製造方法 |
| JP2004311470A (ja) | 2003-04-01 | 2004-11-04 | Seiko Epson Corp | 半導体装置の構造およびその製造方法 |
| JP5083207B2 (ja) * | 2006-03-30 | 2012-11-28 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP4946287B2 (ja) * | 2006-09-11 | 2012-06-06 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| JP2008124330A (ja) * | 2006-11-14 | 2008-05-29 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP5109341B2 (ja) * | 2006-11-14 | 2012-12-26 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
| JP5205741B2 (ja) * | 2006-11-14 | 2013-06-05 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
-
2005
- 2005-09-01 WO PCT/JP2005/016042 patent/WO2007029289A1/ja active Application Filing
- 2005-09-01 CN CN2005800514339A patent/CN101248523B/zh not_active Expired - Fee Related
- 2005-09-01 KR KR1020087004810A patent/KR100964834B1/ko not_active IP Right Cessation
- 2005-09-01 JP JP2007534193A patent/JP5061902B2/ja not_active Expired - Fee Related
-
2008
- 2008-02-26 US US12/037,286 patent/US7884404B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1174488A (ja) * | 1997-06-30 | 1999-03-16 | Texas Instr Inc <Ti> | 集積回路キャパシタ及びメモリ |
| JP2005268801A (ja) * | 2004-03-18 | 2005-09-29 | Texas Instr Inc <Ti> | 強誘電体キャパシタ水素障壁及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101248523A (zh) | 2008-08-20 |
| WO2007029289A1 (ja) | 2007-03-15 |
| US7884404B2 (en) | 2011-02-08 |
| KR20080030689A (ko) | 2008-04-04 |
| JPWO2007029289A1 (ja) | 2009-03-26 |
| CN101248523B (zh) | 2010-06-16 |
| US20080142915A1 (en) | 2008-06-19 |
| KR100964834B1 (ko) | 2010-06-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4617227B2 (ja) | 強誘電体メモリ装置およびその製造方法 | |
| JP4859840B2 (ja) | 強誘電体メモリ装置およびその製造方法、半導体装置の製造方法 | |
| US7763921B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP5092461B2 (ja) | 半導体装置及びその製造方法 | |
| US20080073680A1 (en) | Semiconductor device and fabrication process thereof | |
| US20090026514A1 (en) | Semiconductor device and manufacturing method thereof | |
| JP5061902B2 (ja) | 強誘電体メモリ装置およびその製造方法、半導体装置の製造方法 | |
| JP2010056275A (ja) | 半導体装置の製造方法 | |
| JP5211560B2 (ja) | 半導体装置の製造方法および半導体装置 | |
| KR101262432B1 (ko) | 반도체 장치의 제조 방법 | |
| JP4973502B2 (ja) | 強誘電体メモリ装置およびその製造方法、半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111025 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111219 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120124 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120417 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20120424 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120522 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120613 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120710 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120723 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150817 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |