CN101248523A - 铁电存储器件及其制造方法、半导体器件的制造方法 - Google Patents

铁电存储器件及其制造方法、半导体器件的制造方法 Download PDF

Info

Publication number
CN101248523A
CN101248523A CNA2005800514339A CN200580051433A CN101248523A CN 101248523 A CN101248523 A CN 101248523A CN A2005800514339 A CNA2005800514339 A CN A2005800514339A CN 200580051433 A CN200580051433 A CN 200580051433A CN 101248523 A CN101248523 A CN 101248523A
Authority
CN
China
Prior art keywords
film
layer
memory device
oxygen
ferroelectric memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005800514339A
Other languages
English (en)
Other versions
CN101248523B (zh
Inventor
佐次田直也
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN101248523A publication Critical patent/CN101248523A/zh
Application granted granted Critical
Publication of CN101248523B publication Critical patent/CN101248523B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

形成在铁电电容器的下部电极下方的自取向膜与其下方的导电性插头之间，形成厚度为10nm以下的薄氧化铝膜，并阻断导电性插头中的晶粒取向对所述自取向膜的影响，还在所述氧化铝膜上形成薄的氮化膜，从而避免发生如下的问题，即，自取向膜中的金属元素被氧化膜表面的氧捕获从而不显出初期的自取向性。

Description

铁电存储器件及其制造方法、半导体器件的制造方法
技术领域
本发明涉及一种半导体器件，尤其涉及一种具有铁电电容器的半导体器件及其制造方法。
背景技术
铁电存储器为电压驱动的非易失性半导体存储元件，具有高速工作、低耗电以及即使断开电源也不失去所保存信息的理想特性。铁电存储器已经应用在IC卡或者便携式电子设备中。
图1是表示所谓的称为堆叠型的铁电存储器件10的结构的剖视图。
如图1所示，铁电存储器件10为所谓1T1C型器件，元件区域中11A形成共享位线的两个存储单元晶体管，其中该元件区域由元件分离区域11I在硅衬底11上划分而得。
更具体地说，在所述硅衬底11中形成作为所述元件区域11A的N阱，在所述元件区域11A上，分别隔着栅极绝缘膜12A及12B形成具有多晶硅栅极13A的第一MOS晶体管和具有多晶硅栅极13B的第二MOS晶体管。
另外，在所述衬底11中，对应所述栅极13A的两侧壁面形成P-型LDD区域11a、11b，并对应所述栅极13B的两侧壁面形成P-型LDD区域11c、11d。在此，所述第一及第二MOS晶体管共同形成在所述元件区域11A中，因此，同一个P-型扩散区域作为LDD区域11b和LDD区域11c被共享。
在所述多晶硅栅极13A上形成硅化物层14A，而且多晶硅栅极13B上形成硅化物层14B，另外，在所述多晶硅栅极13A的两侧壁面及所述多晶硅栅极13B的两侧壁面上，各自形成侧壁绝缘膜。
另外，在所述硅衬底11中，P+型扩散区域11e及11f形成在所述栅极13A的各自的侧壁绝缘膜的外侧，还有，P+型扩散区域11g及11h形成在所述栅极13B的各自的侧壁绝缘膜的外侧。然而，所述扩散区域11f和11g由同一个P+型扩散区域构成。
另外，在所述硅衬底11上，以覆盖包括所述硅化膜层14A及侧壁绝缘膜的所述栅极13A的方式，并且以覆盖包括所述硅化膜层14B及侧壁绝缘膜的所述栅极13B的方式形成SiON膜15，在所述SiON膜15上形成由SiO2形成的层间绝缘膜16。另外，在所述层间绝缘膜16中，以分别露出所述扩散区域11e、11f(即，扩散区域11g)、11h的方式形成接触孔16A、16B、16C，并由W(钨)形成的通孔插头17A、17B、17C，通过层叠Ti膜和TiN膜的粘合层17a、17b、17c形成在所述接触孔16A、16B、16C。
另外，在所述层间绝缘膜16上形成：与所述钨插头17A接触并层叠了下部电极18A、多晶铁电膜19A及上部电极20A的第一铁电电容器C1；与所述钨插头17C接触并层叠了下部电极18C、多晶铁电膜19C及上部电极20C的第二铁电电容器C2。
另外，在所述层间绝缘膜16上，以覆盖所述铁电电容器C1、C2的方式形成由Al2O3形成的氢阻挡膜21，还有，在所述氢阻挡膜21上形成下一个层间绝缘膜22。
另外，在所述层间绝缘膜22中，形成了露出所述铁电电容器C1的上部电极20A的接触孔22A、露出所述通孔插头17B的接触孔22B以及露出所述铁电电容器C2的上部电极20B的接触孔22C，并且分别通过层叠Ti膜和TiN膜的粘合层23a、23b、23c，将钨插头23A、23B、23C分别形成在所述接触孔22A中。
另外，在所述层间绝缘膜22上，分别对应所述钨插头23A、23B、23C，与Ti/TiN叠层结构的阻挡金属膜一起，形成Al布线图形24A、24B、24C。
发明内容
发明所要解决的问题
在这种铁电存储器件中，重要的是铁电电容器C1、C2中的铁电膜19A或者19C的晶体取向。
PZT(Pb(Zr、Ti)O3)等所谓的钙钛矿膜属于正方晶系，在晶格中，向Zr或Ti原子向c轴方向的位移诱发将铁电性作为特征的自发极化。从而，在使用这种多晶钙钛矿膜形成铁电电容器的电容器绝缘膜时，构成铁电膜的每个晶粒的c轴方向由于与施加电场的方向平行，因此理想的是在垂直于电容器绝缘膜的面的方向取向((001)取向)。相反，所述c轴取向在所述电容器绝缘膜的面内的情况下(100取向)，即使向电容器施加驱动电压，也不能感应所要的自发极化。
但是，在钙钛矿膜中，即使说是正方晶系，但c轴与a轴之差也很小，因此，在以通常制造方法形成的PZT膜中，(001)取向的晶粒和(100)取向的晶粒以大致同样的数目发生自发极化，若考虑发生其它的取向，则实际对铁电电容器的工作起到作用的晶体的比例很小。由于这种原因，以往在铁电存储的技术领域中，整体作为(111)取向膜来形成铁电膜19A、19C，并使取向方向与<111>方向一致，以此确保大的转换电荷量QSW。
对于实现这种铁电膜的取向控制，重要的是控制下部电极18A及18C的晶体取向，因此，在所述下部电极18A或者18C中，作为取向控制膜Ti膜，其显示出强的自组织作用，并在这种取向控制膜上形成(111)取向的Ir、Pt、IrOx、RuOx等金属或者导电性氧化物。自取向Ti膜表示(002)取向。
但是，作为取向控制膜使用Ti膜的情况下，例如，如图1的例子，如果Ti膜的沉积发生在氧化硅膜等的氧原子露出在表面上的膜上，则导致沉积的反应性高的Ti原子与膜表面的氧原子，如图2所示，立即形成坚固的结合，从而阻碍由Ti原子在膜表面自由移动而产生的Ti膜的自组织化(selforganization)，因此，在获得的Ti膜中，导致所要的(002)取向的晶粒的比例减小。而且，如图2概略显示，发生构成Ti膜的晶粒的c轴向对氧化膜16的主面倾斜取向的情况，其结果，导致生成多个所要(002)取向以外的取向的晶粒。
因此，如图3所示，专利文献1记载了如下技术，即，在图1的结构形成到所述接触插头17A～17C为止的时刻，用NH3等离子体来处理所示层间绝缘膜16的表面，如图4所示，使NH基与层间绝缘膜16表面的氧原子结合。
根据这种结构，即使在所述层间绝缘膜上进一步沉积Ti原子，如图4所示，所沉积的Ti原子也不会被氧原子捕获，并能够自由地在层间绝缘膜表面移动，其结果，在所述层间绝缘膜16上形成(002)取向的自组织化的Ti膜。
因此，在如上形成的Ti膜上，形成所述下部电极18A、18B，并在其上还形成铁电膜19A或者19B，以此能够获得(111)取向的晶粒的比例高的铁电膜。
但是，在所述专利文献1所记载的技术中，由于下部电极18A或者18C直接形成在W插头17A或者17C上，因此即便进行了NH3等离子体处理，也不能阻断对插头17A或者17C的表面的晶体取向的影响，所述插头17A或者17C由多晶钨等的多晶金属构成，因此，在所述铁电膜19A或者19B的大部分中，无法有效地实现Ti膜的自组织化的取向控制。
专利文献1：JP特开2004-153031号公报
专利文献2：JP特开2004-311470号公报
用于解决问题的方法
根据一个方面，本发明提供一种铁电存储器件，包括：半导体衬底；场效应晶体管，其形成在所述半导体衬底上，并包括第一及第二扩散区域；层间绝缘膜，其以覆盖所述场效应晶体管的方式形成在所述半导体衬底上；导电性插头，其形成在所述层间绝缘膜中，并与所述第一扩散区域接触；铁电电容器，其形成在所述层间绝缘膜上，并与所述导电性插头接触；其特征在于，所述铁电电容器由铁电膜、在上下方夹持铁电膜的上部电极以及下部电极构成，所述下部电极与所述导电性插头电连接；含有Al和氧的层夹在所述导电性插头和所述下部电极之间；含有氮的层夹在含有所述Al和氧的层和所述下部电极之间；自取向层夹在含有所述氮的层和所述下部电极之间，所述自取向层由具有自取向性的物质形成。
根据其它方面，本发明提供一种铁电存储器件的制造方法，其特征在于，包括：在形成晶体管的半导体衬底上，以覆盖所述晶体管的方式形成层间绝缘膜的工序；在所述层间绝缘膜中，形成与所述晶体管的扩散区域接触的导电性接触插头的工序；在所述接触插头上，依次层叠下部电极、铁电膜及上部电极，形成铁电电容器的工序；在形成所述接触插头的工序之后且形成所述下部电极的工序之前，还包括：在所述层间绝缘膜及所述接触插头的表面形成含有Al和氧的层的工序；在含有所述Al和氧的层的表面形成含有氮的层的工序；在含有所述氮的层上形成具有自取向性的膜的工序。
根据其它方面，本发明提供一种半导体器件的制造方法，其具有功能膜，其特征在于，包括：在形成晶体管的半导体衬底上，以覆盖所述晶体管的方式形成层间绝缘膜的工序；在所述层间绝缘膜中，形成与所述晶体管的扩散区域接触的导电性接触插头的工序；在所述接触插头上，形成功能膜的工序；在形成所述接触插头的工序之后且形成所述功能膜的工序之前，还包括：在所述层间绝缘膜及所述接触插头的表面形成含有Al和氧的层的工序；在含有所述Al和氧的层的表面形成含有氮的层的工序；在含有所述氮的层上形成具有自取向性的膜的工序。
发明效果
根据本发明，在导电性插头上具有铁电电容器等、通常的多晶结构的功能膜的半导体器件中，形成所述功能膜之前，在所述导电性插头的表面形成包含Al和氧的层，进一步地，用包含氮的层来覆盖所述包含Al和氧的层，在所述包含氮的层上形成自取向层，从而所述包含氧的层阻断构成所述导电性插头的晶粒的晶体取向，能够排除导电性插头对所述自取向性的影响。而且，通过用包含氮的层来覆盖这种包含氧的层，回避所述包含氧的层中的氧捕获构成所述自取向层的例如Ti等元素，且不能实现自取向层所期待的自取向性的问题，其结果，所述自取向层的取向度即便在导电性插头上也提高。伴随与此，形成在这种自取向层上的铁电电容器等的功能膜的取向性提高。
附图说明
图1是表示现有铁电存储器件的构成的图。
图2是用于说明现有技术的问题的图。
图3是用于说明相关技术的图。
图4是用于说明图3的相关技术的原理的图。
图5是说明本发明第一实施方式的铁电存储器件的结构的图。
图6A是表示图5的铁电存储器件的制造工序的图(其一)。
图6B是表示图5的铁电存储器件的制造工序的图(其二)。
图6C是表示图5的铁电存储器件的制造工序的图(其三)。
图6D是表示图5的铁电存储器件的制造工序的图(其四)。
图6E是表示图5的铁电存储器件的制造工序的图(其五)。
图6F是表示图5的铁电存储器件的制造工序的图(其六)。
图6G是表示图5的铁电存储器件的制造工序的图(其七)。
图6H是表示图5的铁电存储器件的制造工序的图(其八)。
图6I是表示图5的铁电存储器件的制造工序的图(其九)。
图6J是表示图5的铁电存储器件的制造工序的图(其十)。
图6K是表示图5的铁电存储器件的制造工序的图(其十一)。
图6L是表示图5的铁电存储器件的制造工序的图(其十二)。
图6M是表示图5的铁电存储器件的制造工序的图(其十三)。
图6N是表示图5的铁电存储器件的制造工序的图(其十四)。
图6O是表示图5的铁电存储器件的制造工序的图(其十五)。
图7是用于说明图6G、6H工序的图。
图8是表示在图6I工序中形成的Ti膜的取向性的图。
图9是表示在图6K工序中形成的PZT膜的X线衍射图形的图。
图10是表示使用在图5的铁电存储器件的铁电电容器的转换电荷量(switching charge)的图。
图11是表示在图5的铁电存储器件中使用的铁电电容器所带有的特性的图。
图12是表示图6F工序的处理条件的图。
图13是表示图6F工序的处理条件的其它图。
附图标记说明：
41硅衬底
41A元件区域
41I元件分离区域
41a、41b、41c、41d LDD区域
41e、41f、41g、41h源极/漏极区域
42A、42B栅极绝缘膜
43A、43B栅极
44A、44B硅化膜层
45  SiON覆盖膜
46、48、58层间绝缘膜
46A、46B、46C接触孔
47A、47B、47C接触插头
47a、47b、47c粘合层
47 SiON氧化阻挡膜
51A、51C Ti粘合层
52A、53A TiAlN氧化阻挡膜
53A、53C下部电极
54A、54C PZT膜
55A、55C上部电极
56A、56C氢阻挡膜
57 Al2O3氢阻挡膜
70A～70C布线图形
61A、61C氧化铝膜
62A、62C氮化膜
63A、63C Ti取向膜
具体实施方式
图5是表示本发明的第一实施方式的铁电存储器40的构成的图。
如图5所示，铁电存储器件40是所谓的1T1C型的器件，并在元件区域中41A，形成了共享位线的两个存储单元晶体管，该元件区域中41A由STI(Shallow Trench Isolation：浅沟槽隔离)型元件分离区域41I在硅衬底41上划分而得。
更具体地讲，在所述硅衬底41中形成作为所述元件区域41A的n阱，在所述元件区域41A上，分别隔着栅极绝缘膜42A及42B，形成具有多晶硅栅极43A的第一MOS晶体管和具有多晶硅栅极43B的第二MOS晶体管。
另外，在所述衬底41中，对应所述栅极43A的两侧壁面形成P-型LDD区域41a、41b，还有，对应所述栅极43B的两侧壁面形成P-型LDD区域41c、41d。  在此，所述第一及第二MOS晶体管共同形成在所述元件区域41A中，因此，作为LDD区域41b和LDD区域41c共享同一个P-型扩散区域。
在所述多晶硅栅极43A上形成硅化物层44A，并且多晶硅栅极43B上形成硅化物层44B，另外，在所述多晶硅栅极43A的两侧壁面及所述多晶硅栅极43B的两侧壁面上，形成各自的侧壁绝缘膜。
另外，在所述硅衬底41中，p+型扩散区域41e及41f形成在所述栅极43A的各自的侧壁绝缘膜的外侧，而且p+型扩散区域41g及41h形成在所述栅极43B的各自的侧壁绝缘膜的外侧。但是，所述扩散区域41f和41g是由同一个p+型扩散区域构成。
另外，在所述硅衬底41上，以覆盖包括所述硅化膜层44A及侧壁绝缘膜的所述栅极43A的方式，并以覆盖包括所述硅化膜层44B及侧壁绝缘膜的所述栅极43B的方式形成SiON膜45，在所述SiON膜45上，依次形成由SiO2形成的层间绝缘膜46、由SiN或SiON形成的第一氧化防止膜47以及由TEOS氧化膜形成的层间绝缘膜48。
另外，贯通所述层间绝缘膜46、48及氧化防止膜47，并以露出所述扩散区域41e、41f的方式形成接触孔46A、46C，并在所述接触孔46A及46C上隔着层叠了Ti膜和TiN膜的粘合层47a及47c，分别形成由W(钨)形成的通孔插头47A及47C。而且，在所述层间绝缘膜46上，以露出所述扩散区域41f(即，扩散区域41g)的方式形成接触孔46B，在所述接触孔46B上，隔着层叠了Ti膜和TiN膜的粘合层47b形成由W形成的通孔插头47B。
另外，在所述层间绝缘膜48上，隔着Ti粘合层51A形成第一铁电电容器Q1，该第一铁电电容器Q1既与所述钨插头47A接触，并且层叠了将100nm厚度的TiAlN膜52A和100nm厚度的Ir膜53A层叠的下部电极、120nm厚度的PZT膜形成的多晶铁电膜54A、以及200nm厚度的IrO2膜55A形成的上部电极。而且同样地，隔着Ti粘合层51C形成第二铁电电容器Q2，该第二铁电电容器Q2既与所述钨插头47C接触，并且层叠了将100nm厚度的TiAlN膜52C和100nm厚度的Ir膜53C层叠的下部电极、120nm厚度的PZT膜形成的多晶铁电膜54C、以及200nm厚度的IrO2膜55C形成的上部电极。所述TiAlN膜52A、52C作为阻止氧渗入到通孔插头47A、47C的氧阻挡膜起到作用。
此时，在本实施方式中，绝缘层61A介于所述TiAlN氧阻挡膜52A和下部电极53A之间，其含氧并主要具有Al2O3组成的厚度为1个分子层以上且10nm以下。另外，在所述绝缘层61A上，形成包括与所述绝缘层61A中的氧原子结合的氮原子的层62A。另外，在本实施方式中，具有(002)取向的Ti膜63A以20nm厚度形成在这种包含氮的层62A上，所述下部电极53A形成在这种(002)取向的Ti膜63A上。
同样地，在本实施方式中，介于所述TiAlN氧阻挡膜52C和下部电极53C之间存在包含氧并主要具有Al2O3组成的厚度为1个分子层以上且10nm以下的绝缘层61C，另外，在所述绝缘层61C上，形成包括与所述绝缘层61C中的氧原子结合的氮原子的层62C。另外，在本实施方式中，具有(002)取向的Ti膜63C以20nm厚度形成在这种包含氮的层62C上，所述下部电极53C形成在这种(002)取向的Ti膜63C上。
在这种结构中，所述下部电极膜53A的取向与<111>方向一致，所述下部电极53A形成在所述(002)取向的Ti膜51A上，因此形成在其上的PZT膜54A的取向方向也与<111>方向一致。同样地，所述下部电极膜53C的取向与<111>方向一致，所述下部电极53C形成在(002)取向的Ti膜51C上，因此形成在其上的PZT膜54C的取向方向也与<111>方向一致。其结果，所述铁电电容器Q1、Q2的任意一个都具有大的转换电荷量QSW的理想特征。
另外，由Al2O3形成的氢阻挡膜57以覆盖所述铁电电容器Q1、Q2的方式且以10nm的厚度形成在所述层间绝缘膜48上，并下一个层间绝缘膜58形成在所述氢阻挡膜57上。
另外，在所述层间绝缘膜58中，形成接触孔58A、接触孔58B以及58C，其中，该接触孔58A露出所述铁电电容器Q1的上部电极55A上的氢阻挡金属膜56A，该接触孔58B露出所述通孔插头46B，该接触孔58C露出所述铁电电容器Q2的上部电极55C上的氢阻挡金属膜56C；而且，在所述接触孔58A上通过层叠Ti膜和TiN膜的粘合层59a形成钨插头59A，在所述接触孔58B上通过层叠Ti膜和TiN膜的粘合层59b形成钨插头59B，在所述接触孔58C上通过层叠Ti膜和TiN膜的粘合层59c形成钨插头59C。
另外，在所述层间绝缘膜58上，分别对应所述钨插头59A、59B、59C，与Ti/TiN叠层结构的阻挡金属膜一起，形成Al布线图形70A、70B、70C。
此外，在本实施例中，显而易见地也可以反转导电性。
接着，边参照图6A～6N，边说明图5的铁电存储器件40的制造工序。
如图6A所示，所述硅衬底41为p型或n型硅衬底，并通过STI型元件分离结构41I形成n型阱形状的元件区域41A。
在所述元件区域41A上，分别隔着栅极绝缘膜42A及42B，形成所述第一MOS晶体管的多晶硅栅极43A和所述第二MOS晶体管的多晶硅栅极43B。
另外，在所述衬底41中，以将所述栅极43A及43B作为自对准掩模的离子注入工序形成：对应于所述栅极43A的两侧壁面的P-型LDD区域41a、41b；对应于所述栅极43B的两侧壁面的P-型LDD区域41c、41d。所述第一及第二MOS晶体管共同形成在所述元件区域41A中，因此作为LDD区域41b和LDD区域41c由同一个P-型扩散区域形成。
在所述多晶硅栅极43A上形成硅化物层44A，并且多晶硅栅极43B上形成硅化物层44B，另外，在所述多晶硅栅极43A的两侧壁面及所述多晶硅栅极43B的两侧壁面上，形成各自的侧壁绝缘膜。
另外，在所述硅衬底41中，通过将所述栅极43A、43B以及各自的侧壁绝缘膜作为自对准掩模(selfaligning mask)的离子注入法形成：p+型扩散区域41e及41f在所述栅极43A的各自的侧壁绝缘膜的外侧上；p+型扩散区域41g及41h在所述栅极43B的各自的侧壁绝缘膜的外侧上。此时，所述扩散区域41f和41g由同一个p+型扩散区域构成。
接着，在图6B的工序中，通过等离子体CVD法，在所述图6A的结构上形成厚度约200nm的SiON膜45。
另外，在图6C的工序中，在所述图6B的结构上，通过等离子体CVD法，依次沉积厚度为20nm的氧化硅膜、厚度为80nm氮化硅膜以及厚度为1000nm的氧化硅膜，并通过CMP法对所述膜进行平坦化处理，从而将所述层间绝缘膜46形成为700nm的厚度。
另外，在图6C的工序中，在如上所述形成的层间绝缘膜46中，例如以0.25μm的直径形成露出所述扩散区域41f(41g)的接触孔46B，并在所述接触孔46B中以如下方式形成与所述扩散区域41f(41g)电连接的W插头47B，即，用CVD法，通过层叠了30nm厚度的Ti膜和20nm厚度的TiN膜的粘合膜47b充填W膜，并用CMP法除去多余的W膜。
接着在图6D的工序中，在所述图6C的结构上，通过等离子体CVD法形成，例如，以130nm的膜厚由SiON构成的第一氧化防止膜47，在其上通过以TEOS(四乙基原硅酸盐)作为原料的等离子体CVD法还形成，例如，以200nm的膜厚的氧化硅膜48。
另外，在图6D的结构中，贯通所述层间绝缘膜48、46及之间的SiON膜47，形成露出所述扩散区域41e及41h的接触孔46A及46C，并在所述接触孔46A中，通过与所述粘合层47b同样的粘合层47a，与所述W插头47B同样地形成与所述扩散区域41e电连接的W插头47A。同样地在所述接触孔46C中，通过与所述粘合层47b同样的粘合层47c，与所述W插头47B同样地形成与所述扩散区域41h电性接触的W插头47C。
在本发明中，在图6D的结构上形成铁电电容器Q1、Q2时，进行图6E的工序，从而阻断所述W插头47A、47C的结晶性对铁电电容器Q1、Q2的影响。
即，在图6E的工序中，通过溅射法，Ti膜51作为粘合层以约20nm的厚度形成在图6D的层间绝缘膜48上，而且，在图6F的工序中，通过反应溅射法，该反应溅射法使用了由Ti及Al炼制合金的靶，在Ar40SCCM和氮10SCCM的混合环境中，在253.3Pa(1.9Torr)的压力下，以400℃的衬底温度，1.0kW的溅射功率，在所述图6E的结构上形成厚度100nm的TiAlN膜，并且在Ar环境中，在0.11Pa的压力下，以500℃的衬底温度、0.5kW的溅射功率，在所述TiAlN膜52上形成作为第二下部电极膜的100nm厚的Ir膜。
接着，在图6G的工序中，在所述图6F的TiAlN膜52的表面，通过氧等离子体处理，如图7所示，形成厚度为1个分子层乃至多个分子层的氧化铝膜61。
例如，图6G的氧等离子体处理，在8英寸工艺的情况下，使用平行平板型等离子体处理装置，在0.67Pa(5Torr)的压力下，以500SCCM的流量供给Ar气体，以100SCCM的流量供给氧气体，并能够通过750W的高频功率激发等离子体来进行。在6英寸工艺的情况下，能够通过500W的高频功率激发等离子体来进行同样的处理。其它条件与进行8英寸工艺的情况相同。
进行这种TiAlN膜52的等离子体处理的结果为，如图7概要显示，等离子体激发的氧基与所述TiAlN膜52的表面的Al原子结合，并形成作为所述氧化铝膜61的至少包括一层氧原子层且厚度为一个乃至数个分子层的氧化膜。
这种氧化铝膜61起到，将之后形成的接触插头58A、58C的接触电阻增大的作用，因此为了能够产生电子隧道，最好形成10nm以下的膜厚。
这种TiAlN膜52的氧等离子体处理不仅限于平行平板型等离子体处理装置，例如，也能够通过远程等离子体处理进行，该远程等离子体处理，在处理容器外部形成被等离子体激发的氧基，并将其供给给被处理衬底表面的加工空间。
所述导电性插头47A、47C的结晶性，通过至少一个分子层的氧化铝或者一个原子层的氧覆盖在所述TiAlN膜52的表面的方式，能够充分阻断。
接着，在本发明的图6H的工序中，对图6G的结构作用氨(NH3)等离子体，从而对所述氧化铝膜61的表面进行等离子体氮化处理，如之前在如图7所述，形成氢终端化(hydrogen termination)处理过的Al-O-N-H结合的氮化膜62。
这种氨等离子体处理，例如，在进行6英寸工艺的情况下，能够通过如下方式进行，即，对被处理衬底使用相隔约9mm(350mils)的位置具有对置电极的平行平板型等离子体处理装置，在266Pa(2Torr)的压力下，将氨气体以350SCCM的流量供给到所述图6D的结构保持在400℃的衬底温度的处理容器中，并向被处理衬底侧以13.56MHz的高频率、100W的功率，同时向所述对置电极以350KHz的高频率、55W的功率供给60秒。在这种氨等离子体处理中，NH基形成在等离子体中，且通过这种NH基作用在所述氧化膜49的表面，因此如之前在图4所说明，所述氮化膜50以氢终端化的状态形成在所述氧化膜49的表面。可以认为，如上所述形成的氮化膜50只要以一个原子层的氮覆盖在其下方的氧化膜49的表面，就很充分。而且，在进行8英寸工艺的情况下，希望以频率13.56MHz的高频电源为400W、NH3流量525SCCM、衬底间距离400mils来进行180秒处理。
或者，也能够将氮气体和氢气体分别供给给这种等离子体处理装置中，并使氮基及氢基作用在所述氧化膜49的表面上。
而且，图6H的氮化处理不仅限于平行平板型等离子体处理装置，例如，也能够通过远程等离子体处理装置等来进行。
尤其地，在原子层级别(level)上形成这种氧化铝膜61和其氮化膜62的叠层时，所形成的氧化膜和氮化膜的叠层结构，形成整体上下部为富氧并表面富氮的AlON膜63。
接着，在图6I的工序中，在图6H的氮化膜62上，通过溅射法等的不切断所述氧化铝膜61和氮化膜62之间的O-N结合的低温加工，形成厚度约20nm的Ti膜63。
这种Ti膜51的溅射法，在进行6英寸工艺的情况下，能够通过如下方式进行，即，例如，在将被处理衬底和靶之间的距离设定为60mm的溅射装置中，在0.15Pa的Ar环境下，以20℃的衬底温度提供7秒钟的2.6kW的溅射DC功率。而且，在进行8英寸工艺的情况下，能够通过如下方式进行，即，例如，在将被处理衬底和靶之间的距离设定为60mm的溅射装置中，在1Pa的压力下且150℃的衬底温度，以50SCCM供给Ar气体，并以0.5kW的功率进行1秒钟的初期成膜，接着，将剩余的成膜以1.42kW的功率进行13秒钟的处理。
图8示表示Ti膜(002)峰值的衍射强度与氮化时间的关系，该Ti膜形成在之前说明的进行氨等离子体氮化处理的氧化硅膜上。然而，通过如下工序进行此实验，即，对以500nm的厚度形成在硅衬底上的等离子体TEOS膜表面，以在之前说明的条件来进行等离子体氮化，并以上述条件将Ti膜溅射到如上所述的等离子体氮化处理的TEOS膜表面上。
参照图8就可以知道，在氨等离子体处理时间为零的情况下，Ti(002)的衍射峰值非常小，但是随着进行氨等离子体处理，Ti(002)的峰值增大，所获得的Ti膜的(002)取向的程度增大。在之前图6F所说明的氨等离子体氮化处理中，氮化处理进行60秒钟，通过图8就可以知道，，在图6H的工序中进行更长的氮化处理，在此之后形成Ti膜时，对Ti膜51能够获得更大(002)取向性。但是，若处理时间超过60秒，则(002)取向性的增加率减少。
如上所述，形成在氮化膜上的Ti膜显示出强(002)取向，但是，这是由于氮化膜的下方的氧化铝膜61被所述氮化膜62所覆盖，其结果，沉积的Ti原子不被氧化膜表面的氧原子捕获，从而能够比较自由地在氮化膜表面移动。
在所述图6I的结构中，形成在所述氮化膜62上的Ti膜63也示显出强的(002)取向，但是，在本实施方式中，不仅在层间绝缘膜48上，而且在所述TiAlN膜52中的覆盖导电性插头47A、47C的部分也形成所述氮化膜62，因此，所述Ti膜63在所述导电性插头47A、47C上也示出强的(002)取向。此时，由于氧化铝膜61介于所述氮化膜62和TiAlN膜52之间，所以所述Ti膜51的(002)取向不通过TiAlN膜52影响到构成所述导电性插头47A或者47C的晶粒的取向性。
此外，在图6I的工序中，由于在300℃以下的温度、例如，以20℃沉积Ti膜63，因此在沉积Ti膜63时，构成所述氮化膜62的氮原子不发生脱离。
接着，在图6J的工序中，在Ar环境中，以0.11Pa的压力、500℃的衬底温度且以0.5kW的溅射功率，将Ir膜53以100nm厚度形成在所述图6H的结构上。
此外，替代所述Ir膜53，能够采用Pt等白金族的金属或者PtO、IrOx、SrRuO3等导电性氧化物。也能够将所述下部电极膜53设定成上述的金属或者金属氧化物的叠层膜。
接着，在图6K的工序中，通过MOCVD法，在所述图6J的结构上形成作为铁电膜54的PZT膜。
更具体地讲，将Pb(DPM)2、Zr(dmhd)4及Ti(O-iOr)2(DPM)2，全都以0.3mol/1的浓度溶解在THF溶剂中，从而形成Pb、Zr及Ti的各液体原料。还这些液体原料，与0.474ml/分流量的THF溶剂一起，分别以0.326ml/分、0.200ml/分及0.200ml/分的流量供给给MOCVD装置的气化器，并进行气化，形成Pb、Zr及Ti的原料气体。
另外，在所述图6K的工序中，在MOCVD装置中，以665Pa(5Torr)的压力、620℃的衬底温度保持所述图6J的结构，并将如上形成的Pb、Zr及Ti的原料气体，在所述MOCVD装置中对图6H的结构上作用620秒钟。由此，在所述下部电极53上形成120nm的厚度的所要的PZT膜54。
接着在图6L的工序中，将所述图6K的结构保持在室温中，并在其上通过溅射法，在Ar环境中，以0.8Pa的压力、1.0kW的溅射功率将200nm厚度的氧化铱膜55沉积79秒钟，还将如上所得的结构，在氧环境中以550℃的衬底温度进行260秒钟的热处理，以此结晶化处理所述PZT膜54进行的同时消除膜中的氧缺陷。在此，所述氧化铱膜55具有接近于IrO2的按化学量组成，对氢不产生催化作用，抑制铁电膜54被氢基还原的问题，从而提高电容器Q1、Q2的耐氢性。
另外，在图6M的工序中，在所述图6L的结构上，通过溅射法在Ar环境中，以1Pa的压力、1kW的溅射功率沉积100nm的厚度的作为氢阻挡膜的Ir膜56。此外，作为所述氢阻挡膜56，另外能够使用Pt膜及SrRuO3膜。
另外，在图6N的工序中，所述层51～56及61～63被刻画图案，从而形成所述铁电电容器Q1和铁电电容器Q2。
另外，在所述图6N的工序中，将如上所述形成的铁电电容器Q1、Q2，在氧环境中以550℃的温度进行热处理，从而复原在所述PZT膜54A、54C中由所述刻画图案而发生的氧缺陷。
另外，在图6O的工序中，首先通过溅射法，在所述图6N的结构上，以覆盖所述层间绝缘膜48及铁电电容器Q1、Q2的方式形成20nm的厚度Al2O3膜之后，以600℃的温度进行热处理，从而复原伴随所述刻画图案而发生在铁电电容器Q1、Q2中的氧缺陷。另外，在该氧热处理工序期间，通过CVD法形成约20nm的膜厚的所述Al2O3膜57。
另外，在图6O的工序之后，通过高密度等离子体CVD法，在所述Al2O3膜57上，以覆盖所述铁电电容器Q1、Q2的方式沉积所述图5所示的层间绝缘膜58，另外，在所述层间绝缘膜58中，通过CMP法进行平坦化处理之后，隔着各自的接触孔58A、58B及58C，以与所述铁电电容器Q1的上部电极层56A、通孔插头47B以及所述铁电电容器Q2的上部电极层56C接触的方式，形成通孔插头59A、59B及59C。但是，所述通孔插头59A、59B及59C分别形成Ti/TiN结构的粘合层59a、59b、59c。
此外，虽然未图示，但是在所述层间绝缘膜58中，当形成所述接触孔58A～58C时，首先形成接触孔58A及58C，并露出覆盖所述电容器Q1及Q2的上部电极的氢阻挡膜56A或者56C之后，在氧环境中以550℃的衬底温度进行热处理，从而复原伴随着所述接触孔58A、59C形成在所述PZT54A、54C膜中的氧缺陷。
当在所述接触孔58A及58C上形成导电性插头59A、59B及59C时，作为所述粘合层59a、59b及59c，最好将TiN膜以单层来形成在所述接触孔58A、58B及58C的表面上。此外，也能够通过如下的方法形成所述粘合层59a、59b及59c，即，通过溅射法形成Ti膜，并在其上通过MOCVD法形成TiN膜。在此情况下，由于从TiN膜除去碳，因此需在氮和氢的混合气体等离子体中进行处理，然而在本实施方式中，由于在所述上部电极55A及55C上分别形成由Ir形成的氢阻挡膜56A及56C，因此不产生所述上部电极被还原的问题。
另外，在所述层间绝缘膜58上，形成分别对应所述通孔插头58A、58B、58C的布线图形70A、70B、70C。
图9表示如上述形成的PZT膜54的X线衍射图形。
参照图9就可以知道，如上所述，在所述TiAlN氧阻挡膜52A中，通过将氧化铝膜6 1A和氮化膜62A介于对应导体插头47A的部分和Ti膜63A之间，并在所述TiAlN氧阻挡膜52C中，将氧化铝膜61 C和氮化膜62C介于对应导体插头47C的部分和Ti膜63C之间，以此显示出了对应PZT(111)面的强衍射峰值，同时几乎观测不到来自PZT(100)面或者(101)面的衍射峰值，能够获得作为所述铁电膜54A或者54B的实质上(111)取向的PZT膜，该PZT膜包括导体插头47A、47B的正上方的部分。
图10显示比较象这样(111)取向的PZT膜和随机取向的PZT膜的转换电荷量QSW，然而，转换电荷量QSW的测定是先制作出尺寸为1.5×1.0μm的铁电电容器后再进行。
参照图10就可以知道，转换电荷量QSW在具有(111)取向的PZT膜的情况下，与随机取向的PZT膜相比增大幅度更大。
图11显示比较这种(111)取向的PZT膜和随机取向的PZT膜所带有的(imprint)特性。然而，所述所带有的特性的测定也是先制作尺寸为1.5×1.0μm的铁电电容器之后再进行。
参照图11就可以知道，(111)取向的PZT膜的转换电荷量QSW即便经过100个小时也仅仅降低20％左右，而与此相反，在随机取向的PZT膜中，转换电荷量QSW随时间急剧地减少。
如上所述，在本发明中，通过如下方法提高这种PZT膜54A、54B的电特性，即，在所述图6H的工序中，向(002)取向的Ti自取向膜63的下方插入氮化膜62，抑制所述Ti膜63中的氮与其下方的氧化铝膜61中的氧原子坚固结合。
此时，在所述图6H的工序中，以400℃的衬底温度进行所述氮化处理，但是本发明不仅限于这种的特定温度，如图12所示，能够以350～450℃范围内的温度进行。
另外，也能够使此时的等离子体功率在如图13所示的100～500W的范围内变化。
此外，在上述各实施方式中，将自取向膜63A、63B假设为Ti膜来进行了说明，但是也能够使用其它的具有自取向性的例如Ir膜、Pt膜、PZT膜、SrRuO3膜、Ru膜、TiN膜、TiAlN膜、Cu膜、IrOx膜等。
还有，在上述各实施方式中，将导电性插头47A～47C及59A～59C假设为钨插头来进行了说明，但是作为导电性插头也能够使用其它如多晶硅、Ti、TiN、TiAlN、Al、Cu、Ru、SrRuO3等。
另外，在上述各实施方式中，将铁电膜54A、54C假设为PZT膜来进行了说明，但是也能够使用PLZT膜等其它的PZT固溶体组成膜。另外，作为所述铁电膜54A、54C也能够使用其它的钙钛矿(perovskite)膜，例如BaTiO3、(Bi1/2Na1/2)TiO3、KNbO3、NaNbO3、LiNbO3等。
另外，在本发明中，也能够通过溅射法形成所述铁电膜54A、54B。
另外，本发明除了铁电存储器件以外，也有利于具有功能膜的半导体器件的制造，其中该功能膜利用了晶体取向。
上面，对优选本发明的实施例进行了说明，但是本发明不仅限于这种特定实施方式，能够在技术方案所记载的要点范围内进行各种变形及变更。

Claims (15)

1.一种铁电存储器件，
包括：
半导体衬底，
场效应晶体管，其形成在所述半导体衬底上，并包括第一及第二扩散区域，
层间绝缘膜，其以覆盖所述场效应晶体管的方式形成在所述半导体衬底上，
导电性插头，其形成在所述层间绝缘膜中，并与所述第一扩散区域接触，
铁电电容器，其形成在所述层间绝缘膜上，并与所述导电性插头接触；其特征在于，
所述铁电电容器由铁电膜、在上下方夹持铁电膜的上部电极以及下部电极构成，所述下部电极与所述导电性插头电连接，
含有Al和氧的层夹在所述导电性插头和所述下部电极之间，
含有氮的层夹在含有所述Al和氧的层和所述下部电极之间，
自取向层夹在含有所述氮的层和所述下部电极之间，所述自取向层由具有自取向性的物质形成。
2.根据权利要求1所述的铁电存储器件，其特征在于，含有所述Al和氧的层为在表面至少具有一层氧原子层的TiAlN膜。
3.根据权利要求2所述的铁电存储器件，其特征在于，所述TiAlN膜具有50～100nm的厚度。
4.根据权利要求1所述的铁电存储器件，其特征在于，含有所述氮的层至少包括一层氮原子层。
5.根据权利要求1所述的铁电存储器件，其特征在于，含有所述氮的层表面被进行氢终端化处理。
6.根据权利要求1所述的铁电存储器件，其特征在于，所述铁电膜具有(111)取向。
7.根据权利要求1所述的铁电存储器件，其特征在于，所述自取向层由从Ti、Ir、Pt、PZT、SrRuO3、Ru、TiN、TiAlN、Al、Cu、IrOx群中选择的一种或者多种物质形成。
8.根据权利要求1所述的铁电存储器件，其特征在于，所述导电性插头由从Si、Ti、TiN、TiAlN、W、Al、Cu、Ru、SrRuO3群中选择的一种或者多种物质形成。
9.一种铁电存储器件的制造方法，其特征在于，
包括：
在形成晶体管的半导体衬底上，以覆盖所述晶体管的方式形成层间绝缘膜的工序；
在所述层间绝缘膜中，形成与所述晶体管的扩散区域接触的导电性接触插头的工序；
在所述接触插头上，依次层叠下部电极、铁电膜及上部电极，形成铁电电容器的工序；
在形成所述接触插头的工序之后且形成所述下部电极的工序之前，还包括：
在所述层间绝缘膜及所述接触插头的表面形成含有Al和氧的层的工序；
在含有所述Al和氧的层的表面形成含有氮的层的工序；
在含有所述氮的层上形成具有自取向性的膜的工序。
10.根据权利要求9所述的铁电存储器件的制造方法，其特征在于，形成含有所述氧的层的工序包括：
在所述层间绝缘膜及所述接触插头的表面，沉积TiAlN膜的工序；
使氧基作用于所述TiAlN膜的工序。
11.根据权利要求9所述的铁电存储器件的制造方法，其特征在于，形成含有所述氮的层的工序，包括使NH基作用于含有所述氧的层的表面的工序。
12.根据权利要求9所述的铁电存储器件的制造方法，其特征在于，形成含有所述氮的层的工序，包括使氮基和氢基作用于含有所述氧的层的表面的工序。
13.根据权利要求9所述的铁电存储器件的制造方法，其特征在于，形成具有所述自取向性的膜的工序，在300℃以下的温度中进行。
14.根据权利要求9所述的铁电存储器件的制造方法，其特征在于，形成具有所述自取向性的膜的工序，包括通过溅射法沉积Ti膜的工序。
15.一种半导体器件的制造方法，其具有功能膜，其特征在于，
包括：
在形成晶体管的半导体衬底上，以覆盖所述晶体管的方式形成层间绝缘膜的工序；
在所述层间绝缘膜中，形成与所述晶体管的扩散区域接触的导电性接触插头的工序；
在所述接触插头上，形成功能膜的工序；
在形成所述接触插头的工序之后且形成所述功能膜的工序之前，还包括：
在所述层间绝缘膜及所述接触插头的表面形成含有Al和氧的层的工序；
在含有所述Al和氧的层的表面形成含有氮的层的工序；
在含有所述氮的层上形成具有自取向性的膜的工序。
CN2005800514339A 2005-09-01 2005-09-01 铁电存储器件及其制造方法、半导体器件的制造方法 Expired - Fee Related CN101248523B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2005/016042 WO2007029289A1 (ja) 2005-09-01 2005-09-01 強誘電体メモリ装置およびその製造方法、半導体装置の製造方法

Publications (2)

Publication Number Publication Date
CN101248523A true CN101248523A (zh) 2008-08-20
CN101248523B CN101248523B (zh) 2010-06-16

Family

ID=37835427

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2005800514339A Expired - Fee Related CN101248523B (zh) 2005-09-01 2005-09-01 铁电存储器件及其制造方法、半导体器件的制造方法

Country Status (5)

Country Link
US (1) US7884404B2 (zh)
JP (1) JP5061902B2 (zh)
KR (1) KR100964834B1 (zh)
CN (1) CN101248523B (zh)
WO (1) WO2007029289A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023231798A1 (zh) * 2022-06-02 2023-12-07 华为技术有限公司 铁电存储器及其制备方法、电子设备

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4617227B2 (ja) * 2005-09-01 2011-01-19 富士通セミコンダクター株式会社 強誘電体メモリ装置およびその製造方法
JP4802780B2 (ja) * 2006-03-14 2011-10-26 セイコーエプソン株式会社 強誘電体メモリ装置、強誘電体メモリ装置の製造方法
JP6287278B2 (ja) * 2014-02-03 2018-03-07 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US11502103B2 (en) * 2018-08-28 2022-11-15 Intel Corporation Memory cell with a ferroelectric capacitor integrated with a transtor gate
US11980037B2 (en) 2020-06-19 2024-05-07 Intel Corporation Memory cells with ferroelectric capacitors separate from transistor gate stacks

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW421858B (en) * 1997-06-30 2001-02-11 Texas Instruments Inc Integrated circuit capacitor and memory
US6600183B1 (en) * 1997-07-01 2003-07-29 Texas Instruments Incorporated Integrated circuit capacitor and memory
JP2003074488A (ja) 2001-08-31 2003-03-12 Nidec Shibaura Corp 吸水ポンプ及びそのポンプを用いた洗濯機
US6767750B2 (en) * 2001-12-31 2004-07-27 Texas Instruments Incorporated Detection of AIOx ears for process control in FeRAM processing
US6828161B2 (en) * 2001-12-31 2004-12-07 Texas Instruments Incorporated Method of forming an FeRAM having a multi-layer hard mask and patterning thereof
US6773930B2 (en) * 2001-12-31 2004-08-10 Texas Instruments Incorporated Method of forming an FeRAM capacitor having a bottom electrode diffusion barrier
US6713342B2 (en) * 2001-12-31 2004-03-30 Texas Instruments Incorporated FeRAM sidewall diffusion barrier etch
US6656748B2 (en) * 2002-01-31 2003-12-02 Texas Instruments Incorporated FeRAM capacitor post stack etch clean/repair
US20030143853A1 (en) * 2002-01-31 2003-07-31 Celii Francis G. FeRAM capacitor stack etch
JP3961399B2 (ja) 2002-10-30 2007-08-22 富士通株式会社 半導体装置の製造方法
JP2004311470A (ja) 2003-04-01 2004-11-04 Seiko Epson Corp 半導体装置の構造およびその製造方法
US6982448B2 (en) * 2004-03-18 2006-01-03 Texas Instruments Incorporated Ferroelectric capacitor hydrogen barriers and methods for fabricating the same
WO2007116445A1 (ja) * 2006-03-30 2007-10-18 Fujitsu Limited 半導体装置及びその製造方法
JP4946287B2 (ja) * 2006-09-11 2012-06-06 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP5205741B2 (ja) * 2006-11-14 2013-06-05 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2008124330A (ja) * 2006-11-14 2008-05-29 Fujitsu Ltd 半導体装置の製造方法
JP5109341B2 (ja) * 2006-11-14 2012-12-26 富士通セミコンダクター株式会社 半導体装置とその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023231798A1 (zh) * 2022-06-02 2023-12-07 华为技术有限公司 铁电存储器及其制备方法、电子设备

Also Published As

Publication number Publication date
JP5061902B2 (ja) 2012-10-31
WO2007029289A1 (ja) 2007-03-15
KR100964834B1 (ko) 2010-06-24
KR20080030689A (ko) 2008-04-04
US7884404B2 (en) 2011-02-08
US20080142915A1 (en) 2008-06-19
JPWO2007029289A1 (ja) 2009-03-26
CN101248523B (zh) 2010-06-16

Similar Documents

Publication Publication Date Title
CN100587942C (zh) 铁电存储器件及其制造方法、半导体器件的制造方法
CN100511684C (zh) 铁电存储器件及其制造方法和半导体器件的制造方法
US7405121B2 (en) Semiconductor device with capacitors and its manufacture method
JP5083207B2 (ja) 半導体装置の製造方法
KR100949109B1 (ko) 반도체 장치 및 그 제조 방법
CN101248523B (zh) 铁电存储器件及其制造方法、半导体器件的制造方法
JP2008078390A (ja) 半導体装置およびその製造方法
CN101636836B (zh) 半导体装置及其制造方法
KR101031005B1 (ko) 강유전체 메모리 장치

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: FUJITSU MICROELECTRONICS CO., LTD.

Free format text: FORMER OWNER: FUJITSU LIMITED

Effective date: 20081107

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20081107

Address after: Tokyo, Japan

Applicant after: FUJITSU MICROELECTRONICS Ltd.

Address before: Kanagawa

Applicant before: Fujitsu Ltd.

C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee

Owner name: FUJITSU SEMICONDUCTOR CO., LTD.

Free format text: FORMER NAME: FUJITSU MICROELECTRON CO., LTD.

CP01 Change in the name or title of a patent holder

Address after: Japan's Kanagawa Prefecture Yokohama

Patentee after: FUJITSU MICROELECTRONICS Ltd.

Address before: Japan's Kanagawa Prefecture Yokohama

Patentee before: Fujitsu Microelectronics Ltd.

CP02 Change in the address of a patent holder

Address after: Japan's Kanagawa Prefecture Yokohama

Patentee after: FUJITSU MICROELECTRONICS Ltd.

Address before: Tokyo, Japan

Patentee before: Fujitsu Microelectronics Ltd.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100616

Termination date: 20180901