JP5042038B2 - 半導体装置を製造する方法 - Google Patents

半導体装置を製造する方法 Download PDF

Info

Publication number
JP5042038B2
JP5042038B2 JP2007553093A JP2007553093A JP5042038B2 JP 5042038 B2 JP5042038 B2 JP 5042038B2 JP 2007553093 A JP2007553093 A JP 2007553093A JP 2007553093 A JP2007553093 A JP 2007553093A JP 5042038 B2 JP5042038 B2 JP 5042038B2
Authority
JP
Japan
Prior art keywords
substrate
gate stack
dopant
plasma
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007553093A
Other languages
English (en)
Other versions
JP2008532262A5 (ja
JP2008532262A (ja
Inventor
ワイダ，コリー
リューシンク，ヘルト
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of JP2008532262A publication Critical patent/JP2008532262A/ja
Publication of JP2008532262A5 publication Critical patent/JP2008532262A5/ja
Application granted granted Critical
Publication of JP5042038B2 publication Critical patent/JP5042038B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28079—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a single metal, e.g. Ta, W, Mo, Al
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)
  • Thin Film Transistor (AREA)

Description

本発明は、半導体プロセスに関し、特に、ゲートスタックの仕事関数を調整するためゲートスタックをプラズマ処理する方法に関する。ゲートスタックは、基板に形成される誘電体層とこの誘電体層上に形成される金属を含有するゲート電極とを含む。
半導体産業では、より早く、より消費電力の少ないマイクロプロセッサやデジタル回路への要求を満たすため、マイクロ電子デバイスの最小構成寸法がディープサブミクロン領域へ近づきつつある。シリコンを基礎としたマイクロ電子技術は、現在、集積回路デバイスの更なる微細化を達成するため、材料上の大きな課題に直面している。ＳｉＯ２ゲート誘電体と、高濃度にドーピングされたポリシリコンゲート電極とを含むゲートスタックは、数十年間にわたって、この産業で利用されてきたが、より高い容量を有するゲートスタックに置き換えられつつある。
たとえば、高容量誘電体材料を使用して、従来のＳｉＯ２ゲート誘電体材料と置き換えることも可能である。そのような高容量誘電体材料は、ｈｉｇｈ−κ材料（κはその材料の誘電定数を意味する）として知られ、ＳｉＯ２の誘電定数よりも高い誘電定数を有することを特徴とする（κ〜３．９）。また、ｈｉｇｈ−κ材料は、基板の表面で育成される誘電体材料（たとえば、ＳｉＯ２，ＳｉＯｘＮｙ）というよりむしろ、基板上へ堆積される誘電体材料（たとえば、ＨｆＯ２，ＺｒＯ２）として言及される場合がある。ｈｉｇｈ−κ材料は、たとえば、金属のシリケイトまたは酸化物（たとえば、Ｔａ２Ｏ５（κ〜２６）、ＴｉＯ２（κ〜８０）、ＺｒＯ２（κ〜２５）、Ａｌ２Ｏ３（κ〜９）、ＨｆＳｉＯ（κ〜５−２５）、およびＨｆＯ２（κ〜２５））を含む。
ゲート誘電体層に加えて、ゲート電極層もまたマイクロ電子デバイスの寸法上、今後の大きな課題となっている。金属を含有するゲート電極を導入して従来のドープされたポリシリコンゲートと置き換えると、幾つかの効果が奏される。これらの効果には、ポリシリコンゲートの空乏効果の排除と、シート抵抗の低減と、信頼性の向上と、ｈｉｇｈ−κ誘電体材料上での潜在的な熱安定性とがある。一例として、ポリシリコンから金属含有ゲート電極へ切り替えると、ゲートスタックの実効厚さまたは電気的厚さについて２〜３オングストローム（０．２〜０．３ｎｍ）の改善が見込まれる。この改善は、主に、他の材料との界面におけるポリシリコンの空乏の問題が、完全に除去されることから生じる。
仕事関数、抵抗、および相補的金属酸化物半導体（ＣＭＯＳ）技術との融合が新しいゲート電極材料についての主要な条件である。材料の仕事関数は、一つの電子を材料のフェルミレベルから自由空間まで遷移させるのに必要なエネルギーである。金属含有ゲート電極の材料を選択する基準の一つに、仕事関数を調整できるかということがある。ｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタのゲート電極とｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタのゲート電極には、許容可能な閾値電圧を達成するため、異なるゲート材料を使用することが求められる。前者は、シリコンの価電子帯（Ｅ〜４ｅＶ）の近くにフェルミレベルを有し、後者は、伝導帯（Ｅ〜５ｅＶ）の近くにフェルミレベルを有する。表１は、仕事関数が小さい、ギャップ内にある、又は大きい金属および金属含有材料の仕事関数を示す。
Figure 0005042038
 ポリシリコンの代わりとして、幾つかの金属ゲート電極が研究されている。その中には、Ｒｅ、Ｗ、Ｍｏ、Ｔａ、Ｔｉ、ＴａＮ、ＴｉＮ、およびＴａＳｉＮが含まれている。金属ゲートは、適切な仕事関数と、ゲートから始まるＣＭＯＳプロセスの薄いゲート誘電体（たとえば、ＨｆＯ２、ＺｒＯ２やこれらのシリケイトのようなｈｉｇｈ−κ誘電体を含む）の層であって下にある層との熱的および化学的安定性とを必要とする。しかし、仕事関数がギャップ内にある金属ゲートは、金属ゲート金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の閾値電圧が、ポリシリコンゲートトランジスタの閾値電圧より高いという点で重大な問題となる。そこで、金属ゲートＭＯＳＦＥＴの閾値電圧を低下させるため、埋め込みチャネル技術が必要となるが、閾値電圧の偏差、駆動電流などを含むデバイス特性が悪化する結果となる。閾値電圧の偏差は、サブ１００ｎｍ領域ではより大きな問題となる。低電圧および低電力消費を実現する上での障害となるためである。
金属デート電極層はドーピングして導電性にする必要がない一方で、ＮＭＯＳとＰＭＯＳの両方に対して、仕事関数（一つの電子を電極の表面から自由になるよう引き上げるのに必要なエネルギー）を設定できる金属は一つもない。ｎ＋またはｐ＋ポリシリコンと置き換え、調整された性能を維持するため、シリコンの荷電子帯と伝導帯のエッジに近い仕事関数を有する一対の金属または金属含有材料を特定する必要がある。仕事関数がギャップ内にある金属および金属含有材料（たとえば、ＴｉＮやＷ）は、低電圧動作閾値電圧が大きく、ショートチャネル特性がひどく劣化することから、先進のバルクシリコンＣＭＯＳデバイスには適切ではない。ゲート電極の仕事関数の制御は、複合金属含有ゲート電極層を堆積することにより達成される。すなわち、層の組成を調整して、ゲート電極の所望の仕事関数を得ることができる。
ゲートスタックにおける層界面での種々の材料間の相互作用は、ゲートスタックの仕事関数および他の特性に影響を及ぼす場合がある。測定されるゲートスタックの仕事関数は、バルクおよび表面の材料特性、結晶方位、およびゲート電極層と界面をなす誘電体層の誘電率に依存する。仕事関数を低減するため、ゲートスタックにおいて誘電体層を覆う金属ゲート電極へドーパントイオン（たとえば、窒素イオン）を高エネルギーで打ち込むことが、従来から研究されている。しかし、イオンインプランテーション法は、金属層を高エネルギーイオンに晒すこととなり、ゲートスタックに損傷を与え、たとえば、誘電体層の帯電損傷を引き起こして漏れ電流を増加させ、また、誘電体層の信頼性を損なう場合がある。高エネルギーイオンへ晒すことにより生じる帯電損傷は、最小構成サイズが小さくなり、ゲートスタックを構成する異なる材料の層が薄くなるにつれて、重大になる。したがって、ゲートスタックを処理する方法、特には、ゲートスタックの仕事関数を調整する新しい方法が必要とされている。
欧州特許出願第１３６１６０５Ａ１号明細書 欧州特許出願第１４５３０８３Ａ１号明細書
したがって、本発明の目的は、上述の問題、かつ／またはゲートスタックの仕事関数を調整することに関連する他の問題に対処することである。
本発明の一の態様は、ゲートスタックを含む半導体装置を製造する方法である。ゲートスタックは、基板に形成される誘電体層と、誘電体層に形成される金属含有ゲート電極層とを含む。この方法は、ゲートスタックをプラズマ処理して、ゲートスタックの仕事関数を始めとする、ゲートスタックの特性を改質し調整する。
この目的を達成するため、基板を用意する工程であって、この基板に形成される誘電体層と、この誘電体層に形成され金属含有ゲート電極層と、を有するゲートスタックを含む当該基板を用意する工程；プラズマ中でプロセスガスから低エネルギー励起ドーパント種を生成する工程；および、前記ゲートスタックにドーパントを取り込むため、前記ゲートスタックを前記励起ドーパント種に晒す工程；を含む。
本発明の他の態様は、基板と、損傷が低減されたゲートスタックと有する半導体装置を含む。損傷が低減されたゲートスタックは、基板に形成された誘電体層と、この誘電体層に形成された金属含有ゲート電極層と、ゲートスタックに導入されたドーパントとを含み、当該ゲートスタックの所定の仕事関数を提供する。
本発明のまた別の態様は、半導体装置のゲートスタックを処理するシステムを含む。このシステムは、イオンビーム源を有しないプラズマプロセスチャンバと、基板に形成された誘電体層とこの誘電体層に形成される金属含有ゲート電極層とを有するゲートスタックを含む基板を提供するよう構成される基板ホルダと、を含む。プラズマ源が、プラズマ中でプロセスガスから低エネルギー励起ドーパント種を形成するよう構成され、バイアス装置が、このドーパント種をゲートスタックに導入するよう構成される。
以下の説明において、本発明の完全な理解を促し、限定的でなく、説明の目的のため、具体的な詳細、たとえば、プラズマプロセスシステムの特別な構成やシステム部品の種々の説明が開示される。しかし、これらの具体的な詳細から逸脱した他の実施形態においても本発明を実施できることは理解されよう。
今、図面を参照すると、図１Ａは、本発明の実施形態による、金属含有ゲート電極層１１７とｈｉｇｈ−κ誘電体層１１６とを含むゲートスタック１００の断面を模式的に示している。ゲートスタック１００は、ソース領域１１３とドレイン領域１１４を有する基板１１２と、基板界面層１１３と、基板界面層１１５上に形成されたｈｉｇｈ−κ誘電体層１１６と、ｈｉｇｈ−κ誘電体層１１６上に形成されたゲート電極層１１７とを含む。基板１１２は、たとえば、Ｓｉ、Ｇｅ、Ｓｉ／Ｇｅ、またはＧａＡｓを含んで良い。また、基板１１２は、シリコン・オン・インシュレータ（ＳＯＩ）材料を含んでも良い。ここでのインシュレータは、たとえば、ＳｉＯ２であって良い。シリコン基板は、形成されるデバイスに応じて、ｎ型でもｐ型でも良い。基板（ウェハ）１１２は、いずれのサイズで良く、たとえば、２００ｍｍの基板でも、３００ｍｍの基板でも、更に大きい基板であってもかまわない。
基板界面層１１５は、たとえば、酸化物層（たとえば、ＳｉＯ２）、窒化物層（たとえば、ＳｉＮｘ）、若しくは酸窒化物（たとえば、ＳｉＯｘＮｙ）、または、これらの組み合わせであって良い。シリコン基板を含む集積回路では、通常、電子移動度が大きい、電子トラップ密度が低いといった優れた電気的特性を有することができるＳｉＯ２かつ／またはＳｉＯｘＮｙ基板界面層が用いられる。ＳｉＯ２かつ／またはＳｉＯｘＮｙ基板界面層上に形成されるｈｉｇｈ−κ誘電体層を含むゲートスタックにより、基板界面層１１５の厚さはわずか約５〜１０オングストローム（０．５〜１．０ｎｍ）である。
ｈｉｇｈ−κ誘電体層１１６は、たとえば、金属酸化物とそのシリケイトを含んで良い。たとえば、Ｔａ２Ｏ５、ＴｉＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｙ２Ｏ３、ＨｆＳｉＯｘ、ＨｆＯ２、ＺｒＯ２、ＺｒＳｉＯｘ、ＴａＳｉＯｘ、ＳｒＯｘ、ＳｒＳｉＯｘ、ＬａＯｘ、ＬａＳｉＯｘ、ＹＯｘ、若しくはＹＳｉＯｘ、または、これらの２若しくは３以上の組み合わせである。ｈｉｇｈ−κ誘電体層１１６の厚さは、たとえば、約２０オングストローム（２ｎｍ）と約２００オングストローム（２０ｎｍ）との間であって良く、約４０オングストローム（４ｎｍ）であっても良い。金属含有ゲート電極層１１７は、たとえば、約１００オングストローム（１０ｎｍ）の厚さを有して良く、金属および金属含有材料を有して良い。たとえば、Ｗ、ＷＮ、Ａｌ、Ｍｏ、Ｔａ、ＴａＮ、ＴａＳｉＮ、ＨｆＮ、ＨｆＳｉＮ、Ｔｉ、ＴｉＮ、ＴｉＳｉＮ、Ｍｏ、ＭｏＮ、Ｒｅ、またはＲｕである。
図１Ｂは、本発明の他の実施形態による、金属含有ゲート電極層１１７と誘電体層１１８とを含むゲートスタック１０１の断面を模式的に示している。ゲートスタック１０１は、図１Ａのゲートスタック１００のようなｈｉｇｈ−κ層を含んでいない。また、誘電体層１１８は、基板界面層１１５について上述したように、酸化層、窒化層、または酸窒化層を含んで良い。
ゲートスタックの実際の（測定された）仕事関数は、ゲート電極層１１７のバルク特性と、図１Ａの層１１７、１１６、１１５、および１１２間の界面、および図１Ｂの層１１７、１１８、および１１２の界面の材料特性との関数である。図１Ａや２Ａに示されるようなゲートスタックの仕事関数を調整する既知の方法は、誘電体層１１６又は１１８の表面にゲート電極層１１７を堆積する前に、誘電体層１１６又は１１８の表面を改質すること（たとえば、ＳｉＯ２に窒素を導入してＳｉＯｘＮｙを形成することなど）である。仕事関数を調整する他の既知の方法は、ゲート電極層１１７をイオンインプランテーションで処理してゲートスタックにドーパントイオンを導入することである。イオン打ち込み法は、通常、イオンエネルギーが１ｋｅＶと３，０００ｋｅＶの間の高エネルギーイオンビームを利用する。イオン打ち込み法の欠点は、ゲートスタックへの帯電損傷、ゲートスタックの仕事関数の調整上の制御性が良くないこと、および、デバイスの動作中の仕事関数の安定性が良くないことである。これらの欠点は、ゲートスタックが薄くなるにつれて、ますます重要となる。
本発明者らは、金属含有ゲート電極層や誘電体層を含む非常に薄い層を含むゲートスタックを処理するため、新たなプロセス法が必要であると考えている。本発明は、ゲートスタックの仕事関数を調整する既知の方法に関連した上述の問題を解決し、または最小限化する。本発明の実施形態によれば、低エネルギー励起ドーパント種にゲート電極層１１７を晒して、ゲートスタック１００、１０１の１又は２以上の層にドーパントを導入することにより、図１Ａおよび１Ｂのゲートスタック１００、１０１の仕事関数を変更することができる。この方法は、デバイスの帯電損傷を最小限化し、または排除しつつ、ドーパントを非常に薄い層に取り込んで、調整可能で安定した仕事関数を有するゲートスタックを形成することを可能とする。
図２Ａは、本発明の実施形態による、ゲートスタックのプロセス方法を断面図で模式的に表わす図である。ゲートスタック２００は、基板２０２上に形成された誘電体層２０４と、誘電体層２０４上に形成された金属含有ゲート電極層２０６とを含む。ゲート電極層２０６の厚さは、約５００オングストローム（５０ｎｍ）より薄く、または、約１５０オングストローム（１５ｎｍ）より薄くて良い。本発明の一の実施形態によれば、誘電体層２０４は、ｈｉｇｈ−κ誘電体層であって良い。ゲートスタック２００は、誘電体層２０４の下に位置する薄い基板界面層（図示せず）を更に含んで良い（図１Ａの層１１５を参照）。本発明の実施形態によれば、ゲート電極層２０６は、ゲートスタック２００の１又は２以上の層にドーパントを取り込むため、低エネルギー励起ドーパント種２０８に晒される。励起ドーパント種は、プラズマ中でプロセスガスから生成され、ラジカル、イオン、またはこれらの組み合わせを含んでいる。
ゲートスタックの少なくとも一つの層に所望の量のドーパントが取り入れられるようにプラズマの条件や晒している時間を選択することができ、これによって、ゲートスタック２００の仕事関数を調整し、ゲートスタック２００の熱的および電気的特性を改善することができる。プラズマ条件のパラメータは、励起ドーパント種の濃度、励起ドーパント種が基板と相互に作用し合う際のその励起ドーパント種の運動エネルギーを含んで良い。後者は、たとえば、基板へのバイアスを通して選択され得る。本発明の実施形態によれば、励起ドーパント種の運動エネルギーは、約１０００ｅＶより低くて良い。また、運動エネルギーは、約１００ｅＶより低くても良い。さらに、運動エネルギーは、約２ｅＶより低くても構わない。さらにまた、本発明の実施形態では、励起ドーパント種に晒すことに引き続いて、ゲートスタックをアニールするアニールステップを含んでも良い。アニールステップは、所望のドーピング深さ（ゲートスタックにおける深さの関数としてのドーパント濃度）、仕事関数、並びにゲートスタックの材料および電気特性を得るために実施して良い。アニールは、たとえば、ゲートスタックを約２００℃と約１０００℃との間の範囲、より好ましくは、約７００℃と約１０００℃との間の範囲、または、それ以上の温度に維持することにより、実施して良い。
本発明の実施形態によれば、低エネルギー励起ドーパント種２０８は、窒素含有ガス（たとえば、Ｎ２，ＮＨ３）、リン含有ガス（たとえば、ＰＨ３）、アルシン含有ガス（たとえば、ＡｓＨ３）、炭素含有ガス（たとえば、ＣＨ４）、シリコン含有ガス（たとえば、ＳｉＨ４，Ｓｉ２Ｈ６）、ゲルマニウム含有ガス（たとえば、ＧｅＨ４）、若しくはボロン含有ガス（Ｂ２Ｈ６）、またはこれらの２又は３以上の組み合わせを含むプロセスガスから形成することが可能である。したがって、ゲートスタック２００に取り込まれるドーパントは、非金属元素Ｎ，Ｃ，Ｓｉ，Ｇｅ，若しくはＢ、またはこれらの２又は３以上の組み合わせであって良い。本発明の他の実施形態によれば、プロセスガスは、金属含有ガス、たとえば、アンチモン含有ガス（たとえば、ＳｂＨ３）、チタン含有ガス（たとえば、ＴｉＣｌ４）、タンタル含有ガス（たとえば、ＴａＣｌ５）、若しくはアルミニウム含有ガス（たとえば、Ａｌ２Ｃｌ６）、またはこれらの２又は３以上の組み合わせを含んでも良い。したがって、ゲートスタック２００に取り込まれるドーパントは、Ｓｂ，Ｔｉ，Ｔａ，またはＡｌなどの金属原子を含んで良い。これらのドーパントには、通常、たとえばＢやＡｓなどのｐ型に分類されるものや、たとえばＮ，Ｐ，ＡｓおよびＳｂなどのｎ型に分類されるものがある。本発明は上記の非金属および金属元素に限定されることなく、本発明の要旨から逸脱することなく、他の元素を使用して良い。
図２Ｂから２Ｄは、本発明の実施形態によって処理されたゲートスタックの簡略化された断面を模式的に示している。図２Ｂから２Ｄに図示されるゲートスタックの金属含有ゲート電極層は、ドーパント２１０をゲートスタック２２０、２３０、２４０へ取り込むため、低エネルギー励起ドーパント種に晒される。ドーパント２１０の図２Ｂから２Ｄのゲートスタック２２０、２３０、２４０における深さプロファイルは、たとえば、プラズマのプロセス条件やアニールの条件によって、調整することが可能である。
図２Ｂは、本発明の実施形態によるゲートスタック２２０の簡略化された断面を模式的に示している。ゲートスタック２２０は、低エネルギー励起ドーパント種に晒すことによって金属含有ゲート電極層２０６に取り込まれたドーパント２１０を含んでいる。ゲート電極層２０６内のドーパント２１０の濃度は、模式的に示すように、ゲート電極層２０６にわたって実質的に均一であって良い。また、ドーパント２１０の濃度は、ゲート電極層２０６にわたって非均一であっても良い。
図２Ｃは、本発明の実施形態によるゲートスタック２３０の簡略化された断面を模式的に示している。図２Ｃは、ゲート電極層２０６におけるドーパント２１０の非均一なドーパント濃度の一例を示す。この例では、ドーパント２１０は、ゲート電極層２０６のサブレイヤー２１２に、ゲート電極層２０６と誘電体層２０４の界面近くに、位置している。ゲート電極層２０６におけるドーパント２１２の非均一な分布は、たとえば、基板をアニールして、よって、界面でのドーパント２１０の拡散を助長することにより、実現される。
図２Ｂおよび２Ｃに示す典型的なゲートスタックにおいては、ドーパント２１０は、ゲート電極層２０６に取り込まれているが、誘電体層２０４には取り込まれていない。一つの例として、ドーパント２１０が誘電体層２０４へ取り込まれるのを低減し、または防止するため、本発明の実施形態に従って、誘電体層２０４上にゲート電極層２０６が堆積される前に、そして、ゲート電極層を励起ドーパント種に晒す前に、誘電体層２０４が窒素種に晒されても良い。
図２Ｄは、本発明の実施形態によるゲートスタック２４０の簡略化された断面を模式的に示している。図２Ｄにおいて、ドーパント２１０の濃度はゲート電極層２０６および誘電体層２０４にわたって実質的に均一である。
この技術分野の当業者であれば容易に理解するように、本発明は、図２Ｂから２Ｄに模式的に示すドーパントの深さプロファイルに限定されず、他のドーパントプロファイルも考えられる。たとえば、ドーパントの深さプロファイルは、図２Ｂから２Ｄに示す層の１又は２以上にわたってドーパント濃度が徐々に変化していくドーパント深さプロファイルも考えられる。
また、図２Ｂから図２Ｄのゲートスタックは、本発明に従って製造される場合、損傷を低減することができる。ここでは「低減された損傷」とは、１ｋｅＶ以上のエネルギーでイオン注入を用いてドーピングされたゲートスタックより、ダングリング・ボンドが少なく、トラップされた電荷が少ないといった物理的な損傷が少ないことを意味する。このような低減された損傷は、当業者によって、目視検査かつ／または電気特性検査により、定量化することができる。たとえば、目視検査は、走査型電子顕微鏡（ＳＥＭ）によって、行って良い。電気特性検査は、ブレークダウン電圧、漏れ電流、および、そのデバイスの容量電圧特性によって、行って良い。
図３は、本発明の一の実施形態による、ゲートスタックを処理する方法のフロー図である。プロセス３００は、ステップ３１０において、基板上に形成された誘電体層と、この誘電体層上に形成される金属含有ゲート電極層とを有するゲートスタックを含む基板をプラズマプロセスシステムに提供する工程を含む。ステップ３２０において、低エネルギー励起ドーパント種がプラズマ中でプロセスガスから形成される。プラズマは、たとえば、図４から図８で説明するプラズマプロセスシステムのいずれかにおいて、形成して良い。プラズマプロセスシステムは、容量性結合されるプラズマ源と、誘導性結合されるプラズマ源、離間したプラズマ源、スロットプレーンアンテナプラズマ源、紫外域放射プラズマ源、若しくは、磁場システムを含むプラズマ源と、またはこれらの組み合わせを含んで良い。
ステップ３３０において、ドーパントをゲートスタックに取り込むため、ゲート電極層が励起ドーパント種に晒される。これは、所定の処理条件で、所望の量のドーパントがゲートスタックに取り込まれることとなる期間、実施される。所望の量のドーパントをゲートスタックに取り込むためのプロセスレシピは、直接の実験によって、かつ／または実験計画法（ＤＯＥ）によって、決定することができる。本発明の実施形態に従って、ゲートスタックを処理した後、ゲートスタックの電気的特性（たとえば、仕事関数）を測定して良い。また、ゲートスタック内のドーパントや他の材料の深さプロファイルを、たとえば二次イオン質量分析法（ＳＩＭＳ）により、測定しても良い。これらの測定に引き続き、所望のドーパントの取り込みを達成するため、必要があれば、プロセスパラメータを調整して良い。この技術分野の当業者であれば容易に理解するように、調整可能なプロセスパラメータには、プラズマ条件（プラズマ電力、プロセス圧力、およびプロセスガス組成）、プロセス時間、および基板温度がある。
プロセス３００は、励起ドーパント種に晒すことに引き続いて、ゲートスタックをアニールするアニールステップを更に含んで良い。アニールステップは、ドーパント深さプロファイルと、仕事関数と、ゲートスタックの材料的および電気的特性と、を所望のとおりに得るために実施して良い。
この技術分野の当業者であれば容易に理解するように、図３のフローチャートのステップ又は段階のそれぞれは、１又は２以上の別個のステップかつ／または操作を含んで良い。したがって、３つのステップ３１０、３２０、３３０しか列挙していないからといって、本発明の方法が単に３つのステップ又は段階に限定されると理解してはならない。また、例示の各ステップ又は段階３１０、３２０、３３０は、単一のプロセスに限定されると理解してはならない。
図４は、本発明の実施形態によるゲートスタックを処理するスロットプレーンアンテナ（ＳＰＡ）プラズマ源を含むプラズマプロセスシステムの簡略化されたブロック図である。プラズマプロセスシステム４００で生成されるプラズマは、低電子温度（約１．５ｅＶ）と高プラズマ濃度（＞１×１０１２／ｃｍ３）という特徴を有し、本発明の実施形態に従って、損傷のない（または損傷が低減された）ゲートスタックの処理を可能とする。プラズマプロセスシステム４００は、たとえば、東京エレクトロン株式会社（東京、赤坂）のＴＲＩＡＳ（商標）ＳＰＡプロセスシステムであって良い。プラズマプロセスシステム４００はプロセスチャンバ４５０を含み、プロセスチャンバ４５０は、その上部に基板４５８よりも大きい開口部４５１を有している。開口部４５１を覆うように、石英又は窒化アルミニウムで製造される円筒状誘電体トッププレート４５４が設けられている。ガスライン４７２が、プロセスチャンバ４５０の上部の側壁において、トッププレート４５４の下方に設けられている。一例として、ガスライン４７２の数は、図４ではわずか２本だが、１６本であって良い。また、異なる数のガスライン４７２を使用して良い。ガスライン４７２は、プロセスチャンバ４５０において円周状に配置されて良いが、これは本発明に必須ではない。プロセスガスは、ガスライン４７２からプラズマチャンバ４５０のプラズマ領域４５９へむらなく均一に供給され得る。
プラズマプロセスシステム４５０において、複数のスロット４６０Ａを有するプレーンアンテナ部材４６を介してトッププレート４５４を通して、マイクロ波電力がプロセスチャンバ４５０へ供給される。スロットプレーンアンテナ４６０は、金属（たとえば銅）のプレートから作製されて良い。マイクロ波をスロットプレーンアンテナ４６０へ供給するため、導波路４６３がトッププレート４５４に配置されている。導波路４６３は、たとえば、周波数２．４５ＧＨｚを有するマイクロ波を生成するマイクロ波電源４６１に接続されている。導波路４６３は、下部がスロットプレーンアンテナ４６０に接続される平面円形導波路４６３Ａと、円形導波路４６３Ａの上面側に接続される円形導波路４６３Ｂと、円形導波路４６３Ｂの上面側に接続される同軸導波変換器４６３Ｃとを含む。さらに、方形導波路４６３Ｄが、同軸導波変換器４６３Ｃの側面と、マイクロ波電源４６１とに接続されている。
円形導波路４６３Ｂの内側に、導電性材料でできた同軸部４６２が同軸上に設けられ、この同軸部４６２の一端が、スロットプレーンアンテナ４６０の上面の中央部（ほぼ中央部）に接続されている。また、同軸部４６２の他端が、円形導波路４６３Ｂの上面に接続され、同軸構造を形成している。その結果、円形導波路４６３Ｂは、同軸導波路として機能するよう構成される。マイクロ波電力は、たとえば、約０．５Ｗ／ｃｍ２と約４Ｗ／ｃｍ２との間であって良い。また、マイクロ波電力は、約０．５Ｗ／ｃｍ２と約３Ｗ／ｃｍ２との間であっても良い。
また、真空プロセスチャンバ４５０において、基板ホルダ４５２が基板４５８（たとえば、ウェハ）を支持し加熱するため、トッププレート４５４と対向するように設けられている。基板ホルダ４５２は、基板４５８を加熱するヒータ４５７を含む。ヒータ４５７は抵抗ヒータであって良い。また、ヒータ４５７は、ランプヒータでも他のタイプのヒータであっても構わない。さらに、プロセスチャンバ４５０は、プロセスチャンバ４５０の下部と真空ポンプ４５５とに接続される排気ライン４５３を含む。
図４を更に参照すると、制御器４９９は、マイクロプロセッサと、メモリと、デジタルＩ／Ｏポートとを含む。制御器４９９は、プラズマプロセスシステム４００の入力と通信してこれを作動させ、プラズマプロセスシステム４００からの出力をモニタするに十分な制御電圧を発生することができる。また、制御器４９９は、プロセスチャンバ４５０、ポンプ４５５、ヒータ４５７、およびマイクロ波電源４６１と結合され、これらと情報をやり取りする。メモリに保存されたプログラムを用いて、保存されたプロセスレシピに従って、プラズマプロセスシステム４００の上述の部品が制御される。プロセスシステム制御器４９９の一例としては、ＵＮＩＸベースのワークステーションがある。また、制御器４９９は、汎用のコンピュータ、デジタル信号処理システムなどであっても良い。
制御器４９９は、プラズマプロセスシステム４００の近傍に設置されてよく、また、インターネットもしくはイントラネットを介して、プラズマプロセスシステム４００から離隔して設置されてもよい。したがって、制御器４９９は、直接接続、イントラネット、またはインターネットのうち少なくとも一つを用いて、プラズマプロセスシステム４００とデータを交換することができる。制御器４９９は、カスタマーの現場（すなわちデバイスメーカ等の側）でイントラネットと結合されてもよく、またベンダーの現場（すなわち機器製造者側）でイントラネットと結合されてもよい。さらに、別のコンピュータ（すなわち制御器、サーバ等）が制御器４９９にアクセスし、直接接続、イントラネット、またはインターネットのうち少なくとも一つを介してデータを交換してもよい。
スロットプレーンアンテナプラズマ源を含むプラズマプロセスシステムおよび使用方法について、更に詳しくは「電子デバイスの材料を製造する方法」という名称の同時係属中の欧州特許出願ＥＰ１３６１６０５Ａ１号に説明されている。この出願の内容のすべてをここに援用する。
図５は、本発明の実施形態によるゲートスタックを処理するためのリモートプラズマ源と紫外（ＵＶ）放射プラズマ源とを含むプラズマプロセスシステムの簡略化したブロック図である。プラズマプロセスシステム５００は、ヒータ５８３が装備された基板ホルダ５８２を収容するプロセスチャンバ５８１を含む。ヒータ５８３は抵抗ヒータであってよい。また、ヒータ５８３は、ランプヒータでも他のタイプのヒータであっても良い。さらに、プロセスチャンバ５８１は、プロセスチャンバ５８１の下部へ、そして真空ポンプ５８７へ接続される排気ライン５８６を含む。基板ホルダ５８２は、駆動機構（図示せず）により回転可能であって良い。プロセスチャンバ５８１は、基板５８５の上方にプロセス空間５８６を有する。プロセスチャンバ５８１の内面は、処理される基板５８５が金属で汚染されるのを抑制するため、石英でできたインナライナ５８４を含んでいる。
プロセスチャンバ５８１は、プロセスガスを基板５８５の上方へ流すため、排気ライン５８６と対向する位置にノズル５８９を有するガスライン５８８を含んでいる。プロセスガスは、プロセス空間５８６において、基板５８５の上方を流れ、排気ライン５８６によりプロセスチャンバ５８１から排気される。
ノズル５８９から供給されるプロセスガスは、紫外放射プラズマ源５９１が石英窓５９２を通してプロセス空間５８６のノズル５８９と基板５８５との間へ光を放射することによって生成されるプラズマにより、励起される。プラズマは、プロセス空間５８６において低エネルギー励起ドーパント種を生成し、この励起ドーパント種は、基板５８５の表面に沿って流れる。これにより、基板５８５が励起ドーパント種に晒される。
さらに、プロセスチャンバ５８１は、排気ライン５８６に対向して位置するリモートプラズマ源５９３を含む。プロセスガスは、低エネルギー励起ドーパント種を生成するため、ガスライン５９４によりリモートプラズマ源５９３へ供給されて良い。励起ドーパント種は、リモートプラズマ源５９３から基板５８５の表面に沿って流れ、これにより、基板が励起ドーパント種に晒される。
本発明の実施形態によれば、基板５８５は、紫外放射プラズマ源５９１、リモートプラズマ源５９３、または双方により生成される励起ドーパント種に晒されて良い。
図５を更に参照すると、制御器５９９は、マイクロプロセッサと、メモリと、デジタルＩ／Ｏポートとを含む。制御器５９９は、プラズマプロセスシステム５００の入力と通信してこれを作動させ、プラズマプロセスシステム５００からの出力をモニタするに十分な制御電圧を発生することができる。また、制御器５９９は、プロセスチャンバ５８１、ポンプ５８７、ヒータ５８３、リモートプラズマ源５９３、および紫外放射プラズマ源５９１へ結合され、これらと情報をやり取りする。図４の制御器４９９と同様に、制御器５９９は、ＵＮＩＸベースのワークステーションとして実行されて良い。また、制御器５９９は、汎用のコンピュータ、デジタル信号処理システムなどにより実行されても良い。
紫外放射プラズマ源とリモートプラズマ源とを含むプラズマプロセスシステムについて、更に詳しくは「絶縁膜を窒化する方法、半導体装置および半導体装置の製造方法、並びに基板処理デバイスおよび基板処理方法」という名称の同時係属中の欧州特許出願ＥＰ１４５３０８３Ａ１号に説明されている。この出願の内容のすべてはここに援用される。
本発明の実施形態によれば、図５のプラズマプロセスシステム５００は、窒素含有ガス（たとえば、Ｎ２、ＮＨ３）を含むプロセスガスを、約２標準立法センチメートル毎分（ｓｃｃｍ）と約５００ｓｃｃｍの範囲のガス流量で使用することができる。また、窒素含有ガスの流量は、約４ｓｃｃｍと約２００ｓｃｃｍとの間であって良い。さらに、プロセスガスは、約２００ｓｃｃｍと約５０００ｓｃｃｍとの間の流量で希ガス（たとえば、Ａｒ，Ｈｅ，Ｋｒなど）などの不活性ガスを含んで良い。窒素含有ガスにＡｒガスを加えると、プロセスチャンバ５８１内での励起窒素種の寿命が長くなり、よって、基板５８５の表面上方での窒素ラジカルの濃度を増加できることがわかっている。また、不活性ガスの流量は、約５００ｓｃｃｍと約２０００ｓｃｃｍとの間であっても良い。さらにまた、不活性ガスの流量は、約１０００ｓｃｃｍと約２０００ｓｃｃｍとの間であっても良い。さらに、プロセスガスは、約１ｓｃｃｍと約１００ｓｃｃｍとの間の流量のＨ２ガスを含んでも良い。また、Ｈ２ガスの流量は、約２ｓｃｃｍと約５０ｓｃｃｍとの間であっても良い。
またさらに、Ｈ２ガスの流量は、約５ｓｃｃｍと約３０ｓｃｃｍとの間であっても良い。
プロセス条件は、約０℃と約１０００℃との間の基板温度を更に含んで良い。また、基板温度は、約２００℃と約７００℃との間であっても良い。プロセスチャンバ４５０および５８１の圧力は、たとえば、約１０ｍＴｏｒｒ（１．３３Ｐａ）と約３０００ｍＴｏｒｒ（４００Ｐａ）との間に維持して良い。また、圧力は、約２０ｍＴｏｒｒ（２．６７Ｐａ）と約１０００ｍＴｏｒｒ（１３３Ｐａ）との間に維持されても良い。またさらに、圧力は、約５０ｍＴｏｒｒ（６．６７Ｐａ）と約５００ｍＴｏｒｒ（６６．７Ｐａ）との間に維持されても良い。
本発明の実施形態によれば、図４のプラズマプロセスシステム４００および図５のプラズマプロセスシステム５００は、図１Ａに示す基板界面層１１５を形成するために使用して良い。
図６は、本発明の実施形態によるプラズマプロセスシステムを示す。プラズマプロセスシステム１は、プロセスチャンバ１０のプロセス領域４５においてプラズマの生成を促進するよう構成されている。プラズマプロセスシステム１は、基板ホルダ２０と、ガス注入システム４０と、真空ポンプシステム５０とを更に備える。基板ホルダ２０には、処理される基板２５が固定されて基板ホルダ２０に対し電気的に接触される。ガス注入システム４０は、プロセスガス４２をプラズマプロセスチャンバ１０へ導入する。ガス注入システム４０は、外部のガス源からプロセスチャンバ１０へのプロセスガス４２の供給に関する独立の制御を可能にする。
イオン化可能なプロセスガス４２が、ガス注入システム４０を介して導入され、プロセス圧力が調整される。プロセスガスの流量は、約１０ｓｃｃｍと約５０００ｓｃｃｍとの間、また、約２０ｓｃｃｍと約１０００ｓｃｃｍとの間、さらにまた、約５０ｓｃｃｍと約５００ｓｃｃｍとの間であって良い。チャンバの圧力は、たとえば、約１ｍＴｏｒｒ（０．１３３Ｐａ）と約２００ｍＴｏｒｒ（２６．７Ｐａ）との間、または約５ｍＴｏｒｒ（０．６６７Ｐａ）と約１００ｍＴｏｒｒ（１３３Ｐａ）との間、さらにまた、約１０ｍＴｏｒｒ（１．３３Ｐａ）と約５０ｍＴｏｒｒ（６．６７Ｐａ）との間であって良い。制御器５５を使用して、真空ポンプシステム５０とガス注入システム４０とを制御することも可能である。基板２５は、（ロボット）基板搬送システムによって、スロットバルブ（図示せず）とチャンバフィードスルー（図示せず）を通してプロセスチャンバ１０へ搬送され、基板ホルダ２０に収容された基板リフトピン（図示せず）により受け取られ、そこに収容された装置によって機械的に並進させられる。基板２５は、基板搬送システムから受け取られると、基板ホルダ２０の上面へ下げられる。
他の実施形態においては、基板２５は、静電クランプ（図示せず）によって基板ホルダ２０に固定される。さらに、基板ホルダ２０は、基板ホルダ２０から熱を吸収し、熱交換システム（図示せず）へ熱を伝える、冷媒再循環フローを含む冷却システムを更に含む。また、加熱するときは、冷却システムは、熱交換器からの熱を輸送する。また、基板２５と基板ホルダ２０との間のガス−ギャップ熱コンダクタンスを改善するため、基板の裏面にガスを供給しても良い。そのようなシステムは、基板の温度制御が昇温され降温された状態で必要な場合に利用される。たとえば、基板の温度制御が、プラズマから基板２５へ輸送される熱流束と基板ホルダ２０への熱伝導により基板から逃げる熱流束とのバランスにより達成される定常状態の温度を超えた温度において有用である。他の実施形態では、抵抗加熱要素または熱電気ヒータ／冷却器などの加熱要素が基板ホルダ２０に含まれている。
図６のプラズマプロセスシステム１は、上部プレート電極７０を含むＲＦプラズマ源を含む。上部プレート電極７０に対しては、インピーダンス整合ネットワーク７４を通してＲＦ発電機７２からＲＦ電力が結合される。ＲＦ電力を上部プレート電極７２へ印加する典型的な周波数は、１０ＭＨｚから２００ＭＨｚまでの範囲であって良く、６０ＭＨｚであっても良い。上部プレート電極７０に印加されるＲＦ電力は、約５００ワット（Ｗ）と約２２００Ｗとの間であって良い。上述のとおり、図６のプラズマプロセスシステム１は、基板ホルダ２０へＲＦ電力を印加して基板２５をバイアスするためのＲＦ源を更に含んで良い。上述のとおり、バイアスを利用して、励起ドーパント種が基板２５と相互に反応する際の励起ドーパント種の運動エネルギーを制御することができる。このＲＦ源は、ＲＦ発生器３０と、反射電力を最小限化することにより、プロセス領域４５でのプラズマへのＲＦ電力の輸送を最大限化するのに寄与するインピーダンス整合ネットワーク３２とを含む。整合ネットワークの形態（たとえば、Ｌ型、π型、Ｔ型）や自動制御法は、この技術分野で知られている。基板ホルダ２０への電力を印加する典型的な周波数は、０．１ＭＨｚから３０ＭＨｚまでの範囲であり、２ＭＨｚであって良い。基板ホルダ２０へ印加されるＲＦ電力は、約０Ｗと約１０００Ｗとの間であっても良い。また、制御器５５は、上部プレート電極７０へのＲＦ電力の印加を制御するため、ＲＦ発生器７２とインピーダンス整合ネットワーク７４とに接続される。他の実施形態では、ＲＦ電力は、複数の周波数で基板ホルダ２０に印加しても良い。
図６を続けて参照すると、プロセスガス４２は、ガス注入システム４０を通してプロセス領域４５へ導入される。ガス注入システム４０は、シャワーヘッドを有して良い。プロセスガス４２は、ガス供給システム（図示せず）から、ガス注入プレナム（図示せず）、一連のバッフルプレート（図示せず）、および複数オリフィスシャワーヘッド注入プレートを通してプロセス領域４５へ供給される。一の実施形態においては、複数オリフィスシャワーヘッド注入プレートが上部プレート電極７０であっても良い。
真空ポンプシステム５０は、５０００リットル毎秒（およびこれより高い）の排気速度で排気することができるターボ分子ポンプ（ＴＭＰ）と、チャンバ圧力を抑圧するゲートバルブとを含んで良い。ドライプラズマエッチングに使用されていた従来のプラズマプロセス装置では、１０００から３０００リットル毎秒のＴＭＰが使用されている。ＴＭＰは、典型的には５０ｍＴｏｒｒ（６．６７Ｐａ）未満の低圧プロセスに有用である。高圧プロセス（すなわち、１００ｍＴｏｒｒ（１３．３Ｐａ））に対しては、メカニカルブースタポンプや粗引きドライポンプが使用される。
制御器５５は、マイクロプロセッサと、メモリと、デジタルＩ／Ｏポートとを含む。制御器５５は、プラズマプロセスシステム１の入力と通信してこれを作動させ、プラズマプロセスシステム１からの出力をモニタするに十分な制御電圧を発生することができる。また、制御器５５は、ＲＦ発生器３０、インピーダンス整合ネットワーク３２、ＲＦ発生器７２、インピーダンス整合ネットワーク７４、ガス注入システム４０、プラズマモニタシステム５７、および真空ポンプシステム５０と結合され、これらと情報をやり取りする。メモリに保存されたプログラムを用いて、保存されたプロセスレシピに従って、プラズマプロセスシステム１の上述の部品を制御する。プロセスシステム制御器５５の一例としては、デジタル信号プロセッサ（ＤＳＰ）、ダラス州テキサスのテキサスインスツルメンツ社から入手可能なモデル番号ＴＭＳ３２０がある。
プラズマモニタシステム５７は、たとえば、プラズマ中の励起粒子を測定する光学発光分析（ＯＥＳ）システム、かつ／または、プラズマ濃度を測定するための、ラングミュラプローブなどのプラズマ診断システムを含んで良い。プラズマモニタシステム５７を制御器５５とともに使用して、エッチングプロセスの状態を測定し、プロセスの整合性を確保するためフィードバックを提供するようにして良い。また、プラズマモニタシステム５７は、マイクロ波かつ／またはＲＦ診断システムを有しても良い。
図７は、本発明の他の実施形態によるプラズマプロセスシステムを示している。プラズマプロセスシステム２は、プラズマ密度を潜在的に上昇させ、かつ／またはプラズマプロセスの均一性を改善するため、機械的に又は電気的に回転するＤＣ磁場システム６０を含むＲＦプラズマ源を含む。また、制御器５５は、回転速度や場の強度を制御するため、回転磁場システム６０へ結合される。
図８は、本発明のまた別の実施形態によるプラズマプロセスシステムを示している。プラズマプロセスシステム３は、誘導コイル８０を有するＲＦプラズマ源を含む。誘導コイル８０には、ＲＦ発生器８２によって、インピーダンス整合ネットワーク８４を通してＲＦ電力が結合される。ＲＦ電力は、誘導コイル８０から誘電窓（図示せず）を通してプラズマプロセス領域４５へと誘導的に結合される。誘導コイル８０へＲＦ電力を印加する典型的な周波数は、０．１ＭＨｚから１００ＭＨｚまでの範囲であり、１３．５６ＭＨｚであって良い。誘導コイルへ印加されるＲＦ電力は、約５０Ｗと約１００００Ｗとの間であって良い。同様に、チャック電極への電力を印加する典型的な周波数は、０．１ＭＨｚから３０ＭＨｚまでの範囲であり、１３．５６ＭＨｚであって良い。基板ホルダに印加されるＲＦ電力は、約０Ｗと約１０００Ｗとの間であって良い。また、スロット状のファラデーシールド（図示せず）を用いて、誘導コイル８０とプラズマとの間の容量性結合を低減するようにしても良い。さらに、誘導コイル８０への電力の印加を制御するため、制御器５５をＲＦ発生器８２とインピーダンス整合ネットワーク８４へ結合しても良い。
図４から図８に図示されるプラズマプロセスシステムは、例示を目的としたものであって、本発明が実施され得るプラズマプロセスシステムを実行するため、特定のハードウェアの数多くの変形を使用することができる。このような変形もまたこの技術分野の当業者にとって容易に理解されよう。
図９は、本発明の実施形態によるゲートスタックを処理するプロセスツールの簡略化したブロック図である。プロセスツール９００は、基板ロードチャンバ９１０，９２０と、プロセスシステム９３０〜９６０と、プロセスツール９００内で基板を搬送するロボット搬送システム９７０と、プロセスツール９００を制御するための制御器９８０とを含む。一例として、プロセスシステム９３０は、処理される基板を清浄するために用いて良く、プロセスシステム９４０は、誘電体層（たとえば、ｈｉｇｈ−κ層）を堆積するために用いて良く、プロセスシステム９５０は誘電体層上に金属含有ゲート電極層を堆積するために用いて良く、プロセスシステム９６０は、ゲート電極層を低エネルギー励起ドーパント種に晒すための図４から図８に示すプラズマプロセスシステムの一つであって良い。プロセスツール９００は、制御器９８０により制御されて良い。制御器９８０は、基板ロードチャンバ９１０及び９２０、プロセスシステム９３０〜９６０、並びにロボット搬送システム９７０へ結合され、これらと情報のやり取りをする。
上述のとおり、図９に示す複数のプロセスシステムは、基板上に誘電体層を堆積するステップと、この誘電体層上に金属含有層を堆積するステップと、ゲート電極層を低エネルギー励起ドーパント種に晒してドーパントをゲート電極層に取り込んでゲートスタックの仕事関数を調整するステップと、を含む、ゲートスタックを製造する種々のステップを実施するために使用することができる。始めの２つのステップは、ガスを晒した後にプロセスシステムから排気するのが難しいガス状の反応物の使用をしばしば含む。別個のプロセスシステム９６０をゲートスタックへドーパントを取り込むために使用すると、ゲートスタックのプラズマプロセスの間に、明確かつ反復性のあるプロセス環境を維持することが可能となる。
本発明を実施するに際し、本発明を種々に変更および変形して良いことを理解すべきである。したがって、ここで説明よりもむしろ、添付の特許請求の範囲の要旨の範囲内で、本発明を実施してよいことを理解すべきである。
本発明の一の実施形態による、金属含有ゲート電極層と誘電体層とを含むゲートスタックの断面を模式的に示す。 本発明の一の実施形態による、金属含有ゲート電極層と誘電体層とを含むゲートスタックの断面を模式的に示す。 本発明の一の実施形態によるゲートスタックを処理する方法を断面図状に模式的に示す。 本発明の一の実施形態によるゲートスタックを処理する方法を断面図状に模式的に示す。 本発明の一の実施形態によるゲートスタックを処理する方法を断面図状に模式的に示す。 本発明の一の実施形態によるゲートスタックを処理する方法を断面図状に模式的に示す。 本発明の一の実施形態によるゲートスタックの処理を示すフロー図である。 本発明の実施形態によるゲートスタックを処理するプラズマプロセスシステムを示す。 本発明の実施形態によるゲートスタックを処理するプラズマプロセスシステムを示す。 本発明の実施形態によるゲートスタックを処理するプラズマプロセスシステムを示す。 本発明の実施形態によるゲートスタックを処理するプラズマプロセスシステムを示す。 本発明の実施形態によるゲートスタックを処理するプラズマプロセスシステムを示す。 本発明の実施形態によるゲートスタックを処理するプロセスツールの簡略化したブロック図を示す。

Claims (28)

  1. 半導体装置のゲートスタックを処理する方法であって：
    基板を用意する工程であって、この基板に形成される誘電体層と、この誘電体層に形成され金属含有ゲート電極層と、を有するゲートスタックを含む当該基板を用意する工程；
    スロットプレーンアンテナプラズマ源により、プラズマ中でプロセスガスから低エネルギー励起ドーパント種を生成する工程；および
    前記ゲートスタックにドーパントを取り込むため、前記ゲートスタックを前記励起ドーパント種に晒す工程；
    を含む方法。
  2. 前記低エネルギー励起ドーパント種がラジカル若しくはイオン、または双方を含む、請求項１に記載の方法。
  3. 前記誘電体層がＳｉＯ２、ＳｉＯＮ，若しくはｈｉｇｈ−κ層、またはこれらの２又は３以上の組み合わせを有する、請求項１に記載の方法。
  4. 前記ｈｉｇｈ−κ層が、Ｔａ２Ｏ５、ＴｉＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｙ２Ｏ３、ＨｆＳｉＯｘ、ＨｆＯ２、ＺｒＯ２、ＺｒＳｉＯｘ、ＴａＳｉＯｘ、ＳｒＯｘ、ＳｒＳｉＯｘ、ＬａＯｘ、ＬａＳｉＯｘ、ＹＯｘ、若しくはＹＳｉＯｘ、または、これらの２又は３以上の組み合わせを有する、請求項３に記載の方法。
  5. 前記金属含有ゲート電極層が、Ｗ、ＷＮ、Ａｌ、Ｍｏ、Ｔａ、ＴａＮ、ＴａＳｉＮ、ＨｆＮ、ＨｆＳｉＮ、Ｔｉ、ＴｉＮ、ＴｉＳｉＮ、Ｍｏ、ＭｏＮ、Ｒｅ、またはＲｕを有する、請求項１に記載の方法。
  6. 前記ゲート電極層、前記誘電体層、または双方に前記ドーパントを取り込む工程を更に有する、請求項１に記載の方法。
  7. 前記生成する工程が、窒素含有ガス、リン含有ガス、砒素含有ガス、炭素含有ガス、シリコン含有ガス、ゲルマニウム含有ガス、ボロン含有ガス、アンチモン含有ガス、チタン含有ガス、タンタル含有ガス、若しくはアルミニウム含有ガス、または、これらの２又は３以上の組み合わせを有するプロセスガスを提供するステップを有する、請求項１に記載の方法。
  8. 前記生成する工程が、ＮＨ３、Ｎ２、ＰＨ３、ＡｓＨ３、ＳｂＨ３、ＣＨ４、ＳｉＨ４、Ｓｉ２Ｈ６、Ｂ２Ｈ６、ＧｅＨ４、ＴｉＣｌ４、ＴａＣｌ５、若しくはＡｌ２Ｃｌ６、または、これらの２又は３以上の組み合わせを含むプロセスガスを提供するステップを含む、請求項１に記載の方法。
  9. 前記ドーパントは、Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｃ、Ｓｉ、Ｂ、Ｇｅ、Ｔｉ、Ｔａ、若しくはＡｌ、または、これらの２又は３以上の組み合わせを有する、請求項１に記載の方法。
  10. 前記ドーパントは、ｐ型ドーパントまたはｎ型ドーパントを含む、請求項１に記載の方法。
  11. 前記生成する工程は、希ガスを含むプロセスガスの提供を含む、請求項１に記載の方法。
  12. 前記励起ドーパント種は、１０００ｅＶより低い運動エネルギーを有する、請求項１に記載の方法。
  13. 前記励起ドーパント種は、１００ｅＶより低い運動エネルギーを有する、請求項１に記載の方法。
  14. 前記励起ドーパント種は、２ｅＶより低い運動エネルギーを有する、請求項１に記載の方法。
  15. 前記晒す工程が、プロセスチャンバの圧力を１ｍＴｏｒｒ（０．１３３Ｐａ）と３，０００ｍＴｏｒｒ（４００Ｐａ）との間に維持することにより行われる、請求項１に記載の方法。
  16. 前記晒す工程が、前記基板を０℃と１０００℃との間の温度に維持することを含む、請求項１に記載の方法。
  17. 前記励起ドーパント種へ晒した後に引き続く前記ゲートスタックをアニールする工程であって、当該アニール中に前記ゲートスタックを７００℃と１０００℃との間の温度に維持するアニール工程を更に含む、請求項１に記載の方法。
  18. 前記晒す工程が、ゲートスタックの各層へ取り込まれるドーパントの量を制御し、前記ゲートスタックの仕事関数を制御することを更に有する、請求項１に記載の方法。
  19. 前記ゲートスタックが、前記誘電体層と前記基板との間に位置する表面界面層を更に有する、請求項１に記載の方法。
  20. 前記晒す工程が、前記基板上に前記誘電体層を堆積するよう構成される第１のプロセスシステムと、前記誘電体層上に前記金属含有ゲート電極層を堆積するよう構成される第２のプロセスシステムとに作動可能に結合されるプラズマプロセスシステムで実施される、請求項１に記載の方法。
  21. 半導体装置のゲートスタックを処理するシステムであって：
    イオンビーム源を有しないプラズマプロセスチャンバ；
    基板を提供するよう構成される基板ホルダであって、該基板に形成される誘電体層と該誘電体層に形成される金属含有ゲート電極層とを有するゲートスタックを含む当該基板を提供するよう構成される基板ホルダ；および
    プラズマ中でプロセスガスから低エネルギー励起ドーパント種を生成するよう構成されるスロットプレーンアンテナプラズマ源、
    を備えるシステム。
  22. 前記ドーパントを前記ゲート電極層のサブレーヤのみに取り込む工程を更に含む、請求項１に記載の方法。
  23. 前記ドーパントを前記誘電体層および前記ゲート電極層の双方に取り込む工程を更に含む、請求項１に記載の方法。
  24. 前記生成する工程が、１×１０１２／ｃｍ３より大きいプラズマ密度と、１．５ｅＶより低い電子温度とを有するプラズマを生成するステップを含む、請求項１に記載の方法。
  25. バイアスが付与されない基板ホルダに前記基板を用意する工程を更に含む、請求項１に記載の方法。
  26. 前記晒す工程が、前記ゲートスタックを非イオン性のドーパント励起種に晒すステップを含む、請求項１に記載の方法。
  27. 前記スロットプレーンアンテナプラズマ源が、１×１０１２／ｃｍ３より大きいプラズマ密度と、１．５ｅＶより低い電子温度とを有するプラズマを生成するように構成される、請求項２１に記載のシステム。
  28. 前記基板を支持する、バイアス源に結合されない基板ホルダを更に備える、請求項２１に記載のシステム。
JP2007553093A 2005-01-31 2005-11-30 半導体装置を製造する方法 Expired - Fee Related JP5042038B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/045,124 US7393761B2 (en) 2005-01-31 2005-01-31 Method for fabricating a semiconductor device
US11/045,124 2005-01-31
PCT/US2005/043293 WO2006083380A2 (en) 2005-01-31 2005-11-30 Method for fabricating a semiconductor device

Publications (3)

Publication Number Publication Date
JP2008532262A JP2008532262A (ja) 2008-08-14
JP2008532262A5 JP2008532262A5 (ja) 2009-02-19
JP5042038B2 true JP5042038B2 (ja) 2012-10-03

Family

ID=36757111

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007553093A Expired - Fee Related JP5042038B2 (ja) 2005-01-31 2005-11-30 半導体装置を製造する方法

Country Status (5)

Country Link
US (1) US7393761B2 (ja)
JP (1) JP5042038B2 (ja)
KR (1) KR101161468B1 (ja)
CN (1) CN101128922B (ja)
WO (1) WO2006083380A2 (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007088199A (ja) * 2005-09-22 2007-04-05 Canon Inc 処理装置
US7667247B2 (en) * 2007-03-30 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method for passivating gate dielectric films
US7713757B2 (en) * 2008-03-14 2010-05-11 Applied Materials, Inc. Method for measuring dopant concentration during plasma ion implantation
US9711373B2 (en) * 2008-09-22 2017-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a gate dielectric for high-k metal gate devices
US7807961B2 (en) * 2008-10-08 2010-10-05 Varian Semiconductor Equipment Associates, Inc. Techniques for ion implantation of molecular ions
US8664070B2 (en) * 2009-12-21 2014-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. High temperature gate replacement process
US8836035B2 (en) * 2010-03-10 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for reducing gate resistance
US8436318B2 (en) * 2010-04-05 2013-05-07 Varian Semiconductor Equipment Associates, Inc. Apparatus for controlling the temperature of an RF ion source window
WO2011145633A1 (en) * 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011161965A1 (en) * 2010-06-23 2011-12-29 Tokyo Electron Limited Plasma doping device, plasma doping method, method for manufacturing semiconductor element, and semiconductor element
US8003503B1 (en) 2010-09-30 2011-08-23 Tokyo Electron Limited Method of integrating stress into a gate stack
US20130149852A1 (en) * 2011-12-08 2013-06-13 Tokyo Electron Limited Method for forming a semiconductor device
JP2013165254A (ja) * 2012-01-13 2013-08-22 Tokyo Electron Ltd プラズマドーピング装置、プラズマドーピング方法、半導体素子の製造方法、および半導体素子
WO2013164940A1 (ja) * 2012-05-01 2013-11-07 東京エレクトロン株式会社 被処理基体にドーパントを注入する方法、及びプラズマドーピング装置
EP2885868A4 (en) 2012-08-16 2016-04-13 Bayer Ip Gmbh LAMINATED AND COMPLIANT DIELECTRIC ELASTOMER ACTUATORS
EP2917945B1 (en) * 2012-11-06 2019-01-09 Parker-Hannifin Corporation Stacked electroactive transducer and fabrication method thereof
CN104347411B (zh) * 2013-08-01 2018-04-13 中国科学院微电子研究所 金属栅电极等效功函数调节方法
US10522343B2 (en) * 2014-03-02 2019-12-31 Tokyo Electron Limited Method of enhancing high-k film nucleation rate and electrical mobility in a semiconductor device by microwave plasma treatment
US20180138292A1 (en) * 2016-11-11 2018-05-17 Sandisk Technologies Llc Methods and apparatus for three-dimensional nonvolatile memory
US10431462B2 (en) * 2017-02-15 2019-10-01 Lam Research Corporation Plasma assisted doping on germanium
US10332747B1 (en) 2018-01-24 2019-06-25 Globalfoundries Inc. Selective titanium nitride deposition using oxides of lanthanum masks
JP2021048239A (ja) * 2019-09-18 2021-03-25 キオクシア株式会社 半導体装置およびその製造方法
US11355325B2 (en) * 2020-05-28 2022-06-07 Applied Materials, Inc. Methods and systems for monitoring input power for process control in semiconductor process systems
US11854770B2 (en) * 2021-01-14 2023-12-26 Applied Materials, Inc. Plasma processing with independent temperature control

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6841203B2 (en) * 1997-12-24 2005-01-11 Tokyo Electron Limited Method of forming titanium film by CVD
US6285038B1 (en) * 2000-03-01 2001-09-04 Micron Technology, Inc. Integrated circuitry and DRAM integrated circuitry
TW445540B (en) * 2000-08-07 2001-07-11 Nano Architect Res Corp Bundle concentrating type multi-chamber plasma reacting system
US6383880B1 (en) * 2000-10-05 2002-05-07 Advanced Micro Devices, Inc. NH3/N2-plasma treatment for reduced nickel silicide bridging
JP4090225B2 (ja) * 2001-08-29 2008-05-28 東京エレクトロン株式会社 半導体装置の製造方法、及び、基板処理方法
JP4198903B2 (ja) * 2001-08-31 2008-12-17 株式会社東芝 半導体記憶装置
JP4001498B2 (ja) * 2002-03-29 2007-10-31 東京エレクトロン株式会社 絶縁膜の形成方法及び絶縁膜の形成システム
TW200423185A (en) * 2003-02-19 2004-11-01 Matsushita Electric Ind Co Ltd Method of introducing impurity
US7015534B2 (en) * 2003-10-14 2006-03-21 Texas Instruments Incorporated Encapsulated MOS transistor gate structures and methods for making the same
US6936518B2 (en) * 2004-01-21 2005-08-30 Intel Corporation Creating shallow junction transistors
US7514360B2 (en) * 2004-03-17 2009-04-07 Hong Yu Yu Thermal robust semiconductor device using HfN as metal gate electrode and the manufacturing process thereof

Also Published As

Publication number Publication date
CN101128922B (zh) 2010-06-09
US20060172474A1 (en) 2006-08-03
JP2008532262A (ja) 2008-08-14
CN101128922A (zh) 2008-02-20
KR101161468B1 (ko) 2012-07-02
WO2006083380A2 (en) 2006-08-10
US7393761B2 (en) 2008-07-01
WO2006083380A3 (en) 2007-06-21
KR20070100719A (ko) 2007-10-11

Similar Documents

Publication Publication Date Title
JP5042038B2 (ja) 半導体装置を製造する方法
JP4950888B2 (ja) プラズマ処理を用いて高誘電率層を有するゲート誘電体積層体を改善する方法
US8021987B2 (en) Method of modifying insulating film
US7119407B2 (en) Semiconductor device and manufacturing method thereof
KR101411744B1 (ko) 하프늄 함유층의 에칭 방법 및 플라즈마 처리 시스템
KR101938441B1 (ko) 반도체 디바이스의 형성 방법
US9224594B2 (en) Surface preparation with remote plasma
CN101401194B (zh) 使用低能量等离子体系统制造高介电常数晶体管栅极的方法和装置
WO2006039029A2 (en) A method for forming a thin complete high-permittivity dielectric layer
TWI423333B (zh) 利用低能量電漿系統製造高介電常數電晶體閘極之方法及設備
US8071446B2 (en) Manufacturing method of semiconductor device and substrate processing apparatus
US7517818B2 (en) Method for forming a nitrided germanium-containing layer using plasma processing
US7517812B2 (en) Method and system for forming a nitrided germanium-containing layer using plasma processing
TWI459471B (zh) 使用低能量電漿系統製造高介質常數電晶體閘極的方法與設備
TWI621218B (zh) 包含鍺之半導體元件及其形成方法
TWI288955B (en) Method for fabricating a semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081112

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081222

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120313

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120508

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120612

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120710

R150 Certificate of patent or registration of utility model

Ref document number: 5042038

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150720

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees