JP5039988B2 - デジタル伝送回路 - Google Patents

Description

本発明は、一般に、通信リンク回路に関し、より詳細には、選択可能な駆動能力及び電力消費を有するデジタル信号送信機に関する。
（関連特許出願）
本出願は、同時係属中の「ＩＮＴＥＲＦＡＣＥ ＴＲＡＮＳＣＥＩＶＥＲ ＰＯＷＥＲ ＭＡＮＡＧＥＭＥＮＴ ＭＥＴＨＯＤ ＡＮＤ ＡＰＰＡＲＡＴＵＳ」と題する特許文献１、及び、「ＭＥＴＨＯＤ ＡＮＤ ＳＹＳＴＥＭ ＦＯＲ ＩＮＴＥＲＡＣＴＩＶＥ ＭＯＤＥＬＩＮＧ ＯＦ ＨＩＧＨ−ＬＥＶＥＬ ＮＥＴＷＯＲＫ ＰＥＲＦＯＲＭＡＮＣＥ ＷＩＴＨ ＬＯＷ−ＬＥＶＥＬ ＬＩＮＫ ＤＥＳＩＧＮ」と題する特許文献２に関連しており、上記の特許出願の両方は、少なくとも１人の本出願と共通の発明者がおり、本発明と同じ譲受人に譲渡されている。上で引用した特許出願の明細書はここで参照される。

今日のシステム機器間及び回路間のインターフェースは、作動周波数及び複雑度が増大している。特に、高速シリアル・インターフェースは、集積回路の電力割当量（power budget）の一般に比較的多くの量を消費する送信機及び受信機を含む。しかしながら、チャネル条件及びパラメータによっては、インターフェースの遠隔端における適正な信号の受け取りのために伝送回路の最大出力信号レベルが必要とされないこともある。例えば、幾つかのアプリケーションにおけるチャネルの物理的長さは他のアプリケーションにおけるよりも短いことがあり、信号劣化を減少させ、したがって同じ受信機の複雑度に対して伝送所要電力（transmit power requirements）を減少させる。

設計リソースの制限と、多くのインターフェース・アプリケーション、顧客及びチャネル条件の要件を満たす必要性により、前述のインターフェース内の送信機及び受信機は、一般的には、最悪の場合のビット誤り率及び環境条件に対して設計され、比較的複雑な受信機及び高電力の送信機がもたらされる。したがって、高いチャネル品質が利用可能であるときに低い電力消費を有する送信機を提供することは常に可能なわけではない。

上で引用した特許文献は、送信機及び受信機がインターフェースを微調整して電力消費を管理するための調節可能及び／又は適応型パラメータを有する、インターフェースを開示している。制御可能なパラメータの１つは、インターフェース・ドライバ回路の送信機の電力レベルである。しかしながら、ドライバの電圧及び／又は電流レベルを変化させることによってなされる典型的な伝送電力調節は、伝送電力を調節するのに常に好ましい機構であるとは限らない。コンピュータ・サブシステム内及びそれらの間の通信リンクは、５ＧＨｚと１０ＧＨｚの間の帯域幅に達し、インターフェース周波数は、将来は増加すると予想される。こうした高い周波数で動作するドライバ回路は、調節に伴う内部インピーダンスの変化が不適合及び電力損失を招くので、一般に電圧又はバイアス電流調節に合わせて動作を良好にはスケール調整しない。伝送電力の減少と共に遅延もまた一般的に増加し、データ・ウィンドウの保全性（integrity）が損なわれる。

前述の送信機ドライバは、一般に、単純なデジタル・バッファ、又は、インターフェース・ラインへの実質的にゼロに近いインピーダンスを利用して電力母線レベルを切り替えるインバータではないが、典型的には、多くの増幅段を与える線形ドライバ回路又は次第に増加する制御された信号電流レベルを有するスイッチである。カスケード・ドライバ回路は、集積回路又はサブシステムの内部の信号の電力レベルを、インターフェース・チャネルにわたる伝送に必要なレベルまで次第に上昇させる。

上で引用した特許文献において用いられた調節可能な電力消費送信機を提供するときには、電力レベル対ドライバ性能の最適な選択を与えるために、幾つかの異なる電力レベルが必要とされることがある。特に、「ＭＥＴＨＯＤ ＡＮＤ ＳＹＳＴＥＭ ＦＯＲ ＩＮＴＥＲＡＣＴＩＶＥ ＭＯＤＥＬＩＮＧ ＯＦ ＨＩＧＨ−ＬＥＶＥＬ ＮＥＴＷＯＲＫ ＰＥＲＦＯＲＭＡＮＣＥ ＷＩＴＨ ＬＯＷ−ＬＥＶＥＬ ＬＩＮＫ ＤＥＳＩＧＮ」と題する特許文献２においては、多数の非等間隔のドライバ電力レベルが必要とされることがある。１つの極端な状態においては、最も要求が少ないアプリケーション及びチャネルは、伝送電力レベルの選択において低い所要電力レベル、したがって高解像度を有する。他方の極端な状態においては、最も要求の多いアプリケーション及びチャネルは、高い伝送電力レベルを必要とする。

米国特許出願公開番号第２００４／２０３４８３号 米国特許出願公開番号第２００５／０２４０３８６号

したがって、多数の非等間隔の電力レベルを与える選択可能な電力消費を有するインターフェース送信機回路を提供することが望ましい。さらに、最小の制御論理を有するインターフェース送信機回路を提供することが望ましい。

本発明によれば、多数の非等間隔の選択可能な電力レベルを有し、最小の制御論理を有するインターフェース・トランシーバが、方法及び装置において提供される。この方法及び装置は、選択可能な伝送電力における多数の非常に小さな増分を必要とすることなく、限られた数の異なるリンク及びチャネル条件における動作のためのインターフェース要件を同時に満たす。より少数の選択可能な電力レベルの使用はまた、必要とされる制御論理の量を減少させることによって送信機回路の面積及び複雑度を減少させる。

装置は、デジタル信号を伝送するための送信機回路である。送信機は、スライスに分割され、そのスライスの各々は、送信機入力から送信機出力まで延びる多数のカスケード・ドライバ段を有する。スライスは、各々のドライバ段において並列に接続され、そして有効化（ｅｎａｂｌｅ）入力を含むので、スライスのいずれかを無効化（ｄｉｓａｂｌｅｄ）してドライバ回路のためのプログラム可能な電力レベルを与えることが可能になる。各々のスライス毎に等しくない電力レベルを用いることによって、Ｎがスライスの数であるとき、Ｎ：１の値の範囲のみを生じることができる、一組の等しい電力レベルのスライスにわたる選択可能な電力の範囲が改善される。したがって、所望の電力レベル／性能選択可能性の範囲を満足すると同時にスライスの数を減少することができるため、制御論理もまた減少することができる。

選択及び電力制御プロセスは、論理接続、レジスタ・ビットによって、又は、インターフェース品質計測回路からの信号を介して、プログラム可能とすることができる。遠隔送信機はまた、制御信号を遠隔送信機に伝送することによってインターフェースの他方の端において電力管理することができる。

本発明の上記の及び他の目的、特徴及び利点は、以下の、より詳細な、添付の図面に示される本発明の好ましい実施形態の説明から明らかとなる。

本発明の新規な特徴であると考えられる特性が、添付の特許請求の範囲に記載される。しかしながら、本発明自体、並びに、好ましい使用方法、さらなる目的、及びその利点は、以下の例証的な実施形態の詳細な説明を参照し、同じ参照番号が同じ構成要素を示す添付の図面と併せて理解するときに最も良く理解されることになる。

ここで、図面、特に図１を参照すると、本発明の実施形態による、インターフェース又はチャネル１０によって接続されたトランシーバ１２Ａ及び１２Ｂのブロック図が示されている。トランシーバ１２Ａ、１２Ｂは、コンピュータ周辺装置、コンピュータ・システムなどの装置内に、又は、システム内の相互接続された集積回路内に配置することができる。インターフェース１０は、図示されたような単一の二配線双方向インターフェースとすることができ、或いは、全二重単一配線インターフェース、又は、半二重若しくは全二重構成の多数のトランシーバを有するバスとすることができる。トランシーバ１２Ａ及び１２Ｂは、各々が受信機１４Ａ及び１４Ｂ並びに送信機１６Ａ及び１６Ｂを用いてインターフェース１０に接続されるが、本発明は、一般に送信機に対して利用可能であり、本発明の実施形態による送信機は、上で指定されたタイプのインターフェース１０のいずれかへの接続のため、及び、他の形式の電気信号相互接続のために、デバイスに組み込むことができることを理解されたい。

本発明の送信機１６Ａ、１６Ｂは、チャネル条件が許すときに送信機の電力消費を減少させる、プログラム可能レジスタ１９から与えられた電力制御モード選択入力を組み込んでいる。送信機（ドライバ）回路は、種々のインターフェース電力消費対性能の最適な有効範囲を与えるように計算された非等の重みをもつ多数のスライス２０に分割される。

送信機１６Ａ、１６Ｂ内で必要とされないスライスは、１つ又は複数の電力供給母線を、各々の無効化されるスライス内の内部インバータ又はバッファから分離することによって無効化される。或いは、インバータ又はバッファは、デバイス中の漏れ電流の流れを防ぐ又は実質的に減少させるために、インバータ／バッファ中の電流を遮断するための有効化信号に結合されるゲートをもった直列のパス・トランジスタを念頭に置いて設計することができる。電力供給母線分離デバイスのためのより高い閾値電圧をもつデバイスを用いることによって、無効化されたスライス中の漏れ電流の流れをさらに減少させるために、マルチ閾値ＣＭＯＳ（ＭＴＣＭＯＳ）設計を利用することができる。

デコーダ１５は、プログラム可能レジスタ１９から電力レベル選択信号を受信し、個々のスライス２０を独立に有効化（ｅｎａｂｌｅ）及び無効化（ｄｉｓａｂｌｅ）する、各々のスライス２０のための制御信号を生成する。したがって、前述の送信機回路は、チャネル条件が良好であるときにトランシーバ１２Ａ及び１２Ｂ内でより低い電力使用及び消散をもたらし、一方チャネル条件が不十分であるときにはより高い電力消費状態を用いて低いビット誤り率（ＢＥＲ）を維持するために用いることのできる、選択可能な電力消費を与える。

代替として、プログラム可能レジスタ１９を介する電力消費状態の選択は、ハード・ワイヤードとして、プラグラム可能レジスタ１９への外部データ・パスを用いて外部からプログラムすることができ、或いは、受信機１４Ａからの受信を介してプログラムすることができる。受信機１４Ａ、送信機１６Ａ又はその両方は、１つ又は複数の選択信号によって制御することができ、例えば、送信機１６Ａ及び受信機１４Ａの各々に多重ビットを与えて電力消費を受信機処理電力又は送信機信号強度などに関して非常に細かく調整することができる。選択可能な電力消費を有する受信機の詳細は、前に引用した特許文献中で詳述されており、それらの受信機は、本発明の送信回路に合わせて用いることができる。

トランシーバ１２Ａは、レジスタ・プログラミング又は外部接続を介する外部電力モード選択を有するトランシーバの例である。電力モードのワイヤード又はレジスタによる選択は、集積回路、及び、コンピュータ・システム、通信システム又は周辺機器を含むシステムにおいて非常に有用である。こうしたシステムにおいては、外部端子１７は、用途に応じてハード・ワイヤードにすることができる（例えば、周辺機器に取り付けられた公知の短いシールド・ケーブルの長さは、高いチャネル品質を決定づけ、又は、高品質回路ボード上の２つのトランシーバの接続もまた高いチャネル品質を決定づける）。

トランシーバ１２Ｂは、アイ・ダイアグラム回路、エラー検出回路、又はチャネル品質が所望の閾値より低いことを検出するための他の機構とすることができるインターフェース品質計測ブロック１８によって実行される計測に応答する自動チャネル品質に基づいた電力レベル選択を有するトランシーバの例である。選択信号ＳＥＬ Ｂは、インターフェース品質計測ブロック１８の出力によって与えられ、計測されたチャネル品質に従って電力レベルを自動的に選択する。

別のタイプのトランシーバ電力消費制御は、その中でプログラム可能レジスタ１９のようなレジスタを、インターフェース１０上で送信され受信機１４Ａのような受信機によって受信される命令コードの受け取りを介して設定することができる、インターフェース・リンクによって与えられる。遠隔インターフェース・リンク制御は、プログラムされているトランシーバがチャネル品質を判断する能力をもたない又はチャネル条件に関する情報（ケーブル長さのような）をもたないときに、チャネル条件についてトランシーバに通知するのに有用である。また、ローカル側における計測値が遠隔側からの信号の受け取りに基づく見積りのみを与える場合に、インターフェースの遠隔側からのチャネル品質の返信は、伝送された信号に関する絶対的な情報を与える。したがって、実際には、本発明により、インターフェースの両端におけるインターフェース品質計測値を与え、チャネル品質計測情報を発生側に戻して送信機の電力を制御することが望ましい。

ここで図２を参照すると、本発明の実施形態による送信機／ドライバの詳細が描かれている。ドライバ・スライス２０Ａ−２０Ｄは、各々の内部出力点におけるスライス２０Ａ−２０Ｄの相互接続を介して並列駆動電流を与える。ドライバ・スライス２０Ａの詳細は、内部実装の種々の可能性を説明するために示されているのであって、制限するものと解釈されるべきではない。インバータＩ１は、有効化Ａ信号及びインバータＩ２によって生成された補数によって制御される電力供給制御トランジスタＰ１及びＮ１によって選択的に有効化される。インバータＩ１の出力は、他のドライバ・スライス２０Ｂ−２０Ｄの第１段の出力に接続されるが、ここでドライバ・スライス２０Ｂ−２０Ｄは、それらの中のカスケード・インバータ（又はバッファ）によって与えられる分散ドライバの物理的信号パスに沿って概ね同じ場所に配置される。各々の段における電流レベルは、各々の有効化されたドライバ・スライスの電流の合計によって判断される。例えば、スライス２０Ａ−２０Ｂが有効化され、スライス２０Ｃ−２０Ｄが無効化される場合には、スライス２０Ａの第２のインバータＩ３段の電流寄与である電流ＩｉｍＡが、スライス２０Ｂの対応する段の電流寄与であるＩｉｍＢに加えられる。同様に、この電力選択構成における全送信機回路の出力電流はＩｏＡ＋ＩｏＢとなる。各々のドライバ・スライス２０Ａ−２０Ｄは、各々の段に対して、各々の段の可能な全電流の、他のスライスに関するものとは異なる部分である電流レベルを有する。一般に、スライス内の段にわたる電流レベルは、全てのスライスにわたるその段の位置に対する可能な全電力の同じ部分としてスケール調整されることになるが、それは本発明を制限するものではない。

同じくドライバ・スライス２０Ａについて詳細に示されているのは、スライス２０Ａ−２０Ｄ内で有効化制御信号を処理するための種々異なる機構である。極めて近接したインバータ／バッファ（インバータＩ１及びＩ３のような）については、電力供給制御デバイスＰ１及びＮ１を共有して必要とされるデバイスの総数を減少させることがより実際的である。電力供給共通内部母線（「仮想電力供給母線」）が所望のサイズの電力供給制御デバイスＰ１及びＮ１に対して実際的でない距離にわたって延びることになるときには、有効化信号は別の電力供給制御デバイスＮ２及びＰ２の組に与えられる。インバータＩ４は、相補的な有効化信号を供給するが、その代わりに、インバータＩ２の出力を正の電力供給母線を制御するための後段に接続することもできる。一般に、ドライバの物理的レイアウト及び段間の物理的長さに応じて、共有仮想電力供給母線又はバス経由の有効化信号の任意の組み合わせを用いることができる。

各々のスライスに関する電流のスケール調整を、全送信機／ドライバ回路の全電流の特定の離散的部分として選択することによって、電力消費目標に対する種々の別個のインターフェース要件目標を適合させることができる。スライスが等しい電流レベルに設定される場合には、選択範囲は、単位電流の刻みでＮ：１である。各々の段が１／２ｎの電流レベルのスケール調整因子を有し、Ｎがスライスの総数であり、ｎが１からＮまでの間であるときに「バイナリ」分割が選択される場合には、デバイスの数と制御アーキテクチャのサイズとの減少が達成される。しかしながら、特定の用途のために最適化され、且つ、受信機の処理電力などの他の選択可能なインターフェース特性に応じる、結果を生ずるために用いることができる、多数の他の不等電流スケール調整値が存在する。それらの値は、実験的に得るか、又は、上で引用した特許文献２の中で説明されているような方法に従って導出することができる。

上で引用した特許文献の中で説明されている方法は、特定のインターフェース構成についての送信機の信号強度を、要求されるビット誤り率（ＢＥＲ）及びジッタ制限に基づいて決定する。

上記の決定は、インターフェース性能が選択された条件下で保証されるように、受信機の複雑度などの他のパラメータと組み合せて行われる。各々のドライバ・スライス２０のスケール調整因子に基づいて送信機電力レベルの任意の組を準備することによって、他のインターフェース・パラメータ及びチャネル条件と組み合せてドライバ電力を選択する機能は、減じられた複雑度のドライバを維持すると同時に、種々多様な用途に役立たなければならないインターフェースに対して堅固なソリューションを与える。

本発明は、特にその好ましい実施形態に関して図示され説明されたが、本発明の精神及び範囲から逸脱することなく、形態及び詳細における前記及び他の変更を施すことができることを、当業者は理解するであろう。

本発明の実施形態による、インターフェースによって接続されたトランシーバのブロック図である。 本発明の実施形態による伝送回路の概略図である。

符号の説明

１０：インターフェース
１２Ａ、１２Ｂ：トランシーバ
１４Ａ、１４Ｂ：受信機
１５：デコーダ
１６Ａ，１６Ｂ：送信機
１７：外部端子
１９：プログラム可能レジスタ
２０：スライス

Claims (19)

1. デジタル信号を１つ又は複数のインターフェース・コンダクタに伝送するための伝送回路であって、
   各々が複数のカスケード・ドライバ段を含む複数の並列ドライバ・スライスであって、前記スライスは、各段において共通出力ノードを有し、それにより前記段の駆動電流は、各々の特定の段における各々のスライスの不等な個々の駆動電流の合計として生成される、並列ドライバ・スライスと、
   前記並列ドライバ・スライスを選択的に有効化する制御論理であって、前記複数の並列ドライバ・スライスのサブセットを、電力消費及び性能レベルを選択するために有効化することができる制御論理と、を含む伝送回路。
2. 前記各々の特定の段における各々のスライスの個々の駆動電流は、異なる値に重み付けされ、Ｎが前記ドライバ・スライスの数である場合のＮ：１を超える選択可能な駆動レベルの範囲を与える、請求項１に記載の伝送回路。
3. 前記各々の特定の段における各々のスライスの個々の駆動電流は、２の累乗で重み付けされ、それにより送信機電流のバイナリ選択が与えられる、請求項２に記載の伝送回路。
4. 前記各々の特定の段における各々のスライスの個々の駆動電流は、任意の因子で重み付けされ、それにより送信機電流の選択は送信機の所要電力の離散的なセットによって与えられる、請求項２に記載の伝送回路。
5. 前記スライスの各々は直列に接続された複数のインバータを含み、前記インバータの少なくとも２つは、少なくとも１つの共通仮想電力供給母線に接続された電力供給接続部を有し、前記伝送回路は、前記制御論理に結合された制御入力を有する少なくとも１つの電力供給制御トランジスタをさらに含み、それにより前記少なくとも２つのインバータが有効化及び無効化される、請求項１に記載の伝送回路。
6. 前記スライスの各々は直列に接続された複数のバッファを含み、前記バッファの少なくとも２つは、少なくとも１つの共通仮想電力供給母線に接続された電力供給接続部を有し、前記伝送回路は、前記制御論理に結合された制御入力を有する少なくとも１つの電力供給制御トランジスタを含み、それにより前記少なくとも２つのバッファは有効化及び無効化される、請求項１に記載の伝送回路。
7. 複数の選択信号を受け取り、各々のスライスに対する有効化信号を生成するためのデコーダをさらに含む、請求項１に記載の伝送回路。
8. 送信機の信号レベルに対応する値を受け取り、前記値を保持するためのプログラム可能レジスタをさらに含み、前記プログラム可能レジスタの出力は、前記デコーダに結合されて前記複数の選択信号を与える、請求項７に記載の伝送回路。
9. 前記スライスの各々は、直列に接続された複数のインバータを含み、各々はさらに、前記制御論理に結合された制御入力を有する少なくとも１つの電力供給制御トランジスタを含み、それにより前記インバータが有効化及び無効化され、前記少なくとも１つの電力供給制御トランジスタは、前記インバータを形成するトランジスタよりも大きな閾値電圧を有する、請求項１に記載の伝送回路。
10. 前記スライスの各々は、直列に接続された複数のバッファを含み、各々はさらに、前記制御論理に結合された制御入力を有する少なくとも１つの電力供給制御トランジスタを含み、それにより前記バッファが有効化及び無効化され、前記少なくとも１つの電力供給制御トランジスタは、前記バッファを形成するトランジスタよりも大きな閾値電圧を有する、請求項１に記載の伝送回路。
11. インターフェースであって、
    デジタル信号を１つ又は複数のインターフェース・コンダクタに伝送するための伝送回路と、
    各々が複数のカスケード・ドライバ段を含む複数の並列ドライバ・スライスを有する出力ドライバであって、前記スライスは、各々の段において共通の出力ノードを有し、それにより各段における駆動電流は、各々の特定の段における各々のスライスの不等な個々の駆動電流の合計として生成され、さらに１つ又は複数の制御信号に応答して前記並列ドライバ・スライスを選択的に有効化する制御論理を有し、それにより電力消費及び性能レベルを選択するために前記複数の並列ドライバ・スライスのサブセットを有効化することができる、出力ドライバと、
    前記インターフェース・コンダクタ上の信号品質の判定に応答して前記１つ又は複数の制御信号を与えるためのインターフェース品質計測回路と、を含むインターフェース。
12. 前記インターフェース品質計測回路は、前記出力ドライバとは反対側の前記インターフェース・コンダクタの遠隔側に配置され、
    前記インターフェースの前記遠隔側に配置され、前記インターフェース・コンダクタ及び前記インターフェース品質計測回路に結合されて前記信号品質判定の表示を伝送する、第２の伝送回路と、
    前記インターフェースのローカル側に配置され、前記１つ又は複数のインターフェース・コンダクタに結合されて前記インターフェースの前記遠隔側から前記表示を受け取り、前記受け取った表示に応答して前記１つ又は複数の制御信号を与える、受信機とをさらに含む、請求項１１に記載のインターフェース。
13. 前記インターフェース品質計測回路は、前記出力ドライバと共に前記インターフェース・コンダクタのローカル側に配置され、前記インターフェース品質計測回路は、前記制御回路に結合されて前記１つ又は複数の制御信号を与える、請求項１１に記載のインターフェース。
14. 前記各々の特定の段における各々のスライスの個々の駆動電流は、異なる値に重み付けされ、Ｎが前記ドライバ・スライスの数である場合のＮ：１を超える選択可能な駆動レベルの範囲を与える、請求項１１に記載のインターフェース。
15. 前記各々の特定の段における各々のスライスの個々の駆動電流は、任意の因子で重み付けされ、それにより送信機電流の選択は送信機の所要電力の離散的なセットによって与えられる、請求項１４に記載のインターフェース。
16. 前記スライスの各々は直列に接続された複数のインバータを含み、前記インバータの少なくとも２つは、少なくとも１つの共通仮想電力供給母線に接続された電力供給接続部を有し、前記伝送回路は、前記制御論理に結合された制御入力を有する少なくとも１つの電力供給制御トランジスタをさらに含み、それにより前記少なくとも２つのインバータが有効化及び無効化される、請求項１１に記載のインターフェース。
17. 前記スライスの各々は直列に接続された複数のバッファを含み、前記バッファの少なくとも２つは、少なくとも１つの共通仮想電力供給母線に接続された電力供給接続部を有し、前記伝送回路は、前記制御論理に結合された制御入力を有する少なくとも１つの電力供給制御トランジスタを含み、それにより前記少なくとも２つのバッファは有効化及び無効化される、請求項１１に記載のインターフェース。
18. 複数の選択信号を受け取り、各々のスライスに対する有効化信号を生成するためのデコーダをさらに含む、請求項１１に記載のインターフェース。
19. 送信機の信号レベルに対応する値を受け取り、前記値を保持するためのプログラム可能レジスタをさらに含み、前記プログラム可能レジスタの出力は、前記デコーダに結合されて前記複数の選択信号を与える、請求項１８に記載のインターフェース。

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