JP5028543B2 - 発振回路 - Google Patents
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Description
圧電振動子10と、
圧電振動子10に並列接続されて圧電振動子10の発振出力を増幅するもので、互いに直列接続される複数段のインバータを含む増幅部20と、
増幅部20を構成する複数段のインバータの動作状態を制御するインバータ制御部30とを備え、
増幅部20を構成する複数段のインバータは、発振起動初期も起動成立後も動作し発振起動初期と起動成立後で能力が可変となる能力可変インバータIV と、発振起動初期に動作し起動成立後は分離される接続分離インバータIR の組み合わせで構成され、
インバータ制御部30は、発振起動初期は接続分離インバータIR と能力可変インバータIV とを動作状態にするとともに能力可変インバータIV の能力を低めに制御し、起動成立後は接続分離インバータIR を分離するとともに能力可変インバータIV の能力を高めに制御するように構成されている。
図4は本発明の実施の形態1における発振回路の構成を示すブロック回路図、図5Aは発振起動初期の主要部の回路構成図、図5Bは起動成立後の主要部の回路構成図である。図において、10は水晶振動子等の圧電振動子、20は複数段のインバータ(IR1,IR2,IV )を含み圧電振動子10の発振出力を増幅する増幅部、30は増幅部20におけるインバータを制御するインバータ制御部である。本実施の形態では、インバータ制御部30は振幅検出部31と切替えタイミング判定部32とで構成されている。
図9は本発明の実施の形態2における発振回路の構成を示すブロック回路図である。本実施の形態の発振回路は、インバータ制御部30における振幅検出部31が増幅部20のどこの箇所の信号振幅を検出するかについての実施の形態1の特例である。本実施の形態2では、振幅検出部31の入力端子は増幅部20の出力端子に接続され、振幅検出部31は増幅部20の出力信号の振幅を検出するものとして構成されている(※1参照)。その他の構成については、実施の形態1の場合の図4と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
図10は本発明の実施の形態3における発振回路の構成を示すブロック回路図である。本実施の形態の発振回路は、インバータ制御部30における振幅検出部31が増幅部20のどこの箇所の信号振幅を検出するかについての実施の形態1の特例である。本実施の形態3では、振幅検出部31の入力端子は増幅部20の入力端子に接続され、振幅検出部31は増幅部20の入力信号の振幅を検出するものとして構成されている(※2参照)。その他の構成については、実施の形態1の場合の図4と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
図12は本発明の実施の形態4における発振回路の構成を示すブロック回路図である。本実施の形態では、実施の形態3の発振回路にさらに、増幅部20の1段目の接続分離インバータIR1、2段目の接続分離インバータIR2、3段目の能力可変インバータIV にそれぞれフィルタ回路Fを具備した構成となっている。フィルタ回路Fは、所定の周波数でのみ発振回路のループ利得がピークとなるようなバンドパスフィルタ、またはオーバートーン(基本波の数倍の振動モード)での発振を抑えるような高次周波数の利得を下げるローパスフィルタで構成することが好ましい。
図13は本発明の実施の形態5における発振回路の構成を示すブロック回路図である。本実施の形態では、実施の形態4のフィルタ回路Fを具体的に以下に記述するように構成している。
図16は本発明の実施の形態6におけるインバータ制御部30の構成を示す回路図である。インバータ制御部30における切替えタイミング判定部32が、第1の入力経路L1と第2の入力経路L2をもつコンパレータ34と、このコンパレータ34の第2の入力経路L2に接続された基準値回路35とを有している。コンパレータ34の第1の入力経路L1には振幅検出部31が接続されている。振幅検出部31は、整流用のダイオードD1と充放電用の容量素子C12および放電用の抵抗素子R13で構成されるピーク値検波回路33を含んでいる。振幅検出部31においては、増幅部20との接続部にDCカットの容量素子C11と、一方を電源端子に接続された抵抗素子R11と、一方をグランドに接続された抵抗素子R12とを有し、両抵抗素子R11,R12の接続点にダイオードD1のアノードが接続されている。ダイオードD1のカソードはコンパレータ34の反転入力端子(−)に接続され、さらにグランドとの間に容量素子C12と抵抗素子R13が接続されている。
図18は本発明の実施の形態7におけるインバータ制御部30の構成を示す回路図である。本実施の形態においては、実施の形態6の基準値回路35においてさらにピーク値検波回路33の容量素子C12と同特性の容量素子C22をダイオードD2とグランドGNDとの間に接続している。その他の構成については、実施の形態6の場合の図16と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
20 増幅部
21 切替えスイッチ
22 定電圧源
23 帰還抵抗切替えスイッチ
30 インバータ制御部
31 振幅検出部
32 切替えタイミング判定部
33 ピーク値検波回路
34 コンパレータ
35 基準値回路
C1 第1の負荷容量
C2 第2の負荷容量
C12,C22 充放電用の容量素子
Cc DCカットの容量素子
D1,D2 整流用のダイオード
F フィルタ回路
Ic 切替え制御用インバータ
IR1,IR2 接続分離インバータ
IV 能力可変インバータ
IV1 3段目第1のインバータ
IV2 3段目第2のインバータ
Q 電流制御用トランジスタ
RB 帰還抵抗
RF 帰還抵抗
R13,R23 放電用の抵抗素子
Sc 切替え制御信号
Claims (10)
- 圧電振動子と、
前記圧電振動子に並列接続されて前記圧電振動子の発振出力を増幅するもので、互いに直列接続される複数段のインバータを含む増幅部と、
前記増幅部を構成する複数段のインバータの動作状態を制御するインバータ制御部とを備え、
前記増幅部を構成する複数段のインバータは、発振起動初期も起動成立後も動作し発振起動初期と起動成立後で能力が可変となる能力可変インバータと、発振起動初期に動作し起動成立後は分離される接続分離インバータの組み合わせで構成され、
前記インバータ制御部は、発振起動初期は前記接続分離インバータと前記能力可変インバータとを動作状態にするとともに前記能力可変インバータの能力を低めに制御し、起動成立後は前記接続分離インバータを分離するとともに前記能力可変インバータの能力を高めに制御するように構成されている発振回路。 - 前記インバータ制御部は、前記増幅部における任意箇所の信号の振幅を検出する振幅検出部と、前記振幅検出部による検出振幅が所定の閾値に達したときにインバータ状態切り替えのトリガである切替え制御信号を生成出力する切替えタイミング判定部とを含んでいる請求項1に記載の発振回路。
- 前記増幅部は、その入力端子と出力端子との間に前記接続分離インバータを接続する状態と分離する状態とに切り替えるための切替えスイッチを有し、
前記インバータ制御部は、発振起動初期から起動成立後への推移において、前記切替えスイッチの状態変化と前記能力可変インバータの能力切り替えの制御を行うように構成されている請求項1に記載の発振回路。 - 前記接続分離インバータは、前記増幅部から分離された状態において、前記インバータ制御部からの切替え制御信号によってその動作を停止されるように構成されている請求項1に記載の発振回路。
- 前記振幅検出部は、前記増幅部の出力信号の振幅を検出するものとして構成されている請求項2に記載の発振回路。
- 前記振幅検出部は、前記増幅部の入力信号の振幅を検出するものとして構成されている請求項2に記載の発振回路。
- 前記増幅部における複数段のインバータの少なくとも1つのインバータは、発振周波数を制限するためのフィルタ回路を具備している請求項1に記載の発振回路。
- 前記フィルタ回路は、ローパスフィルタとハイパスフィルタの組み合わせからなり、
前記ローパスフィルタは、前記増幅部のインバータに接続された電流制限用トランジスタと、前記インバータの出力端子に接続された容量素子または寄生容量とで構成され、
前記ハイパスフィルタは、前記インバータの入力端子に接続されたDCカットの容量素子と、前記インバータの入力端子と出力端子との間に接続された帰還抵抗とで構成されている請求項7に記載の発振回路。 - 前記インバータ制御部は、その切替えタイミング判定部が、第1の入力経路と第2の入力経路をもつコンパレータと、このコンパレータの第2の入力経路に接続された基準値回路とを有し、
前記コンパレータの第1の入力経路に接続された前記振幅検出部は、整流用のダイオードと充放電用の容量素子および放電用の抵抗素子で構成されるピーク値検波回路を含み、
前記基準値回路は、前記ピーク値検波回路と同特性のダイオードと抵抗素子を含んでいる請求項1に記載の発振回路。 - 前記基準値回路は、さらに前記ピーク値検波回路と同特性の容量素子を含んでいる請求項9に記載の発振回路。
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