JP5019824B2 - 部材の接合手段及び／又ははんだ付け手段の形成方法 - Google Patents

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Description

本発明は、マイクロエレクトロニクス分野、具体的にはハイブリッド形成及び可融性はんだ材料を使用したはんだ付け又は封入技術に関するものである。
集積回路技術の発達により、高度な小型化、特に超小型部材の製造が可能になった。
多層基板上にチップをハイブリッド形成することにより、導電性はんだバンプを用いてチップの相互接続を行なうことは、このような小型化を可能にした技術的成果の一つである。「フリップチップ」としてよく知られるこの技術は、セラミック基板上に多数のチップをハイブリッド形成することを可能にする。
フリップチップは、通常ＳｎＰｂ、Ｉｎ、ＡｇＣｕＳｎのような融点の低い材料からなる導電性マイクロバンプを使用するもので、現在広く普及している。
同じ分野での異なる応用例では、パッケージ、保護カバー、又はこれらと等価な構造体の内部に多数の超小型部材を封入し、これにより、超小型部材を衝撃、腐食、浮遊電磁放射等から保護することを可能にする。
更に、このような保護パッケージ又はカバーは、真空状態又は調節雰囲気下（加圧下、不活性ガス中等）で、或いは周囲の雰囲気から遺漏無く密封された状態で、超小型部材を動作させることができる。
このようなパッケージ又は保護カバーは、従来、当該部材の周囲に設けられた接合シーム又は封入シームを用いて、一般に接着面とも呼ばれる濡れ性の領域又は表面上に封着される。
従って、当該部材の作製に際し、これらの部材がマイクロセンサ、マイクロアクチュエータ、又はマイクロ電子−機械変換システム（ＭＥＭＳ）等のいずれであるかを問わず、これらの部材が配置又は装着される基板の上面を基準とする座標軸において、異なる高さのはんだエレメント及び／又は接合エレメントが必要となる頻度が高まっている。
現在、このようなはんだシームの製造又はハイブリッド形成のためのバンプ又はマイクロバンプの設置を可能にする複数の技術が既知である。
以下の技術が例として挙げられる。
− マスキングとはんだを使用した蒸着法
− 「はんだジェット方式」、インクジェットプリンタに使用されるインク液滴と同様な、はんだの液滴を噴射する方式。
− 電気分解法
− スクリーン印刷法
しかしながら、これらの技術は全て、高さの異なるはんだエレメント及び接合エレメントを形成するために常に少なくとも二つの工程を必要とする。
また、これらの技術の多くは、特にそれらに必要な操作のために、実施にかかる費用が大きい。
本発明の目的は、具体的には、高さの異なるはんだエレメントを形成するための連続する二つの工程を省略し、その結果として製造コストを削減することである。
本発明は、基板上に部材を接合及び／又ははんだ付け、或いは封入する手段を形成する方法に関する。
本方法では：
− 前記基板上に、必要であれば導電性を有する、延性材料からなる層を堆積し、
− このようにして製造した層を、エッチングしたダイを使用して打抜き加工し、
エッチングは、前記接合手段及び／又ははんだ付け手段に所望の形状に応じて行う。
換言すれば、本発明は、製造段階において、特に周囲温度で、コインの鋳造に使用されている周知の技術と類似の方式を用いて、延性を有して変形可能な材料を単一工程で成型するか、或いは前記材料の融点に近い温度、場合によっては融点温度より高い温度で同工程を行う。
実際には、高さの異なるはんだ付け手段又は接合手段を形成するために、ダイに対して所望の形状、特に所望の様々な深さを付与するように打抜き又は穴あけを用いることが必要である。
以前に堆積された延性材料の層の厚さが適切なもので、ダイによる正確な打抜き加工を行うことが可能であれば、結果として異なる高さの材料を実現できることは明らかである。
本発明の一態様によれば、延性材料の層は、部材又は超小型部材が装着される基板上に予め形成された濡れ性を有する表面又は領域に堆積される。これらの濡れ性表面又は領域は、通常、一般にニッケルを素材とするバリア層の形成後に、金より形成される。
本発明の第一の実施形態において、これらの濡れ性領域又は表面は、はんだ付け手段又は接合手段に所望される形状に応じて正確に形成される。即ち、濡れ性領域又は表面は、本発明の方法によって形成される接合エレメント及び／又ははんだエレメントが同一基板上で占める表面と、略、対応する基板の表面に形成される。
本発明の別の実施形態において、これらの濡れ性領域又は表面は基板全体を覆っており、前記延性材料からなる層を堆積した後で、延性材料が堆積された領域の間の基板からこれらの濡れ性表面を構成する層をエッチングによって除去する。この延性材料からなる層は、濡れ性表面を構成する層をエッチング処理する際にマスクとして機能する。
本発明によれば、形状成形又は打ち抜き処理の後、最後に、延性材料の融点を越える温度で再溶解することにより、延性材料に所望の形状を付与する。
この方式を適合させて、特にバンプの形状を形成するか、又は封着シームが必要であれば、このようにして堆積させた延性材料の層全体に円筒形の形状を付与することができる。
本発明の実施方法、及びその結果得られる利点は、添付図面を参照し、例示のみを目的とする以下の実施形態の説明により更に明らかになる。
本発明による方法の基礎となる一般的原理を図１ａ〜図１ｄに概略的に示す。
この原理によれば、基板１は通常シリコンを素材とし、例えば３００ｍｍのウエハから構成される。
次に、このウエハ上にはんだ材料からなる層２を堆積又は転移させる。はんだ材料は延性を有し、通常インジウム、錫−鉛合金又はＡｇＣｕＳｎ合金から構成される。
次いで、穿孔部４を有するダイ３（図１ｂ）、或いは穿孔部４の内部に形成されて穿孔部４を画定する形状７、８を有するダイ３（図２及び図３ａ参照）を用いて打抜き加工処理が行われる。
このダイは、ステップアンドリピート方式で動作する。この場合、ダイの大きさは、写真構成フィールド１つ分と同じ大きさであり、各構成フィールドに対してダイが適用され、フィールドピッチに基づいてステップアンドリピート処理が行われる。
しかしながら、ダイの操作は、ウエハの全域に対して一括して行うこともできる。この場合、ダイの大きさはウエハ１と同じであり、その打抜き加工処理は一回で行われる。
ダイ３の作動は自動又は手動によるプレスで行われ、前記延性材料からなる層２を矢印５で示す方向に打抜き加工する。
これを行うために、形状７、８の下方壁部及びダイの下側表面を、例えばポリテトラフルオロエチレン（ＰＴＦＥ）からなる非粘着性の被覆剤でコーティングし、次いで圧力Ｐ４で押圧される延性材料からなる層２の表面にダイを適用する。その後ダイを引き戻し、前記ダイの形状７、８に対応する形状を連続して画定する。
このダイは、有利にはシリコンから形成する。実際に、このような材料を使用することにより、極めて微細なパターンを作ることができ、よって従来のフォトリソグラフィー及び化学エッチング法を用いて、低コストで鋳型を作製できることが知られている。また、特に、パターンを台形の形状に形成することが可能であるので、剥離処理が容易になる。
剥離処理が終了した後も、窪んだ部分にははんだの残渣が残ることが多いが、これらはエッチングによって除去される。
最後に、はんだエレメントを再溶解させる従来技術を用いて、即ち前記延性材料の融点を超えるまで温度を上げることにより、バンプを形成する（図１ｄ参照）。
バンプの形状は、表面張力の減少という自然現象を利用して形成され、はんだシームを用いる場合、略、円形の断面が再溶融により形成される。
しかしながら、大体において、封入シーム、導電性の封入バンプ又はマイクロバンプのいずれであるかに関わらず、はんだエレメントは濡れ性表面又は領域に移動する。
このために、はんだ層２を堆積させる前に、シリコンＣＭＯＳウエハを製造するファンドリ工程に引続き、特に無電解法を用いてオープンパッド上にニッケルからなるバリア層を形成する。
このニッケルバリア層に、例えばＰＡＣＴＥＣ社により開発された既知の処理法を用いて、金からなる層（金は接着性金属であり、従って濡れ性表面として機能する）を移す。
本発明によれば、二つの選択肢が存在する。第一の選択肢は、はんだエレメントがシームであるかマイクロバンプであるかに関係なく、はんだエレメントが最終的に配置される位置にのみ、ニッケル／金の二重層を形成することである（図２参照）。
この場合、濡れ性領域を予めエッチングし、はんだエレメント又は接合エレメントを構成する延性材料からなる層２の堆積及び形状化又は打抜き処理を上述のように行う。
図３ａ及び図３ｂに示す別の実施形態においては、部材又は超小型部材が装着される部分を除くウエハの上表面の全域がニッケル／金層１０でコーティングされる。この場合、延性材料の層２を打抜き加工して所望の形状を得た後に、はんだエレメントを有しない領域からエッチングによってニッケル／金からなる二重のバリア層が除去される。
いずれの場合も、打抜き加工後に形成された形状の間に延性材料の薄膜が残る。この場合、この残渣を除去するために、エッチング処理を行わねばならない。これを行うため、形状の上面及び形状間の、延性材料の薄い層をエッチングすることにより、表面全域をリフレッシュする。
第二の実施形態では、このエッチングの後に、形状間のバリア層を除去するための第二のエッチングを行う。
次に、本発明の実施形態について、図４を参照して更に詳細に説明する。本実施形態では、シリコンファンドリの３００ｍｍｘ３００ｍｍのＣＭＯＳウエハ１５を使用する。このウエハは、特定数の導電性アルミニュウムパッド１６を有し、これらのパッドはウエハの外周部に１００μｍ間隔で配置されている。チップの表面積は１ｃｍ２であり、パッドの高さは５０μｍである。
１ｃｍの幅を有するチップ（表面積＝１０８μｍ２）に対し、１．８μｍ厚のインジウム層を堆積させる。これにより、延性材料の体積は１．８ｘ１０８μｍ３に等しくなる。次いで、６０ｘ６０μｍのパッドが１０００個形成されるようにエッチングしたダイによってこのチップを打抜き加工する。はんだはパッドの全域を事実上完全に覆い、パッドの高さは約５０μｍである。
本発明による方法の魅力的な点は、以前は不可能であった、大きさの異なるはんだエレメントの一度の操作による形成を可能にしたことである。更に、本発明で使用する技術、特に直接的打抜き加工、並びに電解蒸着は、このような部材のコストを低く抑えることができる。
従って、本方法を用いて超小型能動部材、特に電子部材を製造することが可能であり、動作温度の変動による膨張を補償する機能を有するか否かに関わらず、特に電磁放射の検知アレー、更には赤外線検知アレーを製造することができる。
また、本方法によれは、封入シームと密封用の接合バンプとを同時に形成することが可能であり、特に保護カバー又はパッケージを使用して部材を気密に密封することができる。
最後に、本発明はまた、ハイブリッド形成バンプの準備に適用可能であり、一般的に、光線又はＸ線内で動作するかどうかに関わらず、ハイブリッド形成される全ての部材を製造することが可能である。本発明はまた、フレキシブルテープ、セラミック、マルチチップモジュール、又はボード（「チップオンボード」（ＣＯＢ）（プリント回路）、或いはガラス「チップオンガラス」（ＣＯＧ）上へのハイブリッド形成に適用できる。
ａないしｄは、本発明が使用する原理の概略図である。 本発明の第一の実施形態による、延性材料の打抜き加工処理を示す概略断面図である。 ａ及びｂは、別の実施形態の、図２と同様の概略断面図である。 ａないしｅはそれぞれ、ＣＭＯＳウエハ上にバンプを形成するための本発明による方法の、概略上面図（ａ）、及び概略断面図（ｂないしｅ）である。
符号の説明
１ 基板
２ 延性材料の層
３ ダイ
４ 打ち抜き部（突起）
５ 矢印（加圧）
６ 延性材料の層の残渣
７ 形状１
８ 形状２
９ 円筒状バンプ（最終形状）
１０ 金／ニッケル層（濡れ性を有する層）
１１ 延性材形状１
１２ 延性材形状２
１３ 引き戻し
１５ ＣＭＯＳウエハ
１６ 導電性アルミニウムパッド
１７ ＣＭＯＳウエハ表面
１８ はんだ

Claims (9)

  1. 基板（１）上に、部材を接合、或いは封入するための、複数のはんだエレメントを形成する方法であって、
    − はんだ延性材料の層（２）を前記基板（１）上に堆積させること、及び、
    − このようにして形成した前記はんだ延性材料の層（２）を、前記はんだエレメントの所望の形状に応じてエッチングされたダイ（３）を用いて型押しすること、を含むことを特徴とする方法。
  2. 前記はんだ延性材料が導電性であることを特徴とする、請求項１の方法。
  3. 前記型押しされた前記はんだ延性材料の層（２）の形状の間に残余する材料（６）を、前記型押しされた前記はんだ延性材料の層（２）に対するエッチング処理によって除去することを特徴とする、請求項１又は２に記載の方法。
  4. 前記ダイ（３）のエッチングの深さが同一であるか又は異なることを特徴とする、請求項１ないし３のいずれか１項に記載の方法。
  5. 前記はんだ延性材料の層（２）は、前記部材が装着される前記基板（１）上に予め形成した濡れ性を有する表面又は領域（１０）上に堆積させることを特徴とする、請求項１ないし４のいずれか１項に記載の方法。
  6. 前記濡れ性を有する表面又は領域（１０）は、ニッケルからなるバリア層上に、金の層を形成した二重層からなることを特徴とする、請求項５に記載の方法。
  7. 前記濡れ性を有する表面又は領域（１０）は、前記はんだエレメントが最終的に配置される位置にのみ形成することを特徴とする、請求項５又は６に記載の方法。
  8. 前記基板（１）の、全面を覆うように前記濡れ性を有する表面又は領域（１０）を形成すること、及び前記はんだ延性材料の層（２）を堆積させ、前記はんだ延性材料の層（２）を前記ダイ（３）を用いて型押しした後、前記はんだエレメントが最終的に配置される位置以外の領域から、前記濡れ性を有する表面又は領域（１０）を構成する層を、前記はんだ延性材料の層（２）をマスクとして機能させて、エッチングにより除去することを特徴とする、請求項５又は６に記載の方法。
  9. 前記はんだエレメントの所望の形状は、はんだ延性材料の融点を超える温度で再溶融させることよって形成することを特徴とする、請求項１ないし８のいずれか１項に記載の方法。
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FR2876193B1 (fr) * 2004-10-04 2007-01-26 Commissariat Energie Atomique Dispositif nanoimprime comportant des motifs metalliques et procede de nanoimpression de motifs metalliques
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2757443A (en) * 1953-01-21 1956-08-07 Erie Resistor Corp Method of making printed circuits
US2955351A (en) * 1954-12-28 1960-10-11 Plast O Fab Circuits Inc Method of making a printed circuit
FR2705832B1 (fr) * 1993-05-28 1995-06-30 Commissariat Energie Atomique Procédé de réalisation d'un cordon d'étanchéité et de tenue mécanique entre un substrat et une puce hybridée par billes sur le substrat.
US5547902A (en) * 1995-01-18 1996-08-20 Advanced Micro Devices, Inc. Post hot working process for semiconductors
JP2005191133A (ja) * 2003-12-24 2005-07-14 Ngk Spark Plug Co Ltd 配線基板の製造方法および配線基板

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