JP5007502B2 - Method for manufacturing memory element - Google Patents
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Description
本発明は、情報を記録することができる記憶素子の製造方法に係わる。 The present invention relates to a method for manufacturing a memory element capable of recording information.
コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のDRAMが広く使用されている。 In information equipment such as a computer, a high-speed and high-density DRAM is widely used as a random access memory.
しかしながら、DRAMは、電子機器に用いられる一般的な論理回路LSIや信号処理と比較して製造プロセスが複雑であるため、製造コストが高くなっている。
また、DRAMは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報(データ)を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。
However, a DRAM has a higher manufacturing cost because a manufacturing process is more complicated than a general logic circuit LSI or signal processing used in an electronic device.
The DRAM is a volatile memory in which information disappears when the power is turned off, and it is necessary to frequently perform a refresh operation, that is, an operation of reading, amplifying, and rewriting the written information (data).
そこで、電源を切っても情報が消えない不揮発性のメモリとして、例えば、フラッシュメモリ、FeRAM(強誘電体メモリ)やMRAM(磁気記憶素子)等が提案されている。
これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。
また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。
従って、上述した各種の不揮発性のメモリについて、広く研究や商品開発が行われている。
Thus, for example, flash memories, FeRAMs (ferroelectric memories), MRAMs (magnetic storage elements), and the like have been proposed as nonvolatile memories whose information does not disappear even when the power is turned off.
In the case of these memories, it is possible to keep the written information for a long time without supplying power.
In addition, in the case of these memories, it is considered that by making them non-volatile, the refresh operation is unnecessary and the power consumption can be reduced accordingly.
Accordingly, extensive research and product development have been conducted on the various types of nonvolatile memories described above.
しかしながら、上述した各種の不揮発性のメモリは、それぞれ一長一短がある。
フラッシュメモリは、集積度が高いが、動作速度の点で不利である。
FeRAMは、高集積度化のための微細加工に限界あり、また作製プロセスにおいて問題がある。
MRAMは、消費電力の問題がある。
However, the various nonvolatile memories described above have advantages and disadvantages.
Flash memory has a high degree of integration, but is disadvantageous in terms of operation speed.
FeRAM is limited in microfabrication for high integration and has a problem in the manufacturing process.
MRAM has a problem of power consumption.
そこで、特にメモリ素子の微細加工の限界に対して有利な、新しいタイプの記憶素子が提案されている。
この記憶素子は、2つの電極の間に、ある金属を含むイオン導電体を挟んだ構造である。そして、2つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることによって、2つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散することによって、イオン導電体の抵抗値或いはキャパシタンス等の電気特性が変化する。
この特性を利用してメモリデバイスを構成することが可能である(例えば特許文献1、非特許文献1参照)。
Therefore, a new type of storage element has been proposed that is particularly advantageous for the limit of microfabrication of the memory element.
This memory element has a structure in which an ionic conductor containing a certain metal is sandwiched between two electrodes. And by including the metal contained in the ionic conductor in one of the two electrodes, when a voltage is applied between the two electrodes, the metal contained in the electrode becomes an ion in the ionic conductor. By diffusing, electrical characteristics such as resistance value or capacitance of the ionic conductor change.
A memory device can be configured using this characteristic (see, for example,
具体的には、イオン導電体はカルコゲナイドと金属との固溶体よりなり、さらに具体的には、AsS,GeS,GeSeにAg,Cu,Znが固溶された材料からなり、2つの電極のいずれか一方の電極には、Ag,Cu,Znを含んでいる(上記特許文献1参照)。 Specifically, the ionic conductor is made of a solid solution of chalcogenide and a metal, and more specifically, made of a material in which Ag, Cu, Zn is dissolved in AsS, GeS, GeSe, and one of the two electrodes. One electrode contains Ag, Cu, and Zn (see Patent Document 1).
上述した記憶素子の構成では、記憶素子の抵抗値が遷移する際の閾値電圧及び閾値電圧のばらつきや、記憶素子の初期抵抗値や遷移した後の高抵抗状態の抵抗値等の抵抗値及びそのばらつきが、メモリ動作特性に対して大きな影響を持っている。 In the configuration of the memory element described above, the threshold voltage when the resistance value of the memory element transitions and the variation of the threshold voltage, the initial resistance value of the memory element, the resistance value such as the resistance value of the high resistance state after the transition, and the Variations have a significant effect on memory operating characteristics.
そして、上述した記憶素子の構成において、例えば、大規模なセルアレイをもつ大容量のメモリを作製する際には、誤記録を防ぐために、高抵抗状態から低抵抗状態へと遷移するいわゆる「書き込み」動作の閾値電圧を、もしくは逆に低抵抗状態から高抵抗状態へと遷移するいわゆる「消去」動作の閾値電圧を、一定で充分に低い範囲内の電圧に抑える必要がある。一定範囲内から外れると書き込み及び消去エラーを引き起こす。
これらの閾値が、同一の記憶素子でも書き込み及び消去の繰り返しによってばらついたり、繰り返すごとに閾値電圧が変化したりする場合や、書き込みの閾値電圧が記憶素子毎に(即ちメモリのメモリセル毎)に異なる等、閾値にばらつきが存在していると、安定なメモリ動作が困難となる。
また、閾値電圧が高すぎる場合には、高速な動作が難しくなったり、メモリセルを選択する選択用のMOSトランジスタの電圧駆動範囲を超えてしまって、動作不能になったりする、等の問題点が存在する。
In the structure of the memory element described above, for example, when manufacturing a large-capacity memory having a large-scale cell array, so-called “writing” that transitions from a high-resistance state to a low-resistance state to prevent erroneous recording. It is necessary to suppress the threshold voltage of the operation, or conversely, the threshold voltage of the so-called “erase” operation for transitioning from the low resistance state to the high resistance state to a voltage within a constant and sufficiently low range. If it is out of a certain range, writing and erasing errors are caused.
These threshold values vary depending on repeated writing and erasing even in the same memory element, or the threshold voltage changes with each repetition, or the threshold voltage for writing is different for each memory element (that is, for each memory cell of the memory). If there are variations in threshold values, such as different values, stable memory operation becomes difficult.
In addition, when the threshold voltage is too high, high-speed operation becomes difficult, or the voltage drive range of the selection MOS transistor for selecting the memory cell is exceeded, and the operation becomes impossible. Exists.
また、製造工程における熱履歴等により記憶素子が熱を受けた場合には、一般的に動作特性が変化するため、閾値電圧が高くなって高速な動作が困難になったり、情報の保持特性が劣化して抵抗状態が変化しやすくなったりする。 In addition, when a memory element receives heat due to a thermal history or the like in the manufacturing process, the operating characteristics generally change, so that the threshold voltage increases and high-speed operation becomes difficult, and information retention characteristics Deteriorated and the resistance state is likely to change.
上述した問題の解決のために、本発明においては、情報の記録及び読み出し及び書き込みにおける閾値電圧等の特性のばらつきを抑制することができ、適正な特性を有する記憶素子を製造することができる、記憶素子の製造方法を提供するものである。 In order to solve the above-described problem, in the present invention, it is possible to suppress variation in characteristics such as threshold voltage in recording, reading, and writing of information, and it is possible to manufacture a memory element having appropriate characteristics . A method for manufacturing a memory element is provided.
本発明の記憶素子の製造方法は、第1の電極と、第2の電極との間に、記憶層が挟まれて構成された記憶素子を製造する際に、電極層を形成する工程と、この電極層の上部に酸化処理を行う工程と、希土類元素とCuとS,Se,Teから選ばれる1種以上の元素とを含有するイオン化層を形成する工程とにより、電極層及びイオン化層を積層した積層膜を形成し、その後、熱処理工程によって、イオン化層から希土類元素を拡散させることにより、電極層の上部に希土類元素酸化物から成る酸化物層を形成して、酸化物層及び前記イオン化層によって構成される記憶層を作製するものである。 The method for manufacturing a memory element according to the present invention includes a step of forming an electrode layer when manufacturing a memory element having a memory layer sandwiched between a first electrode and a second electrode; An electrode layer and an ionization layer are formed by performing an oxidation treatment on the electrode layer and forming an ionization layer containing a rare earth element and one or more elements selected from Cu, S, Se, and Te. A laminated film is formed, and then a rare earth element is diffused from the ionized layer by a heat treatment process, thereby forming an oxide layer made of a rare earth oxide on the electrode layer, and the oxide layer and the ionized layer. A memory layer composed of layers is produced.
上述の本発明の記憶素子の製造方法によれば、電極層を形成する工程と、この電極層の上部に酸化処理を行う工程と、希土類元素とCuとS,Se,Teから選ばれる1種以上の元素とを含有するイオン化層を形成する工程とにより、電極層及びイオン化層を積層した積層膜を形成し、その後、熱処理工程によって、イオン化層から希土類元素を拡散させることにより、電極層の上部に希土類元素酸化物から成る酸化物層を形成して記憶層を作製するので、希土類元素の拡散によって、必要な厚さを有し、熱的に安定した酸化物層を形成することができる。
そして、イオン化層中の希土類元素の含有量等を制御することにより、希土類元素酸化物から成る酸化物層の厚さ等を容易に制御することができるため、記憶素子が望ましい動作特性を有するように制御することができる。
According to the above-described method for manufacturing a memory element of the present invention, the step of forming an electrode layer, the step of oxidizing the electrode layer, and one kind selected from rare earth elements, Cu, S, Se, and Te Forming a layered film in which the electrode layer and the ionized layer are stacked by a step of forming an ionized layer containing the above elements, and then diffusing rare earth elements from the ionized layer by a heat treatment step. Since the memory layer is formed by forming an oxide layer made of a rare earth element oxide on the top, it is possible to form a thermally stable oxide layer having a necessary thickness by diffusion of the rare earth element. .
Then, by controlling the content of the rare earth element in the ionized layer, the thickness of the oxide layer made of the rare earth element oxide can be easily controlled, so that the memory element has desirable operating characteristics. Can be controlled.
従って、本発明の記憶素子の製造方法によれば、酸化物層の不均一性を低減して、記憶素子の書き込み及び消去における閾値電圧のばらつきを抑制することが可能になり、これにより、書き込み及び消去の動作の繰り返し特性に優れた記憶素子を製造することができる。 Therefore, according to the method for manufacturing a memory element of the present invention, it is possible to reduce non-uniformity of the oxide layer and suppress variation in threshold voltage in writing and erasing of the memory element. In addition, it is possible to manufacture a memory element having excellent repetition characteristics of the erase operation.
また、記憶素子の書き込み及び消去における閾値電圧を低く抑えることが可能になり、短時間で書き込み及び消去を行うことが可能であり、高速に動作する記憶素子を製造することができる。これは、イオン化層中のカルコゲナイド元素とCuとの比率が熱処理によって最適化されるためと考えられる。 In addition, the threshold voltage in writing and erasing of the memory element can be kept low, writing and erasing can be performed in a short time, and a memory element that operates at high speed can be manufactured. This is considered because the ratio of the chalcogenide element and Cu in the ionized layer is optimized by the heat treatment.
上述の本発明の製造方法によれば、記憶素子への書き込み及び消去における閾値電圧のばらつきを抑制することが可能になることから、適正な特性を有する記憶素子及び記憶装置を安定して歩留まり良く製造することができる。 According to the above-described manufacturing method of the present invention, it is possible to suppress variations in threshold voltage during writing and erasing of a memory element, so that a memory element and a memory device having appropriate characteristics can be stably obtained with high yield. Can be manufactured.
そして、閾値電圧のばらつきを抑制することが可能になることにより、情報の書き込み及び消去におけるエラーの発生を低減することが可能になるため、安定したメモリ動作が可能な記憶装置を実現することが可能になる。
また、書き込み及び消去の動作の繰り返し特性に優れた記憶素子を製造することができることから、情報保持の耐久性に優れ、高い信頼性を有する記憶装置を実現することができる。
In addition, since it becomes possible to reduce variations in threshold voltage, it is possible to reduce the occurrence of errors in writing and erasing information, so that a storage device capable of stable memory operation can be realized. It becomes possible.
In addition, since a memory element having excellent repetitive characteristics of writing and erasing operations can be manufactured, a memory device having excellent information retention durability and high reliability can be realized.
さらに、本発明に係る記憶素子は、通常のMOS論理回路の製造プロセスに用いられる材料や製造方法により、製造することが可能である。
従って、本発明により、適正な特性を有する記憶素子及び記憶装置を安いコストで製造することができ、安価な記憶装置を提供することが可能になる。
Furthermore, the memory element according to the present invention can be manufactured by materials and manufacturing methods used in a normal MOS logic circuit manufacturing process.
Therefore, according to the present invention, a memory element and a memory device having appropriate characteristics can be manufactured at a low cost, and an inexpensive memory device can be provided.
本発明の一実施の形態として、記憶素子10の概略構成図(断面図)を図1に示す。
この記憶素子10は、例えば、CMOS回路が形成されたシリコン基板(図2参照)上に、CMOS回路部分との接続部である下部電極1が形成されていて、この下部電極1上に記憶層5が形成され、この記憶層5上に上部電極4が形成されて構成されている。
As an embodiment of the present invention, a schematic configuration diagram (cross-sectional view) of a
In the
記憶層5は、酸化物層2と、イオンとなる銅Cuを含むイオン化層3との積層から構成されている。
The
下部電極1は、絶縁層6内に形成されている。
また、記憶層5のうち、酸化物層2は、下部電極1とほぼ同一の平面パターンに形成されている。
The
Further, in the
下部電極1には、半導体プロセスに用いられる配線材料、例えばTiW,Ti,W,Cu,Al,Mo,Ta、シリサイド等を用いることができる。
For the
記憶層5を構成する酸化物層2は、希土類元素酸化物から成る構成とする。
希土類元素酸化物のみにより酸化物層2を構成していてもよく、また、希土類元素酸化物の他に、Cuやその他の元素を含有して酸化物層2を構成していても良い。
The
The
また、記憶層5を構成するイオン化層3は、銅Cuの他に、Te,Se,Sから選ばれる元素(カルコゲナイド元素)を含有する構成とする。
Moreover, the
このようなイオン化層3には、カルコゲナイド元素の化合物、例えば、GeSbTe,GeTe,GeSe,GeS,SiGeTe,SiGeSbTe等に、Cuを加えた組成の材料を用いることができる。
また、カルコゲナイド元素及びCuの他に、希土類元素をイオン化層3に含有させても良い。
さらにまた、イオン化層3は、B,P,N等の元素を添加物として含んでいても良い。
For such an
In addition to the chalcogenide element and Cu, a rare earth element may be included in the ionized
Furthermore, the
上部電極4には、下部電極1と同様に、通常の半導体配線材料が用いられる。
As with the
上述した構成の記憶層5(2,3)は、電圧パルス或いは電流パルスが印加されることにより、酸化物層2のインピーダンスが変化する特性を有する。
The memory layer 5 (2, 3) configured as described above has a characteristic that the impedance of the
本形態の記憶素子10は、次のように動作させて、情報の記憶を行うことができる。
まず、上部電極4に、例えば正電位(+電位)を印加して、下部電極1側が負になるように、記憶素子10に対して正電圧を印加する。これにより、イオン化層3からCuイオンが、酸化物層2内をイオン伝導し、下部電極1側で電子と結合して析出する、或いは、酸化物層2内部に拡散した状態で留まる。
すると、酸化物層2の内部にCuを多量に含む電流パスが形成されることによって、酸化物層2の抵抗値が低くなる。酸化物層2以外の各層は、酸化物層2の記録前の抵抗値に比べて、元々抵抗値が低いので、酸化物層2の抵抗値を低くすることにより、記憶素子10全体の抵抗値も低くすることができる。
The
First, for example, a positive potential (+ potential) is applied to the
Then, a current path containing a large amount of Cu is formed inside the
その後、正電圧を除去して、記憶素子10にかかる電圧をなくすと、抵抗値が低くなった状態で保持される。これにより、情報を記録することが可能になる。一度だけ記録が可能な記憶装置、いわゆる、PROMに用いる場合には、前記の記録過程のみで記録は完結する。
After that, when the positive voltage is removed and the voltage applied to the
一方、消去が可能な記憶装置、いわゆる、RAM或いはEEPROM等への応用には消去過程が必要であるが、消去過程においては、上部電極4に、例えば負電位(−電位)を印加して、下部電極1側が正になるように、記憶素子10に対して負電圧を印加する。これにより、酸化物層2内に形成されていた電流パスのCuがイオン化して、酸化物層2内をイオン伝導してイオン化層3に溶解もしくはTeと結合してCu2Te等の化合物を形成する。
On the other hand, an erasing process is necessary for application to a erasable storage device, so-called RAM or EEPROM, etc. In the erasing process, for example, a negative potential (−potential) is applied to the
すると、酸化物層2内からCuによる電流パスが消滅、または減少して酸化物層2の抵抗値が高くなる。酸化物層2以外の各層は元々抵抗値が比較的に低いので、酸化物層2の抵抗値を高くすることにより、記憶素子10全体の抵抗値も高くすることができる。
Then, the current path due to Cu disappears or decreases from within the
その後、負電圧を除去して、記憶素子10にかかる電圧をなくすと、抵抗値が高くなった状態で保持される。これにより、記録された情報を消去することが可能になる。
After that, when the negative voltage is removed and the voltage applied to the
このような過程を繰り返すことにより、記憶素子10に情報の記録(書き込み)と記録された情報の消去を繰り返し行うことができる。
By repeating such a process, it is possible to repeatedly record (write) information on the
そして、例えば、抵抗値の高い状態を「0」の情報に、抵抗値の低い状態を「1」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「0」から「1」に変え、負電圧の印加による情報の消去過程で「1」から「0」に変えることができる。 For example, if a state with a high resistance value is associated with information “0” and a state with a low resistance value is associated with information “1”, the information recording process by applying a positive voltage changes from “0” to “ It can be changed from “1” to “0” in the process of erasing information by applying a negative voltage.
なお、酸化物層2の材料は、記録前の初期状態及び消去後の状態において、高い抵抗値を示す材料がよい。
The material of the
記録後の抵抗値は、記憶素子10のセルサイズ及び酸化物層2の材料組成よりも、記録時に印加される電圧パルス或いは電流パルスの幅や電流量等の記録条件に依存し、初期抵抗値が100kΩ以上の場合には、およそ50Ω〜50kΩの範囲となる。
記録データを復調するためには、初期の抵抗値と記録後の抵抗値との比が、およそ、2倍以上であれば充分であるので、記録前の抵抗値が100Ωで、記録後の抵抗値が50Ω、或いは、記録前の抵抗値が100kΩ、記録後の抵抗値が50kΩといった状況であれば充分であり、酸化物層2の初期の抵抗値はそのような条件を満たすように設定される。
酸化物層2の抵抗値は、例えば、熱処理前の酸化物層2のCu酸化物に含まれる酸素の量や、イオン化層3に含まれる希土類元素の量や、熱処理温度によって、制御することが可能である。
The resistance value after recording depends on the recording conditions such as the voltage pulse or current pulse width and current amount applied during recording, rather than the cell size of the
In order to demodulate the recording data, it is sufficient that the ratio of the initial resistance value to the resistance value after recording is approximately twice or more. Therefore, the resistance value before recording is 100Ω, and the resistance after recording is It is sufficient if the value is 50Ω, or the resistance value before recording is 100 kΩ, and the resistance value after recording is 50 kΩ, and the initial resistance value of the
The resistance value of the
上述した記憶素子10の構成によれば、下部電極1と上部電極4との間に、酸化物層2と、Cuを含有するイオン化層3が挟まれた構成とすることにより、例えば、上部電極4に正電圧(+電位)を印加して、下部電極1側が負になるようにした場合に、酸化物層2内に、Cuを多量に含む電流パスが形成されて、酸化物層2の抵抗値が低くなり、記憶素子10全体の抵抗値が低くなる。そして、正電圧の印加を停止して、記憶素子10に電圧が印加されないようにすることで、抵抗値が低くなった状態が保持され、情報を記録することが可能になる。このような構成は、例えばPROM等の一度だけ記録が可能な記憶装置に用いることができる。
According to the configuration of the
そして、記憶素子10の抵抗値の変化、特に酸化物層2の抵抗値の変化を利用して情報の記憶を行っているため、記憶素子10を微細化していった場合にも、情報の記録や記録した情報の保存が容易になる。
Since information is stored using a change in the resistance value of the
また、例えば、RAMやEEPROM等の記録に加えて消去が可能な記憶装置に用いるような場合は、上述した記録後の状態の記憶素子10に対して、上部電極4に負電圧(−電位)を印加して、下部電極1側が正になるようにする。
これにより、酸化物層2内に形成されていた、Cuによる電流パスが消滅して、酸化物層2の抵抗値が高くなり、記憶素子10全体の抵抗値が高くなる。そして、負電圧の印加を停止して、記憶素子10に電圧が印加されないようにすることで、抵抗値が高くなった状態が保持され、記録されていた情報を消去することが可能になる。
Further, for example, when used in a storage device that can be erased in addition to recording such as RAM and EEPROM, a negative voltage (−potential) is applied to the
Thereby, the current path due to Cu formed in the
さらに、上述した記憶素子10の構成によれば、記憶層5の酸化物層2が希土類元素酸化物から成ることにより、高抵抗状態の抵抗値を比較的高くすることができる。また、希土類元素酸化物から成る酸化物層2が熱的に安定であるため、非常に僅かな電流で、情報の記録を安定に行うことができる。
また、記憶層5のイオン化層2が、Cuの他に(カルコゲナイド元素)を含有していることにより、Cuのイオン化が促進される。
Furthermore, according to the configuration of the
In addition, since the
上述した構成の記憶素子10を、多数マトリクス状に配置することにより、記憶装置(メモリ装置)を構成することができる。
各記憶素子10に対して、その下部電極1側に接続された配線と、その上部電極4側に接続された配線とを設け、例えばこれらの配線の交差点付近に各記憶素子10が配置されるようにすればよい。
A memory device (memory device) can be configured by arranging a large number of
For each
また、例えば上部電極4に接続された配線をメモリセルアレイ全体に共通して形成して記憶装置を構成することが考えられる。
この構成としたメモリセルアレイの一形態の概略構成図を、図2及び図3に示す。図2は断面図であり、図3は平面図である。
Further, for example, it is conceivable to form a memory device by forming wirings connected to the
FIG. 2 and FIG. 3 show schematic configuration diagrams of an embodiment of the memory cell array configured as described above. 2 is a cross-sectional view, and FIG. 3 is a plan view.
図2及び図3に示すように、このメモリセルアレイでは、メモリセル全体にわたって、各メモリセルを構成する記憶素子10が、酸化物層2・イオン化層3・上部電極4の各層を共有している。言い換えれば、各記憶素子10が、それぞれ同一層の酸化物層2・イオン化層3・上部電極4により構成されている。
As shown in FIGS. 2 and 3, in this memory cell array, the
そして、共通に形成された上部電極4は、プレート電極PLとなるものである。
一方、下部電極1は、メモリセル毎に個別に形成されており、各メモリセルが電気的に分離されている。このメモリセル毎に個別に形成された下部電極1によって、各下部電極1に対応した位置に、各メモリセルの記憶素子10が規定される。
また、下部電極1は、各々対応する選択用のMOSトランジスタTrに接続されている。
The
On the other hand, the
The
図2に示すように、メモリセルアレイの各メモリセルを構成するそれぞれの記憶素子10は、半導体基板11に形成されたMOSトランジスタTrの上方に形成されている。
このMOSトランジスタTrは、半導体基板11内の素子分離層12により分離された領域に形成されたソース/ドレイン領域13と、ゲート電極14とから成る。ゲート電極14の壁面には、サイドウォール絶縁層が形成されている。
また、ゲート電極14は、記憶素子の一方のアドレス配線であるワード線WLを兼ねている。
そして、MOSトランジスタTrのソース/ドレイン領域13の一方と、記憶素子10の下部電極1とが、プラグ層15・金属配線層16・プラグ層17を介して、電気的に接続されている。
MOSトランジスタTrのソース/ドレイン領域13の他方は、プラグ層15を介して金属配線層16に接続されている。この金属配線層16は、記憶素子の他方のアドレス配線であるビット線BL(図3参照)に接続される。
As shown in FIG. 2, each
The MOS transistor Tr includes a source /
The
One of the source /
The other of the source /
また、図3においては、MOSトランジスタTrのアクティブ領域18を鎖線で示している。また、図3中21は、記憶素子10の下部電極1に通じるコンタクト部を示し、22は、ビット線BLに通じるコンタクト部を示している。
In FIG. 3, the
図2及び図3に示すメモリセルアレイは、例えば次のように動作させることができる。
ワード線WLにより選択用のMOSトランジスタTrのゲートをオン状態として、ビット線BLに電圧を印加すると、MOSトランジスタTrのソース/ドレインを介して、選択されたメモリセルの下部電極1に電圧が印加される。
The memory cell array shown in FIGS. 2 and 3 can be operated as follows, for example.
When the gate of the selection MOS transistor Tr is turned on by the word line WL and a voltage is applied to the bit line BL, the voltage is applied to the
ここで、下部電極1に印加された電圧の極性が、上部電極4(プレート電極PL)の電位に比して負電位である場合には、記憶素子10の抵抗値が低抵抗状態へと遷移する。これにより、選択されたメモリセルの記憶素子10に情報を記録することができる。
また、下部電極1に、上部電極4(プレート電極PL)の電位に比して正電位である場電圧を印加することにより、記憶素子10の抵抗値が再び高抵抗状態へと遷移する。これにより、選択されたメモリセルの記憶素子10に対して、記録された情報を消去することができる。
Here, when the polarity of the voltage applied to the
Further, by applying a field voltage, which is a positive potential compared to the potential of the upper electrode 4 (plate electrode PL), to the
また、記録された情報の読み出しを行うには、例えば、MOSトランジスタTrによりメモリセルを選択して、選択したメモリセルに対して、所定の電圧或いは電流を印加し、記憶素子10の抵抗状態により異なる電流或いは電圧を、ビット線BL或いはプレート電極PLの先に接続されたセンスアンプ等を介して検出する。
このとき、選択したメモリセルに対して印加する電圧或いは電流は、記憶素子10の抵抗値の状態が遷移する電圧或いは電流の閾値よりも小さくする。
In order to read out recorded information, for example, a memory cell is selected by the MOS transistor Tr, a predetermined voltage or current is applied to the selected memory cell, and the resistance state of the
At this time, the voltage or current applied to the selected memory cell is set to be smaller than the threshold voltage or current at which the resistance value of the
ところで、上述した記憶素子10に電圧を印加することによって励起されるイオン化挙動、もしくはイオンの動作による抵抗値の変化において、抵抗値が変化する際の閾値電圧や書き込み及び消去の速度は、酸化物層2の状態に大きく依存する。
一般的に、書き込み電圧が印加される時間が短くなるほど、高い書き込み電圧が必要であり、消去動作もまた同様に、消去電圧が印加される時間が短くなるほど、消去に必要な電圧が大きくなる。
このため、より高速で動作可能な記憶素子10を形成するためには、動作閾値電圧を低く抑えると共に、記録と消去共にバランスの取れた動作をさせるために、適切な方法や条件で希土類酸化物から成る酸化物層2を形成する必要がある。
By the way, in the ionization behavior excited by applying a voltage to the
Generally, the shorter the time during which the write voltage is applied, the higher the write voltage is required. Similarly, in the erase operation, the shorter the time during which the erase voltage is applied, the greater the voltage required for erasure.
For this reason, in order to form the
なお、例えば、酸化物層2として希土類元素酸化物を形成し、その上に希土類元素を含んだイオン化層3を形成した場合には、その後の熱処理や半導体を形成する製造工程でかかる熱によって、イオン化層3中の希土類元素が酸化物層2に拡散することにより、酸化物層2の厚さが増大することがある。
このように酸化物層2の厚さが増大した結果、動作閾値電圧が増大して書き込み・消去の速度が低下することになる。
従って、適切な方法や条件で希土類酸化物から成る酸化物層2を形成することが望ましいことがわかる。
For example, when the rare earth element oxide is formed as the
As a result of the increase in the thickness of the
Therefore, it can be seen that it is desirable to form the
そこで、本実施の形態の記憶素子10においては、さらに、記憶素子10を構成する各層のうち、記憶層5(酸化物層2及びイオン化層3)を、その形成方法に特徴を有する構成とする。
即ち、最終的に酸化物層2として形成する希土類元素酸化物の代わりに、予め下部電極1の上部を酸化処理し(これにより、下部電極1の上部に下部電極1に用いられている金属元素の酸化物が形成されるか、或いは、下部電極1の表面に酸素原子が付着する)、その上に、希土類元素を含有するイオン化層3を形成する。
その後、熱処理工程を行うことにより、イオン化層3から(下部電極1側へ)希土類元素を拡散させる。
これにより、希土類元素酸化物から成る酸化物層2を形成する。
Therefore, in the
That is, instead of the rare earth element oxide finally formed as the
Thereafter, a rare earth element is diffused from the ionized layer 3 (to the
Thereby, the
なお、熱処理工程は、銅及び希土類元素を充分に拡散させるために、250℃以上の温度で行うことが望ましい。 The heat treatment step is desirably performed at a temperature of 250 ° C. or higher in order to sufficiently diffuse copper and rare earth elements.
下部電極1の上部を酸化する方法としては、例えば、プラズマ酸化、陽極酸化、オゾン酸化、熱酸化等の方法が挙げられる。
なお、上述した酸化方法のみならず、一般的に考えられる他の方法で酸化しても良く、下部電極1の表面に酸素が物理吸着あるいは化学吸着されていれば良い。
Examples of the method for oxidizing the upper portion of the
The oxidation may be performed not only by the above-described oxidation method but also by other generally considered methods, as long as oxygen is physically or chemically adsorbed on the surface of the
また、必要に応じて、下部電極1の表面に吸着された酸素を定着させるために、熱処理を行う。この熱処理は、200℃以上の温度で行うことが望ましい。
Further, if necessary, heat treatment is performed to fix oxygen adsorbed on the surface of the
予め形成するイオン化層3は、単層でも良いが、主成分が異なる複数の層の積層としてもよい。また、複数の層のそれぞれに、希土類元素、カルコゲナイド元素、Cuを割り当ててもよい。
The
即ち、例えば、図4に断面図を示すような積層膜7を予め形成して、この積層膜7に対して熱処理工程を行って、記憶素子10を形成する。
この積層膜7では、酸化物層2は下部電極1に用いられている金属元素の酸化物(例えば、タングステン酸化物や銅酸化物)から構成されている。
また、希土類元素を含有する層3Aと、カルコゲナイド元素を含有する層3Bと、Cuを補填する層3Cとの積層により、イオン化層3を形成している。
そして、積層膜7に対して熱処理工程を行うことにより、酸化物層2の金属元素(例えば、タングステンWや銅Cu)と、希土類元素を含有する層3Aの希土類元素とを、それぞれ拡散させる。
これにより、拡散した希土類元素によって、希土類酸化物から構成される酸化物層2を形成することができる。
このようにして、図1に示した構成の記憶素子10を形成する。
That is, for example, a
In the
Further, the ionized
Then, a heat treatment process is performed on the
Thereby, the
In this way, the
なお、実際には、熱処理による元素の拡散を生じているため、酸化物層2とイオン化層3との境界は成膜時ほど明確ではないが、前述したように、これら酸化物層2及びイオン化層3とをまとめて、記憶層5として捉えることができる。
In fact, since the element is diffused by the heat treatment, the boundary between the
また、熱処理による元素の拡散を生じることにより、記憶素子10では、銅Cuや希土類元素の分布が、図4の積層膜7における分布とは変化しているため、イオン化層3を構成していた3層3A,3B,3Cの各層の境界は、図4の積層膜7の状態ほど明確ではない。
Further, by causing the diffusion of the element due to the heat treatment, the distribution of copper Cu and rare earth elements in the
図4の積層膜7において、イオン化層3を形成する各層3A,3B,3Cの材料は、例えば、以下のようにすることができる。
希土類元素を含有する層3Aは、希土類元素(La,Ce,Pr,Nd,Sm,Eu,Gd,Tb,Dy,Ho,Er,Yb,Y)から選ばれる1種類以上の元素を含有する構成とする。また、この層3AにCuを含有させても良い。
カルコゲナイド元素を含有する層3Bには、カルコゲナイド元素の化合物、例えば、GeSbTe,GeTe,GeSe,GeS,SiGeTe,SiGeSbTeを使用することができる。また、この層3Bに、希土類元素やCuを含有させても良く、例えば、GeTeGdやCuGeTe、CuGeTeGd等を用いてもよい。
Cuを補填する層3Cは、イオン化層3が充分なCuを含有するようにCuを補填するために形成する層であり、純Cu、又はCu合金、例えば、CuSi,CuGe,CuGd,CuZr等を用いることができる。Cu合金を用いる場合には、Cuの含有量を30%以上とすることが望ましく、他の含有元素は特に限定されない。
なお、各層3A,3B,3Cに、その他の元素、例えばB,P,Nを添加しても良い。
In the
The
For the
The
In addition, you may add other elements, for example, B, P, and N, to each
希土類元素を含有する層3Aは、好ましくは、膜厚を5nm以下とする。
カルコゲナイド元素を含有する層3Bは、好ましくは、膜厚を5nm〜50nmとする。
Cuを補填する層3Cは、好ましくは、膜厚を1〜50nmとする。
The
The
The
なお、イオン化層3に含有されている希土類元素は、熱処理によって酸化物層2へ拡散して希土類元素酸化物を形成するが、熱処理後に形成される希土類元素酸化物の厚さや質によって、書き込み及び消去の閾値電圧や動作速度等の特性値が大きく影響を受けることになる。
従って、最適な動作特性を得るために必要な分だけ希土類元素が存在するように、調整することが望ましい。
The rare earth element contained in the ionized
Therefore, it is desirable to adjust so that rare earth elements are present as much as necessary to obtain optimum operating characteristics.
そこで、積層膜7を形成する際に、イオン化層3全体に含まれる希土類元素の量を調整する。
希土類元素を含有する層3Aは、希土類元素の含有量と膜厚とにより、希土類元素の量を調整することができる。
他の2つの層3B,3Cにも希土類元素を含有させる場合には、希土類元素を含有する層3Aと合わせてイオン化層3全体に含まれる希土類元素の量が必要な量となるように調整する。
Therefore, when the
In the
When the other two
図4に示した積層膜7の構成に限らず、イオン化層3を形成するために形成する層の構成は様々な構成が可能である。
図1の記憶素子10を製造するための積層膜の他の形態を、以下にいくつか示す。
Not only the configuration of the
Several other forms of the laminated film for manufacturing the
図5に断面図を示す形態の積層膜8は、カルコゲナイド元素を含有する層3Bと、Cuを補填する層3Cとの積層により、イオン化層3を形成している。
この積層膜8を用いる場合、希土類元素は、カルコゲナイド元素を含有する層3Bに含有させる。
なお、カルコゲナイド元素を含有する層3BにもCuを含有させたり、Cuを補填する層3Cにも希土類元素を含有させたりしてもよい。
In the
When this
The
この積層膜8において、カルコゲナイド元素を含有する層3Bとしては、例えば、GeSbTe,GeTe,GeSe,GeS,SiGeTe,SiGeSbTe等に対して、希土類元素を0〜10%程度の必要量だけ添加した組成の合金膜を形成する。
In the
この積層膜8では、主として、カルコゲナイド元素を含有する層3Bの希土類元素の含有量と膜厚とにより、希土類元素の量を調整することができる。
In the
図6に断面図を示す形態の積層膜9は、希土類元素を含有する層3Aと、カルコゲナイド元素を含有する層3Bとの積層により、イオン化層3を形成している。
この積層膜9を用いる場合、カルコゲナイド元素を含有する層3B又は希土類元素を含有する層3Aの少なくともいずれかにはCuを含有させる。
なお、カルコゲナイド元素を含有する層3Bにも希土類元素を含有させてもよい。
In the laminated film 9 having a cross-sectional view shown in FIG. 6, the ionized
When this laminated film 9 is used, Cu is contained in at least one of the
The
この積層膜9では、希土類元素の量を、図4に示した積層膜7とほぼ同様に調整することができる。
In this laminated film 9, the amount of rare earth element can be adjusted in substantially the same manner as in the
図7に断面図を示す形態の積層膜31は、カルコゲナイド元素を含有する層3Bのみによりイオン化層3を形成している。
この積層膜31を用いる場合、カルコゲナイド元素を含有する層3Bに、希土類元素及びCuを含有させる。
In the
When this
この積層膜31では、カルコゲナイド元素を含有する層3Bの希土類元素の含有量と膜厚とにより、希土類元素の量を調整することができる。
In the
上述のいずれの積層膜7,8,9,31を使用しても、熱処理工程によって、希土類元素酸化物から成る酸化物層2を形成することが可能である。
Regardless of which laminated
なお、カルコゲナイド元素を含有する層3Bに希土類元素を含有させない場合には、希土類元素を含有する層3Aが必要になる。
また、カルコゲナイド元素を含有する層3BにCuを含有させない場合には、Cuを補填する層3Cが必要になる。他の層3A,3BのCu含有量の合計が充分でない場合にも、Cuを補填する層3Cが必要になる。
おおよその目安としては、イオン化層3を形成する各層3A,3B,3C全体で、Cu量の合計が原子組成比で30%以上となるように、2層3A,3BのCu含有量や、Cuを補填する層3Cの有無を設定すれば良い。
In addition, when the rare earth element is not contained in the
Further, when Cu is not contained in the
As a rough guideline, the Cu content of the two
続いて、前述した熱処理工程における、酸化物層2及びイオン化層3内の元素の拡散の機構を、図8A〜図8Dの模式図を参照して説明する。
Next, the diffusion mechanism of elements in the
まず、記憶素子10を構成する積層膜7,8,9,31を成膜した状態では、図8Aに示すように、酸化物層2にタングステン酸化物(W−O)があり、イオン化層3には希土類元素(RE)がある。
First, in a state where the
ここで熱処理を加えると、まず、図8Bに示すように、酸化物層2のタングステン酸化物からタングステン(W)が遊離して、タングステン(W)が矢印で示すように下部電極1側に拡散しようとすると共に、イオン化層3内の希土類元素(RE)が矢印で示すように酸化物層2側に拡散しようとする。
さらに、熱処理によって、これらタングステン(W)及び希土類元素(RE)が拡散して、図8Cに示すように、タングステン(W)が下部電極1に入ると共に、希土類元素(RE)が酸化物層2に入る。酸素(O)は酸化物層2に残っている。
When heat treatment is applied here, first, as shown in FIG. 8B, tungsten (W) is released from the tungsten oxide of the
Furthermore, the tungsten (W) and the rare earth element (RE) are diffused by the heat treatment, and as shown in FIG. 8C, the tungsten (W) enters the
そして、図8Dに示すように、酸化物層2に入った希土類元素(RE)が酸素(O)と結びついて、希土類元素酸化物(RE−O)を形成する。これにより、酸化物層2の主成分が希土類元素酸化物に変化することになる。
Then, as shown in FIG. 8D, the rare earth element (RE) entering the
なお、図8C及び図8Dに破線で示すように、イオン化層3に希土類元素(RE)の一部が残り、記憶素子10のイオン化層3が希土類元素を含有することもある。特に、本実施の形態では、酸化物層2がイオン化層3よりも狭いパターンで形成されているため、酸化物層2のない部分には希土類元素(RE)が残りやすくなる。
また、図示しないが、酸化物層2にタングステン(W)の一部が残り、記憶素子10の酸化物層2がタングステンを含有することもある。
また、下部電極1の上部を酸化する処理の際に、酸化物層2が形成されるのではなく、表面に酸素原子が付着した下部電極1が形成される場合には、タングステン(W)と酸素原子(O)とが化合していないので、図8Aとは積層膜の状態が異なる。このような場合であっても、熱処理工程によって希土類元素とタングステン(W)とがそれぞれ拡散して移動することは同様であるため、図8C及び図8Dに示したと同様に、希土類元素酸化物から成る酸化物層2が形成される。
8C and 8D, a part of the rare earth element (RE) may remain in the
Although not illustrated, part of tungsten (W) may remain in the
Further, when the
本実施の形態の記憶素子10は、具体的には、例えば以下のように製造することができる。なお、この具体例では、図5に示した積層膜8を形成する。
Specifically, the
まず、選択トランジスタ等のCMOS回路が形成された基板上に、例えばWから成る下部電極1を形成する。
その後、必要であれば逆スパッタ等で、下部電極1の表面上の酸化物等を除去する。
First, a
Thereafter, if necessary, oxides on the surface of the
次に、下部電極1の上部に対して、改めて酸化を行う、例えば、プラズマ酸化を行うことにより、酸化物層2を形成する。
続いて、真空熱処理炉中で、265℃・4時間の熱処理を行った。
次に、イオン化層3を形成するためのカルコゲナイド元素を含有する層3Bとして、例えば、GeTeGd膜を、DCマグネトロンスパッタリングで形成する。
さらに、イオン化層3を形成するためのCuを補填する層3Cとして、例えば、Cu膜を形成する。
次に、上部電極4として、例えばW膜を成膜する。
これにより、図5に示した積層膜8が形成される。
Next, the
Subsequently, heat treatment was performed at 265 ° C. for 4 hours in a vacuum heat treatment furnace.
Next, as a
Further, for example, a Cu film is formed as the
Next, for example, a W film is formed as the
Thereby, the
その後、積層膜8の各層のうち、酸化物層2、イオン化層3(3B,3C)、上部電極4を、プラズマエッチング等によりパターニングする。プラズマエッチングの他には、イオンミリング、RIE(反応性イオンエッチング)等のエッチング方法を用いてパターニングを行うことができる。
次に、上部電極4に接続する配線層を形成することにより、記憶素子10と共通電位を得るためのコンタクトとを接続する。
Thereafter, among the layers of the
Next, by forming a wiring layer connected to the
次に、積層膜8に対して、熱処理工程を行う。これにより、カルコゲナイド元素を含有る層3BからGdを酸化物層2に拡散させることにより、Gd酸化物から成る酸化物層2を形成する。
このようにして、記憶素子10を製造することができる。
Next, a heat treatment process is performed on the
In this way, the
次に、積層膜7に対して、熱処理工程を行う。これにより、カルコゲナイド元素を含有する層3BからGdを酸化物層2に拡散させることにより、酸化物層2にGd酸化物を形成する。
このようにして、記憶素子10を製造することができる。
Next, a heat treatment process is performed on the
In this way, the
上述の本実施の形態によれば、下部電極1の上部を酸化処理し、希土類元素とCuとカルコゲナイド元素とを含有するイオン化層3を形成して、下部電極1及びイオン化層3を積層した積層膜7,8,9,31を形成し、その後の熱処理工程によって、イオン化層3から希土類元素を拡散させることにより、希土類元素酸化物から成る酸化物層2を形成して記憶素子10の記憶層5(2,3)を形成している。
これにより、希土類元素の拡散によって、必要な厚さを有し、熱的に安定した酸化物層2を形成することができる。
そして、イオン化層3中の希土類元素の含有量等を制御することにより、希土類元素酸化物から成る酸化物層2の厚さ等を容易に制御することができるため、記憶素子10が望ましい動作特性を有するように制御することができる。
また、希土類元素酸化物から成る酸化物層2が熱的に安定であるため、製造時に熱を受けた場合の動作特性の変化を抑制することができる。
According to the above-described embodiment, the upper portion of the
Thereby, the
Since the thickness and the like of the
In addition, since the
従って、酸化物層2の不均一性を低減して、記憶素子10の書き込み及び消去における閾値電圧のばらつきを抑制することが可能になるため、情報の書き込み及び消去におけるエラーの発生を低減することや、書き込み及び消去の動作の繰り返し特性に優れた記憶素子10とすることが可能になる。
記憶素子10において情報の書き込み及び消去におけるエラーの発生を低減することが可能になることにより、記憶素子10を多数備えて、安定したメモリ動作が可能な記憶装置を実現することが可能になる。
書き込み及び消去の動作の繰り返し特性に優れた記憶素子10とすることが可能になることにより、記憶素子10を多数備えて、情報保持の耐久性に優れており、高い信頼性を有する記憶装置を実現することが可能になる。
Accordingly, it is possible to reduce non-uniformity of the
Since it is possible to reduce the occurrence of errors in writing and erasing information in the
By making the
また、記憶素子10の書き込み及び消去における閾値電圧を低く抑えることが可能になることにより、記憶素子10に対して短時間で(高速に)書き込み及び消去を行うことが可能になるため、記憶素子10を多数備えて、高速に動作する記憶装置を実現することが可能になる。
Further, since the threshold voltage in writing and erasing of the
そして、本実施の形態の記憶素子10は、容易に情報の記録及び情報の読み出しを行うことができ、特に、書き込み及び消去の閾値電圧のばらつきが少ないという優れた特性を有する。
また、本実施の形態の記憶素子10は、微細化していった場合においても、情報の記録や記録した情報の保持が容易になる。
従って、本実施の形態の記憶素子10を用いて記憶装置を構成することにより、記憶装置の集積化(高密度化)や小型化を図ることができる。
The
Further, even when the
Therefore, by configuring the memory device using the
また、本実施の形態の記憶素子10によれば、下部電極1、酸化物層2、イオン化層3となる各層3A,3B,3C、上部電極4を、いずれもスパッタリングが可能な材料で構成することが可能である。例えば、各層の材料に適応した組成からなるターゲットを用いて、スパッタリングを行えばよい。
また、同一のスパッタリング装置内で、ターゲットを交換することにより、連続して成膜することも可能である。
Further, according to the
In addition, it is possible to continuously form a film by exchanging the target in the same sputtering apparatus.
さらにまた、本実施の形態の記憶素子10は、記憶層5の酸化物層2が、下部電極1とほぼ同一の平面パターンに形成されているので、図2及び図3に示したメモリセルアレイのように、各メモリセルの記憶素子10に対応して下部電極1がパターニングされた構成の記憶装置に好適である。
Furthermore, in the
次に、上述した実施の形態の記憶素子10及びメモリセルアレイを実際に作製して、特性を調べた。
Next, the
(実施例1)
まず、図2及び図3に示すように、半導体基板11にMOSトランジスタTrを形成した。
その後、表面を覆って絶縁層を形成した。
次に、この絶縁層にビアホールを形成した。
続いて、CVD法により、ビアホールの内部を、WN(窒化タングステン)から成る電極材で充填した。
次に、表面をCMP法により平坦化した。
そして、これらの工程を繰り返すことにより、プラグ層15・金属配線層16・プラグ層17・下部電極1を形成して、さらに下部電極1をメモリセル毎にパターニングした。
その後、パターニングした下部電極1の周囲を、絶縁層6で埋めた。
Example 1
First, as shown in FIGS. 2 and 3, a MOS transistor Tr was formed on the semiconductor substrate 11.
Thereafter, an insulating layer was formed covering the surface.
Next, a via hole was formed in this insulating layer.
Subsequently, the via hole was filled with an electrode material made of WN (tungsten nitride) by CVD.
Next, the surface was planarized by CMP.
Then, by repeating these steps, the
Thereafter, the periphery of the patterned
次に、MOSトランジスタTrを含むCMOS回路が形成された半導体基板11に形成された下部電極1、つまり窒化タングステンプラグ(WNプラグ)の上面の酸化物を除去するために、RF電源を用いた逆スパッタによって、1nm程度エッチングした。
なお、このとき、下部電極1の表面は、理想的には、周囲の絶縁層6と同一の高さに形成されて、平坦化されていることが望ましい。
Next, in order to remove the
At this time, it is desirable that the surface of the
次に、O2:Ar=1:3、チャンバー圧1mTorr、投入電力500WのRFプラズマで下部電極1の上部を30秒間酸化する(プラズマ酸化工程)。その後、真空熱処理炉で265℃・4時間の熱処理を行って、下部電極1の表面に酸素を吸着させた(熱酸化工程)。これらの工程により、下部電極1の上部を酸化して酸化物層2を形成した。
Next, the upper part of the
次に、カルコゲナイド元素を含有する層3Bとして、GeTeGd膜を20nm堆積し、その後にCuを補填する層3Cとして、Cu膜を20nm堆積した。これらの層3B,3Cの積層により、イオン化層3を形成した。
さらに、イオン化層3上に、上部電極4としてW膜を膜厚20nmで形成した。
このようにして、図1に示した記憶素子10を構成する積層膜1,2,3(3B,3C),4を形成した。
Next, a GeTeGd film having a thickness of 20 nm was deposited as a
Further, a W film having a film thickness of 20 nm was formed on the ionized
In this way, the
その後、全面的に形成されたイオン化層3及び上部電極4を、メモリセルアレイの部分(メモリ部)全体にわたって残るようにパターニングし、中間電位(Vdd/2)を与える外部回路に接続するコンタクト部分が露出するように、上部電極4の表面に対してエッチングを行った。
さらに、露出したコンタクト部分に接続するように、配線となるAl層を厚さ200nmで形成した。
Thereafter, the
Furthermore, an Al layer serving as a wiring was formed with a thickness of 200 nm so as to be connected to the exposed contact portion.
続いて、真空熱処理炉で265℃・4時間の熱処理を行った。
このようにして、図1〜図3に示した記憶素子10から成るメモリセルアレイを作製して、実施例1の試料とした。この実施例1では、図5に示した構成の積層膜8を用いている。
Subsequently, heat treatment was performed at 265 ° C. for 4 hours in a vacuum heat treatment furnace.
In this way, a memory cell array composed of the
(実施例2・実施例3)
酸化物層2を形成するための2つの工程(プラズマ酸化工程及び熱処理工程)のうち、いずれか一方の工程のみを行って、下部電極1の上部に酸化物層2を形成した。
プラズマ酸化工程のみを行って酸化物層2を形成し、その他は実施例1と同様に記憶素子から成るメモリセルアレイを作製して、実施例2の試料とした。
熱酸化工程のみを行って酸化物層2を形成し、その他は実施例1と同様に記憶素子から成るメモリセルアレイを作製して、実施例3の試料とした。
(Example 2 and Example 3)
Only one of the two steps (plasma oxidation step and heat treatment step) for forming the
The
The
(実施例4)
希土類元素を含有する層3Aとして、Gd膜を2nm堆積し、カルコゲナイド元素を含有する層3Bとして、GeTe膜を20nm堆積し、その後にCuを補填する層3Cとして、Cu膜を20nm堆積した。これらの層3A,3B,3Cの積層により、イオン化層3を形成した。
その他は、実施例1と同様に記憶素子から成るメモリセルアレイを作製して、実施例4の試料とした。この実施例4では、図4に示した構成の積層膜7を用いている。
Example 4
As a
Other than that, a memory cell array composed of memory elements was fabricated in the same manner as in Example 1, and a sample of Example 4 was obtained. In Example 4, the
(実施例5)
希土類元素を含有する層3Aとして、Gd膜を2nm堆積し、カルコゲナイド元素を含有する層3Bとして、CuGeTe膜を30nm堆積した。これらの層3A,3Bの積層により、イオン化層3を形成した。
その他は、実施例1と同様に記憶素子から成るメモリセルアレイを作製して、実施例5の試料とした。この実施例5では、図6に示した構成の積層膜9を用いている。
(Example 5)
As the
Other than that, a memory cell array composed of memory elements was fabricated in the same manner as in Example 1, and a sample of Example 5 was obtained. In Example 5, the laminated film 9 having the configuration shown in FIG. 6 is used.
(比較例1)
下部電極1の表面を、RF電源を用いた逆スパッタによって、5nm程度エッチングした。
その後に、膜厚0.6nmの金属Gd膜を形成した。さらに、酸素プラズマに晒してGd膜を酸化することにより、Gd酸化物を形成して、酸化物層2とした。
次に、カルコゲナイド元素を含有する層3Bとして、GeTeGd膜を20nm堆積し、その後にCuを補填する層3Cとして、Cu膜を20nm堆積した。これらの層3B,3Cの積層により、イオン化層3を形成した。
その他は、実施例1と同様に記憶素子から成るメモリセルアレイを作製して、比較例1の試料とした。
(Comparative Example 1)
The surface of the
Thereafter, a metal Gd film having a thickness of 0.6 nm was formed. Further, the Gd oxide was formed by oxidizing the Gd film by exposure to oxygen plasma, whereby the
Next, a GeTeGd film having a thickness of 20 nm was deposited as a
Other than that, a memory cell array composed of memory elements was produced in the same manner as in Example 1 and used as a sample of Comparative Example 1.
(比較例2)
カルコゲナイド元素を含有する層3Bとして、GeTe膜を20nm堆積した他は、実施例1と同様に記憶素子から成るメモリセルアレイを作製して、比較例2の試料とした。
即ち、この比較例2は、実施例1の構成から、カルコゲナイド元素を含有する層3Bを、希土類元素を含有しない材料に変えたものである。これにより、イオン化層3及びイオン化層3となる各層3B,3Cには希土類元素が含有されていない。
(Comparative Example 2)
As a
That is, in Comparative Example 2, the
(特性評価)
例えば、実施例1の試料の記憶素子10に対して、上部電極4に接続された上部配線をVdd/2の中間電位に接地し、選択するメモリセルのゲート電極即ちワード線WLに2.5Vを印加してON状態にし、トランジスタTrのソース/ドレイン13のうち、記憶素子10に接続されていない方に接続されている電極、即ちビット線BLに、0V〜+2.25V、+2.25V〜−1.5V、−1.5V〜0Vの電圧を印加して挿引し、これらのサイクルを合計2回繰り返した。
(Characteristic evaluation)
For example, with respect to the
このようにして得られたI−V特性からV−Rループを算出した。算出したV−Rループを図9に示す。
図9において、破線は1回目のループを示していて、実線は2回目以降のループを示している。
A VR loop was calculated from the IV characteristics thus obtained. FIG. 9 shows the calculated VR loop.
In FIG. 9, the broken line indicates the first loop, and the solid line indicates the second and subsequent loops.
図9より、素子作製直後の初期は抵抗値が高く、記憶素子がOFF状態であり、ビット線に電圧を印加して、素子の下部電極の電圧が上部電極に対して負に増加することにより(図中では正の方向)、0.7〜0.8Vの閾値電圧(Vth)以上のところで急激に電流が増加する。即ち記憶素子では抵抗値が低くなりON状態へと遷移することがわかる。これにより、情報が記録される。
一方、その後、電圧を減少させても、一定の抵抗値を保ったままであり、即ち記憶素子ではON状態が保たれ、記録された情報が保持される。また、その後の記録消去を行っても同様の動作が行われている。
From FIG. 9, the resistance value is high in the initial stage immediately after the device fabrication, the memory device is in the OFF state, the voltage is applied to the bit line, and the voltage of the lower electrode of the device increases negatively with respect to the upper electrode. (Positive direction in the figure), the current increases abruptly at a threshold voltage (Vth) of 0.7 to 0.8 V or higher. That is, it can be seen that the resistance value of the memory element is lowered and the memory element shifts to the ON state. Thereby, information is recorded.
On the other hand, even if the voltage is decreased thereafter, the constant resistance value is maintained, that is, the storage element is kept in the ON state, and the recorded information is retained. Further, the same operation is performed even if the subsequent record erasure is performed.
また、同図に示されるように、逆極性の電圧V、即ち下部電極に正電位(+電位)を印加すると、V=−0.6V以上の正電位を印加した後に、再び0Vに戻すことにより、記憶素子では抵抗値が初期のOFF状態の高抵抗の状態に戻ることが確認された。即ち記憶素子に記録した情報を、負電圧の印加により消去できることがわかる。 Also, as shown in the figure, when a reverse polarity voltage V, that is, a positive potential (+ potential) is applied to the lower electrode, a positive potential of V = −0.6 V or more is applied, and then it is returned to 0 V again. Thus, it was confirmed that the resistance value of the memory element returned to the high resistance state in the initial OFF state. That is, it can be seen that the information recorded in the memory element can be erased by applying a negative voltage.
次に、実施例1及び比較例1の各試料について、書き込みの特性評価を行うために、ゲート電圧を2.5V、MOSトランジスタ込みの素子電圧を2.5Vとして、1nsから1msのパルス幅のパルス電圧で書き込みを行った後の抵抗値を、それぞれ20個の記憶素子について測定した。
測定結果として、各パルス幅の20個の測定値をプロットして、図10A及び図10Bに示す。図10Aは比較例1の試料の測定結果を示し、図10Bは実施例1の試料の測定結果を示している。
Next, for each sample of Example 1 and Comparative Example 1, in order to evaluate the writing characteristics, the gate voltage is 2.5 V, the element voltage including the MOS transistor is 2.5 V, and the pulse width is 1 ns to 1 ms. The resistance value after writing with a pulse voltage was measured for each of 20 memory elements.
As measurement results, 20 measured values of each pulse width are plotted and shown in FIGS. 10A and 10B. FIG. 10A shows the measurement result of the sample of Comparative Example 1, and FIG. 10B shows the measurement result of the sample of Example 1.
図10Aより、直接Gd酸化物から成る酸化物層2を形成した比較例1の試料では、1μsから書き込み不良が発生し始めている。
一方、図10Bより、W酸化物から成る酸化物層2とGdを含有するイオン化層3を形成して、熱処理によりGd酸化物から成る酸化物層2を形成した実施例1の試料では、10nsまで書き込み不良が発生していない。
従って、実施例1では、比較例1と比較して、書き込み速度特性が向上していることが分かる。
From FIG. 10A, in the sample of Comparative Example 1 in which the
On the other hand, as shown in FIG. 10B, in the sample of Example 1 in which the
Therefore, it can be seen that the writing speed characteristic is improved in Example 1 as compared with Comparative Example 1.
続いて、各試料について、書き込み及び消去の安定性を調べた。
まず、書き込み及び消去の不良を定量化するために、基準値を求めた。即ち、比較的長い1msのパルス幅で書き込み及び消去を行った場合の書き込み後及び消去後の各抵抗値を20個の記憶素子で測定し、測定した抵抗値の対数をとって、それらの平均値を計算した。さらに、書き込み後及び消去後の各平均値から、その中間値を求めて基準値とした。
次に、100nsのパルス幅で書き込み及び消去を行い、同様に、書き込み後及び消去後の各抵抗値を20個の記憶素子で測定し、測定した抵抗値の対数をとった。
そして、先に求めた基準値即ち書き込み後及び消去後の各平均値の中間値(1msのパルス幅の場合)と比較した。書き込みの場合は、中間値を上回り、抵抗値が下がっていない記憶素子を不良とした。消去の場合は、中間値を下回り、抵抗値が上がりきっていない記憶素子を不良とした。測定した20個の記憶素子のうち、不良となった素子の割合を、実施例1〜実施例6及び比較例1の各試料について調べた。
測定結果として、書き込み及び消去の不良率を、表1に示す。
Subsequently, the stability of writing and erasing was examined for each sample.
First, a reference value was obtained in order to quantify writing and erasing defects. That is, when writing and erasing are performed with a relatively long pulse width of 1 ms, each resistance value after writing and after erasing is measured with 20 memory elements, and the logarithm of the measured resistance value is taken and an average of them is taken. The value was calculated. Further, an intermediate value was obtained from each average value after writing and after erasing, and used as a reference value.
Next, writing and erasing were performed with a pulse width of 100 ns. Similarly, each resistance value after writing and after erasing was measured with 20 memory elements, and the logarithm of the measured resistance value was taken.
Then, it was compared with the previously obtained reference value, that is, the intermediate value of each average value after writing and erasing (in the case of a pulse width of 1 ms). In the case of writing, a memory element that exceeded the intermediate value and did not decrease the resistance value was regarded as defective. In the case of erasing, a memory element having a resistance value lower than the intermediate value and not fully increased was regarded as defective. Of the 20 measured memory elements, the proportion of defective elements was examined for each sample of Examples 1 to 6 and Comparative Example 1.
Table 1 shows the write and erase defect rates as measurement results.
表1より、実施例1〜実施例5において、書き込みエラーは見られなかったが、比較例1では書き込みエラーが20%存在している。
また、消去エラーについても、比較例1では20%あるのに対して、W酸化層から熱処理により酸化物層を形成した実施例1〜実施例5の試料については、いずれも10%以下に抑えられている。
From Table 1, no writing error was found in Examples 1 to 5, but in Comparative Example 1, there was 20% writing error.
Further, the erasure error is 20% in Comparative Example 1, while the samples of Examples 1 to 5 in which the oxide layer is formed by heat treatment from the W oxide layer are all suppressed to 10% or less. It has been.
なお、比較例2はイオン化層が希土類元素を含有していない構成であるが、その場合のV−Rループは、図11に示すように、ほとんど抵抗変化が見られなかったため、不良率の測定ができなかった。
これは、イオン化層が希土類元素を含有していないので、熱処理を行っても酸化物層が形成されなかったためであると考えられ、イオン化層3となる層3A,3B,3Cの少なくともいずれかに希土類元素を含有していることが必要であることを示している。
Comparative Example 2 has a configuration in which the ionized layer does not contain a rare earth element. However, since the VR loop in that case hardly changed resistance as shown in FIG. I could not.
This is considered to be because the oxide layer was not formed even when heat treatment was performed because the ionized layer did not contain a rare earth element. At least one of the
従って、各実施例の試料は、短いパルス幅で書き込み及び消去を行うことができるため、書き込み/消去動作の速度特性が優れており、しかも、書き込み特性と消去特性のバランスが取れていると言える。 Therefore, since the samples of each example can be written and erased with a short pulse width, the speed characteristics of the writing / erasing operation are excellent, and it can be said that the writing characteristics and the erasing characteristics are balanced. .
この原因は必ずしも明らかではないが、おそらくは、図8A〜図8Dによって説明した変化が起こるためであると考えられる。
即ち、W酸化物によって酸化物層2を形成した後に、熱処理を行うと、熱処理の間にイオン化層3中のGdが酸化物層2側に拡散して、酸化物層2内にGd酸化物が形成されるので、必要十分でなおかつ均一な酸化膜が形成されているためと考えられる。
The cause of this is not necessarily clear, but is probably due to the change described by FIGS. 8A to 8D.
That is, when the heat treatment is performed after the
前述した実施の形態等に示したような、本発明の記憶素子を用いて、記憶素子を多数、例えば列状やマトリクス状に配列することにより、記憶装置(メモリ装置)を構成することができる。
このとき、各記憶素子に、必要に応じて、素子の選択用のMOSトランジスタ、或いはダイオードを接続してメモリセルを構成する。
さらに、配線を介して、センスアンプ、アドレスレコーダー、記録・消去・読み出し回路等に接続する。
A memory device (memory device) can be configured by arranging a large number of memory elements, for example, in a column or matrix, using the memory elements of the present invention as shown in the above-described embodiments and the like. .
At this time, a memory cell is configured by connecting a MOS transistor or a diode for selecting the element to each memory element as necessary.
Further, it is connected to a sense amplifier, an address recorder, a recording / erasing / reading circuit, etc. via wiring.
本発明の記憶素子は、各種のメモリ装置に適用することができる。例えば、一度だけ書き込みが可能な、いわゆるPROM(プログラマブルROM)、電気的に消去が可能なEEPROM(Electrically Erasable ROM)、或いは、高速に記録・消去・再生が可能な、いわゆるRAM(ランダム・アクセス・メモリ)等、いずれのメモリ形態でも適用することが可能である。 The memory element of the present invention can be applied to various memory devices. For example, a so-called PROM (programmable ROM) that can be written only once, an electrically erasable EEPROM (electrically erasable ROM), or a so-called RAM (random access memory) that can be recorded / erased / reproduced at high speed. It is possible to apply any memory form such as (memory).
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。 The present invention is not limited to the above-described embodiment, and various other configurations can be taken without departing from the gist of the present invention.
1 下部電極、2 酸化物層、3 イオン化層、4 上部電極、5 記憶層、6 絶縁層、7,8,9,31 積層膜、10 記憶素子、Tr MOSトランジスタ、BL ビット線、WL ワード線、PL プレート電極
DESCRIPTION OF
Claims (7)
電極層を形成する工程と、前記電極層の上部に酸化処理を行う工程と、希土類元素とCuとS,Se,Teから選ばれる1種以上の元素とを含有するイオン化層を形成する工程とにより、前記電極層及び前記イオン化層を積層した積層膜を形成し、
その後、熱処理工程によって、前記イオン化層から前記希土類元素を拡散させることにより、前記電極層の上部に希土類元素酸化物から成る酸化物層を形成して、前記酸化物層及び前記イオン化層によって構成される前記記憶層を作製する
記憶素子の製造方法。 A method for manufacturing a memory element having a memory layer sandwiched between a first electrode and a second electrode,
A step of forming an electrode layer, a step of performing an oxidation treatment on the electrode layer, a step of forming an ionized layer containing a rare earth element and one or more elements selected from Cu, S, Se, and Te, To form a laminated film in which the electrode layer and the ionized layer are laminated,
Thereafter, an oxide layer made of a rare earth element oxide is formed on the electrode layer by diffusing the rare earth element from the ionized layer by a heat treatment step, and the oxide layer and the ionized layer are formed. A method for manufacturing a memory element.
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