JP5006402B2 - 論理素子 - Google Patents

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Description

本発明は、機械的振動による共振器を用いてビット情報の記憶およびビット情報を用いた演算を行うための論理素子に関するものである。
情報処理装置において、ビット情報を記憶させる記憶装置、また、ビット情報を用いて演算を行う演算装置は、民政機器用，通信用装置として広く用いられいる。現在、主流となっている記憶装置および演算装置は、半導体により作製されたトランジスタなどの論理素子を用いるものである。
一方、現在の半導体トランジスタを基本素子とした論理素子が主流となる以前の１９５０年代において、パラメトロンと呼ばれる論理素子が、国内において広く研究・開発されていた。パラメトロンは、共振器をパラメトリック励振したときに生じる２つの異なる位相を持つ振動状態を、ビットとして扱って論理演算を行うものである（文献１：E.Goto, "The Parametron, a Digital Computing Element which Utilizws Parametric Oscillation", PROCEEDINGS OF THE IRE ,vol.47, pp.1309-1316, 1959.）。
図１０は、上述した従来のパラメトロンの基本素子構成を示す回路図である。このパラメトロンは、周波数ｆの入力交流信号源１００１と、位相反転スイッチ１００２と、結合トランス１００３と、コンデンサー１００４と、結合抵抗１００５と、２つのコイルを備えたインダクタンス１００６と、励振スイッチ１００７と、周波数２ｆの励振用交流信号を発生する加振用交流電源１００８と、出力端子１００９とを備えている。
このパラメトロンの中心部分は、コンデンサー１００４とインダクタンス１００６で構成され、共振周波数ｆのＬＣ共振器である。このＬＣ共振器のインダクタンス１００６の値を、加振用交流電源１００８からの励振用交流信号により周波数２ｆで周期的に変調すると、ＬＣ共振器は周波数ｆでパラメトリック励振され、位相πだけ異なる２つの振動状態が発生する。これらの２つの振動状態は、励振スイッチ１００７をオンにして励振用交流信号を印加することで励振を開始する前に、入力交流信号源１００１より出力される入力交流信号の位相により選択することが可能である。
このパラメトロンにおいて、励振前に、入力交流信号源１００１より出力される共振周波数ｆの交流信号を、印加すると、結合トランス１００３を介してＬＣ共振器は共振状態になる。この状態で、励振スイッチ１００７をオンにしてパラメトリック励振を開始すると、入力交流信号源１００１によって与えられた入力交流信号の位相は維持され、この後で入力交流信号源１００１からの入力交流信号の入力をオフしても、振動状態は継続する。従って、このパラメトロンによれば、入力交流信号源１００１から入力される入力交流信号を位相反転スイッチ１００２により逆転することで、位相がπだけ反転した２つの励振モードを選択的に励振すれば、これを維持することが可能である。
パラメトロンを用いた演算では、上述したようにＬＣ共振器に記憶された２つの振動状態を、次々と異なるパラメトロンに転送していくことにより、シフトレジスターやＡＮＤ，ＯＲ，ＮＯＴ回路などを構成する。
パラメトロンは、当時の半導体素子に比較して安価・高性能という優れた特徴があり、実用機が開発されるまでに至ったが、この後の半導体トランジスタの急速な進展に伴い、速度，集積度，消費電力などにおいて不利なパラメトロンは、開発中止を余儀なくされた。
しかしながら、現在主流となっているトランジスタを基本素子として用いた論理素子においては、動作を継続させるにはある一定の電流供給が必要であり、素子の集積度が高まるにつれ、消費電力が大きくなるという問題があった。また、上述した従来のパラメトロンにおいては、素子の基本単位がＬＣ共振器であるために小型化が困難であり、また、電気的な共振器を用いているため、微細化に伴い素子間のクロストークが発生するようになり悪影響を及ぼすという問題があった。
本発明は、以上のような問題点を解消するためになされたものであり、記憶や演算などを行う論理素子における集積に伴う消費電力の増大が抑制できるようにすることを目的とする。
本発明に係る論理素子は、機械的に振動する振動部と、位相がπ異なる第１の振動状態および第２の振動状態のいずれかの状態で振動部をパラメトリック振動させる励振手段と、この励振手段にパラメトリック振動を起こす信号が入力される入力部と、パラメトリック振動している振動部の第１の振動状態および第２の振動状態のいずれかの状態に対応する信号を出力する出力部とを少なくとも備え、例えば、励振手段は、振動部に静電力を印加することで、振動部を位相がπ異なる第１の振動状態および第２の振動状態のいずれかの振動状態とする第１の励振手段と、第１の振動状態および第２の振動状態のいずれかの振動状態とされた振動部をパラメトリック励振するための第２の励振手段とから構成され、出力部は、振動部の一端側に接続して振動部の振動に対応する信号が出力される出力電極を含むようにしたものである。振動部における第１の振動状態または第２の振動状態は、パラメトリック励振した後で維持される。本発明の論理素子では、これら２つの励振状態に対応して出力部より出力される２つの信号を用いて「０」あるいは「１」のバイナリー情報を表現する。
以上説明したように、本発明によれば、機械的に振動する振動部を、位相がπ異なる第１の振動状態および第２の振動状態のいずれかの状態でパラメトリック振動させ、これらのいずれかの状態に対応する信号を出力するようにしたので、記憶や演算などを行う論理素子における集積に伴う消費電力の増大が抑制できるようになるという優れた効果が得られる。
図１は、本発明の実施例１における論理素子１００の構成例を模式的に示す斜視図である。 図２は、２つの異なる励振状態を説明するための説明図である。 図３は、論理素子１００を駆動する回路の構成を示す構成図である。 図４は、実施例１における論理素子を用いたシフトレジスターの構成を示す平面図である。 図５は、シフトレジスターの動作例について説明するためのタイミングチャートである。 図６は、シフトレジスターの動作例について説明するためのタイミングチャートである。 図７は、実施例１における論理素子を用いた、他の形態のシフトレジスターの構成を示す平面図である。 図８は、実施例１における論理素子を用いた論理回路の構成を示す平面図。 図９は、本発明の実施例２における論理素子の構成を模式的に示す平面図である。である。 図１０は、パラメトロンの基本素子構成を示す回路図である。
以下、本発明の実施例について図を参照して説明する。
［実施例１］
はじめに、本発明の実施例１における論理素子について説明する。図１は、本発明の実施例１における論理素子１００の構成例を模式的に示す斜視図である。論理素子１００は、例えば面方位が（００１）のＧａＡｓからなる基板１０１の上に、単結晶のＡｌ0.7Ｇａ0.3Ａｓからなる犠牲層１２１，単結晶の絶縁性ＧａＡｓからなる絶縁層１０２，シリコンがドープされた単結晶の導電性ＧａＡｓ（第１半導体）からなる導電層１０３，および単結晶の絶縁性ＡｌＧａＡｓ（第２半導体）からなる圧電体層（励振手段）１０４からなる積層構造体を備えている。圧電体層１０４は、例えばＡｌ0.3Ｇａ0.7Ａｓから構成されている。
加えて、論理素子１００は、上述した積層構造体により、支持部１０５，支持部１０６およびこれらに両端が支持された梁１０７が形成されている。梁１０７は、この下面が基板１０１の表面より離間し、梁１０７と基板１０１との対向面の間に空間を形成している。この構造は、後述に例示するように、犠牲層１２１を用いることで形成可能である。
また、一方の支持部１０５の上には、励振電極（入力電極）１０８が形成され、他方の支持部１０６の上には、振動検出電極（出力電極）１１０が形成されている。これら電極は、半導体よりなる圧電体層１０４に対してショットキー接合を形成する金属材料から構成され、例えば、Ｔｉ層とこの上に形成されたＡｕ層との積層構造体である。また、支持部１０５の一部の圧電体層１０４を除去することで露出された導電層１０３の上には、共通電極１０９が形成されている。共通電極１０９は、導電層１０３にオーミック接続する金属材料から構成され、例えば、ＡｕＧｅＮｉ合金から構成されている。
また、励振電極１０８には、パラメトリック励振のためなどの交流信号が供給される配線１１１が接続し、共通電極１０９には接地配線１１２が接続し、振動検出電極１１０には、梁１０７の振動により発生する信号が出力される振動検出配線１１３が接続している。この論理素子では、導電層１０３が、圧電体層１０４を挟んで励振電極１０８および検出電極１１０に対向する共通の電極として機能する。
ここで、論理素子１００の製造について簡単に説明する。例えば、基板１０１の上に、犠牲層１２１を結晶成長し、次いで、犠牲層１２１の上に絶縁性ＧａＡｓを結晶成長させる。引き続いて、この絶縁性ＧａＡｓ層の上にシリコンがドープされた単結晶の導電性ＧａＡｓを結晶成長させ、また、導電性ＧａＡｓ層に上に絶縁性Ａｌ0.3Ｇａ0.7Ａｓを結晶成長させる。これらはヘテロエピタキシャル成長により作製すればよい。
この後、これらの積層膜を、公知のリソグラフィー技術とエッチング技術とにより、支持部１０５，梁１０７，支持部１０６の平面形状に微細加工する。この状態で、他の層に対して犠牲層１２１を選択的に除去することで、梁１０７の領域においては、梁１０７と基板１０１との対向面の間に空間が形成された状態とする。本例では、他の層よりＡｌが多い比率の組成とした犠牲層１２１を用いているので、犠牲層１２１を選択的にエッチング除去することができる。
ここで、梁１０７以外の支持部においても、犠牲層１２１は側面よりエッチング除去される。しかしながら、梁１０７となる部分は、支持部となる他の領域に比較して、幅が狭く形成されているため、梁１０７の領域の犠牲層１２１が除去された状態としても、他の領域の犠牲層１２１は残すことが可能である。例えば、梁１０７の領域の犠牲層１２１が除去されたら、上記エッチングを停止することで、支持部１０５および支持部１０６の領域の犠牲層１２１は残すことができる。この処理により、支持部１０５および支持部１０６の領域においては、他の層に比較して犠牲層１２１が内側に入り込んだ形状となる。なお、上述した製造方法に限るものではなく、他の方法により、梁の部分を形成するようにしても良いことは、言うまでもない。
また、共通電極１０９を形成する領域においては、支持部１０５を構成している一部の絶縁性ＡｌＧａＡｓ層（圧電体層１０４）を除去し、この箇所において、導電性ＧａＡｓ層（導電層１０３）が露出した状態とする。この後、よく知られたリフトオフ法などを用いることで、励振電極１０８，共通電極１０９，および振動検出電極１１０が形成された状態とすることができる。
上述したように構成した本実施例における論理素子１００において、弾性体である梁１０７の持つ共振周波数をｆresとする。ここで、接地配線１１２が接地に接続された状態とし、励振電極１０８にパラメトリック励振配線１１１を通じて電圧を印加すると、圧電体層１０４が持つ圧電効果により、梁１０７は、印加された電圧に比例した延在方向の歪みを受ける。この歪みは、梁１０７の共振周波数を変化させる。従って、励振電極１０８に周波数２ｆresの交流電圧を印加すると、梁１０７は周波数２ｆresで周期的に歪みを受け、梁１０７の共振周波数は周波数２ｆresで変調され、梁１０７は周波数ｆresでパラメトリックに励振される。
ところで、本実施例では、一例として導電性ＧａＡｓの層および絶縁性ＡｌＧａＡｓの層から梁１０７が構成されているようにしたが、このように、ＡｌＧａＡｓなどのようにバンドギャップの大きい高い電圧耐圧を備えた層を積層構造の一部に設けることで、より大きな電圧を梁１０７に対して印加することが可能となる。圧電効果を備えて振動発生の元となる圧電体層１０４を、導電層１０３など他の層に比較して大きなバンドギャップの化合物半導体から構成することで、圧電体層１０４の耐圧を向上させることができ、より大きな電圧を印することが可能となる。この結果、本実施例によれば、より大きな歪みを梁１０７に発生させることができる。また、高い電圧耐性を備えているので、リーク電流の問題を抑制した状態で、より微細化を進めることが可能となる。加えて、梁１０７は、単結晶で構成されたものとなり、優れた機械特性を備えた状態となっている。
上述したように励振される梁１０７には、図２の（ａ）に示す励振電圧に対して図２の（ｂ）に示すように、振動の位相がπだけ異なる２つの励振状態が存在できる。これらの２つの状態を用い、２つの励振状態を「０」および「１」のビット状態と対応付けることで、デジタル演算を行うことが可能となる。梁１０７の励振状態は、振動検出電極１１０と共通電極１０９との間に発生するピエゾ電圧として、接地配線１１２と振動検出配線１１３とを通じて検出できる。
次に、上述した構成の論理素子１００を駆動する回路について説明する。図３は、論理素子１００を駆動する回路の構成を示す構成図である。この回路に接続する論理素子１００は、前述同様に、両端が支持部１０５および支持部１０６に支持されて共振周波数ｆresの梁１０７を備える。
また、入力電極を、梁１０７に初期励振を与えるための初期励振電極（第１電極）１０８ａと、梁１０７をパラメトリック励振するためのパラメトリック励振電極（第２電極）１０８ｂとから構成している。初期励振電極１０８ａには、梁１０７の共振周波数で、位相がπ異なる２つの交流電圧が選択的に印加される。また、パラメトリック励振電極１０８ｂには、梁１０７をパラメトリック励振するための、梁１０７の共振周波数の２倍の周波数の交流電圧が印加される。
初期励振電極１０８ａは、支持部１０６に備えられ、パラメトリック励振電極１０８ｂは、支持部１０５に備えられている。なお、初期励振電極１０８ａおよびパラメトリック励振電極１０８ｂは、ショットキー電極である。
また、この回路は、周波数ｆresの入力交流信号を発生する入力交流信号源３０１と、位相反転スイッチ３０２と、結合抵抗３０４と、励振スイッチ３０５と、周波数２ｆresの励振用交流信号を発生する励振用交流信号源３０６と、出力端子３０７とを備えている。
この回路において、励振スイッチ３０５をオンにして励振用交流信号源３０６からの周波数２ｆresの励振用交流信号をパラメトリック励振電極１０８ｂに印加すると、梁１０７の延在方向に歪みが周期的に加わり、梁１０７は周波数ｆresでパラメトリック励振される。ここで、前述したように、位相がπだけ異なる２つの振動状態は、励振スイッチ３０５をオンにしてパラメトリック励振を開始する前に、入力交流信号源３０１より入力される入力交流信号の位相により選択することが可能である。
例えば、励振スイッチ３０５がオフの状態で、位相反転スイッチ３０２をいずれかの状態でオンにし、入力交流信号源３０１から周波数ｆresの入力交流信号を初期励振電極１０８ａに印加し、梁１０７をいずれかの状態（位相がπ異なる第１の振動状態または第２の振動状態）の共振状態とする。この後、励振スイッチ３０５をオンにしてパラメトリック励振電極１０８ｂに周波数２ｆresの励振用交流信号を印加してパラメトリック励振を開始する。このようにしてパラメトリック振動の状態とすると、上記入力交流信号により与えられた梁１０７のいずれかの振動の位相は維持され、励振スイッチ３０５をオンにした後、位相反転スイッチ３０２をオフにして入力交流信号を遮断しても、上述した梁１０７の振動の位相は維持される。従って、位相反転スイッチ３０２をいずれかの状態でオンにしてパラメトリック励振することで、位相がπだけ反転（シフト）した２つの振動モードを選択して維持することが可能である。このように、本実施例における論理素子は、従来のＬＣ共振器を用いたパラメトロンと等価な動作が実現可能であり、図３に示す回路は、デジタル情報のメモリーセルとして用いることができる。
なお、初期励振電極１０８ａ，パラメトリック励振電極１０８ｂ，共通電極１０９，および振動検出電極１１０は、金属材料から構成するものに限らす、導電性を備えた半導体の薄膜から構成しても良い。例えば、シリコンがドープされたＧａＡｓから構成することが可能である。また、半導体材料として、ＧａＡｓ，ＡｌＧａＡｓを用いるようにしたが、これに限るものではなく、本発明の趣旨を逸脱しない範囲において、ＩｎＡｓ，ＩｎＰ，ＩｎＳｂ，ＩｎＮ，ＧａＰ，ＧａＳｂ，ＧａＮ，ＡｌＰ，ＡｌＳｂ，およびＡｌＮなどの他の化合物半導体を用いるようにしてもよい。また、導電性を持たせるためにシリコンなどの不純物をドーピングしたが、この場合、よく知られた変調ドープ構造を用いて電気的特性の優れた状態にしても良い。
［演算回路１］
次に、本発明の実施例１における論理素子を用いた演算回路（シフトレジスター）について説明する。図４は、本発明における論理素子を用いたシフトレジスターの構成を示す平面図である。このシフトレジスターは、７個の論理素子を備えた場合を例にしている。例えば、面方位が（００１）のＧａＡｓからなる基板４４１の上に、単結晶の絶縁性ＧａＡｓからなる絶縁層（不図示），シリコンがドープされた単結晶の導電性ＧａＡｓ（第１半導体）からなる導電層（不図示），および単結晶の絶縁性ＡｌＧａＡｓ（第２半導体）からなる圧電体層４４２が積層され、所定の間隔で、複数の開口部４４３が形成されてこれらの間に梁４０１〜梁４０７が形成されている。従って、梁４０１〜梁４０７の両端に連続している圧電体層４４２の領域における積層部分が、梁４０１〜梁４０７を支持する支持部となる。また、複数の開口部４４３は、所定の方向（図４左右方向）に１列に配列されて形成されている。従って、梁４０１〜梁４０７も、１列に配列されている。
なお、図４では、絶縁性ＧａＡｓの絶縁層および導電性ＧａＡｓの導電層は、圧電体層４４２の下層に配置されているために示していない。また、基板４４１と、各梁４０１〜梁４０７との対向面の間には空間が形成されているが、これも図には示していない。また、図１および図３を用いて説明した共通電極は、図示しない他の領域において上記導電性ＧａＡｓの導電層に接続し、複数の論理素子に共通に用いられる。
上述したように、各々梁４０１〜梁４０７を備える７個の論理素子において、まず、梁４０１の一端側（図４の上側）に信号入力用の信号入力電極４１１が設けられ、他端側にパラメトリック励振用の励振電極４３１が設けられている。また、梁４０１の他端側から梁４０２の他端側にかけて、振動状態転送用の転送電極（振動結合手段）４２１が設けられている。また、梁４０２においては、この他端側に、パラメトリック励振用の励振電極４３２が設けられている。また、梁４０２の一端側から梁４０３の一端側にかけて、振動状態転送用の転送電極４２２が設けられ、梁４０３においては、この他端側に、パラメトリック励振用の励振電極４３３が設けられている。
同様に、梁４０３の他端側から梁４０４の他端側にかけて、振動状態転送用の転送電極４２３が設けられている。また、梁４０４においては、この他端側に、パラメトリック励振用の励振電極４３４が設けられている。また、梁４０４の一端側から梁４０５の一端側にかけて、振動状態転送用の転送電極４２４が設けられ、梁４０５においては、この他端側に、パラメトリック励振用の励振電極４３５が設けられている。
同様に、梁４０５の他端側から梁４０６の他端側にかけて、振動状態転送用の転送電極４２５が設けられている。また、梁４０６においては、この他端側に、パラメトリック励振用の励振電極４３６が設けられている。また、梁４０６の一端側から梁４０７の一端側にかけて、振動状態転送用の転送電極４２６が設けられ、梁４０７においては、この他端側に、パラメトリック励振用の励振電極４３７および信号出力用の信号出力電極４１２が設けられている。
ここで、梁４０１〜梁４０６の他端側においては、梁の延在方向の中央線を境としてこの左右に、励振電極と転送電極とが互いに絶縁分離して配置され、梁４０７の他端側においては、梁の延在方向の中央線を境としてこの左右に、励振電極４３７と信号出力電極４１２とが互いに絶縁分離して配置されている。また、信号入力電極４１１には、入力端子４１３が接続し、励振電極４３１，励振電極４３４，および励振電極４３７には、共通して励振電圧印加端子４１４が接続し、励振電極４３２および励振電極４３５には、共通して励振電圧印加端子４１５が接続し、励振電極４３３および励振電極４３６には、共通して励振電圧印加端子４１６が接続している。また、信号出力電極４１２には信号出力端子４１７が接続している。
次に、上述したシフトレジスターの動作例について、図５および図６のタイミングチャートを用いて説明する。なお、周波数ｆresの交流信号が、入力端子４１３に入力される電圧であり、また、２つの異なる位相が状態「０」および「１」に対応する。始めに、時刻ｔ0において、例えば、「０」状態に対応する位相を持った交流電圧（入力信号）を入力端子４１３を通じて電極４１１に与えると、梁４０１は印加された交流電圧の位相を持つ振動を開始する。
次に、時刻ｔ01において、励振電圧印加端子４１４を通じて励振電極４３１に周波数２ｆresの励振電圧が印加されると、梁４０１は、「０」状態に対応する位相を維持したままパラメトリック励振する。なお、よく知られているように、励振電極４３１には、パラメトリック励振が起こる所定の振幅以上で励振するような周波数２ｆresの励振電圧を印加する。このようにしてパラメトリック励振の状態となった後、入力端子４１３に入力されている周波数ｆresの入力信号がオフされても、梁４０１は同じ振動を継続する。
上述したようにすることで、パラメトリック励振された梁４０１においては、圧電効果により、励振（振動）している状態と同様の「０」状態に対応する位相を持った交流電圧が、転送電極４２１に発生する。このように転送電極４２１に発生した「０」状態に対応する位相を持った交流電圧は、隣の梁４０２に印加されて梁４０２に初期振動を与える。このため、時刻ｔ02において、励振電圧印加端子４１５を通じて励振電極４３２に周波数２ｆresの励振電圧が印加されると、梁４０２は、「０」状態に対応する位相を維持した状態でパラメトリック励振する。この後、励振電極４３１（励振電圧印加端子４１４）に印加（入力）されている周波数２ｆresの励振電圧がオフされても、梁４０２は同じ振動を継続する。従って、この段階で、入力端子４１３に入力された「０」の情報（入力信号）は、梁４０１から梁４０２に転送されたことになる。
同様にすることで、まず、時刻ｔ1の段階で、励振電圧印加端子４１６を通じて励振電極４３３に周波数２ｆresの励振電圧が印加されることで、梁４０２の振動が梁４０３に転送される。次に、時刻ｔ11の段階で、励振電圧印加端子４１４を通じて励振電極４３４に周波数２ｆresの励振電圧が印加されることで、梁４０３の振動が梁４０４に転送される。次に、時刻ｔ12の段階で、励振電圧印加端子４１５を通じて励振電極４３５に周波数２ｆresの励振電圧が印加されることで、梁４０４の振動が梁４０５に転送される。次に、時刻ｔ2の段階で、励振電圧印加端子４１６を通じて励振電極４３６に周波数２ｆresの励振電圧が印加されることで、梁４０５の振動が梁４０６に転送される。次に、時刻ｔ21の段階で、励振電圧印加端子４１４を通じて励振電極４３７に周波数２ｆresの励振電圧が印加されることで、梁４０７の振動が梁４０７に転送される。最後に、振動が転送された梁４０７における圧電効果で、振動している状態と同様の「０」状態に対応する位相を持った交流電圧が、信号出力電極４１２に発生し、これが信号出力端子４１７より出力される。
また、上述同様に、入力端子４１３に、順次に「０」または「１」に対応する入力信号を入力し、図５に示すシーケンスに従って、励振電圧印加端子４１４，励振電圧印加端子４１５，および励振電圧印加端子４１６に対して順に周波数２ｆresの励振電圧を入力していくと、入力端子４１３に入力された「０」または「１」の情報が、図６に示すように、順次に梁４０１から梁４０７に転送されて信号出力端子４１７より出力される。
なお、上述したシフトレジスターの動作が安定に行われるためには、梁４０１〜梁４０７が同じ共振周波数を持っている必要がある。ここで、圧電性を有する圧電体層４４２を備えている梁４０１〜梁４０７は、直流電圧を加えることにより共振周波数を変化させることができる。例えば、励振電極４３１，励振電極４３２，励振電極４３３，励振電極４３４，励振電極４３５，励振電極４３６，および励振電極４３７と励振電圧印加端子４１４，励振電圧印加端子４１５，および励振電圧印加端子４１６との配線の途中に各々コンデンサーを設け、各励振電極およびコンデンサーの間に直流のバイアス電圧が印加可能とし、印加するバイアス電圧を梁毎に調整すれば、梁４０１〜梁４０７が同じ共振周波数を持つ状態にすることができる。
［演算回路２］
次に、本発明の実施例における論理素子を用いた、他の形態のシフトレジスターについて、図７の平面図を用いて説明する。以下に説明するシフトレジスターは、隣り合う梁の間の振動の結合を、機械的に行うようにしたものである。このシフトレジスターは、７個の論理素子を備えた場合を例にしている。例えば、面方位が（００１）のＧａＡｓからなる基板７４１の上に、単結晶の絶縁性ＧａＡｓからなる絶縁層（不図示），シリコンがドープされた単結晶の導電性ＧａＡｓからなる導電層（不図示），および単結晶の絶縁性ＡｌＧａＡｓからなる圧電体層７４２が積層され、所定の間隔で、複数の開口部が形成されてこれらの間に梁７０１〜梁７０７が形成されている。これらは、図４を用いて説明したシフトレジスターと同様である。
上述したように、各々梁７０１〜梁７０７を備える７個の論理素子において、まず、梁７０１の一端側（図７の上側）に信号入力用の信号入力電極７１１が設けられ、他端側にパラメトリック励振用の励振電極７３１が設けられている。また、梁７０１の一端側の一部と梁７０２の一端側の一部とを連結するように振動状態転送用の連結梁（振動結合手段）７２１が形成されている。また、梁７０２においては、この他端側に、パラメトリック励振用の励振電極７３２が設けられている。また、梁７０２の一端側の一部と梁７０３の一端側の一部とを連結するように振動状態転送用の連結梁７２２が設けられ、梁７０３においては、この他端側に、パラメトリック励振用の励振電極７３３が設けられている。
同様に、梁７０３の一端側の一部と梁７０４の一端側の一部とを連結するように振動状態転送用の連結梁７２３が設けられている。また、梁７０４においては、この他端側に、パラメトリック励振用の励振電極７３４が設けられている。また、梁７０４の一端側の一部と梁７０５の一端側の一部とを連結するように、振動状態転送用の連結梁７２４が設けられ、梁７０５においては、この他端側に、パラメトリック励振用の励振電極７３５が設けられている。
同様に、梁７０５の一端側の一部と梁７０６の一端側の一部とを連結するように、振動状態転送用の連結梁７２５が形成され、梁７０６においては、この他端側に、パラメトリック励振用の励振電極７３６が設けられている。また、梁７０６の一端側の一部と梁７０７の一端側の一部とを連結するように、振動状態転送用の連結梁７２６が設けられ、梁７０７においては、この他端側にパラメトリック励振用の励振電極７３７が設けられ、一端側に信号出力用の信号出力電極７１２が設けられている。
また、図４を用いて説明したシフトレジスターと同様に、まず、信号入力電極７１１には、入力端子７１３が接続している。また、励振電極７３１，励振電極７３４，および励振電極７３７には、共通して励振電圧印加端子７１４が接続している。また、励振電極７３２および励振電極７３５には、共通して励振電圧印加端子７１５が接続している。また、励振電極７３３および励振電極７３６には、共通して励振電圧印加端子７１６が接続している。また、信号出力電極７１２には信号出力端子７１７が接続している。
次に、上述したシフトレジスターの動作例について説明する。始めに、例えば、「０」状態に対応する位相を持った交流電圧（入力信号）を入力端子７１３を通じて電極７１１に与えると、梁７０１は印加された交流電圧の位相を持つ振動を開始する。次に、励振電圧印加端子７１４を通じて励振電極７３１に周波数２ｆresの励振電圧が印加されると、梁７０１は、「０」状態に対応する位相を維持したまま、より大きな振幅でパラメトリック励振する。この状態となった後、入力端子７１３に入力されている周波数ｆresの入力信号がオフされても、梁７０１は同じ振動を継続する。
上述したようにすることで、パラメトリック励振された梁７０１の振動は、連結梁７２１を通じて梁７０２に伝達され、梁７０２に初期振動を与える。この状態で、励振電圧印加端子７１５を通じて励振電極７３２に周波数２ｆresの励振電圧が印加されると、梁７０２は、「０」状態に対応する位相を維持した状態でパラメトリック励振する。この後、励振電極７３１（励振電圧印加端子７１４）に印加（入力）されている周波数２ｆresの励振電圧がオフされても、梁７０２は同じ振動を継続する。従って、この段階で、入力端子７１３に入力された「０」の情報（入力信号）は、梁７０１から梁７０２に転送されたことになる。
このように、上述したシフトレジスターでは、隣り合う梁間の結合を連結梁７２１〜連結梁７２６により行うようにしたものである。このようにしたシフトレジスターによれば、より微細化を進めても、同一の梁の幅方向に２つの電極を配列して設ける必要が無く、図４を用いて説明したシフトレジスターに比較して、より微細化を進めることが可能となる。例えば、連結梁は、カーボンナノチューブやナノワイヤーなどより構成することが可能であり、このような非常に細い構造体で隣り合う梁を結合することにより、結合による共振周波数の変化が抑制された優れた演算装置（シフトレジスター）が実現できる。
［演算回路３］
次に、本発明の実施例における論理素子を用いた論理回路（演算回路）について説明する。以下では、上記論理素子をＡＮＤ・ＯＲ回路に適用した場合の例である。
図８は、本発明における論理素子を用いた論理回路の構成を示す平面図である。この論理回路は、４個の論理素子を備えている。例えば、面方位が（００１）のＧａＡｓからなる基板８４１の上に、単結晶の絶縁性ＧａＡｓからなる絶縁層（不図示），シリコンがドープされた単結晶の導電性ＧａＡｓ（第１半導体）からなる導電層（不図示），および単結晶の絶縁性ＡｌＧａＡｓ（第２半導体）からなる圧電体層８４２が積層されている。
また、これら各層により積層構造体において、所定の間隔で複数の開口部８４３，開口部８４４，および開口部８４５が形成され、これらの間に梁８０１，梁８０２，梁８０３，および梁８０４が形成されている。従って、梁８０１〜梁８０４の両端に連続している圧電体層８４２の領域における積層部分が、梁８０１〜梁８０４を支持する支持部となる。また、複数の開口部８４３，開口部８４４，および開口部８４５は、所定の方向（図８左右方向）に１列に配列されて形成されている。従って、梁８０１〜梁８０４も、１列に配列されている。
なお、図８では、絶縁性ＧａＡｓの絶縁層および導電性ＧａＡｓの導電層は、圧電体層８４２の下層に配置されているために示していない。また、基板８４１と、各梁８０１〜梁８０４との対向面の間には空間が形成されているが、これも図には示していない。また、図１および図３を用いて説明した共通電極は、図示しない他の領域において上記導電性ＧａＡｓの導電層に接続し、複数の論理素子に共通に用いられる。
上述したように、各々梁８０１〜梁８０４を備える４個の論理素子において、まず、梁８０１の一端側（図８の下側）に、信号Ａ入力用の信号Ａ入力電極８１１が設けられている。また、梁８０２の一端側に、信号Ｂ入力用の信号Ｂ入力電極８１２が設けられている。また、梁８０３の一端側に、信号Ｃ入力用の信号Ｃ入力電極８１３が設けられている。これらに対し、梁８０４の一端には、出力電極８１４が設けられている。
加えて、梁８０１，梁８０２，梁８０３，および梁８０４の一端には、これらに共通とされ、梁８０１，梁８０２，梁８０３の振動状態を梁８０４に転送するための転送電極（振動結合手段）８１５が設けられている。なお、各梁の一端に形成されている転送電極８１５は、各梁の入力電極および出力電極８１４とは絶縁分離されている。これらは、梁の延在方向の中央線を境として左右に分離して配置されている。
一方、梁８０１，梁８０２，および梁８０３の他端（図８の上側）には、これらに共通してパラメトリック励振用の入力用励振電極８１６が設けられている。また、梁８０４の他端には、梁８０４をパラメトリック励振するための出力用励振電極８１７が設けられている。
また、信号Ａ入力電極８１１には、信号Ａ入力端子８２１が接続し、信号Ｂ入力電極８１２には、信号Ｂ入力端子８２２が接続し、信号Ｃ入力電極８１３には、信号Ｃ入力端子８２３が接続し、出力電極８１４には、出力端子８２４が接続している。一方、梁８０１，梁８０２，および梁８０３の各々に設けられた各入力用励振電極８１６には、共通して励振電圧印加端子８２６が接続し、梁８０４に設けられた出力用励振電極８１７には、励振電圧印加端子８２７が接続している。
次に、上述した論理回路の動作例について説明する。まず、信号Ａ入力端子８２１，信号Ｂ入力端子８２２，信号Ｃ入力端子８２３には、「０」状態あるいは「１」状態に対応する位相（ビット情報）を持った周波数ｆresの交流電圧（信号Ａ，信号Ｂ，信号Ｃ）が入力される。これにより、入力された信号Ａ，信号Ｂ，信号Ｃは、信号Ａ入力電極８１１，信号Ｂ入力電極８１２，信号Ｃ入力電極８１３より、梁８０１，梁８０２，梁８０３に印加される。この結果、梁８０１，梁８０２，梁８０３は、各々印加された交流電圧（信号Ａ，信号Ｂ，信号Ｃ）の位相を持つ初期振動を開始する。
次に、励振電圧印加端子８２６に周波数２ｆresの励振電圧を入力すると、入力された励振電圧は、入力用励振電極８１６により、梁８０１，梁８０２，梁８０３に印加される。これらの梁８０１，梁８０２，梁８０３は、上述したように既に初期振動が開始されており、ここに周波数２ｆresの励振電圧が印加されるので、初期振動に対応する位相を維持した状態で、パラメトリック励振される。このようにしてパラメトリック振動の状態となると、初期励振を引き起こすための周波数ｆresの交流電圧（信号Ａ，信号Ｂ，信号Ｃ）の入力が停止されても、梁８０１，梁８０２，梁８０３は、初期振動に対応する位相を維持した状態のパラメトリック振動を継続する。
以上のようにして励振された梁８０１，梁８０２，梁８０３のパラメトリック振動は、圧電信号として転送電極８１５により転送されて梁８０４に印加され、この結果、梁８０４が初期振動を開始する。このように、転送電極８１５により、梁８０１，梁８０２，梁８０３のパラメトリック振動が、梁８０４の初期振動として転送される。このとき、３つの梁８０１，梁８０２，梁８０３からの転送出力は、合計されて加えられる。この結果、梁８０１，梁８０２，梁８０３の各々の位相の中で、多い方の位相を持った周波数ｆresの交流電圧が、梁８０４に印加される。
この状態で、励振電圧印加端子８２７に周波数２ｆresの励振電圧が入力され、出力用励振電極８１７により梁８０４に印加されると、梁８０４は、梁８０１，梁８０２，梁８０３の中で多い方の位相を持った状態で、パラメトリック振動を開始する。この結果、このパラメトリック振動に対応する圧電信号が、出力電極８１４に発生して出力端子８２４より出力される。
このように、本論理回路においては、梁８０１，梁８０２，梁８０３における各々の位相をビット情報とすれば、梁８０１，梁８０２，梁８０３の多い方のビット情報が、梁８０４に転送されるようになる。従って、信号Ａ入力端子８２１，信号Ｂ入力端子８２２，および信号Ｃ入力端子８２３に入力される信号の位相に対応するビット情報の多い方の状態が、出力端子８２４より出力されるようになる。
ここで、信号Ａ入力端子８２１，信号Ｂ入力端子８２２，および信号Ｃ入力端子８２３に入力される信号Ａ，信号Ｂ，および信号Ｃのビット情報と、出力端子８２４より出力されるビット情報との対応について以下の表１に示す。
Figure 0005006402
表１に示すように、信号Ａ入力端子８２１にビット情報「１」に対応する交流信号が入力された場合、信号Ｂ入力端子８２２あるいは信号Ｃ入力端子８２３のいずれかにビット情報「１」に対応する交流信号が入力されると、出力端子８２４からはビット情報「１」に対応する交流信号が出力される。前述したように、信号Ａ，信号Ｂ，および信号Ｃのビット情報の多い方が出力されるため、信号Ａが「１」である場合、信号Ｂおよび信号Ｃのいずれかが「１」であれば、信号Ａ，信号Ｂ，および信号Ｃのビット情報の多い方は「１」となり、これが出力される。これは、ＯＲ回路としての動作である。
また、信号Ａ入力端子８２１にビット情報「０」に対応する交流信号を入力された場合、信号Ｂ入力端子８２２と信号Ｃ入力端子８２３の両方にビット情報「１」に対応する交流信号が入力されると、出力端子８２４からはビット情報「１」に対応する交流信号が出力される。前述したように、信号Ａ，信号Ｂ，および信号Ｃのビット情報の多い方が出力されるため、信号Ａが「０」である場合、信号Ｂと信号Ｃとの両方が「１」であれば、信号Ａ，信号Ｂ，および信号Ｃのビット情報の多い方は「１」となり、これが出力される。これは、ＡＮＤ回路としての動作である。これらのように、本実施例の論理回路によれば、ＯＲ回路およびＡＮＤ回路を構成することが可能となる。
ところで、上述では、圧電材料から梁を構成し、梁に設けた電極により初期励振，パラメトリック励振，および振動の検出を行うようにしたが、これに限るものではない。本発明の論理素子は、可撓性を備えるなどにより機械的に振動する振動部と、位相がπ異なる第１の振動状態および第２の振動状態のいずれかの状態で振動部をパラメトリック振動させる励振手段と、この励振手段にパラメトリック振動を起こす信号が入力される入力部と、パラメトリック振動している振動部の第１の振動状態および第２の振動状態のいずれかの状態に対応する信号を出力する出力部とを少なくとも備えることを特徴としたものである。
この論理素子によれば、励振手段により、位相がπ異なる第１の振動状態および第２の振動状態のいずれかの状態に励振されている振動部をパラメトリック励振すれば、パラメトリック振動により、第１の振動状態もしくは第２の振動状態が維持されるようになる。この状態は、出力部により出力されるので検出可能であり、本素子によれば、従来よりあるパラメトロンと同様に、２つの異なる位相を持つ振動状態を「０」あるいは「１」のビット（バイナリー情報）として扱うことが可能である。本発明の論理素子によれば、パラメトロンと同様に、記憶および論理演算を行うことが可能となる。
前述した実施例では、まず、振動部を、圧電材料から構成された圧電体層を励振手段として備える梁で構成している。また、梁に設けた入力電極に入力される交流電圧により、位相がπ異なる第１の振動状態および第２の振動状態のいずれかの状態に振動部を励振してパラメトリック振動を起こしている。また、梁に設けた出力電極より、振動の検出を行うようにしている。
上述した振動部としては、前述したように両端が支持された梁であってもよく、また、一端が支持された片持ちの梁でもよく、また、ねじり梁であっても良い。また、周辺部が固定された薄膜（ダイヤフラム）であっても良い。振動部は、パラメトリック励振が可能な状態であればよい。
また、振動部および励振手段は、圧電体層を備える梁に限らず、静電結合により梁を振動させる構成としても良い。例えば、可動電極となる振動部に対して所定の距離離間して固定電極を設け、振動部と固定電極との間に信号を印加して静電力（クーロン力）により振動部を励振およびパラメトリック励振させることができる。また、振動部の振動により振動部と固定電極との間の間隔（距離）が変化し、これが静電容量の変化として検出できる。
［実施例２］
以下、本発明における実施例２として、静電結合を励振手段に用いる場合について、図９を用いて説明する。本実施例２における論理素子は、まず、両端が支持部９０５および支持部９０６に支持されて共振周波数ｆresの梁９０７を備え、また、梁９０７の振動を検出するための振動検出電極（第３電極）９１０を支持部９０６に備え、支持部９０５の上には共通電極９０９を備えるようにしている。当然ながら、梁９０７は、基板（図示せず）と離間している。また、梁９０７の延在する方向に垂直な方向の一方の近傍に、励振部９１１を備え、梁９０７の延在する方向に垂直な方向の他方の近傍に、パラメトリック励振部９１２を備え、これらは各々初期励振電極９１３および励振電極９１４を備えている。本例では、励振部９１１とパラメトリック励振部９１２とは、梁９０７の延在する方向に垂直な方向に対向配置されている。
また、この回路は、図３と同様に、周波数ｆresの入力交流信号を発生する入力交流信号源３０１と、位相反転スイッチ３０２と、結合抵抗３０４と、励振スイッチ３０５と、周波数２ｆresの励振用交流信号を発生する励振用交流信号源３０６と、出力端子３０７とを備えている。加えて、本回路では、梁９０７に抵抗３０８を介してＤＣ電源を印加可能とし、梁９０７における抵抗値の変化を、共通電極９０９と振動検出電極９１０とにより検出して出力端子３０７から出力可能としている。
この回路において、励振スイッチ３０５をオンにして励振用交流信号源３０６からの周波数２ｆresの励振用交流信号を励振電極９１４に印加し、パラメトリック励振部９１２から梁９０７に対して静電力を印加することで、梁９０７に歪みを周期的に加えることができ、梁９０７を周波数ｆresでパラメトリック励振することができる。ここで、前述したように、位相がπだけ異なる２つの振動状態は、励振スイッチ３０５をオンにしてパラメトリック励振を開始する前に、入力交流信号源３０１より初期励振電極９１３に入力される入力交流信号の位相により選択することが可能である。また、励振の状態は、梁９０７における抵抗値の変化として共通電極９０９と振動検出電極９１０とにより検出して出力端子３０７から出力される。
上記構成とした論理素子は、例えば次に示すようにすることで作製すればよい。まず、高抵抗の単結晶シリコンからなる基板の上に酸化シリコン層を形成し、この上に不純物を高濃度に添加して低抵抗としたシリコンの層を形成して絶縁層（酸化シリコン層）／導電層の積層構造を形成し、この積層構造をよく知られたフォトリソグラフィー技術とエッチング技術とに加工することで、支持部９０５，支持部９０６，梁９０７，励振部９１１，およびパラメトリック励振部９１２を形成することができる。例えば、これらの形状に上記積層構造体をパターニングした後、選択的なエッチングにより下層の絶縁層を所定量除去すれば、他の部分より幅を狭く形成している梁９０７の部分は、絶縁層が除去され、梁９０７と基板（図示せず）とが離間した状態が得られる。
このように作製した場合、支持部９０５，支持部９０６，励振部９１１，およびパラメトリック励振部９１２は、絶縁層の上に導電層を備えた積層構造となっており、梁９０７は、導電層から構成された単層の構造となっている。また、各電極は、支持部９０５，支持部９０６，励振部９１１，およびパラメトリック励振部９１２の導電層の上に、オーミック接続したＡｌ電極から構成すればよい。本例の場合、梁９０７は圧電材料から構成する必要はない。
図９を用いて説明した上記論理素子では、梁９０７（振動部）を半導体から構成し、半導体の変形ポテンシャル効果を用いることで、振動部の振動状態の検出を可能とした。半導体は、歪みを受けるとバンドギャップエネルギーが代わるため、この状態を検出することで、振動状態の検出が可能である。この状態は、前述したように、抵抗値の変化として検出できる。この構成の場合、シリコンやゲルマニウムなどの単体半導体を用いることができる。また、近設させた振動部と電極との間に流れるトンネル電流を検出することで、振動部の振動を検出するようにしても良い。また、振動部におけるピエゾ抵抗効果を用いて振動を検出するようにしても良い。
また、本実施例２における論理素子においても、前述した実施例１の論理素子と同様に、梁９０７，励振部９１１，およびパラメトリック励振部９１２の組を所定の間隔を開けて複数配列し、また、隣り合う梁９０７の間の振動の結合を行う転送電極や連結梁などの振動結合手段を用いることで、シフトレジスターや論理回路を構成することができる。
以上に説明したように、本発明では、今日用いられているトランジスタを基本素子とした装置や、従来のパラメトロン素子における問題を、パラメトロンにおけるＬＣ共振器の代わりに弾性体の機械的振動を利用した共振器を用いることで解決したものである。言い換えると、本発明では、インダクタンスとキャパシタによって構成される電気的な共振器を用いずに、微細加工によって作製した機械的な共振器をパラメトリック励振することで、ビット情報を操作するようにした。
一般に、電気的な共振器に比較し、機械的な共振器は、エネルギーの散逸が著しく小さいことが知られているため、本発明によれば、極めて小さな消費電力で記憶・演算操作を行うことが可能である。また、機械的な共振器の場合、電気的な共振器に見られる静電結合が存在しないため、微細化を行っても素子間のクロストークが著しく小さいことも大きな特徴である。
また、機械的な共振器を構成するための弾性構造体（振動部）は、いわゆる半導体プロセスによってこれまで培われてきた微細加工技術により作製可能であり、現在の半導体トランジスタを基本とした論理素子と同程度にまで微細化することが可能である。
さらに、本発明においては、共振器を構成する振動部を作製する材料として、組成の異なる半導体の積層構造、あるいは、半導体と絶縁体の積層構造、特に、ヘテロエピタキシャル成長によって作製した半導体薄膜積層構造体や、半導体と埋め込み酸化膜（埋め込み絶縁層）の積層構造を用いることができる。また、カーボンナノチューブやナノワイヤーなどで振動部を構成することも可能である。
本発明における振動部を微細化して集積度を上げるためには、上述した微細加工技術の適用が重要となるが、昨今、ＭＥＭＳ（Micro Electro Mechanical System）や、ＮＥＭＳ（Nano Electro Mechanical System）の作製に用いられているＳＯＩ（Silicon on Insulator）基板や、分子線エピタキシーなどによって作製される組成の異なる半導体の積層構造を用い、選択性エッチングなどのある薄膜層を選択的に除去する技術と併用することにより、基板などの周囲の構造体より離間する部分を備えて振動可能とされた振動部を容易に形成でき、高い再現性および信頼性を持つ微細な機械的パラメトロン素子が作製できる。例えば、ＳＯＩ基板を用いることで、図９を用いて説明した論理素子（機械的パラメトロン素子）が作製可能である。
例えば、上述したＳＯＩ基板を用いれば、ＳＯＩ層に対して埋め込み絶縁層を選択的に除去することで、ＳＯＩ層の下に空間を形成することが可能であり、ＳＯＩ層を加工することで、振動部を形成することが容易である。また、ＳＯＩ層の上に異なる組成の半導体を積層しておけば、振動部を組成の異なる半導体の積層構造から構成することが容易にできる。
本発明は、記憶装置や演算装置を構成する素子に、好適に用いられる。

Claims (14)

  1. 機械的に振動する振動部と、
    位相がπ異なる第１の振動状態および第２の振動状態のいずれかの状態で前記振動部をパラメトリック振動させる励振手段と、
    この励振手段に前記パラメトリック振動を起こす信号が入力される入力部と、
    パラメトリック振動している前記振動部の前記第１の振動状態および前記第２の振動状態のいずれかの状態に対応する信号を出力する出力部と
    を少なくとも備え、
    前記励振手段は、
    前記振動部に静電力を印加することで、前記振動部を前記位相がπ異なる第１の振動状態および第２の振動状態のいずれかの振動状態とする第１の励振手段と、
    前記第１の振動状態および前記第２の振動状態のいずれかの振動状態とされた前記振動部をパラメトリック励振するための第２の励振手段と
    から構成され、
    前記出力部は、前記振動部の一端側に接続して前記振動部の振動に対応する信号が出力される出力電極を含み、
    前記第１の励振状態あるいは前記第２の励振状態を用いて「０」あるいは「１」のバイナリー情報を表現することを特徴とする論理素子。
  2. 請求項１記載の論理素子において、
    前記入力部は、
    前記振動部の共振周波数で、位相がπ異なる第１および第２の交流電圧が選択的に印加される第１電極と、
    前記振動部をパラメトリック励振するための、前記振動部の共振周波数の２倍の周波数の第３の交流電圧が印加される第２電極と
    を備えることを特徴とする論理素子。
  3. 請求項２記載の論理素子において、
    所定の間隔を開けて配列された複数の前記振動部と、
    複数の前記振動部の各々に設けられた前記第２電極と、
    複数の前記振動部の配列の一端の振動部に設けられた前記第１電極と、
    複数の前記振動部の配列の他端の振動部に設けられた前記出力電極と、
    隣り合う前記振動部の間の振動の結合を行う振動結合手段と
    を備えることを特徴とする論理素子。
  4. 請求項３記載の論理素子において、
    前記振動結合手段は、隣り合う梁に渡って設けられた転送電極である
    ことを特徴とする論理素子。
  5. 請求項３記載の論理素子において、
    前記振動結合手段は、隣り合う梁の各々の一部を連結する連結梁である
    ことを特徴とする論理素子。
  6. 請求項１記載の論理素子において、
    前記振動部は、埋め込み絶縁層の上に形成された半導体層から構成されていることを特徴とする論理素子。
  7. 機械的に振動する振動部と、
    位相がπ異なる第１の振動状態および第２の振動状態のいずれかの状態で前記振動部をパラメトリック振動させる励振手段と、
    この励振手段に前記パラメトリック振動を起こす信号が入力される入力部と、
    パラメトリック振動している前記振動部の前記第１の振動状態および前記第２の振動状態のいずれかの状態に対応する信号を出力する出力部と
    を少なくとも備え、
    前記振動部は、圧電材料から構成された圧電体層を備える梁を含み、
    前記励振手段は、前記圧電体層であり、
    前記入力部は、前記梁に前記パラメトリック振動を起こす交流電圧が印加される入力電極であり、
    前記出力部は、前記圧電材料の圧電効果による信号が出力される出力電極であり、
    前記第１の励振状態あるいは前記第２の励振状態を用いて「０」あるいは「１」のバイナリー情報を表現することを特徴とする論理素子。
  8. 請求項７記載の論理素子において、
    前記入力電極は、
    前記梁の共振周波数で、位相がπ異なる第１および第２の交流電圧が選択的に印加される第１電極と、
    前記梁をパラメトリック励振するための、前記梁の共振周波数の２倍の周波数の第３の交流電圧が印加される第２電極と
    から構成されていることを特徴とする論理素子。
  9. 請求項２記載の論理素子において、
    所定の間隔を開けて配列された複数の前記梁と、
    複数の前記梁の各々に設けられた前記第２電極と、
    複数の前記梁の配列の一端の梁に設けられた前記第１電極と、
    複数の前記梁の配列の他端の梁に設けられた前記出力電極と、
    隣り合う前記梁の間の振動の結合を行う振動結合手段と
    を備えることを特徴とする論理素子。
  10. 請求項９記載の論理素子において、
    前記振動結合手段は、隣り合う梁に渡って設けられた転送電極である
    ことを特徴とする論理素子。
  11. 請求項９記載の論理素子において、
    前記振動結合手段は、隣り合う梁の各々の一部を連結する連結梁である
    ことを特徴とする論理素子。
  12. 請求項７記載の論理素子において、
    前記梁は、
    第１半導体からなる導電層と、
    前記導電層の上に積層されて、前記第１半導体より低い伝導性の第２半導体および絶縁体のいずれかからなる前記圧電体層と
    から構成されていることを特徴とする論理素子。
  13. 請求項１２記載の論理素子において、
    前記梁は、
    第１化合物半導体からなる前記導電層と、
    前記導電層の上に積層されて、前記第１化合物半導体よりバンドギャップの大きな第２化合物半導体からなる前記圧電体層と
    から構成されていることを特徴とする論理素子。
  14. 請求項１２記載の論理素子において、
    前記第２半導体は、ヘテロエピタキシャル成長によって作製されたものであることを特徴とする論理素子。
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