JP4984379B2 - 素子分離領域を有する半導体装置とその製造方法 - Google Patents
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これらMOSトランジスタ例えばnチャネルMOSトランジスタは、例えばp型のウエル領域102に、n型のソースないしはドレイン領域103SDが、所要のチャネル長に対応する間隔をもって形成される。そして、各対のソースないしはドレイン領域103SD間上にゲート絶縁層104が被着形成され、この上にゲート電極105が形成されてゲート部が構成される。
この素子分離領域106は、図13及び図14に示すように、p型不純物を高濃度にイオン注入して形成される。
このため、図12に示すように、ソースないしドレイン領域103SDの対向幅、すなわちチャネル幅WLが縮小される狭チャネル化が生じ、また、両MOS1及びMOS2間の間隔DLが大となる。
また、上述した両MOS1及びMOS2間の間隔DLが大となることにより、回路素子の高密度、高集積度が阻害される。
また、図13に示されるように、実質的に素子分離領域106が、MOSトランジスタのソースないしはドレイン領域103SDに接近ないしは接触し、特に基体表面での耐圧の低下、リークを発生させるなどの問題を生じる。
撮像部201は、各画素形成領域に、フォトダイオード等の受光部と、その読み出し用トランジスタ、リセット用トランジスタ、増幅トランジスタを構成する通常3個のnチャネルMOSとが形成される。
また、本発明は、上述した本発明製造方法にあって、上記第1の選択的不純物導入領域の形成工程後に、上記第2の選択的不純物導入領域の形成工程がなされ、上記第1の選択的不純物導入領域の形成が、該第1の選択的不純物導入領域の形成部に開口もしくは肉薄による第1の不純物導入窓を有する第1のマスク層の形成工程と、該第1の不純物導入窓を通じて上記第1導電型の不純物を所定の濃度をもって上記半導体基体に選択的に導入することによってなされ、上記第2の選択的不純物導入領域の形成が、上記第1の不純物導入窓の形成位置から上記第1の選択的不純物導入領域上からの不純物の横方向拡散による広がりの回避が望まれる領域に向かって延びる開口もしくは肉薄による第2の不純物導入窓を上記第1のマスク層に形成するか、あらためて形成した第2のマスク層に形成し、該第2の不純物導入窓を通じて上記半導体基体に選択的に導入することによってなされることを特徴とする。
また、本発明は、上述した製造方法にあって、CMOSイメージセンサによる半導体装置の撮像部を構成する絶縁ゲート形電界効果トランジスタ間を上記素子分離領域によって分離することを特徴とする。
また、第1導電型、第2導電型の呼称は、同一半導体装置において、互いに異なる導電型を指称するものである。
したがって、回路素子間、例えばMOSトランジスタ間の間隔を狭小化することができ、高密度、高集積化を図ることができる。
また、素子分離領域の広がりによる回路素子の例えばMOSトランジスタのソースないしはドレイン領域の面積の幅の変動による狭チャネル化、特性の不安定化を回避することができる。
図1は、この実施の形態例における本発明による半導体装置の要部、この例では、nチャネルMOSトランジスタを有する半導体装置10の模式的平面パターン図であり、図2及び図3は、図1のA−A線上及びB−B線上の概略断面図を示す。図においては、2個のnチャネルMOSトランジスタMOS1及びMOS2が示されている。
この例では、n型のSiより成る半導体基体11の一主面11a側に臨んで形成されたp型のウエル領域12に、n型のソースないしはドレイン領域13SDが、所要のチャネル長に対応する間隔をもって形成され、これらソースないしはドレイン領域13SD間上にゲート絶縁層14が被着形成され、この上にゲート電極105が形成されてゲート部が構成されたnチャネル型MOSトランジスタMOS1及びMOS2が形成されて成る。
この素子分離領域16は、第1の選択的不純物導入領域17と、第2の選択的不純物導入領域18とによって構成される。
すなわち、予め選定された第2の選択的不純物導入領域18の不純物、この例ではn型の不純物の導入量により、第1の選択的不純物導入領域17からの不純物の再拡散による不要な横方向(すなわち主面11aに沿う面方向)の広がる第1導電型、この例ではp型を打ち消す、すなわち例えば相殺し、実質的に、面方向の広がりが抑制された幅狭な素子分離領域16が形成される。
そして、素子分離領域16上には、分離絶縁層30が形成される。
[半導体装置の製造方法の第1の実施の形態例]
この実施の形態例では、上述の図1〜図4で説明した半導体装置10の製造方法の実施の形態例であって、先ず、図4Aに示すように、主面11aに臨んでp型のウエル領域12が形成された例えばSi半導体基体11が用意される。
このp型ウエルは、例えばn型の半導体基体11の主面11aから、p型不純物のイオン注入によって形成することができる。
このイオン注入は、複数回例えば5回のイオン注入が重ねて行われることによって所要の厚さに、また厚さ方向に所要の濃度をもって形成することができる。
例えば
第1回のイオン注入:2MeVで、1×1011cm-2〜1×1012cm-2、
例えば5×1011cm-2
第2回のイオン注入:1.5MeVで、1×1011cm-2〜1×1012cm-2、
例えば8×1011cm-2
第3回のイオン注入:1.0MeVで、1×1012cm-2〜1×1013cm-2、
例えば3×1012cm-2
第4回のイオン注入:600keVで、1×1012cm-2〜1×1013cm-2、
例えば3×1012cm-2
第5回のイオン注入:300keVで、1×1012cm-2〜1×1013cm-2、
例えば3×1012cm-2
によって形成することができる。
そして、この第1の不純物導入窓31Wを通じて、p型の不純物例えばボロン(B)をイオン注入して第1の選択的不純物導入領域17を形成する。このイオン注入は、例えば40keVのエネルギーで1×1013cm-2〜1×1014cm-2のドーズ量例えば5×1013cm-2でイオン注入する。
そして、この第2の不純物導入窓32Wを通じて、n型の不純物例えばりん(P)をイオン注入して第2の選択的不純物導入領域18を形成する。
この熱処理によって、予め選定された第2の選択的不純物導入領域18の不純物、この例ではn型の不純物の導入量により、第1の選択的不純物導入領域17からの不純物の再拡散による不要な横方向(すなわち主面11aに沿う面方向)の広がる第1導電型この例ではp型を打ち消すように、例えば相殺するように働き、実質的に、面方向の広がりが抑制された図5Bに示すように、幅狭な素子分離領域16が形成される。
そして、ゲート電極15及び分離絶縁層30をマスクとして、n型不純物のソースないしはドレイン領域13SDを、例えば40keVで、2×1015cm-2のドーズ量にりんPをイオン注入することによって形成して、複数、図示では2個のnチャネルMOSトランジスタMOS1及びMOS2が幅狭な素子分離領域16によって分離されて形成される。
例えば図6に素子分離領域の形成部のみの概略断面図を開示したように、先ず、図6Aに示すように、上述した第2のマスク層32形成し、これに形成した第2の不純物導入窓32Wを通じて上述した第2の選択的不純物導入領域18を形成し、その後、図6Bに示すように、第2の不純物導入窓32Wを覆って、上層のマスク層32Sを、例えばCVD法によるSiO2を全面的に成膜して形成する。このようにして不純物導入窓32Wの側面にサイドウオール70を形成し、このサイドウオール70内に、第2の不純物導入窓32Wに比し、幅狭とされた上層マスク層32Sの単層による厚さd1の肉薄とされた第1の不純物導入窓31Wを形成する。
すなわち、サイドウオール70を含んで実質的に大なる厚さd2とされた部分に比し、小なる厚さd1を有する肉薄部によって形成された不純物導入窓31Wを通じて上述した第1の選択的不純物導入領域17を形成することができる。
この実施の形態例は、本発明をCMOSイメージセンサに適用する場合で、図8〜図11を参照して説明する。
この場合、図15で示した周辺回路部202における素子分離は、通常と同様にトレンチ型の素子分離とし、撮像部201における素子分離領域16を、前述した図6の手法を基本とする方法によって第1及び第2の選択的不純物導入領域17及び18を形成することによって形成する。
図8Aに示すように、例えば図4Aで説明したと同様のウエル領域12を有する例えばSi半導体基体11が用意され、その図15で示した周辺回路部202の形成部にトレンチ構造による分離領域を形成する。
そして、開口51Wを通じて半導体基体11の主面11a側から所要の深さに例えばRIE(Reactive Ion Etching)による異方性エッチングを行ってトレンチ52を形成する。
次に、図8Bに示すように、トレンチ52内を埋め込んで第1のマスク層51上に跨って全面的に例えばSiO2による埋め込み絶縁層53を例えばCVD法によって形成する。
次に、図9Bに示すように、平坦化面上に例えばSiNによる第2のマスク層54を全面的に形成する。
図10Bに示すように、この第2の不純物導入窓55を通じて外部に露呈したSi半導体基体11の主面11aを熱酸化して例えば厚さ100nmの酸化膜56を形成する。
そして、第2の不純物導入窓55を通じて、その酸化膜56を貫通する注入エネルギーをもって、この例では、n型の不純物イオンを、低濃度をもってイオン注入して第2の選択的不純物導入領域18を形成する。
このようにして、第2の不純物導入窓55内にサイドウオール57を形成して、このサイドウオールによって囲まれた領域に、第2の不純物導入窓55に比して幅狭で他部に比して肉薄の第1の不純物導入窓58を形成する。
そして、この第1の不純物導入窓58を通じて例えばp型の不純物をイオン注入して高濃度の第1の選択的不純物導入領域17を形成し、目的とする素子分離領域16を形成する。
その後、図11Cに示すように、熱燐酸によるエッチングを行って残存するSiNによるマスク層を除去する。このとき、Si02による上層絶縁層54S、酸化膜56は、エッチングされることなく残され、これらによって分離絶縁層30が形成される。
そして、通常周知の方法によって撮像部201の各画素の形成部に、それぞれ受光素子の例えばフォトダイオードPDと、その読み出しトランジスタMOSと、図示しないが、増幅トランジスタ、リセットトランジスタの各MOSトランジスタを形成し、同時に、周辺回路部202の形成部にCMOS等の回路(図示せず)を形成する。
したがって、例えば図1で示すように、素子分離領域16によって分離された隣接する素子間の間隔DSは、図12に示した従来構造の間隔DLに比し小、すなわちDS<DLとすることができ、高密度、高集積密度が図られる。
そして、本発明によれば、素子分離領域の拡大を回避できることにより設計どおりの回路素子、半導体装置を構成することができるものである。
また、素子分離領域16の素子との隣接部における不純物濃度が、第1の選択的不純物領域17の不純物濃度を第2の選択的不純物領域18による打消しによって低濃度化されていることから、素子、例えばMOSのソースないしはドレイン領域13SDとの間のリークの改善、耐圧の向上を図ることができる。そして、素子分離領域を素子に充分近づけることができることから、高密度化を図ることができる。
また、上述したところは、主として、分離する回路素子がnチャネルMOSトランジスタである場合について示したが、pチャネルMOSトランジスタに適用する場合には、各導電型を逆導電型に選定する。
また、MOSトランジスタ以外の素子間分離に適用することもできるなど、上述した例に限定されるものではなく、本発明において、種々の変更を行うことができる。
Claims (8)
- 半導体基体に、素子分離領域を有する半導体装置であって、
上記素子分離領域が、所定の濃度をもって第1導電型不純物が導入された第1の選択的不純物導入領域と、該第1の選択的不純物導入領域に比し低い所定の不純物濃度の第2導電型不純物が選択的に導入された第2の選択的不純物導入領域とを有し、
上記素子分離領域に接するソースないしドレイン領域に、第2導電型不純物が選択的に導入された第3の選択的不純物導入領域を有し、
上記第2の選択的不純物導入領域は、上記第1の選択的不純物導入領域からの不純物の横方向拡散による広がりの回避が望まれる上記第3の選択的不純物導入領域に差し渡って形成されて成ることを特徴とする素子分離領域を有する半導体装置。 - 半導体基体に、素子分離領域を有する半導体装置の製造方法であって、
上記素子分離領域の形成工程が、第1導電型不純物を所定の導入量をもって所定領域に選択的に導入する第1の選択的不純物導入領域の形成工程と、該第1の選択的不純物導入領域の形成工程の前もしくは後に、該第1の選択的不純物導入領域の上記所定の導入量より小なる不純物導入量をもって第2導電型不純物を選択的に導入する第2の選択的不純物導入領域の形成工程とを有し、
上記素子分離領域に接するソースないしドレイン領域に、第2導電型不純物を選択的に導入する第3の選択的不純物導入領域の形成工程と、
上記第2の選択的不純物導入領域は、上記第1の選択的不純物導入領域からの不純物の横方向拡散による広がりの回避が望まれる上記第3の選択的不純物導入領域に差し渡って、上記第1及び第2導電型不純物の加熱活性化後における上記第1の選択的不純物導入領域からの上記第1導電型不純物の横方向拡散領域での上記第1導電型不純物を打ち消す程度の不純物濃度に選定することを特徴とする素子分離領域を有する半導体装置の製造方法。 - 上記第1及び第2の選択的不純物導入領域が、上記第1及び第2導電型不純物のイオン注入領域であることを特徴とする請求項2に記載の素子分離領域を有する半導体装置の製造方法。
- 上記第1の選択的不純物導入領域の形成工程後に、上記第2の選択的不純物導入領域の形成工程がなされ、
上記第1の選択的不純物導入領域の形成が、該第1の選択的不純物導入領域の形成部に開口もしくは肉薄による第1の不純物導入窓を有する第1のマスク層の形成工程と、該第1の不純物導入窓を通じて上記第1導電型不純物を所定の濃度をもって上記半導体基体に選択的に導入することによってなされ、
上記第2の選択的不純物導入領域の形成が、上記第1の不純物導入窓の形成位置から上記第1の選択的不純物導入領域上からの不純物の横方向拡散による広がりの回避が望まれる上記第3の選択的不純物導入領域に向かって延びる開口もしくは肉薄による第2の不純物導入窓を上記第1のマスク層に形成するか、あらためて形成した第2のマスク層に形成し、該第2の不純物導入窓を通じて上記半導体基体に選択的に導入することによってなされることを特徴とする請求項2に記載の素子分離領域を有する半導体装置の製造方法。 - 上記第2の選択的不純物導入領域の形成後に、上記第1の選択的不純物導入領域の形成がなされ、
上記第2の選択的不純物導入領域の形成が、開口もしくは肉薄とした第2の不純物導入窓を有する第1のマスク層の形成工程と、該第2の不純物導入窓を通じて上記第2導電型の不純物を所定の濃度をもって上記半導体基体に選択的に導入することによってなされ、
上記第1の選択的不純物導入領域の形成が、上記第2の不純物導入窓の内側面に形成したサイドウオールによって、上記第2の不純物導入窓内に限定的に形成された第1の不純物導入窓を通じて上記第1導電型不純物を所定の濃度をもって上記半導体基体に選択的に導入することによってなされることを特徴とする請求項2に記載の素子分離領域を有する半導体装置の製造方法。 - 上記第1及び第2の選択的不純物導入領域の形成が、共通のマスク層の開口もしくは肉薄による不純物導入窓を通じてなされ、上記第2導電型不純物の導入が、不純物導入窓を通じて上記半導体基体面に対し斜め方向からの不純物導入によってなされることを特徴とする請求項2に記載の素子分離領域を有する半導体装置の製造方法。
- 上記素子分離領域によって絶縁ゲート形電界効果トランジスタが他部と分離されて半導体集積回路装置を形成することを特徴とする請求項2,3,4,5または6に記載の半導体装置の製造方法。
- CMOSイメージセンサによる半導体装置の撮像部を構成する絶縁ゲート形電界効果トランジスタ間を上記素子分離領域によって分離することを特徴とする請求項2,3,4,5または6に記載の半導体装置の製造方法。
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