JP5326937B2 - Ｃｍｏｓ固体撮像素子の駆動方法 - Google Patents

Description

本発明は、ＣＭＯＳ固体撮像素子の駆動方法に関する。

一般にＭＯＳ型半導体装置では、素子分離として長くＬＯＣＯＳ（選択酸化）分離が用いられ、近年、微細化のためＳＴＩ（シャロー・トレンチ・アイソレーション）が用いられるようになってきている。

ＣＭＯＳ固体撮像素子においても、同様に素子分離にＳＴＩを採用することが一般的になってきている。ＣＭＯＳ固体撮像素子は、画素領域とそれを駆動し信号処理する周辺回路とから成っており、周辺回路の微細化技術を画素領域でも採用している。近年の微細ＣＭＯＳ固体撮像素子の画素の素子分離においても、周辺と同じＳＴＩ素子分離法が用いられることが一般的である。

図９にＣＭＯＳ固体撮像素子における画素領域の要部を上面から見た概略構成を示し、図１０に従来のＳＴＩ分離によるフォトダイオード（光電変換部）と画素のトランジスタの断面構造を示す。なお、図１０は図９のＡーＡ線上の断面に対応する。

ＣＭＯＳ固体撮像素子は、光電変換部となるフォトダイオードＰＤと、複数のＭＯＳトランジスタとで単位画素２〔２Ａ，２Ｂ，２Ｃ，２Ｄ〕を形成し、複数の単位画素２がマトリクス状に配列して画素領域３を構成している。単位画素２は、例えば、１つのフォトダイオードＰＤと４つのＣＭＯＳトランジスタ、すなわち読み出しトランジスタ、リセットトランジスタ、選択トランジスタ及び増幅トランジスタで構成される。図９では、説明の簡略化のために、単位画素２としてフォトダイオードＰＤとこれに接続された読み出しトランジスタＴｒ1、リセットトランジスタＴｒ2 及び増幅トランジスタＴｒ３のみを示し、他の選択トランジスタは省略した。読み出しトランジスタは，フォトダイオードＰＤの電荷蓄積領域とフローティングディフュージョン（ＦＤ）となるソース・ドレイン領域４とゲート絶縁膜を介して形成された転送ゲート電極５とで形成される。リセットトランジスタＴｒ2 は、一対のソース・ドレイン領域４及び６とゲート絶縁膜を介して形成されたリセットゲート電極７とで形成される。増幅トランジスタＴｒ３は、ソース・ドレイン領域６及び８とゲート絶縁膜を介して形成されたゲート電極とで形成される。垂直方向に配列された各画素の読み出しトランジスタＴｒ１の一方のソース・ドレイン領域８には垂直信号線１０が接続され、リセットトランジスタＴｒ２の一方のソース・ドレイン領域６には電源電圧Ｖｄｄを供給する電源線が接続される。画素２〔２Ａ，２Ｂ，２Ｃ，２Ｄ〕の相互間は素子分離領域２２により分離される。

従来のＳＴＩ分離によりＣＭＯＳ固体撮像素子１１は、図１０の断面構造に示すように、例えば、ｎ型シリコン半導体基板１２にｐ型半導体ウェル領域１３が形成され、このｐ型半導体ウェル領域１３にトレンチ１４が形成されると共にトレンチ１４内にシリコン酸化膜１５が埋め込まれて、隣合う画素２間を素子分離する素子分離領域、すなわちＳＴＩ領域２２１（図９の素子分離領域２２に相当する）が形成される。このＳＴＩ領域２２１により、一方の画素２ＢのフォトダイオードＰＤとこれに隣合う画素２ＡのフォトダイオードＰＤが分離され、また一方の画素２Ｂの読み出しトランジスタＴｒ1 のフローティング・ディフージョン（ＦＤ）と他方の画素２Ａの増幅トランジスタＴｒ３ のソース・ドレイン領域８とが分離される。

フォトダイオードＰＤは、いわゆるｎ型基板１２とｐ型半導体ウェル領域１３とｎ型電荷蓄積領域１８とその表面側の絶縁膜２０との界面のｐ＋アキューミュレーション層１９とからなるＨＡＤ（Ｈａｌｌ Ａｃｕｍｕｌａｔｅｄ Ｄｉｏｄｅ）構造に形成されている。読み出しトランジスタＴｒ1 では、フォトダイオードＰＤのｎ型電荷蓄積領域１８とフローティングディフュージョン（ＦＤ）となるソース・ドレイン領域４間にゲート絶縁膜２１を介して転送ゲート電極５を形成して構成される。一方、ＳＴＩ領域２２１では、深く埋め込まれたシリコン酸化膜１５とｎ型電荷蓄積領域１８及びｐ型半導体ウェル領域１３との界面に、暗電流や白傷を抑制するためのｐ+ 半導体領域１７が形成される。

一方、ＭＯＳ固体撮像素子において、素子分離部として半導体基板を侵食しないように、半導体基板上に形成した絶縁膜で素子分離部を構成するようにした技術が提案されている（特許文献１参照）。

特開２００２−２７０８０８号公報

画素領域の分離技術として上述したＳＴＩ素子分離方式を用いたＣＭＯＳ固体撮像素子では、大きく２つの問題がある。

ＳＴＩ素子分離方式は、シリコン基板（１２、１３）に深いトレンチ１４を形成し、シリコン酸化膜１５を埋め込んで素子分離領域２２１を形成するため、微細な素子分離領域の形成に優れている。しかしながら、深く埋め込まれたシリコン酸化膜１５とシリコン基板（１２、１３）との熱膨張係数の違いなどから、熱応力に起因した結晶欠陥が入り易いという第１の問題点がある。そのため、ＳＴＩ形状をテーパーにするなどの工夫が行われている。しかし、ＳＴＩ形状をテーパー状にすることは、フォトダイオードＰＤの領域を狭くすることになり、飽和信号量や感度の減少につながってしまう。

第２の問題点は、トレンチ１４内のシリコン酸化膜１５とフォトダイオードＰＤに界面にあるｐ+ 半導体領域１７の存在である。フォトダイオードＰＤ、いわゆるＨＡＤセンサでは、ｎ型電荷蓄積領域１８を空乏化状態にするが、シリコン酸化膜１５との境界は界面準位からの少数電流キャリアの発生による暗電流や白傷を抑制するため、拡散層によるＰ+ 半導体領域１７で覆う必要がある。そのため、ＳＴＩ領域２２１のシリコン酸化膜１５の界面をＨＡＤセンサのｐ＋アキューミュレーション層１９と同程度の濃度を有するｐ＋半導体領域１７で覆う必要がある。３次元的に深さ方向を十分な濃度で覆うことの製造上の問題がある。例えば、ＳＴＩ領域２２１のトレンチ側面に、ｐ＋半導体領域１７を形成するためのｐ型不純物をイオン注入で導入することが難しい。すなわち、斜めイオン注入で狭いところ（トレンチ側面）に不純物を導入するためイオン注入が難しい。また、さらに工程の初期にｐ＋半導体領域１７を導入するため、熱拡散によりｐ＋半導体領域１７がフォトセンサ（フォトダイオードＰＤ）側へ大きく広がり、フォトセンサを狭めてしまうという問題がある。例え、熱処理が少なくできても、原理的にＳＴＩ領域２２１のトレンチ側面を高濃度のｐ＋半導体領域１７で覆う必要があるという理由から、図１０に示すように、フォトセンサのｎ型電荷蓄積領域１８の面積は狭くなり、飽和信号量が減少するという根本的な問題がある。

従来の微細化技術であるＳＴＩ領域２２１による素子分離は、単純なＭＯＳトランジスタの分離法としては微細な分離を実現できるが、ＣＭＯＳ固体撮像素子の画素間分離にとっては、上述した２点の問題があり、画像の劣化と微細画素の製造を困難にしている。

本発明は、上述に点に鑑み、結晶欠陥による白傷の発生や暗電流の発生を抑制しつつ、かつ飽和信号量を従来に比べて増大させたＣＭＯＳ固体撮像素子を提供し、その駆動において、電荷蓄積期間の光電変換部（フォトダイオード）に不要な電荷が流れ込まないようにしたＣＭＯＳ固体撮像素子の駆動方法を提供するものである。
すなわち、本発明は、上述した本来微細化のために採用するＳＴＩ分離法では、界面の暗電流を抑制するための表面ピンニング層（いわゆるｐ型半導体領域）を必要とし、実効的なセンサ面積が稼げない、という問題を解決し、同一面積の画素サイズにてより大きな飽和信号量を得ると共に、暗電流の発生も抑制できるＣＭ固体撮像素子を用いる。本発明は、このＣＭＯＳ固体撮像素子において、良好に動作させる駆動方法である。特に、分離領域で多くの領域を占める、フォトダイオード間と、フォトダイオードとトランジスタ間の分離領域に関してセンサ領域を広げることにより、飽和信号量を増やすことを可能とするＣＭＯＳ固体撮像素子を用いた駆動技術を提供するものである。

本発明に係るＣＭＯＳ固体撮像素子の駆動方法は、隣合う画素間が、拡散層と当該拡散層よりも太い幅を有するその上の絶縁膜とで構成された素子分離手段により分離され、当該拡散層よりも浅く形成された当該画素の光電変換部が当該絶縁膜の下方に延在して当該拡散層に接し、当該拡散層よりも浅く形成された当該画素のソース・ドレイン領域が当該拡散層に接すると共に、当該光電変換部のアキューミュレーション層が前記絶縁膜と前記拡散層との間に延長して一定の深さで形成されているＣＭＯＳ固体撮像素子の駆動方法であって、少なくとも、画素の光電変換部に素子分離手段を介して隣接する他の画素のトランジスタのソース・ドレイン領域の電位を、光電変換部に電荷を蓄積する電荷蓄積期間内で０Ｖにならない電位に設定して、各画素を駆動することを特徴とする。

本発明に係るＣＭＯＳ固体撮像素子の駆動方法によれば、少なくとも、画素の光電変換部に素子分離手段を介して隣接する他の画素のトランジスタのソース・ドレイン領域に電位を、上記光電変換部の電荷蓄積期間内に０Ｖにならない電位に設定することにより、素子分離手段の絶縁膜直下にはポテンシャバリアが形成される、このポテンシャルバリアにより、上記絶縁膜上に延長した例えばゲート電極の電位で、絶縁膜直下に空乏化あるいは反転層が誘起されても、ソース・ドレイン領域から光電変換部へ電荷が漏れ込むことがなく、ＣＭＯＳ固体撮像素子を良好に動作させることができる。

本発明に係るＣＭＯＳ固体撮像素子の第１実施の形態を示す要部の構成図である。 本発明に係るＣＭＯＳ固体撮像素子の第２実施の形態を示す要部の構成図である。 本発明に係るＣＭＯＳ固体撮像素子の第３実施の形態を示す要部の構成図である。 Ａ 本発明に係るＣＭＯＳ固体撮像素子の駆動方法の説明に用いたＣＭＯＳ固体撮像素子の実施の形態を示す要部の構成図である。 Ｂ 素子分離領域を挟んでフォトダイオードと隣接画素のトランジスタのソース・ドレイン領域における表面ポテンシャル分布の比較図である。 Ｃ 素子分離領域を挟んでフォトダイオードと隣接画素のトランジスタのソース・ドレイン領域における本実施の形態の表面ポテンシャル分布図である。 Ａ〜Ｂ 本発明に係るＣＭＯＳ固体撮像素子の製造方法の参考例を示す製造工程図（その１）である。 Ｃ〜Ｄ 本発明に係るＣＭＯＳ固体撮像素子の製造方法の参考例を示す製造工程図（その２）である。 Ｅ〜Ｆ 本発明に係るＣＭＯＳ固体撮像素子の製造方法の参考例を示す製造工程図（その３）である。 本発明に係るＣＭＯＳ固体撮像素子の製造方法の参考例を示す製造工程図（その４）である。 ＣＭＯＳ固体撮像素子の画素領域の一例の概略的上面図である。 従来例１のＣＭＯＳ固体撮像素子の要部（図９のＡ−Ａ線上）の断面図である。 ＣＭＯＳ固体撮像素子の参考例を示す要部の断面図である。

本実施の形態の駆動方法を適用するＣＭＯＳ固体撮像素子の特徴は、少なくとも複数の画素が配列された画素領域において、画素内の素子分離、隣合う画素間の素子分離を拡散層とその上の絶縁膜で構成した素子分離手段により行うようになす。すなわち、フォトダイオード間の素子分離には、従来のＳＴＩ領域のシリコン酸化膜よりも浅い深さの分離用絶縁膜と、この分離用絶縁膜下の設けた所要導電型拡散層、好ましくはＨＡＤセンサのアキューミュレーション層と同程度以上の高濃度の所要導電型拡散層とから構成された素子分離手段にて行う。このとき、分離用絶縁膜の底（いわゆる下面）は、ＨＡＤセンサのアキューミュレーション層側のｐｎ接合位置と同等か、これより浅い位置にする。この構成により、分離用絶縁膜の下までフォトセンサの電荷蓄積領域を延長し易くし、従来よりも実効的なフォトセンサの電荷蓄積領域の面積を増加させ、白点、暗電流を増加させることなく、飽和信号電荷量を増加させること可能にする。本実施の形態のかかる素子分離手段は、フォトダイオードとトランジスタのソース・ドレイン領域との間にも適用し、ここでもフォトセンサの電荷蓄積領域の面積を増大させることを可能にする。

以下、図面を参照して本発明の実施の形態を説明する。

先ず、本発明のＣＭＳ固体撮像素子の駆動方法が適用されるＣＭＯＳ固体撮像素子の実施の形態を説明する。

図１に、本発明に係るＣＭＯＳ固体撮像素子の第１実施の形態を示す。図１は、図９の画素領域のＢーＢ線上に対応した断面構造を示す。
第１実施の形態に係るＣＭＯＳ固体撮像素子３１は、第１導電型、例えばｎ型のシリコン半導体基板３２に第２導電型の例えばｐ型の半導体ウェル領域３３が形成され、このｐ型半導体ウェル領域３３に光電変換部となるフォトダイオードＰＤと複数のＭＯＳトランジスタからなる単位画素２〔２Ａ，２Ｂ，２Ｃ，２Ｄ〕が複数形成され、各隣合う単位画素２の間に、また単位画素内に本発明に係る素子分離手段となる素子分離領域８２（図９の素子分離領域２２に相当する）が形成される。図１では、ｐ型半導体ウェル領域３３に画素２Ｂを構成するフォトダイオードＰＤ及び転送トランジスタＴｒ1 と、画素２Ａを構成するフォトダイオードＰＤと、画素２Ｄを構成するフォトダイオードＰＤと、さらに各画素２Ｂ，２Ａ，２Ｄの相互間を分離する素子分離領域８２が形成されて成る。

フォトダイオードＰＤは、前述と同様に、シリコン基板表面の絶縁膜４０との界面の第２導電型のｐ＋アキューミュレーション層３９とその下の光電変換された信号電荷を蓄積する第１導電型のｎ型電荷蓄積領域３８からなるＨＡＤ型センサを形成している。ｐ+ アキューミュレーション層３９は、例えば５×１０^１７ｃｍ^−３以上の高濃度のｐ型拡散層で形成される。ｎ型電荷蓄積領域３８は、例えばドーズ量が１×１０^１２ｃｍ^−２程度のイオン注入で形成される。
転送トランジスタＴｒ1 は、フローティングディフュージョン（ＦＤ）となるｎ型ソース・ドレイン領域３４（図９の領域４（ＦＤ）に相当する）と、フォトダイオードＰＤのｎ型電荷蓄積領域３８と、その間にゲート絶縁膜４１を介して形成された例えば他結晶シリコン膜からなる転送ゲート電極３５（図９の転送ゲート電極５に相当する）とにより形成される。

素子分離領域８２は、ｐ型半導体ウェル領域３３にイオン注入で形成したｐ型分離拡散層４３と、その上に形成された分離絶縁膜、本例では分離酸化膜（ＳｉＯ2 膜）４４で構成される。分離酸化膜４４は、従来より非常に浅い位置に酸化膜４４の底が存するように形成される。この分離酸化膜４４の底は、ｎ型電荷蓄積領域３８とｐ＋アキューミュレーション層３９で形成されるｐｎ接合の位置４５ｊより浅い位置、本例ではｐｎ接合位置４５ｊとシリコン基板表面３２ａとの間に位置するように形成される。従って、少なくとも画素２間の素子分離領域８２においては、この分離酸化膜４４の下も、フォトダイオードＰＤから連続するｐ＋アキューミュレーション層３９にて界面準位が覆われる。

分離酸化膜４４下に連続して延長するｐ＋アキューミュレーション層３９は、界面準位による暗電流、白点の原因を抑制する働きをする。分離酸化膜４４は、非常に浅い酸化膜のため、熱ストレスに起因した結晶欠陥を生じさせることがない。ｐ型分離拡散層４３は、隣合うフォトダイオードＰＤ間の深さ方向の分離も行っている。このとき、ｐ型分離拡散層４３は、深さ方向に複数回のイオン注入で形成してもよい。

一方、フォトダイオードＰＤにおけるｎ型電荷蓄積領域３８は、飽和信号量（いわゆる信号電荷量）を増大させるため，分離酸化膜４４の下に存在してｐ型分離拡散層４３に接するように横方向に広げて形成される。このため、ｐ型分離拡散層４３の幅ｄ1 は、加工線幅の許す限り細くする。 ｐ型分離拡散層４３の幅ｄ1 としては、０．０５μｍから１０μｍとすることができる。なお、ｐ型分離拡散層４３の分離幅ｄ1 としては、前述のＳＴＩ領域２２１のトレンチ１４の幅ｄ2 と同程度とすることもできる。ｐ型分離拡散層４３は、ｎ型電荷蓄積領域３８のイオン注入のドーズ量が１×１０^１２ｃｍ^−２程度であるから、これと同程度のドーズ量で形成することができる。

画素２ＤのフォトダイオードＰＤと，画素２Ｂの読み出しトランジスタＴｒ1 のフローティング・ディフージョン（ＦＤ）となるソース・ドレイン領域３４との間の素子分離領域８２による分離において、フォトダイオードＰＤ側は、上述とまったく同じ構造することができる。すなわち、分離酸化膜４４下にｐ＋アキューミュレーション層３９が延長して形成される。フローティング・ディフージョン（ＦＤ）側は、分離酸化膜４４下及び側面にＰ＋アキューミュレーション層３９を形成しても、形成しなくても構わない。

第１実施の形態に係るＣＭＯＳ固体撮像素子３１によれば、素子分離領域８２をｐ型分離拡散層４３とその上の分離酸化膜４４で構成する。このｐ型分離拡散層４３により、隣合う画素２のフォトダイオードＰＤ間、あるいは隣合う画素２のフォトダイオードＰＤとＭＯＳトランジスタのソース・ドレイン領域３４、隣合う画素２のＭＯＳトランジスタのソース・ドレイン領域間の実質的な分離が行われる。また、分離酸化膜４４を有することにより、この分離酸化膜４４上にゲート電極あるいは配線が延長した（いわゆる乗り上げた）場合にも、分離酸化膜４４の直下に空乏化あるいは反転層などの寄生チャネル層が誘起するのを阻止することができ、確実に素子間分離が行える。

そして、フォトダイオードＰＤのｎ型電荷蓄積領域３８を分離酸化膜４４の下に存在しｐ型分離拡散層４３に接するように形成することにより、ｎ型電荷蓄積領域の面積を拡大し、飽和信号量を従来のＳＴＩ分離方式に比べて大幅に増加することができる。また、分離酸化膜４４をその底がｐ＋アキューミュレーション層３９側のｐｎ接合位置４５ｊより浅い位置になるように形成し、フォトダイオードＰＤ側において、分離酸化膜４４下にｐ＋アキューミュレーション層３９が延長して形成されるので、暗電流、白点を抑制することができる。従って、暗電流と白点を増やすことなく、実行的なフォトダイオードＰＤの開孔を増加させることができ、飽和信号量を大幅に増加することができる。

分離酸化膜４４としては、シリコン基板表面より深く形成しなくても構わない。分離酸化膜４４を薄い酸化膜とした場合には、分離酸化膜４４直下のｐ型領域の不純物濃度を増加させる。これによって分離酸化膜４を薄くしても、分離酸化膜４４の直下に寄生チャネルの発生を阻止できる。分離酸化膜４４の膜厚としては、分離酸化膜４４直下のｐ型領域の表面濃度とも関係するが、1ｎｍから１０００ｎｍとすることができる。

ここで、分離酸化膜４４の底の深さをｐｎ接合位置４５ｊ付近とした上記以外の理由を説明する。因みに、図１１Ａに示すように、従来のＳＴＩ分離方式の場合にＳＴＩ領域２２１の側面に沿ってｎ型電荷蓄積領域１８を深さ方向まで延長し、すなわちｐｎ接合を深さ方向まで伸ばせば、見かけ上のｎ型電荷蓄積領域１８の容量が増加し、信号電荷量をより多く蓄積することが可能になる。しかしながら、特にＨＡＤ構造のフォトダイオードＰＤにおいては、その多く蓄積された信号電荷を完全に読み出すことが必要である。しかし、図１１Ｂに示すように、ＨＡＤセンサ内の電位分布２３にＳＴＩ領域１８に沿って３次元効果によりより深くなるポテンシャルヂップ２４が発生し、信号電荷の読み残しが発生する。従って、ＨＡＤセンサのｐｎ接合ｊは、できるだけ水平に素子分離領域の際まで伸ばした状態の方が信号電荷を読み出し易くなる。
第１実施の形態では、ＨＡＤセンサのｐｎ接合が素子分離領域８２の際まで水平に延長して形成できるので、弊害なく飽和信号電荷量を増加させ、且つこの信号電荷を読み残しなく完全に読み出すことができる。

次に、図２に、本発明に係るＣＭＯＳ固体撮像素子の第２実施の形態を示す。図２は、前述と同様の画素領域の要部の断面構造を示し、図１と対応する部分には同一符号を付して重複説明を省略する。

第２実施の形態に係るＣＭＯＳ固体撮像素子５１は、フローティングディフュージョン（ＦＤ）や他のＭＯＳトランジスタのソース・ドレイン領域４９と、隣接画素のフォトダイオードＰＤとを分離する素子分離領域８３（図９の素子分離領域２２に相当する）が、第１のｐ型分離拡散層４３とその上の第２のｐ型分離拡散層４７とその上の分離酸化膜４４ととにより構成される。第２の分離拡散層４７は、ｐ+ アキューミュレーション層３９と同等以上の不純物濃度を有するように形成される。
その他の構成は、前述の図１と同様であるので詳細説明を省略する。

第２実施の形態に係るＣＭＯＳ固体撮像素子５１によれば、第２のｐ型分離拡散層４７を設けることにより、さらに分離能力を上げることができる。すなわち、フローティングディフュージョン（ＦＤ）や他のトランジスタのソース・ドレイン領域４９と、フォトダイオードＰＤとの間の素子分離領域においては、ゲート電極４８が分離酸化膜４４上に乗り上げる。このため、Ｐ＋アキューミュレーション層３９が無い領域で、第１のｐ型分離拡散層４３しかない場合、ゲート電極４８の電位により第１のｐ型分離拡散層４３の表面が反転し易くなり、フォトダイオードＰＤへの電荷の漏れ込みがし易くなる。しかし、本実施の形態では、少なくとも表面を反転する電位がかかるところの分離酸化膜４４下に濃度の高い第２のｐ型分離拡散層４７が形成されることにより、反転層の発生が阻止され分離能力が向上する。その他、暗電流、白点を増やすことなく、実行的なフォトダイオードＰＤの面積を増やして飽和信号両を大幅に増加することができるなど、第１実施の形態と同様の効果を奏する。

なお、反転層を阻止する効果は、例えば分離酸化膜４４を厚く形成することによっても可能であるが、分離酸化膜の加工が困難になるという欠点がある。第２実施の形態では、分離酸化膜４４は、比較的薄く形成することができ、分離酸化膜４４の加工がし易くなる。

図３に、本発明に係るＣＭＯＳ固体撮像素子の第３実施の形態を示す。図３は、前述と同様の画素領域の要部の断面構造を示し、図１と対応する部分には同一符号を付して重複説明を省略する。

第３実施の形態に係るＣＭＯＳ固体撮像素子５２は、フローティング・ディフージョン（ＦＤ）や他のＭＯＳトランジスタのソース・ドレイン領域４９と、隣接画素のフォトダイオードＰＤとの間に、ｐ型分離拡散層４３とその上に分離酸化膜４４とからなる素子分離領域８４（図９の素子分離領域２２に相当する）が形成される。

本実施の形態においては、特に、フローティング・ディフージョン（ＦＤ）や他のＭＯＳトランジスタのソース・ドレイン領域４９、及び素子分離領域のｐ型分離拡散層４３の不純物濃度が濃い場合に、少なくとも分離酸化膜４４上にゲート電極が乗り上げない素子分離領域８４で、ソース・ドレイン領域３４をｐ型分離拡散層４３から所要距離だけはなれるように離間領域５３を形成する。すなわち、ソース・ドレイン領域４９とｐ型分離拡散層４３との間にｐ型半導体ウェル領域３３が存在するように離間領域５３を形成する。

本構成において、分離酸化膜４４が厚い場合には、分離酸化膜４４をマスクにセルファラインソース・ドレイン領域３９を形成することが可能である。分離酸化膜４４が薄い場合には、レジストマスクを介してソース・ドレイン領域３９を形成することが可能である。
その他の構成は、前述の図１と同様であるので詳細説明を省略する。

第３実施の形態に係るＣＭＯＳ固体撮像素子５２によれば、ソース・ドレイン領域４９と素子分離領域８４との間に離間領域５３を設けたことにより、ソース・ドレイン領域４９及びｐ型分離拡散層４３が高濃度であっても、ソース・ドレイン領域９の接合電界が高くなることを防ぐことができる。その他、暗電流、白点を増やすことなく、実行的なフォトダイオードＰＤの面積を増やして飽和信号量を大幅に増加することができるなど、第１実施の形態と同様の効果を奏する。

上例では、分離絶縁膜４４をシリコン酸化膜で形成したが、その他、分離絶縁膜４４をシリコン酸化膜、シリコン窒化膜を含む絶縁膜で形成することもできる。

本発明の他の実施の形態としては、図示せざるも、素子分離領域の分離酸化膜４４の直下のｐ型分離拡散層４３の表面濃度をｐ+ アキューミュレーション層３９の濃度以上とし、且つｐ型分離拡散層４３の濃度を深さ方向へ順に低減した構成とすることができる。特に、表面を除いて、ｎ型電荷蓄積領域３８との分離部分に対応するｐ型分離拡散層４３の部分が最も濃度が高くなる構成とすることができる。
ｐ型分離拡散層４３の濃度を深さ方向へ順に低濃度とすることにより、ｐ型分離拡散層４３の横方向への拡散を抑制することができ、フォトダイオードの面積の減少を阻止することができる。

次に、本発明に係るＣＭＯＳ固体撮像素子の駆動方法の実施の形態を説明する。
本実施の形態の素子分離領域において、素子分離に必要な分離酸化膜４４とその下のｐ型分離拡散層４３の濃度とを決定するのは、画素内のゲート電極が分離酸化膜４４上に乗り上げるところである。図４Ａに実施の形態に係るＣＭＯＳ固体撮像素子の要部の断面構造を示す。本実施の形態においては、フォトダイオードＰＤとこれに隣接する画素のＭＯＳトランジスタとが、前述したｐ型分離拡散層４３とその上の分離酸化膜４４による素子分離領域８５（図９の素子分離領域２２に相当する）により分離される。すなわち、ｎ型電荷蓄積領域３８が分離酸化膜４４の下に存するようにｐ型分離拡散層３８に対接され、またｎ型ソース・ドレイン領域４９がｐ型分離拡散層３８に対接される。この場合、フォトダイオードＰＤのｐ＋アキューミュレーション層３９が分離酸化膜４４下に延長して形成される。ＭＯＳトランジスタでは、一対のソース・ドレイン領域とゲート絶縁膜上のゲート電極により形成される。そして、分離酸化膜４４上にはゲート電極が乗り上げて形成されている。
その他の構成は、図１と同様であるので対応する部分には同一符号を付して説明を省略する。

素子分離領域８５において、分離酸化膜４４はより厚く、ｐ型分離拡散層４３の濃度はより高くすれば分離特性は良くなる。しかし、この場合、分離酸化膜４４の形成やゲート電極の加工が困難になる。ｐ型分離拡散層４３の濃度が高いとｐ型不純物の拡散によりｎ型電荷蓄積領域３８を侵食して飽和信号量が減るなどの虞れがある。

そこで、本実施の形態においては、分離酸化膜４４を薄く且つｐ型分離拡散層４３の濃度も低くした素子分離領域８５を形成し、ＣＭＯＳ固体撮像素子の画素の駆動条件として、画素の光電変換部に電荷を蓄積する電荷蓄積期間内に、この電荷蓄積する画素の光電変換部に素子分離領域を介して隣接する他の画素のＭＯＳトランジスタのソース・ドレイン領域の電位を０Ｖにならないようにする。例えばソース・ドレイン領域に印加される電圧を０Ｖにならないようにする。分離酸化膜４４の膜厚としては、１ｎｍから１０００ｎｍ の薄さとすることができる。すなわち、分離酸化膜４４は、ポリシリコン電極と基板間電位差で分離酸化膜に電流が流れない程度の膜厚があればよい。通常電界強度で５MV/cmより下回るように酸化膜厚が厚ければよい。２．５Vであれば、膜厚は５nｍ程度とすることができる。

図４Ｂは、ソース・ドレイン領域が何らかの要因で０Ｖになったときのポテンシャル分布を示す。ｐ型分離拡散層４３には接地電位が印加されるので、素子分離領域直下のポテンシャルは０Ｖとなる。このため、分離酸化膜上に配されたゲート電極の電位により、分離酸化膜直下に空乏化もしくは反転層が誘起されると、ソース・ドレイン領域から電荷蓄積中のフォトダイオードＰＤのｎ型電荷蓄積領域へ電子（電荷）が流れる虞れがある。このソース・ドレイン領域の電位が０ＶになるＣＭＯＳ固体撮像素子においては、素子分離領域の分離酸化膜の膜厚を大きくし、ｐ型分離拡散層４３の濃度も高くし、空乏化あるいは反転層が誘起されないようにする必要がある。因みに、ソース・ドレイン領域が０Ｖになる場合の一例を説明する。例えば、図９に示す画素の増幅トランジスタＴｒ３は、電荷の読み出しやリセットの前に、垂直信号線のリセットのためにプリチャージされる。そのとき垂直信号線１０はグランド（ＧＮＤ）レベルまでさげることになり、垂直信号線１０に繋がるソース・ドレイン領域８が０Ｖになる。

一方、図４Ｃは、本実施の形態のポテンシャル分布を示す。ソース・ドレイン領域の電位が０Ｖより高い電位、例えば＋０．２〜０．３Ｖ程度、あるいは０．数Ｖでもプラス電位に設定している。ｐ型分離拡散層４３は接地電位が印加されるので、素子分離領域直下のポテンシャルは０Ｖとなる。このように素子分離領域直下のポテンシャルバリアが形成されるようなポテンシャル分布を有することにより、例え分離酸化膜上に配されたゲート電極の電位により分離酸化膜直下のシリコン領域に空乏化あるいは反転層が誘起されたとしても、ｎ型電荷蓄積領域３８の電荷蓄積期間において、隣接する画素のトランジスタのソース・ドレイン領域からｎ型電荷蓄積領域へ電子（電荷）が漏れ込むことが阻止される。従って、素子分離領域の分離酸化膜を薄く且つｐ型分離拡散層の濃度を低くすることができる。例えば、ソース・ドレイン領域の電圧が０．５Ｖであるなら、分離酸化膜４４の膜厚を５０ｎｍ、ｐ型分離拡散層４３の濃度を１×１０^１３ｃｍ^−２として分離が可能となる。この条件下では特に分離酸化膜４４の加工に問題がなく、ソース・ドレイン領域の接合電界も弱い。また、ｐ型分離拡散層の濃度を低くすることができるため、不純物拡散でｎ型電荷蓄積領域が侵食されることがなく、飽和信号量の増加を維持することができる。

次に、図５〜図８を用いて本発明に係るＣＭＯＳ固体撮像素子の製造方法の参考例を説明する。同図は、分かり易くするためにフォトダイオード間の分離と、フォトダイオード及びソース・ドレイン領域間の分離を含む領域について示す。

先ず、図５Ａに示すように、第１導電型の例えばｎ型シリコン基板３２に第２導電型の例えばｐ型半導体ウェル領域３３を形成したシリコン基体３０を設ける。このシリコン基体３０の表面にシリコン酸化膜４０を形成し、その上にシリコン窒化膜５５を成長させた後、例えばレジストマスク（図示せず）を介してフォトダイオードとなる領域にｎ型電荷蓄積領域３８をイオン注入により形成する。例えば，ｎ型不純物をドーズ量１×１０^１２ｃｍ^−２程度イオン注入してｎ型電荷蓄積領域３８を形成する。このとき、ｎ型不純物としては、Ａｓである方が熱処理での拡散が抑制されるが、燐（Ｐ）を用いることもできる。また、ｎ型電荷蓄積領域３８の形成に際し、フォトダイオードと隣接するところは、ｐ型不純物で打ち返して素子分離領域のｐ型分離領域とするため、連続パターンでｎ型電荷蓄積領域を形成することもできる。本例では、隣合う画素に連続してｎ型電荷蓄積領域３８を形成している。

次に、図５Ｂに示すように、素子分離領域を形成すべき部分、すなわち隣合う画素のフォトダイオード間の部分、及び隣合う画素のフォトダイオードとソース・ドレイン領域間の部分のシリコン窒化膜５５を選択的にエッチング除去し、続いて下層のシリコン酸化膜４０を選択的にエッチング除去して、開口５６を形成する。

次に、図６Ｃに示すように、シリコン窒化膜５５及びシリコン酸化膜４５０をマスクに、浅いエッチング処理で開口５６に対応するシリコン基体表面に浅い溝５７を掘る。このときの溝深さは、前述したＨＡＤ構造のｐｎ接合深さよりは浅いものとする。なお、ここでは必要なシリコン酸化膜が出来る場合には、シリコン基体の表面を掘らなくても構わない。次に、ｐ型不純物をイオン注入して溝５７の底面に素子分離用の第２のｐ型分離拡散層４７を形成する。この第２のｐ型分離拡散層４７は、例えばボロン（Ｂ）をドーズ量２×１０^１２ｃｍ^−２〜１×１０^１４ｃｍ^−２、打ち込みエネルギー数ｋｅＶ〜５０ｋｅＶでイオン注入して形成する。

次に、図６Ｄに示すように、第２のｐ型分離拡散層４７に下に、この第２のｐ型分離拡散層４７より細い幅で第１のｐ型分離拡散層４３〔４３ａ，４３ｂ〕をイオン注入により形成する。このとき、イオン注入を深さ方向に複数に分けて行う。本例では深さ方向に２回荷分けてイオン注入し、浅い方に濃度の高いｐ型分離拡散層４３ａを形成し、深い方に濃度の低いｐ型分離拡散層４３ｂを形成する。

次に、図７Ｅに示すように、例えばＨＤＰ−ＣＶＤ法（High Density Plasma Chemical Vapor Deposition:高密度プラズマ絶縁膜ＣＶＤ装置）にて溝５７及び開口５６を埋め込むように表面全面に分離酸化膜となるシリコン酸化膜４４′を形成する。

次に、図７Ｆに示すように、シリコン酸化膜４４′を例えばＣＭＰ（化学機械研磨）法によりシリコン窒化膜５５の表面まで平坦化し、溝５７及び開口５６内に埋め込まれた分離酸化膜４４を残す。分離酸化膜４４、第２のｐ型分離拡散層４７及び第１のｐ型分離拡散層４３〔４３ａ，４３ｂ〕により素子分離領域８６を形成する。

次に、図８に示すように、シリコン窒化膜５５を除去し、以後、通常の工程により、ＭＯＳトランジスタのソース・ドレイン領域４９、フォトダイオードのｐ＋アキューミュレーション層３９を形成する。なお、ソース・ドレイン領域４９の深さは、ｐ＋アキューミュレーション層３９の深さと同じ場合、あるいは図１のソース・ドレイン領域３４と同じようにｐ＋アキューミュレーション層３９の深さより深く形成する場合のいずれもあり得る。このｐ＋アキューミュレーション層３９、ｎ型電荷蓄積領域３８、ｐ型半導体ウェル領域３３及びｎ型シリコン基板３２により、ＨＡＤ構造のフォトダイオードＰＤが形成される。その後、ゲート絶縁膜及びゲート電極を形成して各対応するＭＯＳトランジスタを形成する。図８では分離酸化膜４４をマスクに一部としてイオン注入でソース・ドレイン領域４９を形成している。これによって、目的のＣＭＯＳ固体撮像素子を得る。

他の参考例の製造方法としては、図５Ｂの工程のシリコン窒化膜５５及びシリコン酸化膜４０に開口５６を形成した後、シリコン基体表面に溝を形成せず、イオン注入前にシリコン窒化膜５５をマスクにシリコン基体表面を酸化する。この工程により、シリコン基体に表面ダメージの少ない浅い溝５７を形成することができる。表面酸化膜は残して、以後、上記と同様の工程で目的のＣＭＯＳ固体撮像素子を製造することができる。

上述の参考例に係るＣＭＯＳ固体撮像素子の製造方法によれば、シリコン窒化膜５５の開口５６内にシリコン酸化膜４４′を埋め込み、シリコン窒化膜５５を除去して表面がシリコン基体３０の表面より突出するシリコン酸化膜で分離酸化膜４４を形成することにより、面積の小さい分離酸化膜４４を容易に且つ精度よく形成することができる。
図７Ｅ、Ｆ工程で開口５６内を埋め込むようにシリコン窒化膜５５上にシリコン酸化膜４４′を形成した後、ＣＭＰ法によりシリコン窒化膜５５の表面まで平坦化処理することにより、膜厚が制御された分離酸化膜４４を容易に且つ精度よく形成することができる。
開口５６を形成した後、開口５６に臨むシリコン基体表面を僅かに選択エッチングして浅い溝５７を形成してシリコン酸化膜４４′を埋め込むことにより、下面がシリコン基体表面より下がった位置に存する分離酸化膜４４を形成することができる。

図６Ｃ工程で開口５６に臨むシリコン基体表面に高濃度のｐ型領域４７を形成し、図６Ｄ工程で深さ方向に濃度が低くなるように複数のイオン注入でｐ型分離拡散層４３〔４３ａ，４３ｂ〕を形成することにより、表面濃度が高く、基体深さ方向に濃度が低くなるｐ型分離拡散層４３を容易に形成することができる。

開口５６、シリコン酸化膜４４を形成する前にｎ型電荷蓄積領域３８を形成するので、最終的にｎ型電荷蓄積領域３８を分離酸化膜４４の下に延長してｐ型分離拡散層４３に接するように形成することができる。
ｐ型領域４７、ｐ型拡散層４３，３４３ｂのイオン注入を行う前に、シリコン窒化膜をマスクにシリコン基体表面を酸化して置くことにより、表面ダメージの少ない浅いシリコンの溝５７を形成することができる。

上例では、シリコン窒化膜５５をマスクにシリコン基体表面に浅い溝５７を形成した後、分離酸化膜４４を形成したが、その他の実施の形態としては、図示せざるも、シリコン基体３０を選択エッチングで溝５７を掘らないで、非酸化性膜、例えばシリコン窒化膜５をマスクに開口５６に臨むシリコン基体表面を局所的に酸化して分離酸化膜４４を形成することもできる。

２〔２Ａ〜２Ｄ〕・・画素、３１、５１、５２・・ＣＭＯＳ固体撮像素子、３０・・半導体基体、３２・・ｎ型半導体基板、３２ａ・・半導体表面、３３・・ｐ型半導体ウェル領域、ＰＤ・・フォトダイオード、Ｔｒ1 ・・読み出しトランジスタ、３４（ＦＤ）・・ソース・ドレイン領域（フローティングディフュージョン）、３５・・ゲート電極、３８・・電荷蓄積領域、３９・・アキューミュレーション層、４１・・ゲート絶縁膜、４０・・絶縁膜、４３・・ｐ型分離拡散層、４４・・分離絶縁膜、８２〜８６・・素子分離領域、４５ｊ・・ｐｎ接合位置、４９・・ソース・ドレイン領域、５３・・離間領域、５５・・シリコン窒化膜、５６・・開口、５７・・溝

Claims (4)

1. 隣合う画素間が、拡散層と当該拡散層よりも太い幅を有するその上の絶縁膜とで構成された素子分離手段により分離され、当該拡散層よりも浅く形成された当該画素の光電変換部が当該絶縁膜の下方に延在して当該拡散層に接し、当該拡散層よりも浅く形成された当該画素のソース・ドレイン領域が当該拡散層に接すると共に、当該光電変換部のアキューミュレーション層が前記絶縁膜と前記拡散層との間に延長して一定の深さで形成されているＣＭＯＳ固体撮像素子の駆動方法であって、
   少なくとも、画素の光電変換部に前記素子分離手段を介して隣接する他の画素のトランジスタのソース・ドレイン領域の電位を、前記光電変換部に電荷を蓄積する電荷蓄積期間内で０Ｖにならない電位に設定して、各画素を駆動する
   ＣＭＯＳ固体撮像素子の駆動方法。
2. 前記ソース・ドレイン領域の電位を、０Ｖより高い電位にする
   請求項１記載のＣＭＯＳ固体撮像素子の駆動方法。
3. 前記絶縁膜の厚さは、前記絶縁膜上に乗り上げて形成されるゲート電極と基板間の電位差で絶縁膜に電流が流れない程度の厚さに設定する
   請求項１または２記載のＣＭＯＳ固体撮像素子の駆動方法。
4. 前記絶縁膜の厚さは、１ｎｍから１０００ｎｍとする
   請求項１〜３の何れかに記載のＣＭＯＳ固体撮像素子の駆動方法。

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