JP4963518B2 - 電圧変換装置及び電気負荷駆動装置 - Google Patents

Description

本発明は、インダクタンス成分を共有する第１ループ回路と第２ループ回路とを備える電圧変換装置及びこれを用いる電気負荷駆動装置に関する。

従来から、トランスの一次コイルに接続された一次側回路と、トランスの二次コイルに接続された二次側回路とを有するスイッチング電源回路において、一次側回路側の電極パターンと、二次側回路側の電極パターンとを対向して配置することで、当該電極パターン間の絶縁層をコンデンサ用の誘電体として機能させて等価的コンデンサを構成し、当該等価的コンデンサによりノイズ対策用のコンデンサを構成する技術が知られている（例えば、特許文献１参照）。

特開２００５−１１０４５２号公報

ところで、トランスを用いない非絶縁型のＤＣ−ＤＣコンバータにおいては、例えば図１に示すように、インダクタンスＬを共有すると共にそれぞれコンデンサＣ１，Ｃ２を有する第１ループ回路及び第２ループ回路を備え、第１又は第２ループ回路に設けられるスイッチング素子Ｑ１又はＱ２をＯＮ／ＯＦＦ動作させることで電圧変換が実現される。このとき、第１及び第２コンデンサは、ＤＣ−ＤＣコンバータの出力電圧を平滑化すると共に、ＤＣ−ＤＣコンバータ回路の発生ノイズを低減する機能を有する。このような図１に示す回路構成は、一般的に、図２に示すように、プリント基板上に第１ループ回路及び第２ループ回路を同一面又は別面上に並べて配置することで実現される。

しかしながら、図１及び図２に示すような従来の回路構成では、例えばスイッチング素子Ｑ１をＯＮ／ＯＦＦ動作させるときに、第１ループ回路と第２ループ回路に交互に電流が流れるので、第１ループ回路を貫く磁界と、第２ループ回路を貫く磁界とが交互に発生する。このとき、第１ループ回路と第２ループ回路に流れる電流のそれぞれの向きは、図１の矢印に示すように逆方向であるので、第１ループ回路を貫く磁界と第２ループ回路を貫く磁界の方向は逆向きとなる。かかる構成では、スイッチング素子Ｑ１の高速（短時間）のＯＮ／ＯＦＦ動作に伴って向きが逆の磁界が高速（短時間）で交互に発生し、当該磁界の変動に起因したノイズが発生するという問題がある。

そこで、本発明は、電圧変換装置の部品配置を工夫することで、第１ループ回路と第２ループ回路に形成される磁界変動に起因したノイズを効果的に低減することができる電圧変換装置及びこれを用いる電気負荷駆動装置の提供を目的とする。

上記目的を達成するため、本発明の一局面によれば、インダクタンス成分を共有する第１ループ回路と第２ループ回路とを備え、前記第１ループ回路に設けられる第１スイッチング素子のＯＮ／ＯＦＦ動作に伴い前記第１ループ回路と前記第２ループ回路に交互に電流が流れる電圧変換装置であって、
前記第１ループ回路のスイッチング素子のＯＮ動作時に形成される前記第１ループ回路を貫く磁界の向きと、前記第１ループ回路の第１スイッチング素子のＯＮ動作後のＯＦＦ動作時に形成される前記第２ループ回路を貫く磁界の向きが同方向であることを特徴とする、電圧変換装置が提供される。

本発明によれば、第１ループ回路と第２ループ回路に形成される磁界変動に起因したノイズを効果的に低減することができる電圧変換装置等が得られる。

従来のＤＣ−ＤＣコンバータの回路構成を示す図である。 従来のＤＣ−ＤＣコンバータの部品配置を示す図である。 本発明による一実施例に係る電圧変換装置１の回路構成を示す図である。 電気負荷４０の接続方法のその他の例を示す図である。 本発明による一実施例に係る電圧変換装置１の回路配置を概念的に示す図である。 図５に示す回路配置を採用した電圧変換装置１における磁束変動低減効果を説明する波形図である。 図５に示す回路配置を採用した電圧変換装置１における磁束変動低減効果を説明する波形図である。 図５に示す回路配置を採用した電圧変換装置１における磁束変動低減効果を説明する波形図である。 図５に示す回路配置を採用した電圧変換装置１における磁束変動低減効果を説明する波形図である。 図５に示す回路配置を採用した電圧変換装置１における磁束変動低減効果を説明する波形図である。 本実施例に係る電圧変換装置１の回路配置を実現するための具体例を示す図である。 図７に示す具体例をより詳細に示す図である。 図７に示す具体例をより詳細に示す図である。 図８Ａ，Ｂに示す図の各ハッチング領域と対応する電圧変換装置１の各回路部分を示す図である。 本実施例に係る電圧変換装置１の回路配置を実現するためのその他の具体例を示す図である。 本実施例に係る電圧変換装置１の回路配置を実現するためのその他の具体例を示す図である。 その他の実施例による電圧変換装置２の構成を示す図である。 その他の実施例による電圧変換装置３の構成を示す図である。 補正用コンデンサＣｘ１及びＣｘ２による容量補正を実現するための制御フローチャートである。 補正用コンデンサＣｘ１及びＣｘ２による容量補正を実現するための制御フローチャートのその他の一例である。 コンデンサの容量とコンデンサの抵抗成分の増加の関係を示す図である。 経年劣化に関連したコンデンサの特性を示す図である。 本発明による電気負荷駆動装置２００の一実施例を示す構成図である。 本実施例に係る電圧変換装置１の回路配置を実現するためのその他の具体例を示す図である。

Ｌ インダクタンス
Ｃ１ コンデンサ
Ｃ２ コンデンサ
Ｑ１ スイッチング素子
Ｑ２ スイッチング素子
１，２，３ 電圧変換装置
１０ 第１ループ回路
１２ 第２ループ回路
２０ 出力端子
４０ 電気負荷
２０３ 直流電源

以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。

図３は、本発明による電圧変換装置１の一実施例の回路構成を示す図である。本実施例の電圧変換装置１の回路構成自体は、図１に示した従来のＤＣ−ＤＣコンバータの回路構成と同様である。

具体的には、電圧変換装置１は、同期整流型の非絶縁型ＤＣ／ＤＣコンバータであり、第１ループ回路１０と第２ループ回路１２とを備える。電圧変換装置１の出力端子２０には、駆動対象の電気負荷４０が接続される。第１ループ回路１０と第２ループ回路１２は、インダクタンスＬを共有する。

第１ループ回路１０は、インダクタンスＬに加えて、スイッチング素子Ｑ１とコンデンサＣ１とを有する。スイッチング素子Ｑ１は、本例では、ＭＯＳＦＥＴ（metal oxide semiconductor field−effect transistor）であるが、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等のような他のトランジスタであってもよい。スイッチング素子Ｑ１は、＋端子と出力端子２０の間に、インダクタンスＬと直列に接続される。このとき、スイッチング素子Ｑ１は、ドレイン側が＋端子に接続されると共に、ソース側がインダクタンスＬに接続される。コンデンサＣ１は、＋端子と出力端子２０の間に、スイッチング素子Ｑ１とインダクタンスＬに対して並列に接続される。

同様に、第２ループ回路１２は、インダクタンスＬに加えて、スイッチング素子Ｑ２とコンデンサＣ２とを有する。スイッチング素子Ｑ１は、本例では、ＭＯＳＦＥＴであるが、ＩＧＢＴ等のような他のトランジスタであってもよい。スイッチング素子Ｑ２は、−端子と出力端子２０の間に、インダクタンスＬと直列に接続される。このとき、スイッチング素子Ｑ２は、ドレイン側がインダクタンスＬに接続されると共に、ソース側が−端子に接続される。コンデンサＣ２は、−端子と出力端子２０の間に、スイッチング素子Ｑ２とインダクタンスＬに対して並列に接続される。

＋端子には、第１の直流電源（図１８の直流電源２０３参照）が接続され、−端子には、第１の直流電源よりも電圧が低い第２の直流電源（図示せず）が接続される。第１の直流電源及び第２の直流電源の定格電圧は、第２の直流電源の方が第１の直流電源よりも低い限り、任意であってよい。典型的には、−端子には、グランド（即ちＯＶ）が接続される。以下では、説明の複雑化を防止するために、特に言及しない限り、−端子はグランドに接続されているものとする。

コンデンサＣ１及びコンデンサＣ２は、主に、電圧変換装置１の出力電圧を平滑化すると共に、電圧変換装置１における発生ノイズを低減する機能を有する。コンデンサＣ１及びコンデンサＣ２の容量は、好ましくは、同一に設定される。また、コンデンサＣ１及びコンデンサＣ２としては、好ましくは、劣化の影響を低減するために、耐久劣化し難いセラミックタイプのコンデンサが用いられる。

スイッチング素子Ｑ１及びＱ２は、一方がＯＮ時に他方がＯＦＦとなるように制御される。スイッチング素子Ｑ１及びＱ２の制御態様の詳細（例えばデットタイムの設定・調整方法等）は、任意である。

図３に示す例において、動作時、スイッチング素子Ｑ２がオンすると、それに同期してスイッチング素子Ｑ１がオフとなり、第２ループ回路１２に図中の矢印で示す向きのループで電流Ｉ２が流れる。スイッチング素子Ｑ２がオンからオフに反転すると、それに同期してスイッチング素子Ｑ１がオフからオンに反転し、第１ループ回路１０に図中の矢印で示す向きのループで電流Ｉ１が流れる。このようにして、スイッチング素子Ｑ２がオンしている間の時間（オンデューティ）を適切に制御することで、第１の直流電源の電圧を所望の電圧に変換（降圧変換）して出力端子２０に出力することができる。

尚、図３に示す例では、電気負荷４０の他端（出力端子２０側でない端子）に＋端子が接続されているので、スイッチング素子Ｑ２のＯＮ／ＯＦＦ動作が実質的にデューティを決定し、スイッチング素子Ｑ１は同期整流用スイッチング素子として機能する。尚、例えばエネルギ効率よりもコストを優先する場合は、スイッチング素子Ｑ１が省略されてもよい（ダイオードのみとなる）。また、例えば、図４に示すように、電気負荷４０の他端（出力端子２０側でない端子）に−端子が接続されてもよい。この場合、図３の示す例とは逆に、スイッチング素子Ｑ１のＯＮ／ＯＦＦ動作が実質的にデューティを決定し、スイッチング素子Ｑ２は同期整流用スイッチング素子として機能する。尚、図４に示す例においても、例えばエネルギ効率よりもコストを優先する場合は、スイッチング素子Ｑ２が省略されてもよい（ダイオードのみとなる）。

ところで、図２を参照して上述したように、図３に示すような電圧変換装置１の回路構成をそのまま平面的に配置すると、スイッチング素子Ｑ２を高速にＯＮ／ＯＦＦ動作させるときに、第１ループ回路１０を貫く磁界と、第２ループ回路１２を貫く逆方向の磁界とが交互に高速に発生し、当該磁界の高周波変動に起因した高周波ノイズが発生するという問題が生ずる。

そこで、本実施例では、以下で詳説する如く、電圧変換装置１の回路構成を適切に配置することで、第１ループ回路１０と第２ループ回路１２に形成される磁界変動に起因したノイズを効果的に低減することを可能としている。以下、これについて詳説する。

図５は、本実施例に係る電圧変換装置１の回路配置を概念的に示す図である。尚、図５以降の幾つかの図においては、スイッチング素子Ｑ１、Ｑ２に対して並列に配置されるダイオードの図示は省略されている。

本実施例では、図５に示すように、スイッチング素子Ｑ２をＯＮ／ＯＦＦ動作させること（及びそれに同期してスイッチング素子Ｑ１をＯＦＦ／ＯＮ動作させること）に伴って交互に発生する磁束（及びそれに伴い磁界）について、第１ループ回路１０を貫く磁束φ１の向きと、第２ループ回路１２を貫く磁束φ２の向きとが、同方向になるように構成される。換言すると、第１ループ回路１０と第２ループ回路１２とが、図５に示すように、それぞれのループ回路に対する法線方向で互いに対向するように配置される。即ち、第１ループ回路１０と第２ループ回路１２とが、図３のラインＸ−Ｘに沿って折り曲げるようにして対向配置される。

図６Ａ−Ｅは、図５に示す回路配置を採用した電圧変換装置１における磁束変動低減効果を説明する波形図である。

上述の如く、スイッチング素子Ｑ２及びＱ１が互いに反転した所定のデューティで駆動されると、図６Ａ及び図６Ｂに示すような波形で、第２ループ回路１２及び第１ループ回路１０に電流が流れる。このとき、第２ループ回路１２及び第１ループ回路１０に流れる電流に起因して、図６Ｃ及び図６Ｂに示すような波形（時系列）で、第２ループ回路１２を貫く磁束φ２及び第１ループ回路１０を貫く磁束φ１が発生する。このような磁束φ２及びφ１は、スイッチング素子Ｑ２及びＱ１が高速に駆動されることから、それぞれは短時間に大きく変動する。本実施例では、図６Ｃ及び図６Ｂに示す磁束φ２と磁束φ１とが同一方向であるので、これらの波形（時系列）を足し合わせると、図６Ｅに示すような急峻な変動が無くなった波形となる。即ち、時間的変動の少ない磁束変化が実現される。このように、図５に示す回路配置を採用した電圧変換装置１によれば、磁束φ１＋φ２の高周波変動による発生ノイズを効果的に低減することができる。

図７は、本実施例に係る電圧変換装置１の回路配置を実現するための具体例を示す図である。

図７に示す例では、プリント基板の一方の面（本例では表面）に第１ループ回路１０が配置され、同プリント基板の他方の面（本例では裏面）に第２ループ回路１２が配置される。尚、共有のインダクタンスＬは、プリント基板のいずれか一方の面に配置され、第１ループ回路１０及び第２ループ回路１２にスルーホールを介して共有されてよい。本例では、インダクタンスＬは、第１ループ回路１０の主要構成と共にプリント基板の表面に配置され、スルーホールにより第２ループ回路１２に接続されている。

図８Ａ，Ｂは、図７に示す具体例をより詳細に示す図であり、図８Ａは、プリント基板の表面の構成を示し、図８Ｂは、プリント基板の裏面の構成を示す。図８Ａ及び図８Ｂにおいて、符号７０が付されたハッチングで示された各部位は、図９に示す７０が付された回路部分に対応し、符号７１が付されたハッチングで示された各部位は、図９に示す７１が付された回路部分に対応し、符号７２が付されたハッチングで示された各部位は、図９に示す７２が付された回路部分に対応している。尚、図８Ａ，Ｂからも分かるように、実際の実装上、第１ループ回路１０の構成要素の一部（特に配線パターン）及び／又は第２ループ回路１２の構成要素の一部（特に配線パターン）がプリント基板の他の面に配置されてもよい。例えば、図８Ａ，Ｂに示すように、第１ループ回路１０の一部の配線パターンがプリント基板の表面に配置されると共に、第２ループ回路１２の一部の配線パターンがプリント基板の裏面に配置されてもよい。

図１０は、本実施例に係る電圧変換装置１の回路配置を実現するためのその他の具体例を示す図である。

図１０に示す例では、第１ループ回路１０及び第２ループ回路１２が形成されたフレキシブル基板８０を折り曲げて、第１ループ回路１０及び第２ループ回路１２が対向配置される。これにより、第１ループ回路１０と第２ループ回路１２とが、それぞれのループ回路に対する法線方向で互いに対向するように配置される。フレキシブル基板８０には、第１ループ回路１０及び第２ループ回路１２を覆うように絶縁層８２が形成され、第１ループ回路１０及び第２ループ回路１２間（特に＋端子と−端子間）の絶縁が確保される。尚、この図１０に示す例の場合も、図７に示す例と同様、共有のインダクタンスＬは、第１ループ回路１０及び第２ループ回路１２のいずれか一方側に実装され、他方側の回路にスルーホール（例えば絶縁層８２を貫通するスルーホール）を介して共有されてよい。

図１１は、本実施例に係る電圧変換装置１の回路配置を実現するためのその他の具体例を示す図である。

図１１に示す例では、第１ループ回路１０及び第２ループ回路１２（共有部分を除く）がそれぞれ形成された２枚の基板８４ａ，８４ｂを積層することで、第１ループ回路１０及び第２ループ回路１２が対向配置される。これにより、第１ループ回路１０と第２ループ回路１２とが、それぞれのループ回路に対する法線方向で互いに対向するように配置される。基板８４ａ，８４ｂには、第１ループ回路１０及び第２ループ回路１２を覆うように絶縁層８２がそれぞれ形成され、第１ループ回路１０及び第２ループ回路１２の絶縁が確保される。尚、この図１１に示す例の場合も、図７に示す例と同様、共有のインダクタンスＬは、第１ループ回路１０及び第２ループ回路１２のいずれか一方側に実装され、他方側の回路にスルーホール（例えば基板８４ａ及び絶縁層８２を貫通するスルーホール）を介して共有されてよい。基板８４ａ，８４ｂは、通常のプリント基板であってもよいし、フレキシブル基板であってもよい。

図１１に示す例では、第１ループ回路１０及び第２ループ回路１２がそれぞれ形成された２枚の基板８４ａ，８４ｂが直接隣接して積層されているが、間に他の層を介して積層されてもよい。また、基板８４ａ，８４ｂ以外の他の層を備えてもよく、例えば上面又は下面に銅のベタパターンを備えた基板を、基板８４ａの上層又は基板８４ｂの下層に配置し、対ノイズ性を高めることとしてもよい。

図１２は、その他の実施例による電圧変換装置２の構成を示す図である。

図１２に示す電圧変換装置２では、第１ループ回路１０及び第２ループ回路１２の電流を等しく維持するために、＋端子と−端子間のコンデンサＣ５を設けず、出力フィルタ部のコンデンサＣ４も単独では設けない。その代わりとして、容量が同一のコンデンサＣ３及びＣ４の双方を対称に設ける。即ち、コンデンサＣ３及びＣ４が、第１ループ回路１０及び第２ループ回路１２のそれぞれに対応して、コンデンサＣ１及びＣ２のそれぞれに対して並列に設けられる。また、インダクタンスＬと出力端子２０の間で、且つ、コンデンサＣ１及びＣ２の中点とコンデンサＣ３及びＣ４の中点の間に、インダクタンスＬに直列にインダクタンスＬ３が設けられる。これにより、第１ループ回路１０及び第２ループ回路１２は、それぞれ、２つのループ１０ａ，１０ｂ及び１２ａ，１２ｂから構成されることになる。尚、図１２に示す例では、コンデンサＣ３及びＣ４とインダクタンスＬ３の一組が追加されているが、より多数の組が追加されてもよい。

図１２に示す例においても、第１ループ回路１０と第２ループ回路１２とが、それぞれのループ回路に対する法線方向で互いに対向するように配置される。即ち、第１ループ回路１０を構成する各ループ１０ａ，１０ｂと第２ループ回路１２を構成する各ループ１２ａ，１２ｂとが、図１２のラインＸ−Ｘに沿って折り曲げるようにして対向配置される。これにより、上述の如く、時間的変動の少ない磁束変化が実現され、ノイズを効果的に低減することができる。

図１３は、その他の実施例による電圧変換装置３の構成を示す図である。図１３に示す例においても、第１ループ回路１０と第２ループ回路１２とが、それぞれのループ回路に対する法線方向で互いに対向するように配置される。即ち、第１ループ回路１０と第２ループ回路１２とが、図１３のラインＸ−Ｘに沿って折り曲げるようにして対向配置される。これにより、上述の如く、時間的変動の少ない磁束変化が実現され、ノイズを効果的に低減することができる。

図１３に示す電圧変換装置３では、第１ループ回路１０及び第２ループ回路１２のコンデンサＣ１及びＣ２の容量のアンバランスを補償等するために、補正用コンデンサＣｘ１及びＣｘ２が第１ループ回路１０及び第２ループ回路１２のそれぞれに対応して設けられる。補正用コンデンサＣｘ１及びＣｘ２は、コンデンサＣ１及びＣ２のそれぞれに対して並列に設けられる。補正用コンデンサＣｘ１及びＣｘ２の容量は同一に設定され、コンデンサＣ１及びＣ２の容量の数１０％程度（本例では２０％）の容量であってよい。また、補正用コンデンサＣｘ１及びＣｘ２の機能をオン／オフするためのスイッチング素子Ｑ３，Ｑ４が、第１ループ回路１０及び第２ループ回路１２のそれぞれに対応して、補正用コンデンサＣｘ１及びＣｘ２に直列に設けられる。スイッチング素子Ｑ３，Ｑ４のオン／オフ動作は、アンバランス検出回路１１０により制御される。アンバランス検出回路１１０には、＋端子からの電圧ＶＢが入力されると共に、コンデンサＣ１及びＣ２の中点ａの電圧Ｖａが入力される。

図１４は、補正用コンデンサＣｘ１及びＣｘ２による容量補正を実現するための制御フローチャートの一例である。図１４に示す処理ルーチンは、例えばイグニッションスイッチがオンになったときに起動されてよい。

ステップ１４０では、第１ループ回路１０及び第２ループ回路１２のスイッチング素子Ｑ１，Ｑ２が共にオフにされる。

ステップ１４１では、アンバランス検出回路１１０において、中点ａの電圧Ｖａが測定されると共に、電圧ＶＢが測定される。

ステップ１４２では、アンバランス検出回路１１０において、上記ステップ１４０の測定結果に基づいて、Ｖａ＞ＶＢ／２×（１＋０．２）であるか否かが判定される。即ち、中点ａの電圧Ｖａが、コンデンサＣ１及びＣ２の容量が等しい場合のＶＢ／２に対して、２０％より大きい誤差で上回っているか否かが判定される。尚、ここで、２０％は一例であり、許容誤差の％は、耐ノイズ性等を考慮して適宜決定されてもよい。Ｖａ＞ＶＢ／２×（１＋０．２）である場合は、ステップ１４５に進み、それ以外の場合は、ステップ１４３に進む。

ステップ１４３では、アンバランス検出回路１１０において、上記ステップ１４０の測定結果に基づいて、Ｖａ＜ＶＢ／２×（１＋０．２）であるか否かが判定される。即ち、中点ａの電圧Ｖａが、コンデンサＣ１及びＣ２の容量が等しい場合のＶＢ／２に対して、２０％より大きい誤差で下回っているか否かが判定される。尚、ここで、２０％は一例であり、許容誤差の％は、耐ノイズ性等を考慮して適宜決定されてもよい。Ｖａ＜ＶＢ／２×（１＋０．２）である場合は、ステップ１４６に進み、それ以外の場合は、ステップ１４４に進む。

ステップ１４４では、アンバランス検出回路１１０において、警告用のダイアグＤｉをオフにする（又はオフに維持する）。これは、中点ａの電圧Ｖａが、コンデンサＣ１及びＣ２の容量が等しい場合のＶＢ／２に対して、２０％の許容誤差内に収まっているためである。

ステップ１４５では、アンバランス検出回路１１０によりスイッチング素子Ｑ４がオンにされる。これにより、補正用コンデンサＣｘ２が機能し、コンデンサＣ１及びＣ２の容量のアンバランスが低減される。即ち、スイッチング素子Ｑ４がオフの場合は、Ｖａ＝ＶＢ×Ｃ１／（Ｃ１＋Ｃ２）であるのに対して、スイッチング素子Ｑ４がオンすると、Ｖａ＝ＶＢ×Ｃ１／（Ｃ１＋Ｃ２＋Ｃｘ２）となり、ＶａがＶＢ／２に近づく方向に補正される。ステップ１４５の処理が終了すると、ステップ１４７に進む。

ステップ１４６では、アンバランス検出回路１１０によりスイッチング素子Ｑ３がオンにされる。これにより、補正用コンデンサＣｘ１が機能し、コンデンサＣ１及びＣ２の容量のアンバランスが低減される。即ち、スイッチング素子Ｑ３がオフの場合は、Ｖａ＝ＶＢ×Ｃ１／（Ｃ１＋Ｃ２）であるのに対して、スイッチング素子Ｑ３がオンすると、Ｖａ＝ＶＢ×（Ｃ１＋Ｃｘ１）／（Ｃ１＋Ｃ２＋Ｃｘ１）となり、ＶａがＶＢ／２に近づく方向に補正される。ステップ１４６の処理が終了すると、ステップ１４７に進む。

ステップ１４７では、アンバランス検出回路１１０において、警告用のダイアグＤｉが出力される。これは、補正用コンデンサＣｘ１又はＣｘ２が機能するによりアンバランスが補正されているものの、コンデンサＣ１及びＣ２の容量のアンバランスが発生しているためである。

図１４に示す処理によれば、コンデンサＣ１及びＣ２の中点ａの電圧Ｖａをモニタすることで、コンデンサＣ１及びＣ２の容量のアンバランスを精度良く検出し、許容範囲を超えるコンデンサＣ１及びＣ２の容量のアンバランスが検出された場合には、補正用コンデンサＣｘ１又はＣｘ２を用いて補正しつつ、ダイアグＤｉを出力して例えばコンデンサＣ１、Ｃ２の交換等を促すことができる。

図１５は、補正用コンデンサＣｘ１及びＣｘ２による容量補正を実現するための制御フローチャートのその他の一例である。図１５に示す処理ルーチンは、例えばイグニッションスイッチがオンになったときに起動されてよい。

ステップ１５０乃至１５４の処理は、上述の図１４のステップ１４０乃至１４４の処理と実質的に同一であるので説明を省略する。ステップ１５２で否定判定された場合は、ステップ１５６に進み、ステップ１５３で否定判定された場合は、ステップ１５８に進む。

ステップ１５６では、アンバランス検出回路１１０において、スイッチング素子Ｑ４がオンされているか否かが判定される。スイッチング素子Ｑ４が既にオンされている場合は、即ち補正用コンデンサＣｘ２が既に機能している場合は、ステップ１６０に進み、スイッチング素子Ｑ４がオフ状態である場合はステップ１５７に進む。

ステップ１５７では、アンバランス検出回路１１０によりスイッチング素子Ｑ４がオンにされる。これにより、補正用コンデンサＣｘ２が機能し、コンデンサＣ１及びＣ２の容量のアンバランスが低減される。ステップ１５７の処理が終了すると、ステップ１５１に戻る。

ステップ１５８では、アンバランス検出回路１１０において、スイッチング素子Ｑ３がオンされているか否かが判定される。スイッチング素子Ｑ３が既にオンされている場合は、即ち補正用コンデンサＣｘ１が既に機能している場合は、ステップ１６０に進み、スイッチング素子Ｑ３がオフ状態である場合はステップ１５９に進む。

ステップ１５９では、アンバランス検出回路１１０によりスイッチング素子Ｑ３がオンにされる。これにより、補正用コンデンサＣｘ１が機能し、コンデンサＣ１及びＣ２の容量のアンバランスが低減される。ステップ１５９の処理が終了すると、ステップ１５１に戻る。

ステップ１６０では、アンバランス検出回路１１０において、警告用のダイアグＤｉが出力される。これは、補正用コンデンサＣｘ１又はＣｘ２が機能しているにも拘らず、許容範囲を超えるコンデンサＣ１及びＣ２の容量のアンバランスが依然として検出されているためである。

図１５に示す処理によれば、コンデンサＣ１及びＣ２の中点ａの電圧Ｖａをモニタすることで、コンデンサＣ１及びＣ２の容量のアンバランスを精度良く検出し、許容範囲を超えるコンデンサＣ１及びＣ２の容量のアンバランスが検出された場合には、補正用コンデンサＣｘ１又はＣｘ２を用いてアンバランスを補正しつつ、当該補正にも拘らず依然として許容範囲を超えるアンバランスが検出される場合にはダイアグＤｉを出力して例えばコンデンサＣ１、Ｃ２の交換等を促すことができる。

図１６は、コンデンサの容量とコンデンサの抵抗成分の増加の関係を示す図である。ここでは、図１６を参照して、好ましいコンデンサＣ１、Ｃ２の容量設定方法を説明する。図１６に示すように、コンデンサの容量Ｃの抵抗成分は、コンデンサの容量Ｃが大きいほど小さくなる。そこで、コンデンサＣ１、Ｃ２の容量は、経年劣化により低下するが、かかる低下が生じても、その抵抗成分（＝１／２πｆＣ）が大きく変動しないような容量が選択される。例えばコンデンサＣ１、Ｃ２の容量の初期値がＣ_０であり、必要な耐久期間経過後にＣ’まで低下する場合、抵抗成分の変化量（＝１／２πｆＣ’−１／２πｆＣ_０）が所定許容値より小さくなるように選択される。尚、必要な耐久期間経過後のコンデンサＣ１、Ｃ２の容量Ｃ’（容量変化量）は、例えば図１７に示すような特性図を用いて導出されてもよい。尚、図１７には、２つの種類のコンデンサの特性が曲線Ａ１，Ａ２により示されている。

図１８は、本発明による電気負荷駆動装置２００の一実施例を示す構成図である。

本実施例の電気負荷駆動装置２００は、電気負荷駆動回路装置２０１と、制御目標信号発生装置（ＰＣＭ）２０２と、直流電源２０３とを備える。電気負荷駆動回路装置２０１は、上述の電圧変換装置１を備えると共に、内部電源回路１０１、入力信号インターフェース回路１０２、スイッチングデューティ生成回路１０３及びスイッチング素子駆動回路１０４を備える。尚、端子Ｔ１及びＴ４は、上述の＋端子に対応し、端子Ｔ３は−端子に対応し、Ｔ５は電圧変換装置１の出力端子２０に対応する。尚、電圧変換装置１に代えて、上述の他の例による電圧変換装置２，３が用いられてもよい。

図１８に示す例では、電気負荷４０は、誘導性負荷であり、車両のエンジンに用いられるフューエルポンプである。但し、電気負荷４０は、ファンや、ステアリングのアシストモータ等のような、任意の電気負荷であってよい。また、符号Ｓ１で示されるスイッチは、イグニッションスイッチに相当する。

制御目標信号発生装置２０２は、マイクロコンピューターにより構成され、例えば車両のエンジンを制御するＥＦＩ・ＥＣＵであってよい。制御目標信号発生装置２０２は、フューエルポンプの制御目標値（例えば目標回転数）を決定し、当該制御目標値を表す制御目標信号を電気負荷駆動回路装置２０１に入力する。尚、制御目標信号発生装置２０２は、直流電源２０３からの電源電圧に基づき動作するが、内部に降圧回路等を備えてもよい。

制御目標信号発生装置２０２からの制御目標信号は、制御目標信号発生装置２０２の入力信号インターフェース回路１０２で処理され、スイッチングデューティ生成回路１０３により当該制御目標値を実現するためのデューティが決定される。そして、決定されたデューティに従ってスイッチング素子駆動回路１０４によりスイッチング素子Ｑ１，Ｑ２がＯＮ／ＯＦＦ制御される。

図１９は、上述の実施例に係る電圧変換装置１の回路配置を実現するためのその他の具体例を示す図である。

図１９に示す例では、第１ループ回路１０と第２ループ回路１２は、以下で詳説するように、それぞれのループ回路に対する法線方向（図のｚ方向）が基板の断面に対して略垂直（図のｘ方向）となるように、基板に形成されている。

具体的には、基板の第１表面には、ポイントａからポイントｂまで導体パターン５２が形成され、当該導体パターン５２には、インダクタンスＬ及びスイッチング素子Ｑ２のドレイン端子が接続されている。また、スイッチング素子Ｑ２のソース端子からはポイントｆまで導体パターン５４が形成され、導体パターン５４にはコンデンサＣ２が接続されている。ポイントａは、図中に矢印にて模式的に示すように、出力端子２０(図３)に接続される。導体パターン５４におけるコンデンサＣ２とスイッチング素子Ｑ２のソース端子の間には−端子(図３)が接続される。

基板の第２表面には、ポイントｅからスイッチング素子Ｑ１のドレイン端子まで導体パターン５８が形成され、当該導体パターン５８には、コンデンサＣ１が接続されている。また、導体パターン５８上には、ポイントｅとコンデンサＣ１の間にポイントｄが設けられる。ポイントｄは、第１表面側のポイントｆに対向する位置であり、ポイントｆとスルーホールにて接続される。また、スイッチング素子Ｑ１のソース端子は、第１表面側のポイントｂに対向する位置に配置され、ポイントｂにて導体パターン５２にスルーホールを介して接続される。また、第２表面のポイントｅは、第１表面側のポイントａに対向する位置であり、ポイントａとスルーホールにて接続される。導体パターン５８におけるコンデンサＣ１とスイッチング素子Ｑ１のドレイン端子の間には＋端子(図３)が接続される。

このようにして図３に示した上述の実施例に係る電圧変換装置１の回路配置が基板に構成される。なお、この回路構造は、基板と垂直方向に形成されており、半導体のプロセス内で構成することも可能である。また、上述の如く基板の第１及び第２表面のそれぞれに導体パターンを形成して各種素子Ｌ，Ｑ１，Ｑ２，Ｃ１，Ｃ２を配置するだけで回路構造が実現できるため、製造が非常に容易となる。また、図１９に示す構造は、図７に示した具体例と対比しても明らかなように、基板上における小さい占有面積で実現することができる。

ここで、図１９に示す例において、第１ループ回路１０は、スイッチング素子Ｑ１のドレイン端子、コンデンサＣ１及びポイントｅを接続する導体パターン５８と、ポイントｅからポイントａまでのスルーホールと、ポイントａからインダクタンスＬを介したポイントｂまでの導体パターン５２と、ポイントｂからスイッチング素子Ｑ１のソース端子までのスルーホールとからなる。このような第１ループ回路１０は、基板の断面上に実質的に形成されるので、第１ループ回路１０に対する法線方向（図のｚ方向）が基板の断面に対して略垂直（図のｘ方向）となる。

同様に、第２ループ回路１２は、スイッチング素子Ｑ２のソース端子からコンデンサＣ２を介したポイントｆまでの導体パターン５４と、ポイントｆからポイントｄまでのスルーホールと、ポイントｄからポイントｅまでの導体パターン５８の部位と、ポイントｅからポイントａまでのスルーホールと、ポイントａからインダクタンスＬを介したスイッチング素子Ｑ２のドレイン端子までの導体パターン５２の部位とからなる。このような第２ループ回路１２は、第１ループ回路１０と同様に、基板の断面上に実質的に形成されるので、第２ループ回路１２に対する法線方向（図のｚ方向）が基板の断面に対して略垂直（図のｘ方向）となる。

従って、図１９に示す例においても、スイッチング素子Ｑ２をＯＮ／ＯＦＦ動作させること（及びそれに同期してスイッチング素子Ｑ１をＯＦＦ／ＯＮ動作させること）に伴って交互に発生する磁束（及びそれに伴い磁界）について、第１ループ回路１０を貫く磁束φ１の向きと、第２ループ回路１２を貫く磁束φ２の向きとが、同方向になるように構成される。換言すると、第１ループ回路１０と第２ループ回路１２とが、それぞれのループ回路に対する法線方向で互いに対向するように配置される。これにより、上述の如く磁束φ１＋φ２の高周波変動による発生ノイズを効果的に低減することができる。更に、図１９に示す例によれば、第１ループ回路１０及び第２ループ回路１２が基板の断面上に実質的に形成されているので、各ループ面積を小さくすることができ、第１ループ回路１０及び第２ループ回路１２でそれぞれ発生する磁界の大きさも低減することができる。また、図１９に示す例によれば、図７に示した基板の表面に対して鉛直方向に第１ループ回路１０と第２ループ回路１２とが対向する構造と比べて、第１ループ回路１０と第２ループ回路１２の各ループ面積における対向面積の割合（対向割合）を大きく確保することが容易となる。これは、図１９に示す構造では、部品配置の制約等により対向面積（又は対向割合）が小さくなる可能性が低いためである。これにより、図１９に示す例によれば、図７に示した例に比べて、容易に発生ノイズを低減することができる。

なお、図１９に示す例において各種素子Ｌ，Ｑ１，Ｑ２，Ｃ１，Ｃ２の位置や各種導体パターン５２，５４，５８の位置等に対して電気的に等価な変更が可能である。例えば、インダクタンスＬは、基板の第１表面に代えて、基板の第２表面に設けられてもよい。この場合、インダクタンスＬは、導体パターン５８におけるポイントｅとポイントｄの間に配置されればよい。

以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形、改良及び置換を加えることができる。

例えば、図５には、第１ループ回路１０及び第２ループ回路１２の各ループ面積（磁束が貫通する面積）が同一であり、第１ループ回路１０及び第２ループ回路１２の各ループが互いに全面積が対向するように配置されている例が概念的に示されている。しかしながら、第１ループ回路１０及び第２ループ回路１２の各ループ面積は、同一である方が望ましいが、実際の実装上の制約等に応じて、必ずしも同一である必要はない。また、同様に、第１ループ回路１０及び第２ループ回路１２の各ループの対向面積（又は対向割合）は、大きいほど望ましいが、部分的に対向するだけでもよい。

また、第１ループ回路１０及び第２ループ回路１２のパターンの端部にＲ（角アール）を付けて、ピン角を除いてノイズの発散を防止することとしてもよい。

また、第１ループ回路１０及び第２ループ回路１２をプリント基板だけでなく、シールド線の芯線を用いて構成してもよい。この場合、シールド線の網線を磁力線の経路に用いることで、磁力線が他の回路部に輻射するのを防止することができる。

また、＋端子と−端子（本例ではグランド）とが対向する部位がプリント基板の端部になると短絡の可能性が高くなるため、これを防止すべく、絶縁材料のコーティングが追加されてもよい（例えば二度塗りやドブ付けされてもよい）。また、同様の観点から、＋端子と−端子とが対向する部位をプリント基板の中央に配置し、沿面距離を大きくするようにしてもよい。また、＋端子と−端子とが対向する部位からスルーホールを遠ざけるようにしてもよい。

また、図１３に示した例において、補正用コンデンサＣｘ１及びＣｘ２を可変容量コンデンサにより構成し、中点ａの電圧ＶａがＶＢ／２になるように、補正用コンデンサＣｘ１及びＣｘ２の容量を調整してもよい。

また、上述した実施例では、降圧型の電圧変換装置が用いられているが、昇圧型や双方向の電圧変換装置に適用されてもよい。

尚、本国際出願は、2008年9月9日に出願した日本国特許出願第2008-231527号に基づく優先権を主張するものであり、その全内容は本国際出願にここでの参照により援用されるものとする。

Claims (12)

1. インダクタンス成分を共有する第１ループ回路と第２ループ回路とを備え、前記第１ループ回路に設けられる第１スイッチング素子のＯＮ／ＯＦＦ動作に伴い前記第１ループ回路と前記第２ループ回路に交互に電流が流れる電圧変換装置であって、
   前記第１ループ回路のスイッチング素子のＯＮ動作時に形成される前記第１ループ回路を貫く磁界の向きと、前記第１ループ回路の第１スイッチング素子のＯＮ動作後のＯＦＦ動作時に形成される前記第２ループ回路を貫く磁界の向きが同方向であることを特徴とする、電圧変換装置。
2. インダクタンス成分を共有する第１ループ回路と第２ループ回路とを備え、前記第１ループ回路に設けられる第１スイッチング素子のＯＮ／ＯＦＦ動作に伴い前記第１ループ回路と前記第２ループ回路に交互に電流が流れる電圧変換装置であって、
   前記第１ループ回路と前記第２ループ回路とが、それぞれのループ回路に対する法線方向で互いに対向するように配置されることを特徴とする、電圧変換装置。
3. 前記第２ループ回路に第２スイッチング素子が設けられ、
   前記第１及び第２スイッチング素子は、一方がＯＮするのに同期して他方がＯＦＦするように制御される、請求項１又は２に記載の電圧変換装置。
4. 前記第１ループ回路と前記第２ループ回路は、同一の回路基板の表面と裏面に、又は、同一の回路基板の裏面と表面に、それぞれ設けられる、請求項１〜３のうちのいずれか１項に記載の電圧変換装置。
5. 前記第１ループ回路と前記第２ループ回路は、同一のフレキシブル基板の同一の表面に設けられ、該フレキシブル基板は、前記第１ループ回路と前記第２ループ回路とが、それぞれのループ回路に対する法線方向において互いに対向するように、折り曲げられる、請求項１〜３のうちのいずれか１項に記載の電圧変換装置。
6. 前記第１ループ回路と前記第２ループ回路は共に、互いに対向する側が絶縁層により覆われる、請求項５に記載の電圧変換装置。
7. 前記第１ループ回路と前記第２ループ回路は、それぞれのループ回路に対する法線方向が基板の断面に対して略垂直となるように、基板に形成される、請求項１〜３のうちのいずれか１項に記載の電圧変換装置。
8. 前記第１及び第２ループ回路には、第１及び第２コンデンサがそれぞれ設けられる、請求項１〜７のうちのいずれか１項に記載の電圧変換装置。
9. 前記第１ループ回路のスイッチング素子のＯＮ動作時に前記第１ループ回路を流れる電流量と、前記第１ループ回路のスイッチング素子のＯＦＦ動作時に前記第２ループ回路を流れる電流量とが等しくなるように、第１及び第２調整用コンデンサが前記第１ループ回路と前記第２ループ回路のそれぞれに対応して設けられる、請求項８に記載の電圧変換装置。
10. 前記第１及び第２コンデンサの間の中点電位を検知するセンサと、
    前記センサの出力に応じて前記第１及び第２コンデンサの少なくともいずれか一方の容量を補正する容量補正手段とを備える、請求項８に記載の電圧変換装置。
11. 前記第１及び第２コンデンサの容量は、前記第１及び第２コンデンサの抵抗成分の変動が所定値未満であるように設定される、請求項１〜１０のうちのいずれか１項に記載の電圧変換装置。
12. 電気負荷を駆動する電気負荷駆動装置であって、
    直流電源と、
    前記直流電源から受けた直流電源の電圧レベルを変換して前記電気負荷に出力する請求項１〜１１のうちのいずれか１項に記載の電圧変換装置と、
    前記電圧変換装置を制御する制御装置とを含むことを特徴とする、電気負荷駆動装置。

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