JP2024011059A - 直列キャパシタ降圧コンバータおよびそのコントローラ回路および制御方法 - Google Patents

直列キャパシタ降圧コンバータおよびそのコントローラ回路および制御方法 Download PDF

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Abstract

【課題】効率が改善された直列キャパシタ降圧コンバータを提供する。【解決手段】コントローラＩＣ２００は、直列キャパシタ降圧コンバータ１００を制御する。カップルドインダクタ１１２を構成する２個のインダクタＬ１，Ｌ２のインダクタンスの設計値がＬ、２個のインダクタＬ１，Ｌ２の相互インダクタンスの設計値がＭ、直列キャパシタＣｒの容量の設計値がＣｒであるとする。このときコントローラＩＣ２００は、式（１）で表される周波数ｆ０よりも高いスイッチング周波数ｆＳＷで、直列キャパシタ降圧コンバータ１００を駆動する。【数１】TIFF2024011059000008.tif32137【選択図】図１

Description

本開示は、直列キャパシタコンバータに関する。
入力電圧よりも低い電圧を生成するために、降圧機能を持つＤＣ／ＤＣコンバータが使用される。降圧機能を持つＤＣ／ＤＣコンバータとしては、降圧（Ｂｕｃｋ）型、昇降圧型、Ｃｕｋ型、Ｚｅｔａ型、Ｓｅｐｉｃ型などが知られている。
用途によっては、降圧コンバータのバリエーションであるインタリーブ型や直列キャパシタ（Series Capacitor）型が採用される。インタリーブ型は、Ｂｕｃｋコンバータを並列に接続し、入力同士、出力同士を共通に接続したものである。複数のＢｕｃｋコンバータがインタリーブ動作することにより、高効率動作が実現される。インタリーブ型は、通常のバックコンバータと同じ降圧比を有する。
直列キャパシタ型の降圧コンバータは、フェーズ数が２であるインタリーブ型の修正と考えることができ、直列キャパシタが追加された構成を有する。直列キャパシタ型の降圧コンバータは、降圧比をインタリーブ型の１／２倍と小さくできるため、小さな降圧比が必要なアプリケーションに適している。
Stefano Saggini, Shuai Jiang, Mario Ursino, Chenhao Nan, "A 99% Efficient Dual-Phase Resonant Switched-Capacitor-Buck Converter for 48 V Data Center Bus Conversions", 2019 IEEE Applied Power Electronics Conference and Exposition (APEC)
本開示は係る状況においてなされたものであり、その例示的な目的のひとつは、効率が改善された直列キャパシタ降圧コンバータの提供にある。
本開示のある態様は、直列キャパシタ降圧コンバータのコントローラ回路に関する。コントローラ回路は、直列キャパシタ降圧コンバータのカップルドインダクタを構成する２個のインダクタのインダクタンスの設計値がＬ、２個のインダクタの相互インダクタンスの設計値がＭ、直列キャパシタの容量の設計値がＣｒであるとき、式（１）で表される周波数ｆ０よりも高いスイッチング周波数ｆＳＷで、直列キャパシタ降圧コンバータを駆動する。
Figure 2024011059000002
本開示の別の態様は、直列キャパシタ降圧コンバータの制御方法に関する。直列キャパシタ降圧コンバータは、入力ラインおよび出力ラインと、第１端が入力ラインと接続された第１スイッチと、相互インダクタンスＭで結合しており、それぞれの第１端が、出力ラインと接続される第１インダクタおよび第２インダクタを含むカップルドインダクタと、第１インダクタの第２端と接地の間に接続された第２スイッチと、第１スイッチの第２端と第１インダクタの第２端の間に接続された直列キャパシタと、第１スイッチの第２端と第２インダクタの第２端の間に接続された第３スイッチと、第２インダクタの第２端と接地の間に接続された第４スイッチと、出力ラインと接続された出力キャパシタと、を備える。制御方法は、第１インダクタおよび第２インダクタのインダクタンスの設計値がＬ、それらの相互インダクタンスの設計値がＭ、直列キャパシタの容量の設計値がＣｒであるとき、上記式（１）で表される周波数ｆ０よりも高いスイッチング周波数ｆＳＷを規定するステップと、第１スイッチおよび第４スイッチがオンである第１状態と、第２スイッチおよび第３スイッチがオンである第２状態と、を同じ時間幅でスイッチング周波数ｆＳＷで繰り返すステップと、備える。
なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。
本開示のある態様によれば、電力変換効率を改善できる。
図１は、実施形態に係る直列キャパシタ降圧コンバータの回路図である。 図２は、第１状態φ１における直列キャパシタ降圧コンバータ（主回路）の等価回路図である。 図３は、第２状態φ２における直列キャパシタ降圧コンバータ（主回路）の等価回路図である。 図４は、直列キャパシタ降圧コンバータの電流波形図である。 図５は、直列キャパシタ降圧コンバータの電流波形図である。 図６は、デッドタイムを考慮した直列キャパシタ降圧コンバータの動作を説明するタイムチャートである。 図７は、スイッチング周波数ｆＳＷを変化させたときの電流波形を説明する図である。 図８は、直列キャパシタ降圧コンバータの電力変換効率を示す図である。 図９は、直列キャパシタ降圧コンバータを備える電子機器の一例を示す図である。
（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
一実施形態に係る直列キャパシタ降圧コンバータのコントローラ回路は、直列キャパシタ降圧コンバータのカップルドインダクタを構成する２個のインダクタのインダクタンスの設計値がＬ、２個のインダクタの相互インダクタンスの設計値がＭ、直列キャパシタの容量の設計値がＣｒであるとき、式（１）で表される周波数ｆ０よりも高いスイッチング周波数ｆＳＷで、直列キャパシタ降圧コンバータを駆動する。
従来の直列キャパシタ降圧コンバータでは、スイッチング周波数を、共振周波数と等しく定めていた。そのため、回路定数のばらつきや、寄生インダクタンス、寄生容量などの影響によって、共振周波数がシフトした場合、シフトする方向によっては、ＺＶＳ（ゼロ電圧スイッチング）の成立条件を満たさない状況が生じ、損失が増大したり、スイッチング素子に過電圧が印加されるという問題が生ずる。
上記構成によれば、スイッチング周波数を共振周波数よりも高く設定しておくことにより、回路定数がばらついた場合においても、ＺＶＳ（Zero Volt Switching）の条件を成立させることができる。これにより、特にスイッチング損失が大きくなる低出力電力時（軽負荷時）の電力変換効率を改善でき、また過電圧を抑制できる。
一実施形態において、スイッチング周波数ｆＳＷは、周波数ｆ０の１．０５倍～１．３倍の範囲であってもよい。
一実施形態において、スイッチング周波数ｆＳＷは、周波数ｆ０の１．１倍～１．２倍の範囲であってもよい。
一実施形態において、コントローラ回路は、ひとつの半導体基板に一体集積化されてもよい。
一実施形態に係る直列キャパシタ降圧コンバータは、直列キャパシタ降圧コンバータの主回路と、主回路に含まれるスイッチング素子を駆動する上述のいずれかのコントローラ回路と、を備える。
一実施形態において、コントローラ回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
（実施形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に接続された（設けられた）状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
また本明細書において、電圧信号、電流信号などの電気信号、あるいは抵抗、キャパシタ、インダクタなどの回路素子に付された符号は、必要に応じてそれぞれの電圧値、電流値、あるいは回路定数（抵抗値、容量値、インダクタンス）を表すものとする。
本明細書において参照する波形図やタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化され、あるいは誇張もしくは強調されている。
図１は、実施形態に係る直列キャパシタ降圧コンバータ１００の回路図である。直列キャパシタ降圧コンバータ１００は、入力ライン１０２に供給された入力電圧Ｖｉｎを降圧し、降圧後の出力電圧Ｖｏｕｔを出力ライン１０４に発生する。
直列キャパシタ降圧コンバータ１００は、主回路１１０およびコントローラＩＣ（Integrated Circuit）２００を備える。コントローラＩＣ２００は、ひとつの半導体基板に集積化されたＡＳＩＣ（Application Specific Integrated Circuit）である。
主回路１１０は、第１スイッチＳ１～第４スイッチＳ４、カップルドインダクタ１１２、直列キャパシタＣｒ、出力キャパシタＣｏｕｔを備える。
第１スイッチＳ１は、第１端が入力ライン１０２と接続される。カップルドインダクタ１１２は、トランスであり、磁気的に結合する第１インダクタＬ１および第２インダクタＬ２を含む。第１インダクタＬ１および第２インダクタＬ２は、等しいインダクタンスＬを有しており、また相互インダクタンスＭを有する。第１インダクタＬ１および第２インダクタＬ２それぞれの第１端は、出力ライン１０４と接地の間に接続される。
第２スイッチＳ２は、第１インダクタＬ１の第２端と接地の間に接続される。直列キャパシタＣｒは、第１スイッチＳ１の第２端と第１インダクタＬ１の第２端の間に接続される。第３スイッチＳ３は、第１スイッチＳ１の第２端と第２インダクタＬ２の第２端の間に接続される。第４スイッチＳ４は、第２インダクタＬ２の第２端と接地の間に接続される。出力キャパシタＣｏｕｔは、出力ライン１０４と接続される。
この例では、第１スイッチＳ１～第４スイッチＳ４がすべてＮチャンネルＭＯＳＦＥＴとして示されるがその限りでなく、その他のトランジスタを用いてもよい。またローサイド側の第２スイッチＳ２および第４スイッチＳ４は、ダイオードなどの整流素子であってもよい。
コントローラＩＣ２００は、第１スイッチＳ１～第４スイッチＳ４を制御し、出力ライン１０４に出力電圧Ｖｏｕｔを発生させる。具体的には、コントローラＩＣ２００は、第１状態φ１と第２状態φ２を、デッドタイムＴＤを挟みながら、所定のスイッチング周波数ｆＳＷで交互に繰り返す。
第１状態φ１：
第１スイッチＳ１＝ＯＮ
第２スイッチＳ２＝ＯＦＦ
第３スイッチＳ３＝ＯＦＦ
第４スイッチＳ４＝ＯＮ
第２状態φ２：
第１スイッチＳ１＝ＯＦＦ
第２スイッチＳ２＝ＯＮ
第３スイッチＳ３＝ＯＮ
第４スイッチＳ４＝ＯＦＦ
デッドタイムＴＤ：
第１スイッチＳ１＝ＯＦＦ
第２スイッチＳ２＝ＯＦＦ
第３スイッチＳ３＝ＯＦＦ
第４スイッチＳ４＝ＯＦＦ
第１状態φ１、第２状態φ２それぞれの長さがＴＯＮであるとき、スイッチング周波数ｆＳＷは、１／（２×ＴＯＮ）である。言い換えると、スイッチング周波数ｆＳＷで動作するとは、第１状態φ１および第２状態φ２を、ＴＯＮ＝１／（２×ｆＳＷ）の長さで繰り返すことをいう。
以上が直列キャパシタ降圧コンバータ１００の構成である。続いてその動作を説明する。
図２は、第１状態φ１における直列キャパシタ降圧コンバータ１００（主回路１１０）の等価回路図である。オンであるスイッチＳ１，Ｓ４は、単なる配線として示している。またカップルドインダクタ１１２は、励磁インダクタンスＬｍと、漏れインダクタンスＬｋを含む等価回路として示している。第１インダクタＬ１に流れる電流を第１コイル電流ＩＬ１、第２インダクタＬ２に流れる電流を、第２コイル電流ＩＬ２と称する。
第１状態φ１では、直列キャパシタＣｒ、第１インダクタＬ１（漏れインダクタンスＬｋ）および出力キャパシタＣｏｕｔが直列共振回路を形成しており、第１インダクタＬ１に共振電流Ｉｒｅｓが流れる（ＩＬ１＝Ｉｒｅｓ）。第２インダクタＬ２には、第１インダクタＬ１に流れる共振電流Ｉｒｅｓのレプリカである共振電流Ｉｒｅｓ’と、励磁インダクタンスＬｍに流れる励磁電流Ｉｍ２の合計電流が流れるから、第２コイル電流ＩＬ２は、ＩＬ２＝Ｉｒｅｓ’＋Ｉｍ２となる。
図３は、第２状態φ２における直列キャパシタ降圧コンバータ１００（主回路１１０）の等価回路図である。オンであるスイッチＳ２，Ｓ３は、単なる配線として示している。
第２状態φ２では、直列キャパシタＣｒ、漏れインダクタンスＬｋおよび出力キャパシタＣｏｕｔが直列共振回路を形成しており、第２インダクタＬ２に共振電流Ｉｒｅｓが流れる（ＩＬ２＝Ｉｒｅｓ）。第１インダクタＬ１には、第２インダクタＬ２に流れる共振電流Ｉｒｅｓのレプリカである共振電流Ｉｒｅｓ’と、励磁インダクタンスＬｍに流れる励磁電流Ｉｍ１の合計電流が流れるから、第１コイル電流ＩＬ１は、ＩＬ１＝Ｉｒｅｓ’＋Ｉｍ１となる。
第１状態φ１と第２状態φ２を交互に繰り返すと、定常状態では、直列キャパシタＣｒの両端間電圧は、Ｖｉｎ／２となり、カップルドインダクタ１１２に、残りのＶｉｎ／２が印加される。第１インダクタＬ１と第２インダクタＬ２のインダクタンスが等しいとき、出力ライン１０４には、Ｖｉｎの１／４倍の出力電圧Ｖｏｕｔが発生する。
直列キャパシタ降圧コンバータ１００が、ＺＶＳ（Zero Voltage Switching）するための条件は、以下の通りである。
・第１状態φ１から第２状態φ２への遷移
第１状態φ１の直後のデッドタイムＴＤ中において、ＩＬ１≧０であるとき、第２スイッチＳ２のボディダイオードに電流ＩＬ１が流れており、第２スイッチＳ２の両端間電圧が小さくなる。このときに、第２状態φ２に遷移、すなわち第２スイッチＳ２をターンオンすると、第２スイッチＳ２のＺＶＳが成立する。なお、電流ＩＬ１，ＩＬ２は、出力ライン１０４に向かう向きを正にとる。
またデッドタイムＴＤ中において、ＩＬ２＜０であるときに、回生電流によって、第３スイッチＳ３と第４スイッチＳ４の接続ノードの電圧が上昇し、第３スイッチＳ３の両端間電圧が小さくなる。このときに、第２状態φ２に遷移、すなわち第３スイッチＳ３がターンオンすると、第３スイッチＳ３のＺＶＳが成立する。
・第２状態φ２から第１状態φ１への遷移
第２状態φ２の直後のデッドタイムＴＤ中において、ＩＬ１＜０であるとき、回生電流によって、第１スイッチＳ１と第２スイッチＳ２の接続ノードの電圧が上昇し、第１スイッチＳ１の両端間電圧が小さくなる。このときに第１状態φ１に遷移、すなわち第１スイッチＳ１をターンオンすると、第１スイッチＳ１のＺＶＳが成立する。
またデッドタイム中において、ＩＬ２≧０であるとき、第４スイッチＳ４のボディダイオードに電流ＩＬ２が流れており、第４スイッチＳ４の両端間電圧が小さくなっている。このときに、第１状態φ１に遷移、すなわち第４スイッチＳ４をターンオンすると、第４スイッチＳ４のＺＶＳが成立する。
図４は、直列キャパシタ降圧コンバータ１００の電流波形図である。スイッチング周波数ｆｓｗは、主回路１１０の共振周波数ｆｒと一致しており、共振電流Ｉｒｅｓがゼロとなるタイミングで、第１状態φ１と第２状態φ２が遷移する。ここではデッドタイムは省略している。図４は、第１スイッチＳ１～第４スイッチＳ４を理想スイッチとした場合の、すなわち第１スイッチＳ１～第４スイッチＳ４が寄生容量を含まないとした場合の電流波形を示している。
第１状態φ１の終わりのタイミングでは、第１インダクタＬ１の電流ＩＬ１は正もしくはゼロ（ＩＬ１≧０）、第２インダクタＬ２の電流ＩＬ２は負（ＩＬ２＜０）であるから、上述のＺＶＳの条件を満たしている。
同様に、第２状態φ２の終わりのタイミングでは、第１インダクタＬ１の電流ＩＬ１は負（ＩＬ１＜０）であり、第２インダクタＬ２の電流ＩＬ２は正もしくはゼロ（ＩＬ２≧０）であるから、上述のＺＶＳの条件を満たしている。
このように、直列キャパシタ降圧コンバータ１００は、共振周波数ｆｒでスイッチングすることにより、ＺＶＳの条件を満たすことができ、高効率動作が可能である。
図５は、直列キャパシタ降圧コンバータ１００の電流波形図である。図４では、ＭＯＳＦＥＴの寄生容量を無視した波形を示したが、実際には、寄生容量が存在する。この寄生容量により、デッドタイムを跨ぐ電流の不連続が抑制される。コイル電流ＩＬ１，ＩＬ２は連続となり、第１状態φ１と第２状態φ２では、デッドタイムに関して時間軸上で対称な波形を有する。
図６は、デッドタイムを考慮した直列キャパシタ降圧コンバータ１００の動作を説明するタイムチャートである。第１状態φ１と第２状態φ２の長さＴＯＮはそれぞれ、共振周期Ｔｒ（＝１／ｆｒ）の１／２である。
主回路１１０の第１状態φ１における共振周波数ｆｒ１は、式（２）で表される。
Figure 2024011059000003
同様に、主回路１１０の第２状態φ２における共振周波数ｆｒ２は、式（３）で表される。
Figure 2024011059000004
理想的には、ｆｒ１＝ｆｒ２であるが、主回路１１０は、プリント基板上に実装されるため、その共振周波数ｆｒ１，ｆｒ２は、寄生容量や寄生インダクタンスの影響を受けることとなり、それらを完全に一致させることは容易ではない。また主回路１１０の構成部品のうち、インダクタ（トランス）やキャパシタは、チップ部品として実装され、回路定数にはばらつきが存在する。したがって、直列キャパシタ降圧コンバータ１００の個体ごとに、スイッチング周波数を、共振周波数と完全に一致（チューニング）することは容易ではない。
直列キャパシタ降圧コンバータ１００のスイッチング周波数を、主回路１１０の共振周波数の設計値と一致させる場合、回路定数のバラツキの組み合わせによっては、スイッチング周波数が、共振周波数よりも低くなる状況、言い換えると、第１状態φ１および第２状態φ２であるオン時間ＴＯＮが、共振時間の１／２（共振半周期）Ｔｒ／２よりも長くなる状況が発生する。
図６を参照すると、ＴＯＮが共振半周期Ｔｒ／２に比べて長すぎると、第１状態φ１から第２状態φ２に遷移するタイミングにおいて、第１コイル電流ＩＬ１が負電流となり、ＺＶＳの条件を満たさなくなってしまう。
図７は、スイッチング周波数ｆＳＷを変化させたときの電流波形を説明する図である。スイッチング周波数ｆＳＷが低いと（図中、最下段）、言い換えると、オン時間ＴＯＮが長くなると、デッドタイムＴＤに移行するタイミングにおいて、第１インダクタＬ１の電流ＩＬ１が負電流となる。デッドタイムＴＤ中、電流ＩＬ１はさらに低下していくため、デッドタイムＴＤを長くしても短くしても、ＩＬ１≧０とはならず、ＺＶＳの条件を満たすことができず、効率が悪化する。
これに対して、スイッチング周波数ｆＳＷが高い場合（図中、最上段）、言い換えると、オン時間ＴＯＮが短くなると、デッドタイムＴＤに移行するタイミングにおいて、第１インダクタＬ１の電流ＩＬ１と第２インダクタＬ２の電流ＩＬ２は、両方とも正となる。この場合には、デッドタイムＴＤを長くとることにより、ＩＬ１＞０、ＩＬ２＜０の状態を作り出すことができ、ＺＶＳの条件を満たすことができる。
本実施形態では、この性質を利用して、共振周波数ｆｒが低下した場合においても、スイッチング周波数ｆＳＷが共振周波数ｆｒよりも高くなるように、スイッチング周波数ｆＳＷを予め高く設定しておく。デッドタイムＴＤの長さは、共振周波数ｆｒが想定される範囲において最低値を取ったときに、ＺＶＳの条件を満たすように決めるとよい。
具体的には、式（４）で決まる周波数ｆ０よりも、スイッチング周波数ｆＳＷを高く設定する。
Figure 2024011059000005
Ｌは、第１インダクタＬ１および第２インダクタＬ２のインダクタンスの設計値であり、Ｍは、第１インダクタＬ１および第２インダクタＬ２の相互インダクタンスの設計値であり、Ｃｒは、直列キャパシタの容量の設計値である。
たとえばスイッチング周波数ｆＳＷは、周波数ｆ０の１．０５倍～１．３倍の範囲とすることができる。より好ましくは、スイッチング周波数ｆＳＷは、周波数ｆ０の１．１倍～１．２倍の範囲で定めることができる。この範囲とすれば、共振周波数がばらついた場合においても、現実的なデッドタイムＴＤの長さで、ＺＶＳの条件を満たすことができる。
図８は、直列キャパシタ降圧コンバータ１００の電力変換効率を示す図である。横軸は出力電力を、縦軸は変換効率を示す。共振周波数は３１４ｋＨｚであり、スイッチング周波数ｆＳＷを変化させたときの効率がプロットされている。
出力電力Ｐｏが小さな領域においては、スイッチング周波数ｆＳＷを共振周波数より高くすることで、さらに効率を高めることができる。
（用途）
図９は、直列キャパシタ降圧コンバータ１００を備える電子機器７００の一例を示す図である。電子機器７００の好適な一例はサーバーである。元来、サーバーには１２Ｖの電源線が引き込まれていたため、内部回路７１０は１２Ｖで動作するように設計されている。内部回路７１０は、ＣＰＵ（Central Processing Unit）やメモリ、ＬＡＮ（Local Area Network）のインタフェース回路と、１２Ｖの電圧を降圧するＤＣ／ＤＣコンバータなどを含みうる。
近年、電線に流れる電流を減らすために、バス電圧を１２Ｖから４８Ｖに置き換える動きが進められている。この場合に、４８Ｖの電源電圧を１２Ｖに降圧する電源回路７２０が必要となる。上述したゲインが１／４倍の直列キャパシタ降圧コンバータ１００は、こうした電源回路７２０に好適に用いることができる。
電子機器７００はサーバーに限定されず、車載機器であってもよい。従来の自動車のバッテリは１２Ｖあるいは２４Ｖが主流であるが、ハイブリッド車両では、４８Ｖシステムが採用される場合があり、この場合も４８Ｖのバッテリ電圧を、１２Ｖに変換する電源回路が必要とされる。このような場合に、１／４倍の直列キャパシタ降圧コンバータ１００を好適に利用することができる。
その他、電子機器７００は、産業機器、ＯＡ機器であってもよいし、オーディオ機器などの民生機器であってもよい。
実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにさまざまな変形例が存在すること、またそうした変形例も本開示に含まれ、また本発明の範囲を構成しうることは当業者に理解されるところである。
１００ 直列キャパシタ降圧コンバータ
１０２ 入力ライン
１０４ 出力ライン
１１０ 主回路
１１２ カップルドインダクタ
ｆＳＷ スイッチング周波数
ｆｒ 共振周波数
Ｌｋ 漏れインダクタンス
Ｌｍ 励磁インダクタンス
Ｌ１ 第１インダクタ
Ｌ２ 第２インダクタ
Ｃｒ 直列キャパシタ
Ｓ１ 第１スイッチ
Ｓ２ 第２スイッチ
Ｓ３ 第３スイッチ
Ｓ４ 第４スイッチ
Ｃｏｕｔ 出力キャパシタ
２００ コントローラＩＣ

Claims (8)

  1. 直列キャパシタ降圧コンバータのコントローラ回路であって、
    前記直列キャパシタ降圧コンバータのカップルドインダクタを構成する２個のインダクタのインダクタンスの設計値がＬ、前記２個のインダクタの相互インダクタンスの設計値がＭ、直列キャパシタの容量の設計値がＣｒであるとき、式（１）
    Figure 2024011059000006
     で表される周波数ｆ０よりも高いスイッチング周波数ｆＳＷで、前記直列キャパシタ降圧コンバータを駆動する、コントローラ回路。
  2. 前記スイッチング周波数ｆＳＷは、前記周波数ｆ０の１．０５倍～１．３倍の範囲である、請求項１に記載のコントローラ回路。
  3. 前記スイッチング周波数ｆＳＷは、前記周波数ｆ０の１．１倍～１．２倍の範囲である、請求項１に記載のコントローラ回路。
  4. ひとつの半導体基板に一体集積化される請求項１から３のいずれかに記載のコントローラ回路。
  5. 直列キャパシタ降圧コンバータの主回路と、
    前記主回路に含まれるスイッチング素子を駆動する請求項１から３のいずれかに記載のコントローラ回路と、
    を備える、直列キャパシタ降圧コンバータ。
  6. 直列キャパシタ降圧コンバータの制御方法であって、
    前記直列キャパシタ降圧コンバータは、
    入力ラインおよび出力ラインと、
    第１端が前記入力ラインと接続された第１スイッチと、
    相互インダクタンスＭで結合しており、それぞれの第１端が前記出力ラインと接続される第１インダクタおよび第２インダクタを含むカップルドインダクタと、
    前記第１インダクタの第２端と接地の間に接続された第２スイッチと、
    前記第１スイッチの第２端と前記第１インダクタの第２端の間に接続された直列キャパシタと、
    前記第１スイッチの前記第２端と前記第２インダクタの第２端の間に接続された第３スイッチと、
    前記第２インダクタの第２端と接地の間に接続された第４スイッチと、
    前記出力ラインと接続された出力キャパシタと、
    を備え、
    前記第１インダクタおよび前記第２インダクタのインダクタンスの設計値がＬ、それらの相互インダクタンスの設計値がＭ、前記直列キャパシタの容量の設計がＣｒであるとき、式（１）
    Figure 2024011059000007
     で表される周波数ｆ０よりも高いスイッチング周波数ｆＳＷを規定するステップと、
    前記第１スイッチおよび前記第４スイッチがオンである第１状態と、前記第２スイッチおよび前記第３スイッチがオンである第２状態と、を同じ時間幅で、前記スイッチング周波数ｆＳＷで繰り返すステップと、
    を備える、制御方法。
  7. 前記スイッチング周波数ｆＳＷは、前記周波数ｆ０の１．０５倍～１．３倍の範囲である、請求項６に記載の制御方法。
  8. 前記スイッチング周波数ｆＳＷは、前記周波数ｆ０の１．１倍～１．２倍の範囲である、請求項６に記載の制御方法。
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