JP4942857B2 - デバイス実装構造およびデバイス実装方法 - Google Patents

デバイス実装構造およびデバイス実装方法 Download PDF

Info

Publication number
JP4942857B2
JP4942857B2 JP2011511317A JP2011511317A JP4942857B2 JP 4942857 B2 JP4942857 B2 JP 4942857B2 JP 2011511317 A JP2011511317 A JP 2011511317A JP 2011511317 A JP2011511317 A JP 2011511317A JP 4942857 B2 JP4942857 B2 JP 4942857B2
Authority
JP
Japan
Prior art keywords
substrate
main surface
electrodes
wiring
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011511317A
Other languages
English (en)
Other versions
JPWO2010125814A1 (ja
Inventor
敏 山本
廣和 橋本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujikura Ltd
Original Assignee
Fujikura Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujikura Ltd filed Critical Fujikura Ltd
Priority to JP2011511317A priority Critical patent/JP4942857B2/ja
Application granted granted Critical
Publication of JP4942857B2 publication Critical patent/JP4942857B2/ja
Publication of JPWO2010125814A1 publication Critical patent/JPWO2010125814A1/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0272—Adaptations for fluid transport, e.g. channels, holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05555—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01072—Hafnium [Hf]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15182—Fan-in arrangement of the internal vias
    • H01L2924/15184—Fan-in arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15321—Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/1579—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09836—Oblique hole, via or bump
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10507—Involving several components
    • H05K2201/10545—Related components mounted on both sides of the PCB
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.

Description

本発明は、基板を貫通する貫通配線を有する貫通配線基板の両面にデバイスを実装するためのデバイス実装構造およびデバイス実装方法に関する。
本願は、２００９年４月２８日に、日本に出願された特願２００９−１０９９２６号に基づき優先権を主張し、その内容をここに援用する。
従来、基板の両面にそれぞれ実装されたデバイス同士を電気的に接続する方法として、基板を貫通する貫通配線を設ける方法がよく用いられている。
貫通配線を有する基板の一例として、特許文献１には、基材の厚み方向とは異なる方向に延びる部分を有する微細孔に導電性物質を充填してなる貫通配線を備えた貫通配線基板が記載されている。
日本国特開２００６−３０３３６０号公報
基板の両面に実装されるデバイスの種類が互いに異なる場合、デバイスごとに必要な電極の配置が異なる。このため、その差異を解消するための表面配線が必要になる。また、配線同士が短絡したり配線を流れる電気信号が干渉したりするのを避けるため、配線の間には所定の間隔（スペース）を設ける必要がある。しかしながら、基板の主面に上記のような表面配線を設ける場合、主面における表面配線の占有面積が増大し、その結果、基板上におけるデバイス配置が厳しく制約されるという問題がある。また、配線長が長いと、信号遅延が発生したり、高周波特性が劣化したりする場合がある等の問題もある。
また、各デバイスが基板と対向する面に有する電極の数が多い場合、上記のような表面配線だけでは対応できない。この場合、配線層を多層にし、各層を層間ビアで接続した多層配線構造にする必要がある。そのため、多層配線にすることによる配線長の増大、及びそれに伴う高周波特性の劣化等の問題が発生し、また、基板作製プロセスも煩雑になる。
本発明は、上記事情に鑑みてなされたものであり、電極が高密度かつ異なるレイアウトで配置されたデバイスに対して、多層配線構造にすることなく、貫通配線基板の両面に実装したデバイスの電極同士を自由に接続することが可能なデバイス実装構造およびデバイス実装方法の提供を課題とする。
前記課題を解決するため、本発明は以下を採用している。すなわち、本発明の第一の態様に係るデバイス実装構造は、基板と、この基板の一方の主面である第１主面から他方の主面である第２主面に向けて前記基板を貫通する複数の貫通孔の内部に形成された複数の貫通配線とを有する貫通配線基板と；複数の電極を有してかつ、これら電極が前記第１主面に対向するように配置された第１のデバイスと；この第１のデバイスの各電極の配置とは配置が異なる複数の電極を有してかつ、これら電極が前記第２主面に対向するように配置された第２のデバイスと；を備えたデバイス実装構造であって、前記各貫通配線は、前記第１主面の、前記第１のデバイスの電極に対応する位置に設けられた第１の導通部と、前記第２主面の、前記第２のデバイスの電極に対応する位置に設けられた第２の導通部とを有し、前記第１のデバイスの各電極は、前記第１の導通部に電気的に接続され、前記第２のデバイスの各電極は、前記第２の導通部に電気的に接続されるとともに、前記第１のデバイスの各電極と前記第１の導通部とは各々の位置がそれぞれ整合しており、前記第２のデバイスの各電極は、前記第２の導通部に電気的に接続されるとともに、前記第２のデバイスの各電極と前記第２の導通部とは各々の位置がそれぞれ整合しており、前記基板に形成された配線は、前記第１のデバイスの各電極と前記第２のデバイスの各電極とを電気的に接続するための貫通配線のみである。
前記各貫通配線は、前記第１の導通部と前記第２の導通部との間を結ぶ略直線形状を有することが好ましい。
前記基板の内部に、冷却用流体を流通させる流路が設けられていることが好ましい。
また、本発明の第二の態様に係るデバイス実装方法は、複数の電極を有する第１のデバイスと、この第１のデバイスの各電極の配置とは配置が異なる複数の電極を有する第２のデバイスとを用意する工程と；前記基板の一方の主面である第１主面の、前記第１のデバイスの各電極に対応する位置と、前記基板の他方の主面である第２主面の、前記第２のデバイスの各電極に対応する位置とで開口するように、前記第１主面から記第２主面に向けて前記基板を貫通する複数の貫通孔を形成する貫通孔形成工程と；前記各貫通孔内に導体を充填または成膜することにより、前記第１主面側に露出する第１の導通部と前記２主面側に露出する第２の導通部とを有する貫通配線を形成する貫通配線形成工程と；前記基板に形成された配線が、前記第１のデバイスの各電極と前記第２のデバイスの各電極とを電気的に接続するための貫通配線のみとなるように、前記第１のデバイスを前記基板の前記第１主面に対向し、かつ、前記第１のデバイスの各電極と前記第１の導通部とは各々の位置がそれぞれ整合するように配置してこの第１のデバイスの各電極を対応する前記第１の導通部に接合するとともに、前記第２のデバイスを前記基板の前記第２主面に対向し、かつ、前記第２のデバイスの各電極と前記第２の導通部とは各々の位置がそれぞれ整合するように配置してこの第２のデバイスの各電極を対応する前記第２の導通部に接合する実装工程と；を有する。
前記貫通孔形成工程において、前記基板の内部に、冷却用流体を流通させる流路を形成することが好ましい。
前記貫通孔形成工程は、前記基板において前記貫通孔を形成する領域および前記流路を形成する領域を改質する工程と、前記改質された領域をエッチングにより除去する工程とを有することが好ましい。
本発明によれば、貫通配線基板の両面に実装したデバイスの電極同士を、表面配線を介することなく電気的に接続することができるので、電極が高密度に配置された小型のデバイスであっても自由に接続することが可能になる。
本発明の一形態例に係るデバイス実装構造を示す平面図である。 図１ＡのＡ−Ａ線に沿う断面図である。 図１Ａ及び１Ｂに示すデバイス実装構造に用いられる貫通配線基板の平面図である。 図２ＡのＢ−Ｂ線に沿う断面図である。 図２Ａ及び２Ｂに示す貫通配線基板の斜視図である。 同形態例の第１変形例に係るデバイス実装構造を示す平面図である。 図４ＡのＣ−Ｃ線に沿う断面図である。 同形態例の第２変形例に係るデバイス実装構造を示す平面図である。 図５ＡのＤ−Ｄ線に沿う断面図である。 同形態例の第３変形例に係るデバイス実装構造を示す平面図である。 図６ＡのＥ−Ｅ線に沿う断面図である。 図６Ａ及び６Ｂに示すデバイス実装構造の左下４分の１の部分における電極の接続関係を模式的に示す部分平面図である。 本発明に係るデバイス実装構造にバンプを設けた一例を示す断面図である。 本発明に係るデバイス実装構造にモールド樹脂層を設けた一例を示す断面図である。 本発明に係るデバイス実装構造にキャビティー付き保護部材を設けた一例を示す断面図である。 流路を有する貫通配線基板の第１例を示す平面図である。 図１１ＡのＩ−Ｉ線に沿う断面図である。 図１１ＡのＪ−Ｊ線に沿う断面図である。 流路を有する貫通配線基板の第２例を示す平面図である。 図１２ＡのＫ−Ｋ線に沿う断面図である。 図１２ＡのＬ−Ｌ線に沿う断面図である。 流路を有する貫通配線基板の第３例を示す平面図である。 図１３ＡのＭ−Ｍ線に沿う断面図である。 図１３ＡのＮ−Ｎ線に沿う断面図である。 流路を有する貫通配線基板の製造方法の最初の段階に示す断面図である。 図１４Ａに続く段階を示す断面図である。 図１４Ｂに続く段階を示す断面図である。 図１４Ｃに続く段階を示す断面図である。 図１４Ｄに続く段階を示す断面図である。
以下、本発明の好適な実施の形態を、図面を参照して説明する。
図１Ａ〜３に本発明の一形態例に係るデバイス実装構造を示す。このデバイス実装構造は、基板１０と、この基板１０の一方の主面（以下「第１主面」という。）１１から他方の主面（以下「第２主面」という。）１２に向けて基板１０を貫通する複数の貫通孔１３の内部に形成された複数の貫通配線１６とを有する貫通配線基板１９と；複数の電極３を有してかつ、これら電極３が第１主面１１に対向するように配置された第１のデバイス１と；第１のデバイス１の各電極３の配置とは配置が異なる複数の電極４を有してかつ、これら電極４が第２主面に対向するように配置された第２のデバイス２と；を備え、各貫通孔１３は、第１主面１１の、第１のデバイス１の電極３と対応する位置に設けられた第１の導通部１１４と、第２主面１２の、第２のデバイス２の電極４と対向する位置に設けられた第２の導通部１１５とを有し、第１のデバイス１の各電極３は、第１の導通部１１４に電気的に接続され、第２のデバイス２の各電極４は、第２の導通部１１５に電気的に接続されている。
特に、図１Ｂから明らかなように、本発明のデバイス実装構造においては、第１のデバイス１の各電極３は、第１の導通部１１４に電気的に接続され、第２のデバイス２の各電極４は、第２の導通部１１５に電気的に接続されるとともに、第１のデバイス１の各電極３と第１の導通部１１４とは各々の位置がそれぞれ整合している。また、第２のデバイス２の各電極４は、第２の導通部１１５に電気的に接続されるとともに、第２のデバイス２の各電極４と第２の導通部１１５とは各々の位置がそれぞれ整合している。
これにより、第１のデバイス１の複数の電極３と第２のデバイス２の複数の電極４とが、複数の貫通配線１６を介して電気的に接続されるので、これらの電極３，４間をほぼ最短で接続することができる。各貫通配線１６は、第１の導通部１１４と第２の導通部１１５との間を結ぶ略直線形状を有することが好ましい。


本発明において、デバイスの電極配置（レイアウト）とは、当該デバイスの貫通配線基板の主面に対向する面内において貫通配線と接続される電極の二次元配置を意味する。つまり、単にデバイス全体を平行移動させて、すべての電極の位置を同じ方向に同じ距離ずらしただけでは、当該デバイスの電極配置は変化しない。２つのデバイス間で、対応する２つの電極間の距離や、対応する３つの電極間の角度等が、少なくとも１箇所で相違する場合、これら２つのデバイスの電極配置は互いに異なる。例えば、２つのデバイスの電極配置が、電極間ピッチのみが異なる相似の関係にある場合も、これら２つのデバイスの電極配置は互いに異なる。また、２つのデバイスの電極が、全く同じレイアウトを持つ複数のブロックからなる場合でも、これらブロックの位置が２つのデバイス間で異なる場合には、２つのデバイスの電極配置は互いに異なる。更に、当該電極配置においては、貫通配線と接続されない電極は、もしあったとしても除外され、貫通配線と接続される電極のみが考慮される。
両面に実装されるデバイスの電極配置が同一であれば、すべての貫通配線を基板の主面に垂直に形成し、あるいは斜めであってもすべての貫通配線を同じ方向に（平行に）形成すれば、これらの貫通配線を介して両デバイスの電極同士を一対一の対応関係で接続することができる。しかし、本発明においては、両デバイスの電極配置が互いに異なる。このため、すべての貫通配線が基板の主面に対して垂直に形成され、または斜めであっても互いに平行になるように形成されている場合には、少なくとも一方のデバイスの電極と導通部との位置が一致せず、表面配線が必要になる。本発明では、デバイス間の接続のための表面配線を省略するために、第１主面１１上における第１の第１の導通部１１４（開口部１４）の配置と、第１のデバイス１の電極配置とを一致させるとともに、第２主面１２上における第２の導通部１１５（第２の開口部１５）の配置と、第２のデバイス２の電極配置とを一致させている。これにより、貫通配線基板１９に表面配線を設けることなく、デバイス１，２間を接続することができる。
図１Ａ〜３に示す例では、両デバイス１，２の電極配置が、デバイス１，２の周縁部に電極３，４が並ぶペリフェラル配置である。しかも両デバイス１，２の寸法（基板１０の主面１１，１２に沿う方向の長さや面積等）が互いに異なる。貫通配線基板１９の貫通配線１６は、寸法が小さいデバイス１の電極３から寸法が大きいデバイス２の電極４へ向けて形成されている。つまり、第１の導電部１１４は基板１０の第１主面１１の中心部にあり、第２の導電部１１５は基板１０の第２主面１２の外周寄りにあり、貫通配線１６は略放射状に延びている。
このように、本形態例の貫通配線基板１９では、貫通配線１６が設けられる貫通孔１３がいずれも非平行である。このため、貫通孔１３の形成方法は、後述するように、任意の向きに貫通孔１３を形成することが可能な方法が採用される。
なお、貫通孔１３の向きは、基板１０の主面１１，１２に対して垂直な方向から見た平面視によるのではなく、基板１０の厚さ方向を含めて三次元的に理解される。例えば図２Ａで基板１０の中心に対して向かい合った貫通孔１３同士は、平面視では向きが同じであるが、図３に示すように、三次元的には第１主面１１側から第２主面１２側に向かう向きが異なっており、互いに非平行である。
基板１０の材料は、ガラス、プラスチック、セラミックス等の絶縁体や、シリコン（Ｓｉ）等の半導体が挙げられる。半導体基板の場合は、貫通孔１３の内壁や主面１１，１２等に絶縁層を形成することが望ましい。絶縁性基板の場合は、貫通孔１３の内壁にさらに絶縁層を形成する必要がない。
なお、電子デバイスの基材と、電子デバイスが実装される基板との間の線膨張係数差が大きい場合には、実装時の温度によって両者の伸び量が大きく異なるため、電子デバイスの電極とこの電極が接続される基板上の導電部との間に位置ずれが生じやすい。この結果、両者間の精度の高い接続が困難になり、又は、両者間の接続そのものが困難になる場合がある。
これに対し、本発明によれば、基板１０の材料としてシリコンやガラスを用いることができる。したがって、たとえば、シリコン基材を用いた電子デバイス１，２を基板１０の両主面上に実装する場合、上述した線膨張係数差を小さくすることができる。この結果、電子デバイス１，２の電極と基板１０上の導通部との位置ずれが抑制され、両者を位置精度良く接続することができる。
貫通配線１６は、上述したように、基板１０の第１主面１１の、第１のデバイス１の電極３と対向する位置に開口した第１の開口部１４と、基板１０の第２主面１２の、第２のデバイス２の電極４と対向する位置に開口した第２の開口部１５と、を有する貫通孔１３に、導体を充填または成膜して設けられる。
貫通孔（微細孔）１３の形成には、特許文献１に記載された石英ガラスのフェムト秒レーザーによる改質とウェットエッチングとを併用する方法や、ＮＣドリル等の機械的手法を用いることができる。フェムト秒レーザーを用い改質をおこなうと、レーザーが照射された部分の構造が変化し、エッチャントに対する耐性が、レーザーが照射されてない部分と比べて低下するので、容易に孔を形成することができる。また、微細孔１３の径は、開口部１４，１５間でほぼ一定でも良いし、あるいはテーパ状や階段状等に変化しても構わない。また、第１の開口部１４の内径と第２の開口部１５の内径とが異なっていても構わない。また、開口部１４，１５近傍で、孔径が基板１０内部から主面１１，１２側に向かって連続的または段階的に拡大する構造とすることもできる。
貫通配線１６に用いる導体としては、銅（Ｃｕ）やタングステン（Ｗ）等の金属、金錫（Ａｕ−Ｓｎ）等の合金、ポリシリコン等の非金属の導体が挙げられる。作製方法は、めっき法、スパッタ法、溶融金属充填法、ＣＶＤ、超臨界成膜法など、適宜用いることができる。
なお、貫通配線１６は、微細孔１３内部に導体が完全に充填されて成ることが望ましい。本発明のデバイス実装構造では、貫通配線１６の開口部１４、及び開口部１５に対向するようにデバイスの電極３、及び電極４がそれぞれ配置される。そのため、貫通配線１６は、微細孔１３内部に導体が完全に充填された中実構造であると、微細孔１３の内壁のみに導体層が形成された中空構造である場合に比べて、機械的にも電気的にも接続の安定性が増大するので好ましい。
この際、微細孔内部に導体を完全に充填する方法として、上述しためっき法、スパッタ法、溶融金属充填法、ＣＶＤ、超臨界成膜法などのうちいずれか一つの方法を採用することができる。または、これらの方法を適宜組み合わせて用いてもよい。特に孔の長さが長く、形状が複雑である場合には、ＣＶＤまたは超臨界成膜など孔の深部まで成膜できる方法により導体薄膜を形成すればよい。当該導体薄膜をシード層や接着層として、引き続きめっき法や溶融金属充填法により効率的に微細孔内部に導体を完全充填することができる。
デバイス１，２としては、メモリー（記憶素子）やロジック（論理素子）等の集積回路（ＩＣ）、センサなどのＭＥＭＳデバイス、発光素子や受光素子などの光学デバイスが挙げられる。デバイス１，２は、電極配置が異なるものであれば、機能が相違するものでも機能が同一のものでも構わない。特に、異種デバイスを高密度で集積することで、３次元システムインパッケージ（ＳｉＰ）を実現することが可能である。
本形態例の場合、図１Ｂに示すように、第１主面１１側で複数のデバイス１が基板１０上に積層されている。このように本形態例によれば、さらなる高密度化が可能である。
貫通配線基板１９の製造においては、それぞれのデバイス１，２の電極配置に対応した開口部１４，１５を有する貫通孔１３を形成し（貫通孔形成工程）、この貫通孔１３内に導体を充填または成膜することにより、第１主面１１側に露出する第１の導通部１１４と前記２主面１２側に露出する第２の導通部１１５とを有する貫通配線１６を形成し（貫通配線形成工程）、さらに第１のデバイス１を基板１０の第１主面１１に対向するように配置してその電極３を対応する第１の導通部１１４に接合するとともに、第２のデバイス２を基板１０の第２主面１２に対向するように配置してその電極４を対応する第２の導通部１１５に接合することにより、両デバイス１，２を貫通配線基板１９の両面に実装する（実装工程）。これにより、第１のデバイス１の複数の電極３と第２のデバイス２の複数の電極４とが、複数の貫通配線１６を介して電気的に接続される。
本形態例の場合、各デバイス１，２の電極３，４と貫通配線１６との間は、貫通孔１３の開口部１４，１５に設けられたランド部１７，１８と、このランド部１７，１８上に設けられた、導電性材料（はんだや導電性バンプ等）である接合材５，６によって接続されている。本発明においては、ランド部１７，１８や接合材５，６は省略しても良い。例えば、電極３，４と貫通配線１６とを直接はんだなどで接合しても構わない。
図１Ａ〜３に示すデバイス実装構造においては、デバイス１，２の電極配置は、デバイス１，２の周縁部に電極３，４が並ぶペリフェラル配置である。
また、図４Ａ及び４Ｂに示す本形態例の第１変形例に係るデバイス実装構造において、第１のデバイス１の電極配置は、十字状に電極３が並ぶ配置であり、第２のデバイス２の電極配置は、デバイス２の周縁部に電極４が並ぶペリフェラル配置である。
また、図５Ａ及び５Ｂに示す本形態例の第２変形例に係るデバイス実装構造において、第１のデバイス１の電極配置は、周辺部および十字状に電極３が並ぶ格子型配置であり、第２のデバイス２の電極配置は、デバイス２の周縁部に電極４が並ぶペリフェラル配置である。
また、図６Ａ及び６Ｂに示す本形態例の第３変形例に係るデバイス実装構造において、第１のデバイス１の電極配置は、縦横に電極３が並ぶエリアアレイ配置であり、第２のデバイス２の電極配置は、デバイス２の周縁部に電極４が並ぶペリフェラル配置である。なお、図７に、図６Ａ及び６Ｂに示すデバイス実装構造の左下４分の１の部分における電極の接続関係を模式的に示す。
ここで、符号Ａ１〜Ａ９は、第１のデバイス１の電極３に接続される第１主面１１上のランド部１７を表す。また、符号Ｂ１〜Ｂ９は、第２のデバイス２の電極４に接続される第２主面１２上のランド部１８を表す。また、符号Ｃ１〜Ｃ９は、Ａ１〜Ａ９とＢ１〜Ｂ９とを各々接続する貫通配線１６を表す。
また、本発明は、以上の例示に限定されるものではなく、他の電極配置を組み合わせても構わない。
図１Ａ〜図７に示す例では、説明の便宜上、第２のデバイス２の平面視での寸法が第１のデバイス１より大きい。また、第２のデバイス２の電極４がペリフェラルに配置されている。しかし、本発明においては、以上の例のように第２のデバイス２の電極４が基板１０に対する平面視で第１のデバイス１に重なる位置に配置されていても構わない。また、第１のデバイス１の平面視での寸法が第２のデバイス２と同一でも構わない。
このように、両デバイス１，２の電極３，４が、それぞれのデバイス１，２上でどのような電極配置（レイアウト）になっていようとも、ほぼ最短で電極３，４間を接続することができるため、デバイスの高速化に寄与する。また、ビルドアップ基板のように多層化をすることなく、貫通配線基板１９，１９Ａ，１９Ｂ，１９Ｃの内部で配線間のピッチを変換できるため、効率よく両デバイス１，２の電極３，４間を接続することができる。
本発明のデバイス実装構造では、図８に示すように、はんだ等からなるバンプ２１を設けることができる。図８に示す例では、貫通配線基板１９が基板１０の第２主面１２側に半田バンプ等の接続端子２１を有している。貫通配線１６や回路２０を介して、デバイス１，２とプリント回路基板等の外部基板（図示せず）とを電気的に接続することが可能である。また、第１主面１１側ではデバイス１が積層されている。
また、本発明のデバイス実装構造では、図９に示すようにデバイス１をモールド樹脂層２２で被覆したり、図１０に示すようにキャビティー付き保護部材２３でデバイス１を覆ったりすることができる。これにより、デバイス１を保護することができる。
また、本発明のデバイス実装構造では、図１１Ａ〜１３Ｃに示すように、流路３１を基板１０の内部に設けることができる。流路３１は、例えば水などの冷却用流体を流通させる流路として用いられる。その他、流路３１は、ＤＮＡ（核酸）、タンパク質、脂質等の生体溶液を流通させる流路として用いることもできる。
流路３１を、冷却用流体を流通させる流路として用いる場合、図１１Ａ〜１３Ｃに示す流路付き貫通配線基板３０，３０Ａ，３０Ｂの第１主面１１側に第１のデバイスを、第２主面１２側に第２のデバイスを、それぞれ実装することにより、流路付き貫通配線基板３０，３０Ａ，３０Ｂを冷却することができる。これにより、第１のデバイス及び／又は第２のデバイスの電極が高密度に配置されている場合であっても、流路付き貫通配線基板３０，３０Ａ，３０Ｂの温度上昇を効果的に低減することが可能になる。以下、流路３１を、冷却用流体を流通させる流路として用いる場合について説明する。
流路３１は、その両端に冷却用流体を出し入れする出入口３２，３３を有する。
図１１Ａ〜１１Ｃに示すように、流路３１が複数本であっても良い。
また、図１２Ａに示すように、１本の流路３１が基板１０全体を冷却できるように蛇行していても良い。
また、図１３Ａ〜１３Ｃに示すように、流路３１の出入口３２，３３が基板１０の主面１２に開口されていても良い。
また、流路３１のパターン（経路）や断面形状は、以上の例示に限定されるものではなく、適宜設計することが可能である。
流路３１は、貫通配線１６を有する貫通孔１３と連通しないように、３次元的に面方向または厚み方向において、貫通孔１３と所定の間隔を有することが好ましい。
本形態例において、貫通孔１３は基板１０の主面１１，１２に対して斜めに形成されるので、図１２Ａ等に示すように基板１０の主面１１，１２に平行な流路３１が平面視で貫通孔１３と重なり合っているように見えても、貫通孔１３と流路３１とは連通していない。すなわち、基板１０の厚さ方向における位置が互いにずれていれば、貫通孔１３と流路３１とがつながり合うことはない。
流路３１は、基板１０に対し、貫通配線１６が形成される貫通孔１３を形成する際に、一緒に形成することが好ましい。
図１４Ａ〜１４Ｅに、上記流路付き貫通配線基板３０を製造する方法の一例を示す。
まず、図１４Ａ、１４Ｂに示すように、基板１０にレーザー光３４を照射して、基板１０内に基板１０の材料が改質されてなる改質部３５，３６を形成する。改質部３５は、貫通孔１３が形成される領域に設けられ、改質部３６は、流路３１が形成される領域に設けられる。
本形態例においてはレーザー光３４の光源としてフェムト秒レーザーを用い、基板１０内部に焦点を結ぶようにレーザービームを照射して、例えば径が数μｍ〜数十μｍの改質部３５，３６を得る。基板１０内部におけるレーザー光３４の焦点位置を制御することにより、所望の形状を有する改質部３５，３６を形成することができる。なお、一般に改質部３５，３６では、基板１０の材料に比べて屈折率が変化する。
流路３１となる改質部３６は、図１４Ａ〜１４Ｅに示すように、基板１０の主面１１，１２に対して平行に形成してもよい。このとき、レーザー光３４の照射範囲（特にレーザー光源から基板１０内部の焦点までの範囲）が貫通孔１３となる改質部３５と重なり合うときには、改質部３５の屈折率変化のために、レーザー光３４と改質部３５とが重なり合う範囲でレーザー光３４の焦点位置がずれるおそれがある。このように、すでに形成された他の改質部３５との重なり合いを避けるために、レーザー光３４を第１主面１１側から照射するだけでなく、場所によってはレーザー光３４を第２主面１２側から照射しても良い。
次に、改質部３５，３６を形成した基板１０をエッチング液（薬液）に浸漬して、改質部３５，３６をエッチング（ウェットエッチング）により基板１０から除去する。その結果、図１４Ｃに示すように、改質部３５，３６が存在した部分に、貫通孔１３および流路３１が形成される。本形態例では基板１０材料として石英を用い、エッチング液としてフッ酸（ＨＦ）を主成分とする溶液を用いた。このエッチングは、基板１０の改質されていない部分に比べて改質部３５，３６が非常に速くエッチングされることを利用するものであり、結果として改質部３５，３６の形状に応じた貫通孔１３および流路３１を形成することができる。
本形態例において、微細孔１３の孔径は５０μｍとした。微細孔１３の孔径は、貫通配線１６の用途に応じて１０μｍ程度から３００μｍ程度まで適宜設定することができる。流路３１の孔径は、微細孔１３の孔径と同程度でも、より小さく（細く）、あるいはより大きく（太く）ても良い。流路３１の孔径は、特に限定されるものではないが、例えば１０μｍ程度から５００μｍ程度とすることができる。また、流路３１の孔径が部分的に細い部分や部分的に太い部分を有しても構わない。
なお、エッチング液はフッ酸に限定されず、例えばフッ酸に硝酸等を適量添加したフッ硝酸系の混酸や水酸化カリウム等のアルカリ性水溶液も用いることができる。また、基板１０材料に応じて、他の薬液を用いることもできる。
基板１０の材料は、石英ガラス（シリカガラス）に限定されるものではなく、例えばサファイア等の絶縁基板や、アルカリ成分等を含んだ他の他成分ガラス基板を用いることができ、その厚さも１５０μｍ〜１ｍｍ程度まで適宜設定できる。
次に、図１４Ｄに示すように、貫通孔１３に導体を充填または成膜して貫通配線１６を形成する。導体の充填または成膜には、めっき法、スパッタ法、溶融金属充填法、ＣＶＤ、超臨界成膜法など、適宜用いることができる。この際、流路３１内に導体が侵入しないように、流路３１の出入口３２，３３となる位置に、予めレジスト等の保護層を設けておくことが好ましい。レジストは、樹脂レジストや無機系材料の薄膜などを用いることができる。
さらに必要に応じて、図１４Ｅに示すように、貫通配線１６の上下にランド部１７，１８を形成する。ランド部１７，１８の形成には、めっき法、スパッタ法など、適宜用いることができる。
このように、貫通孔１３と流路３１とを同時に形成すれば、製造工程が簡略化でき、コストを低減することができる。また、貫通孔１３と流路３１との位置関係を制御するのが容易であるので、誤って貫通孔１３と流路３１とが連結することを防ぐことができる。
なお、複数の改質部３５，３６を形成した後に、すべての改質部３５，３６をエッチングして貫通孔１３や流路３１を形成する必要はない。例えば、一部の改質部３５，３６をその両端にレジスト等の保護層を設けるなどしてエッチングされないよう保護し、エッチングされる改質部３５，３６を選択することもできる。これにより、必要な位置にのみ貫通孔１３や流路３１を形成することができる。
例えば、あらかじめデバイス１，２のすべての電極３，４に対応するように改質部３５を形成した後に、デバイス１，２の使用態様などに応じて電極３，４の一部について貫通配線１６を設ける必要がなくなった場合には、その貫通配線１６が不要な箇所に対応する改質部３５をエッチングされないように保護して、貫通孔１３を開口しないようにすることもできる。このように、改質部３５を形成する段階では一律に改質部３５を形成した後に、エッチングする段階で貫通配線１６を形成する位置を選択することができるので、改質部３５を形成するレーザー光の照射位置の制御が容易になる。
また、上記では、貫通孔（微細孔）１３及び／又は流路３１の形成過程において、フェムト秒レーザーからのレーザー光の焦点位置を制御することにより、基板１０の内部に所望の形状を有する改質部３５，３６を形成する方法を説明したが、本発明はこれのみに限定されない。
たとえば、改質部３５，３６の所望の形状に対応するパターンが記録されたホログラムをフェムト秒レーザーと基板との間に配置し、ホログラムを通してレーザー光を基板に照射することにより、基板の内部に所望の形状を有する改質部を一括形成することができる。その後、当該改質部をエッチングすることで、所望の貫通孔（微細孔）及び／又は流路を形成することができる。
本発明は、基板を貫通する貫通配線を有する貫通配線基板を用いてその両面にデバイスを実装するために広く利用することが可能である。
１ 第１のデバイス
２ 第２のデバイス
３，４ 電極
１０ 基板
１１ 第１主面（一方の主面）
１２ 第２主面（他方の主面）
１３ 貫通孔（微細孔）
１４ 第１の開口部
１５ 第２の開口部
１６ 貫通配線
１９，１９Ａ，１９Ｂ，１９Ｃ 貫通配線基板
３０，３０Ａ，３０Ｂ 流路付き貫通配線基板
３１ 流路
３５，３６ 改質された領域（改質部）

Claims (6)

  1. 基板と、この基板の一方の主面である第１主面から他方の主面である第２主面に向けて前記基板を貫通する複数の貫通孔の内部に形成された複数の貫通配線とを有する貫通配線基板と；
    複数の電極を有してかつ、これら電極が前記第１主面に対向するように配置された第１のデバイスと；
    この第１のデバイスの各電極の配置とは配置が異なる複数の電極を有してかつ、これら電極が前記第２主面に対向するように配置された第２のデバイスと；
    を備えたデバイス実装構造であって、
    前記各貫通配線は、前記第１主面の、前記第１のデバイスの電極に対応する位置に設けられた第１の導通部と、前記第２主面の、前記第２のデバイスの電極に対応する位置に設けられた第２の導通部とを有し、
    前記第１のデバイスの各電極は、前記第１の導通部に電気的に接続されるとともに、前記第１のデバイスの各電極と前記第１の導通部とは各々の位置がそれぞれ整合しており、
    前記第２のデバイスの各電極は、前記第２の導通部に電気的に接続されるとともに、前記第２のデバイスの各電極と前記第２の導通部とは各々の位置がそれぞれ整合しており、
    前記基板に形成された配線は、前記第１のデバイスの各電極と前記第２のデバイスの各電極とを電気的に接続するための貫通配線のみであることを特徴とするデバイス実装構造。
  2. 前記各貫通配線は、前記第１の導通部と前記第２の導通部との間を結ぶ略直線形状を有することを特徴とする請求項１に記載のデバイス実装構造。
  3. 前記基板の内部に、冷却用流体を流通させる流路が設けられていることを特徴とする請求項１または２に記載のデバイス実装構造。
  4. 複数の電極を有する第１のデバイスと、この第１のデバイスの各電極の配置とは配置が異なる複数の電極を有する第２のデバイスとを用意する工程と；
    基板の一方の主面である第１主面の、前記第１のデバイスの各電極に対応する位置と、前記基板の他方の主面である第２主面の、前記第２のデバイスの各電極に対応する位置とで開口するように、前記第１主面から記第２主面に向けて前記基板を貫通する複数の貫通孔を形成する貫通孔形成工程と；
    前記各貫通孔内に導体を充填または成膜することにより、前記第１主面側に露出する第１の導通部と前記２主面側に露出する第２の導通部とを有する貫通配線を形成する貫通配線形成工程と；
    前記基板に形成された配線が、前記第１のデバイスの各電極と前記第２のデバイスの各電極とを電気的に接続するための貫通配線のみとなるように、前記第１のデバイスを前記基板の前記第１主面に対向し、かつ、前記第１のデバイスの各電極と前記第１の導通部とは各々の位置がそれぞれ整合するように配置してこの第１のデバイスの各電極を対応する前記第１の導通部に接合するとともに、前記第２のデバイスを前記基板の前記第２主面に対向し、かつ、前記第２のデバイスの各電極と前記第２の導通部とは各々の位置がそれぞれ整合するように配置してこの第２のデバイスの各電極を対応する前記第２の導通部に接合する実装工程と；
    を有することを特徴とするデバイス実装方法。
  5. 前記貫通孔形成工程において、前記基板の内部に、冷却用流体を流通させる流路を形成することを特徴とする請求項４に記載のデバイス実装方法。
  6. 前記貫通孔形成工程は、前記基板において前記貫通孔を形成する領域および前記流路を形成する領域を改質する工程と、前記改質された領域をエッチングにより除去する工程とを有することを特徴とする請求項５に記載のデバイス実装方法。
JP2011511317A 2009-04-28 2010-04-28 デバイス実装構造およびデバイス実装方法 Expired - Fee Related JP4942857B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011511317A JP4942857B2 (ja) 2009-04-28 2010-04-28 デバイス実装構造およびデバイス実装方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2009109926 2009-04-28
JP2009109926 2009-04-28
PCT/JP2010/003044 WO2010125814A1 (ja) 2009-04-28 2010-04-28 デバイス実装構造およびデバイス実装方法
JP2011511317A JP4942857B2 (ja) 2009-04-28 2010-04-28 デバイス実装構造およびデバイス実装方法

Publications (2)

Publication Number Publication Date
JP4942857B2 true JP4942857B2 (ja) 2012-05-30
JPWO2010125814A1 JPWO2010125814A1 (ja) 2012-10-25

Family

ID=43031971

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011511317A Expired - Fee Related JP4942857B2 (ja) 2009-04-28 2010-04-28 デバイス実装構造およびデバイス実装方法

Country Status (5)

Country Link
US (1) US20120039055A1 (ja)
EP (1) EP2426714A1 (ja)
JP (1) JP4942857B2 (ja)
CN (1) CN102422414A (ja)
WO (1) WO2010125814A1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8837159B1 (en) * 2009-10-28 2014-09-16 Amazon Technologies, Inc. Low-profile circuit board assembly
EP2600397B1 (en) * 2010-07-26 2019-08-21 Hamamatsu Photonics K.K. Method for manufacturing interposer
CN105934085A (zh) * 2016-06-28 2016-09-07 广东欧珀移动通信有限公司 Pcb板及具有其的移动终端
EP3486955A4 (en) * 2016-07-14 2020-03-11 KYOCERA Corporation HOUSING FOR PHOTOSENSORS, PHOTOSENSOR DEVICE AND ELECTRONIC MODULE
WO2019107400A1 (ja) * 2017-11-28 2019-06-06 京セラ株式会社 電子素子実装用基板、電子装置および電子モジュール
CN109195355A (zh) * 2018-09-26 2019-01-11 上海安费诺永亿通讯电子有限公司 一种pcb板与塑胶件的连接结构及其制作方法
US11581251B2 (en) 2020-11-10 2023-02-14 Qualcomm Incorporated Package comprising inter-substrate gradient interconnect structure
US20220199540A1 (en) * 2020-12-17 2022-06-23 Intel Corporation Guided vias in microelectronic structures

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63124595A (ja) * 1986-11-14 1988-05-28 株式会社日立製作所 プリント配線基板
JPH02121355A (ja) * 1988-10-28 1990-05-09 Shimadzu Corp セラミックス多層基板
JPH0582937A (ja) * 1991-04-23 1993-04-02 Mitsubishi Electric Corp 半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6140144A (en) * 1996-08-08 2000-10-31 Integrated Sensing Systems, Inc. Method for packaging microsensors
JP2006303360A (ja) * 2005-04-25 2006-11-02 Fujikura Ltd 貫通配線基板、複合基板及び電子装置
JP2007096246A (ja) * 2005-08-30 2007-04-12 Kyocera Corp 配線基板およびそれを用いた電子装置
US7553752B2 (en) * 2007-06-20 2009-06-30 Stats Chippac, Ltd. Method of making a wafer level integration package
US8035223B2 (en) * 2007-08-28 2011-10-11 Research Triangle Institute Structure and process for electrical interconnect and thermal management
JP5058750B2 (ja) 2007-10-31 2012-10-24 キヤノン株式会社 画像形成方法及び画像形成装置
JP2009176926A (ja) * 2008-01-24 2009-08-06 Fujikura Ltd 貫通配線基板及びその製造方法
US7838337B2 (en) * 2008-12-01 2010-11-23 Stats Chippac, Ltd. Semiconductor device and method of forming an interposer package with through silicon vias

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63124595A (ja) * 1986-11-14 1988-05-28 株式会社日立製作所 プリント配線基板
JPH02121355A (ja) * 1988-10-28 1990-05-09 Shimadzu Corp セラミックス多層基板
JPH0582937A (ja) * 1991-04-23 1993-04-02 Mitsubishi Electric Corp 半導体装置

Also Published As

Publication number Publication date
US20120039055A1 (en) 2012-02-16
EP2426714A1 (en) 2012-03-07
WO2010125814A1 (ja) 2010-11-04
CN102422414A (zh) 2012-04-18
JPWO2010125814A1 (ja) 2012-10-25

Similar Documents

Publication Publication Date Title
JP5085787B2 (ja) デバイス実装構造の製造方法
JP4942857B2 (ja) デバイス実装構造およびデバイス実装方法
JP5085788B2 (ja) デバイス実装構造
WO2012153839A1 (ja) 貫通配線基板、電子デバイスパッケージ、及び電子部品
KR102222608B1 (ko) 인쇄회로기판 및 그 제조방법
WO2011004556A1 (ja) 貫通配線基板及びその製造方法
TWI819134B (zh) 高密度基板及具有其之堆疊矽封裝組件
US20120103677A1 (en) Through wiring substrate and manufacturing method thereof
US20140254120A1 (en) Device packaging structure and device packaging method
US20170040247A1 (en) Substrate core with effective through substrate vias and method for making the same
WO2012153842A1 (ja) 貫通配線基板、電子デバイスパッケージ、及び電子部品
JP2008203336A (ja) 光電気複合基板およびその製造方法、並びに電子機器
JP2008078646A (ja) パッケージ用印刷回路基板及びその製造方法
JP2008235783A (ja) 電子装置
JP2006261382A (ja) 多層配線板及びその製造方法
JP2017034193A (ja) 配線基板及びその製造方法、並びに電子装置
JPH08213732A (ja) 多層集積回路パッケージおよびその製造方法
KR20090051997A (ko) 반도체 칩 내장형 인쇄회로기판 및 그의 제조 방법
KR20170104923A (ko) 배선 구조, 프린트 기판, 반도체 장치 및 배선 구조의 제조 방법

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120131

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120228

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150309

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees