JP4933278B2 - 信号切換回路および検査装置 - Google Patents

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Description

本発明は、直列に接続されたpチャネルFETおよびnチャネルFETをそれぞれ備えてpチャネルFETが信号供給ラインを介して主供給ラインに接続されると共にnチャネルFETが信号帰還ラインを介して主帰還ラインに接続された状態で信号帰還ラインと信号供給ラインとの間に複数並列に接続されたスイッチモジュールと、各スイッチモジュールにおける各FET同士の接続点に接続された複数のプローブとを備えた信号切換回路、およびこの信号切換回路を備えた検査装置に関するものである。
この種の信号切換回路として、特許第3332120号公報に開示された検査回路に設けられている切り換え回路(信号切換回路)が知られている。この信号切換回路は、電圧または電流供給用の共通供給ラインから並列に分岐した個別供給ラインに接続された第1の端子、電流測定手段によって電流が測定される共通測定ラインから並列に分岐した個別測定ラインに接続された第2の端子、プローブが接続される第3の端子、ソースが第1の端子に接続されてゲートに印加される制御電圧によりオンまたはオフとなる第1のFET(pチャネルMOSFET)、ソースが第2の端子に接続されると共にドレインが第1のFETのドレインおよび第3の端子に接続されて、ゲートに印加される制御電圧によりオンまたはオフとなる第2のFET(nチャネルMOSFET)、第1のFETのゲートに印加される制御電圧を生成するレベルシフト回路、および第2のFETのゲートに印加される制御電圧を生成するレベルシフト回路を備えている。
この信号切換回路では、例えば、ある一つのプローブに接続されている第1のFETをオン状態に移行させることにより、この一つのプローブから電圧(電流)を与え、他の一つのプローブに接続されている第2のFETをオン状態に移行させることにより、この他の一つのプローブで検出された電流を測定することで、導通・非導通の検査が実行可能となっている。
特許第3332120号公報(第3−4頁、第1図)
ところが、上記の信号切換回路には、以下の問題点がある。すなわち、この信号切換回路では、電圧または電流が供給される個別供給ライン(つまり高電位側のライン)に接続されている各第1のFETについてはともかく、電流の測定が行われる個別測定ライン(つまり低電位側のライン)に接続されている各第2のFETについても個々にレベルシフト回路が設けられている。この理由としては、電流が流れることに起因して個別測定ラインに発生する電圧降下、およびこの個別測定ラインに接続されている電流測定回路において電圧降下が発生したとしても、各第2のFETを確実にオン状態に移行させるためであると考えられる。しかしながら、上記の信号切換回路には、すべての第2のFETにレベルシフト回路を設けたことによって部品点数が増大するため、コストが上昇するという問題点が存在している。
本発明は、かかる問題点に鑑みてなされたものであり、コストの上昇を回避しつつ、低電位側の信号帰還ラインに接続された各nチャネルFETを確実にオン状態に制御し得る信号切換回路を提供することを主目的とする。
上記目的を達成すべく請求項1記載の信号切換回路は、直列に接続されたpチャネルFETおよびnチャネルFETを含んで構成されて、当該pチャネルFETに接続された信号供給ラインを介して主供給ラインに接続されると共に前記nチャネルFETに接続された信号帰還ラインを介して主帰還ラインに接続されたスイッチモジュールを複数備え、
前記pチャネルFETのうちの任意のpチャネルFETをオン状態に移行させると共に前記複数のスイッチモジュールのうちの当該pチャネルFETを含まない任意のスイッチモジュールに含まれている前記nチャネルFETをオン状態に移行させることにより、前記オン状態に移行したpチャネルFETと当該pチャネルFETに直列接続された前記nチャネルFETとの接続点に接続されたプローブ、および前記オン状態に移行したnチャネルFETと当該nチャネルFETに直列接続された前記pチャネルFETとの接続点に接続された他のプローブの間に接続された検査対象体に対して、前記主供給ライン、前記信号供給ライン、前記オン状態に移行したpチャネルFET、前記検査対象体に接続されたプローブ、前記オン状態に移行したnチャネルFET、前記信号帰還ラインおよび前記主帰還ラインを含む経路で試験用電流を供給する信号切換回路であって、反転入力端子が前記主帰還ラインに接続された演算増幅器、および当該演算増幅器の前記反転入力端子と出力端子との間に接続された抵抗を有して前記経路で供給される試験用電流を電圧に変換して出力する電流電圧変換部と、前記演算増幅器における非反転入力端子の電圧を規定する可変電圧源とを備えている。
また、請求項2記載の検査装置は、上記の信号切換回路と、前記1つのプローブおよび前記他の1つのプローブ間に接続された検査対象体の両端間電圧を検出する電圧検出部と、前記電流電圧変換部から出力される前記電圧および前記電圧検出部において測定された前記両端間電圧に基づいて前記測定対象体に対する検査処理を実行する制御部とを備えている。
請求項1記載の信号切換回路および請求項2記載の検査装置によれば、反転入力端子が主帰還ラインに接続された演算増幅器、およびこの演算増幅器の反転入力端子と出力端子との間に接続された抵抗を有する電流電圧変換部と、演算増幅器における非反転入力端子の電圧を規定する可変電圧源とを備えたことにより、主帰還ラインに接続されている信号帰還ラインに試験用電流が流れることに起因する電圧降下が発生したとしても、この電圧降下に相当する電圧と絶対値が同じで負の電圧となるように可変電圧源を制御して電圧を出力させることで、可変電圧源から出力された電圧で信号帰還ラインでの電圧降下を相殺することができる。したがって、この信号切換回路および基板検査装置によれば、信号帰還ラインに接続されている各nチャネルFETのゲート端子に駆動信号を直接印加する構成を採用しつつ、ソース端子の電位が信号帰還ラインで発生する電圧降下によって上昇する事態を回避することができる結果、各nチャネルFETについてレベル変換部を個別に配設することなく、Highレベルの駆動信号がゲート端子に入力されている間において、nチャネルFETを確実にオン状態に維持し続けることができる。この結果、信号帰還ラインに接続されている各nチャネルFETについてレベル変換部を個別に配設する構成と比較して、装置コストを十分に低減することができる。
以下、添付図面を参照して、本発明に係る信号切換回路および検査装置の最良の形態について説明する。なお、本例では、基板検査装置に適用した例について説明する。
最初に、基板検査装置1の構成について、図1,2を参照して説明する。
基板検査装置1は、図1に示すように、信号切換回路2、定電流源3、A/D変換部4、電圧検出部5、制御部6、記憶部7および出力部8を備え、回路基板(図示せず)に実装された検査対象体としての電子部品(本例では一例として抵抗51a,51b,51c)を検査可能に構成されている。
信号切換回路2は、複数(本例では一例として6個)のスイッチモジュール11a,11b,11c,11d,11e,11f(以下、特に区別しないときには「スイッチモジュール11」ともいう)と、スイッチモジュール11と同数の信号供給ライン12a,12b,12c,12d,12e,12f(以下、特に区別しないときには「信号供給ライン12」ともいう)、スイッチモジュール11と同数の信号帰還ライン13a,13b,13c,13d,13e,13f(以下、特に区別しないときには「信号帰還ライン13」ともいう)、1本の主供給ライン14、1本の主帰還ライン15、スイッチモジュール11と同数のプローブ16a,16b,16c,16d,16e,16f(以下、特に区別しないときには「プローブ16」ともいう)、スイッチモジュール11と同数のレベル変換部17a,17b,17c,17d,17e,17f(以下、特に区別しないときには「レベル変換部17」ともいう)、電流電圧変換部18、および可変電圧源19を備えて構成されている。
各スイッチモジュール11は、直列に接続(直列接続)されたpチャネルFET(一例として、pチャネルMOSFET(電界効果型トランジスタ))、およびnチャネルFET(一例として、nチャネルMOSFET(電界効果型トランジスタ)を含んでそれぞれ構成されて、その直列回路におけるpチャネルFET側の端部が対応する信号供給ライン12に接続され、nチャネルFET側の端部が対応する信号帰還ライン13に接続されている。また、pチャネルFETおよびnチャネルFETの各接続点に1本のプローブ16がそれぞれ接続されている。一例としてスイッチモジュール11aについて具体的に説明すると、スイッチモジュール11aは、図1,2に示すように、pチャネルFET21aおよびnチャネルFET22aが直列に接続されて構成されて、そのpチャネルFET21a側の端部が信号供給ライン12aに接続され、そのnチャネルFET22a側の端部が信号帰還ライン13aに接続され、pチャネルFET21aおよびnチャネルFET22aの接続点Aに1本のプローブ16aが接続されている。
同様にして、図1,2に示すように、スイッチモジュール11bは、pチャネルFET21bおよびnチャネルFET22bを含んで構成されて、各端部に信号供給ライン12bおよび信号帰還ライン13bが接続され、接続点Bにプローブ16bが接続されている。スイッチモジュール11cは、pチャネルFET21cおよびnチャネルFET22cを含んで構成されて、各端部に信号供給ライン12cおよび信号帰還ライン13cが接続され、接続点Cにプローブ16cが接続されている。スイッチモジュール11dは、pチャネルFET21dおよびnチャネルFET22dを含んで構成されて、各端部に信号供給ライン12dおよび信号帰還ライン13dが接続され、接続点Dにプローブ16dが接続されている。スイッチモジュール11eは、pチャネルFET21eおよびnチャネルFET22eを含んで構成されて、各端部に信号供給ライン12eおよび信号帰還ライン13eが接続され、接続点Eにプローブ16eが接続されている。スイッチモジュール11fは、pチャネルFET21fおよびnチャネルFET22fを含んで構成されて、各端部に信号供給ライン12fおよび信号帰還ライン13fが接続され、接続点Fにプローブ16fが接続されている。
また、各信号供給ライン12は、各スイッチモジュール11に接続された端部と反対側の端部が接続点Gにおいて主供給ライン14と接続され、さらにこの主供給ライン14を介して定電流源3に接続されている。一方、各信号帰還ライン13は、各スイッチモジュール11に接続された端部と反対側の端部が接続点Hにおいて主帰還ライン15と接続され、さらにこの主帰還ライン15を介して電流電圧変換部18に接続されている。
レベル変換部17a,17b,17c,17d,17e,17fは、図1に示すように、スイッチモジュール11a,11b,11c,11d,11e,11fを構成するpチャネルFET21a,pチャネルFET21b,pチャネルFET21c,pチャネルFET21d,pチャネルFET21e,pチャネルFET21f(以下、特に区別しないときには「pチャネルFET21」ともいう)の各ゲート端子にそれぞれ接続されている。各レベル変換部17a,17b,17c,17d,17e,17fは、同一の回路構成を備え、入力した後述の駆動信号S1a,S1b,S1c,S1d,S1e,S1fのHighレベルを、pチャネルFET21a,pチャネルFET21b,pチャネルFET21c,pチャネルFET21d,pチャネルFET21eおよびpチャネルFET21fが確実にオン状態に移行し得るレベルに変換すると共に、入力した駆動信号S1a,S1b,S1c,S1d,S1e,S1fのLowレベルを、pチャネルFET21a,pチャネルFET21b,pチャネルFET21c,pチャネルFET21d,pチャネルFET21eおよびpチャネルFET21fが確実にオフ状態に移行し得るレベルに変換して出力する。一方、各スイッチモジュール11a,11b,11c,11d,11e,11fを構成するnチャネルFET22a,22b,22c,22d,22e,22f(以下、特に区別しないときには「nチャネルFET22」ともいう)の各ゲート端子には、後述する駆動信号S2a,S2b,S2c,S2d,S2e,S2fがそれぞれ直接入力されている。
定電流源3は、一例として、試験用信号としての本発明における試験用電流に相当する直流の定電流Iiを生成して、主供給ライン14に供給する。電流電圧変換部18は、一例として、1つの演算増幅器18aおよび1つの抵抗18b(抵抗値Ri)を備え、主帰還ライン15に流れている電流Ioを電圧Voに変換して出力する。具体的には、演算増幅器18aは、その反転入力端子に、主帰還ライン15における各信号帰還ライン13に接続された端部と反対側の端部が接続され、さらに反転入力端子と出力端子との間の帰還経路に抵抗18bが接続されている。可変電圧源19は、演算増幅器18aの非反転入力端子と基準電位(グランド)との間に接続されて、グランドを基準として負の電圧Vrを演算増幅器18aの非反転入力端子に印加する。また、可変電圧源19は、制御部6の制御下で、演算増幅器18aの非反転入力端子に印加する負の電圧Vrを変更可能に構成されている。
A/D変換部4は、図1に示すように、電流電圧変換部18によって出力された電圧VoをディジタルデータDvに変換して出力する。電圧検出部5は、各プローブ16と同数のプローブ23a,23b,23c,23d,23e,23f(以下、特に区別しないときには「プローブ23」ともいう)を備え、本例では、2本のプローブ23a,23b間、2本のプローブ23c,23d間、2本のプローブ23e,23f間に発生している電圧Vd1,Vd2,Vd3をそれぞれ検出して出力する。制御部6は、CPUなどで構成されて、記憶部7に予め記憶されている動作プログラムに従って作動して、抵抗51a,51b,51cについての検査処理を実行する。また、制御部6は、この検査処理において、pチャネルFET21a,21b,21c,21d,21e,21f用の駆動信号S1a,S1b,S1c,S1d,S1e,S1f(以下、特に区別しないときには「駆動信号S1」ともいう)、およびnチャネルFET22a,22b,22c,22d,22e,22f用の駆動信号S2a,S2b,S2c,S2d,S2e,S2f(以下、特に区別しないときには「駆動信号S2」ともいう)をそれぞれ生成して出力する。この場合、制御部6は、一例としてTTLレベルで作動する回路に構成されており、各駆動信号S1,S2をTTLレベルに規定された信号(例えば、Highレベルが約5ボルトで、Lowレベルが約0ボルトの信号)として出力する。
記憶部7は、ROMおよびRAMで構成されて、制御部6用の動作プログラム、定電流源3から出力される定電流Iiの電流値I1、抵抗51a,51b,51cについての基準抵抗範囲Wa,Wb,Wc(以下、特に区別しないときには「基準抵抗範囲W」ともいう)、抵抗18bの抵抗値Ri、および各信号帰還ライン13a,13b,13c,13d,13e,13fのライン抵抗としての抵抗値Rra,Rrb,Rrc,Rrd,Rre,Rrf(以下、特に区別しないときには「抵抗値Rr」ともいう)が予め記憶されている。また、記憶部7は制御部6用のワークメモリとしても使用される。出力部8は、一例として表示装置で構成されて、制御部6による検査処理の結果を画面に表示する。
次いで、基板検査装置1の動作について説明する。なお、本例では、図1に示すように、プローブ16a,16bおよびプローブ23a,23bを抵抗51aの各端部に、またプローブ16c,16dおよびプローブ23c,23dを抵抗51bの各端部に、またプローブ16e,16fおよびプローブ23e,23fを抵抗51cの各端部にそれぞれ接続して、各抵抗51a,51b,51cを検査する例を挙げて説明する。また、主帰還ライン15の抵抗値は、各信号帰還ライン13の抵抗値Rrと比べて十分に小さく、主帰還ライン15での電流Ioに起因する電圧降下は無視できるものとする。
まず、測定に先立ち、上記したように、各プローブ16および各プローブ23を各抵抗51a,51b,51cに接続する。
この状態において、基板検査装置1の電源が投入されると、制御部6は、すべての駆動信号S1,S2をLowレベルに移行させて、信号切換回路2を初期状態に移行させる。また、定電流源3が定電流Iiを生成可能な作動状態に移行する。また、電圧検出部5が、プローブ23a,23b間、プローブ23c,23d間、およびプローブ23e,23f間にそれぞれ発生する電圧Vd1,Vd2,Vd3を検出して出力する電圧検出動作を開始する。また、電流電圧変換部18が、主帰還ライン15に流れる電流Ioを電圧Voに変換して出力可能な作動状態に移行する。また、A/D変換部が、電圧VoをディジタルデータDvに変換して出力する作動状態に移行する。
続いて、制御部6が検査処理を実行する。この検査処理では、制御部6は、各抵抗51a,51b,51cに順次電流を流すことにより、各抵抗51a,51b,51cの抵抗値Rga,Rgb,Rgc(以下、特に区別しないときには「抵抗値Rg」ともいう)を算出し、算出した各抵抗値と記憶部7に記憶されている基準抵抗範囲Wa,Wb,Wcとを比較して各抵抗51a,51b,51cを検査する。
具体的に、図3を参照しつつ、抵抗51aについての検査を例に挙げて説明する。この場合、制御部6は、まず、記憶部7に記憶されている信号帰還ライン13bの抵抗値Rrbおよび定電流Iiの電流値I1を読み出すと共に、これらを乗算して可変電圧源19に対して設定する電圧Vdrを算出する(ステップ61)。次いで、制御部6は、可変電圧源19を制御して、その絶対値が算出した電圧Vdrとなるように負の電圧Vrを設定する(ステップ62)。これにより、この負の電圧Vr(=−Vdr)が電流電圧変換部18における演算増幅器18aの非反転入力端子に印加される。このため、非反転入力端子とバーチャルショートになっている演算増幅器18aの反転入力端子の電圧が負の電圧Vr(=−Vdr)となり、また、この反転入力端子に接続されている主帰還ライン15、およびこの主帰還ライン15に接続されているすべての信号帰還ライン13の電圧も負の電圧Vrとなり、さらには、各信号帰還ライン13に接続されているすべてのnチャネルFET22のソース端子も負の電圧Vr(=−Vdr)となる。
続いて、制御部6は、Lowレベルにある全駆動信号S1,S2のうちの、抵抗51aに対応するpチャネルFET21およびnチャネルFET22についての2つの駆動信号S1a,S2bのみをHighレベルに移行させる(ステップ63)。この場合、レベル変換部17aは、入力した駆動信号S1aのHighレベルを、pチャネルFET21aが確実にオン状態に移行可能なレベルに変換して、pチャネルFET21aのゲート端子に印加する。このため、pチャネルFET21aは、確実にオン状態に移行する。一方、nチャネルFET22bは、そのゲート端子にHighレベルの駆動信号S2bが直接印加されるが、上記したように、そのソース端子が負の電圧Vrにバイアス(シフト)されているため、オーバードライブ状態となって確実にオン状態に移行する。この結果、定電流源3からの定電流Iiが流れることに起因して、信号供給ライン12a、pチャネルFET21a、プローブ16a、抵抗51a、プローブ16b、nチャネルFET22b、信号帰還ライン13bおよび主帰還ライン15の経路に電流Ioが流れ始め、電流電圧変換部18の抵抗18bにも電流Ioが流れる。この電流Ioは、上記経路において発生する漏れ電流を定電流Iiから差し引いた電流である。したがって、漏れ電流が極めて微小であって無視できるときには、電流Ioは定電流Iiと一致する。
また、信号帰還ライン13bに電流Ioが流れることにより、信号帰還ライン13bには電圧降下が発生するが、上記の漏れ電流は定電流Iiと比較して小さいため、信号帰還ライン13bでの電圧降下は、上記ステップ61において算出した電圧Vdrとほぼ同等となる。このため、信号帰還ライン13bにおいて発生している電圧降下により、可変電圧源19から主帰還ライン15および信号帰還ライン13bに印加されている負の電圧Vrがほぼ相殺されて、nチャネルFET22bのソース端子の電位がほぼゼロになる。したがって、nチャネルFET22bは、そのソース端子とゲート端子との間にHighレベルの駆動信号S2bが印加された状態となるため、信号帰還ライン13bでの電圧降下の影響を受けることなく、オン状態を確実に維持する。
次いで、制御部6は、ディジタルデータDvに基づいて電流電圧変換部18から出力されている電圧Voを特定し、この特定した電圧Voと可変電圧源19に対して設定した負の電圧Vr(=−Vdr)との差分電圧(Vo+Vdr)を算出し、算出した差分電圧を記憶部7に記憶されている抵抗18bの抵抗値Riで除算することにより、抵抗51aを含む上記経路に流れる電流Ioを算出する(ステップ64)。続いて、制御部6は、電圧検出部5で測定された一対のプローブ23a,23b間の電圧Vd1(抵抗51aの両端間電圧)を入力し、この電圧Vd1を電流Ioで除算することにより、抵抗51aの抵抗値Rgaを算出し(ステップ65)、記憶部7に記憶されている抵抗51aについての基準抵抗範囲Waと比較する(ステップ66)。この比較の結果、算出した抵抗51aの抵抗値Rgaが基準抵抗範囲Waに入っているときには、制御部6は、抵抗51aを正常であると判別し、入っていないときには、不良であると判別して、判別結果を記憶部7に保存(記憶)させると共に、出力部8に出力する(ステップ67)。これにより、抵抗51aに対する検査処理が完了する。その後、制御部6は、残りの抵抗51b,51cについても、同様の検査処理(ステップ61)〜(ステップ67)を順次実行する。これにより、各抵抗51についての検査処理での判別結果が記憶部7に記憶されると共に出力部8の画面に表示される。
このように、この信号切換回路2および基板検査装置1では、反転入力端子が主帰還ライン15に接続された演算増幅器18aおよび演算増幅器18aの反転入力端子と出力端子との間に接続された抵抗18bを有する電流電圧変換部18と、演算増幅器18aにおける非反転入力端子の電圧Vrを規定する可変電圧源19とを備えて信号切換回路2を構成したことにより、主帰還ライン15に接続されている信号帰還ライン13に電流Ioが流れることに起因する電圧降下が発生したとしても、この電圧降下に相当する電圧Vdrと絶対値が同じで負の電圧となるように可変電圧源19を制御して電圧Vrを出力させることで、信号帰還ライン13での電圧降下を電圧Vrで相殺することができる。したがって、この信号切換回路2および基板検査装置1によれば、信号帰還ライン13に接続されている各nチャネルFET22のゲート端子に駆動信号S2を直接印加する構成を採用しつつ、ソース端子の電位が信号帰還ライン13で発生する電圧降下によって上昇する事態を回避することができる結果、各nチャネルFET22についてレベル変換部を個別に配設することなく、Highレベルの駆動信号S2がゲート端子に入力されている間において、nチャネルFET22を確実にオン状態に維持し続けることができる。この結果、信号帰還ライン13に接続されている各nチャネルFET22についてレベル変換部を個別に配設する構成と比較して、装置コストを十分に低減することができる。
なお、本発明は、上記した発明の実施の形態に限定されず、適宜変更が可能である。例えば、上述した実施の形態では、信号切換回路2を基板検査装置1に適用した例を挙げて説明したが、基板検査装置1以外の装置に適用してもよいのは勿論である。また、発明の理解を容易にするため、主帰還ライン15の抵抗値を無視できるレベルとしたが、主帰還ライン15の抵抗値を記憶部7に予め記憶させておき、上記のステップ61において、各信号帰還ライン13の抵抗値Rrに主帰還ライン15の抵抗値を加算した値に基づいて電圧Vdrを算出する構成を採用することもできる。また、各スイッチモジュール11に対して専用の信号供給ライン12を配設する例を挙げて説明したが、信号供給ライン12は共通する1本のラインで構成してもよい。また、検査対象体として各抵抗51を例に挙げて説明したが、信号切換回路2は配線パターンの検査(断線・短絡検査)にも適用できるのは勿論である。また、電流Ioについては定電流に限らず、多少の変動が存在したとしてもよい。この場合、信号帰還ライン13に電流Ioが流れることに起因して発生する電圧降下に相当する電圧Vdrと絶対値が同じで負の電圧となるように可変電圧源19を制御して電圧Vrを生成させる構成を採用することができる。また、電圧Vdrと電圧Vrとの絶対値が必ずしも同じである必要はなく、信号帰還ライン13での電圧降下の一部を電圧Vrで相殺する構成であってもよい。
また、1つの抵抗(例えば51a)の一端および他端に1つのプローブ16(例えば16a,16b)をそれぞれ接続し、1つのpチャネルFET(例えば21a)と1つのnチャネルFET(例えば22b)をオン状態に移行させて電流Ioを1つの抵抗(この例では51a)に供給する例について説明したが、これに限らない。例えば、1つの抵抗(例えば51a)の一端に複数(例えば、プローブ16a,16bの2つ)を接続すると共に他端に複数(例えば、プローブ16c,16dの2つ)を接続し、複数のpチャネルFET(例えば21a,21bの2つ)と、そのpチャネルFETを含まない任意のスイッチモジュール11に含まれている複数のnチャネルFET(例えば22c,22dの2つ)をオン状態に移行させて電流Ioを1つの抵抗(この例では51a)に供給することもできる。このような構成においても、上記した基板検査装置1と同様にして、主帰還ライン15に接続されている信号帰還ライン13に電流Ioが流れることに起因する電圧降下が発生したとしても、この電圧降下に相当する電圧Vdrと絶対値が同じで負の電圧となるように可変電圧源19を制御して電圧Vrを出力させることで、信号帰還ライン13での電圧降下を電圧Vrで相殺することができる。
基板検査装置1および信号切換回路2の構成を示す構成図である。 スイッチモジュール11(11a)の具体的な構成を示す構成図である。 基板検査装置1の検査処理を説明するためのフローチャートである。
符号の説明
1 基板検査装置
2 信号切換回路
11a〜11f スイッチモジュール
12a〜12f 信号供給ライン
13a〜13f 信号帰還ライン
14 主供給ライン
15 主帰還ライン
16a〜16f プローブ
18 電流電圧変換部
18a 演算増幅器
18b 抵抗
19 可変電圧源
21a〜21f pチャネルFET
22a〜22f nチャネルFET
51a〜51c 抵抗
Io 電流

Claims (2)

  1. 直列に接続されたpチャネルFETおよびnチャネルFETを含んで構成されて、当該pチャネルFETに接続された信号供給ラインを介して主供給ラインに接続されると共に前記nチャネルFETに接続された信号帰還ラインを介して主帰還ラインに接続されたスイッチモジュールを複数備え、
    前記pチャネルFETのうちの任意のpチャネルFETをオン状態に移行させると共に前記複数のスイッチモジュールのうちの当該pチャネルFETを含まない任意のスイッチモジュールに含まれている前記nチャネルFETをオン状態に移行させることにより、前記オン状態に移行したpチャネルFETと当該pチャネルFETに直列接続された前記nチャネルFETとの接続点に接続されたプローブ、および前記オン状態に移行したnチャネルFETと当該nチャネルFETに直列接続された前記pチャネルFETとの接続点に接続された他のプローブの間に接続された検査対象体に対して、前記主供給ライン、前記信号供給ライン、前記オン状態に移行したpチャネルFET、前記検査対象体に接続されたプローブ、前記オン状態に移行したnチャネルFET、前記信号帰還ラインおよび前記主帰還ラインを含む経路で試験用電流を供給する信号切換回路であって、
    反転入力端子が前記主帰還ラインに接続された演算増幅器、および当該演算増幅器の前記反転入力端子と出力端子との間に接続された抵抗を有して前記経路で供給される試験用電流を電圧に変換して出力する電流電圧変換部と、
    前記演算増幅器における非反転入力端子の電圧を規定する可変電圧源とを備えている信号切換回路。
  2. 請求項1記載の信号切換回路と、
    前記1つのプローブおよび前記他の1つのプローブ間に接続された検査対象体の両端間電圧を検出する電圧検出部と、
    前記電流電圧変換部から出力される前記電圧および前記電圧検出部において測定された前記両端間電圧に基づいて前記測定対象体に対する検査処理を実行する制御部とを備えている検査装置。
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