JP4923477B2 - 量子ドットアレイ及びその製造方法、並びに量子ドットアレイ素子及びその製造方法 - Google Patents

量子ドットアレイ及びその製造方法、並びに量子ドットアレイ素子及びその製造方法 Download PDF

Info

Publication number
JP4923477B2
JP4923477B2 JP2005236057A JP2005236057A JP4923477B2 JP 4923477 B2 JP4923477 B2 JP 4923477B2 JP 2005236057 A JP2005236057 A JP 2005236057A JP 2005236057 A JP2005236057 A JP 2005236057A JP 4923477 B2 JP4923477 B2 JP 4923477B2
Authority
JP
Japan
Prior art keywords
quantum dot
dot array
substrate
quantum dots
barrier layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005236057A
Other languages
English (en)
Other versions
JP2006179858A (ja
Inventor
康彦 竹田
友美 元廣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Central R&D Labs Inc
Original Assignee
Toyota Central R&D Labs Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyota Central R&D Labs Inc filed Critical Toyota Central R&D Labs Inc
Priority to JP2005236057A priority Critical patent/JP4923477B2/ja
Priority to EP05811356.4A priority patent/EP1826822B1/en
Priority to US11/791,445 priority patent/US7737046B2/en
Priority to AU2005307998A priority patent/AU2005307998B2/en
Priority to PCT/JP2005/022029 priority patent/WO2006057425A1/ja
Publication of JP2006179858A publication Critical patent/JP2006179858A/ja
Application granted granted Critical
Publication of JP4923477B2 publication Critical patent/JP4923477B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y20/00—Nanooptics, e.g. quantum optics or photonic crystals
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y30/00—Nanotechnology for materials or surface science, e.g. nanocomposites
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02603—Nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0676—Nanowires or nanotubes oriented perpendicular or at an angle to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/068—Nanowires or nanotubes comprising a junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/122—Single quantum well structures
    • H01L29/127—Quantum box structures
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/962—Quantum dots and lines
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/70—Nanostructure
    • Y10S977/773—Nanoparticle, i.e. structure having three dimensions of 100 nm or less
    • Y10S977/774—Exhibiting three-dimensional carrier confinement, e.g. quantum dots

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Biophysics (AREA)
  • Optics & Photonics (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Composite Materials (AREA)
  • Physical Vapour Deposition (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)

Description

本発明は、量子ドットアレイ及びその製造方法、並びに量子ドットアレイ素子及びその製造方法に関する。
量子ドットとは一般に、半導体や金属などからなる数ｎｍ〜数十ｎｍ程度の微小な塊であり、電子やホールを３次元的に閉じ込めることができる。このような閉じ込め効果により、量子ドットの中では電子やホールの運動が量子化され、離散的なエネルギー準位が形成される。このような量子ドットをアレイ状に複数並べて量子ドットアレイとすることで、エネルギー効率及び温度安定性に優れた量子ドットレーザなどの実現が可能となる。
このような量子ドットアレイの製造方法として、フォトリソグラフィーを利用したパターニングにより量子ドットアレイを製造する方法や、薄膜成長におけるＳＫ（Stransiki−Krastanov）成長モードを利用した自己組織化により量子ドットアレイを製造する方法も知られている。
ところが、フォトリソグラフィーを利用した製造方法では、プロセスが複雑となり生産効率が低下するため、量子ドットアレイを用いた素子のコストが高くなる。一方、低コスト化を図ろうとすると、大面積化が困難となる。
また、ＳＫ成長モードを利用した製造方法では、量子ドットの構成材料とバリア層の構成材料との格子定数差が利用されるため、量子ドットの構成材料とバリア層の構成材料との組合せが限定される。また基板上の量子ドットの数密度を制御することも困難である。更に、量子ドットとバリア層とを膜厚方向に交互に積層しようとすると、バリア層の格子歪を緩和させるためにバリア層の膜厚を大きくせざるを得ない。
そこで、基板上に量子ドットの構成材料を斜方蒸着することにより基板上に柱状の量子ドットを複数形成する方法が提案されている（非特許文献１参照）。
Suzuki、他２名、「Morphological Stability of TiO2 Thin Filmswith Isolated Columns」、Japanese Journal of Applied Physics Part 2、第４０巻、ｐ．L３９８−L４００、２００１
しかしながら、前述した非特許文献１に記載の量子ドットアレイの製造方法では、基板上に量子ドットの構成材料が斜方蒸着される場合、初期段階では基板上に不均一な大きさの微小な塊が形成されるが、次第に、特定の大きさの塊が選択的に成長して柱となる。つまり、柱間に、より微小な塊が形成されているので、大きさの不揃いな量子ドットが基板上に形成されることとなる。このため、量子ドットアレイ及びこれを用いた量子ドットアレイ素子について所望の特性を得ることが困難となる。
本発明は、上記事情に鑑みてなされたものであり、複数の量子ドットの大きさの均一性を向上することができる量子ドットアレイ及びその製造方法、並びに量子ドットアレイ素子及びその製造方法を提供することを目的とする。
上記課題を解決するため、本発明は、量子ドットを有する柱状部を基板上に複数有する量子ドットアレイの製造方法において、前記量子ドットに対するエネルギー障壁となる第１バリア層の構成材料を前記基板の表面に対して斜方蒸着し前記第１バリア層を複数形成する第１工程と、前記量子ドットの構成材料を前記基板の表面に対して斜方蒸着し前記第１バリア層のそれぞれの上に前記量子ドットを形成する第２工程と、前記量子ドットに対するエネルギー障壁となる第２バリア層の構成材料を前記基板の表面に対して斜方蒸着し前記量子ドットのそれぞれの上に前記第２バリア層を形成する第３工程と、を含むことを特徴とする。
この製造方法によれば、まず基板上に第１バリア層が形成される。このとき、第１バリア層の構成材料を基板の表面に対して斜方蒸着するが、基板上には、隣接する第１バリア層同士間にこれより小さい塊が形成される。つまり、第１バリア層と塊とでは大きさが不揃いとなる。ところが、第１バリア層及び塊はそれ自体、電子やホールを閉じ込める機能を有しておらず、量子ドットとして機能しないため、得られる量子ドットアレイを用いた素子の性能には影響しない。次に、量子ドットの構成材料を基板の表面に対して斜方蒸着すると、第１バリア層のそれぞれの上に量子ドットが形成される。即ち、第１バリア層が基板から成長しているため、斜方蒸着をしても第１バリア層間への量子ドットの構成材料の侵入が十分に防止される。このため、量子ドットの大きさの均一性を向上させることができる。その後、量子ドットの上に、当該量子ドットに対するエネルギー障壁となる第２バリア層の構成材料を基板の表面に対して斜方蒸着すると、量子ドットの上に第２バリア層が形成される。
また第１バリア層、量子ドットおよび第２バリア層が、基板の表面に対して斜方蒸着されることで、プロセスが簡単となり生産効率が向上するため、量子ドットアレイを用いた素子のコストを低減できる。また、高価な装置を使用せずに済むため、低コストで大面積化を実現することも容易となる。また、斜方蒸着による柱状の構造の形成は基本的には蒸着の際の幾何学的配置を原因とするので、量子ドットの構成材料とバリア層の構成材料との組合せの自由度を高くすることが可能となり、さまざまな種類の量子ドットアレイを製造することができる。さらに基板上の量子ドットの数密度を制御することも容易となり、また、量子ドットと第１又は第２バリア層との格子歪が問題とならないため、第１バリア層又は第２バリア層の膜厚を十分に小さくすることができる。
上記製造方法においては、前記第１工程、前記第２工程及び前記第３工程において、前記基板を回転させることが好ましい。この場合、量子ドットの大きさの均一性をより向上させることができる。
上記製造方法は、前記量子ドットの構成材料を前記基板の表面に対して斜方蒸着し前記第２バリア層のそれぞれの上に前記量子ドットを形成する第４工程と、前記量子ドットに対するエネルギー障壁となる第３バリア層の構成材料を前記基板の表面に対して斜方蒸着し前記量子ドットのそれぞれの上に前記第３バリア層を形成する第５工程とを更に含むことが好ましい。この場合、量子ドットを３次元的に並べることができるので、量子ドットの面密度を増大させることができる。
前記第１〜前記第５工程において、前記基板を回転させることが好ましい。この場合、量子ドットの大きさの均一性をより向上させることができる。
また本発明は、上記量子ドットアレイの製造方法により得られる量子ドットアレイである。この量子ドットアレイによれば、量子ドットの大きさの均一性を向上させることができるため、所望の特性を持った素子を実現できる。
さらに本発明は、上記量子ドットアレイの製造方法により得られる量子ドットアレイと、前記量子ドットアレイの前記複数の柱状部上に設けられる導電膜とを備え、前記基板が導電部を有する量子ドットアレイ素子の製造方法において、前記複数の柱状部上に、第１導電材料の蒸着により前記導電膜を形成する導電膜形成工程を含み、前記導電膜形成工程の前で前記複数の柱状部を形成した後に、前記複数の柱状部のそれぞれの上に、第２導電材料の蒸着により、前記複数の柱状部間への前記第１導電材料の侵入を防止する侵入防止層を形成する侵入防止層形成工程を含むこと、を特徴とする。なお、本発明において、「蒸着」には、通電加熱による蒸着、電子ビームによる蒸着のみならず、スパッタによる蒸着も含まれるものとする。
この製造方法によれば、量子ドットの大きさの均一性を向上させることができるため、所望の特性を持った量子ドットアレイ素子を実現できる。また、柱状部を形成した後、導電膜を形成する前に、複数の柱状部間への第１導電材料の侵入を防止する侵入防止層が形成されるため、第１導電材料を蒸着して導電膜を形成するときに、第１導電材料が複数の柱状部間に侵入することが十分に防止される。したがって、隣り合う柱状部の量子ドット同士が短絡したり、１つの柱状部における量子ドット同士が短絡したりすることが十分に防止され、量子ドットアレイ素子が正常な機能を果たせなくなる事態が十分に防止される。
上記侵入防止層を形成する好適な方法としては、具体的には、
（１）前記第２導電材料を前記基板の表面に対して斜方蒸着し、前記基板の表面の法線から見て、前記侵入防止層の先端部が、隣りの柱状部の先端面に少なくとも差掛かるまで前記侵入防止層を形成したり、
（２）前記第２導電材料を前記基板の表面に対して蒸着するときに、前記基板を回転させながら、前記基板の表面の法線に対する蒸着角度を徐々に小さく変化させることにより、前記複数の柱状部のそれぞれの上に形成される前記侵入防止層を一体化させること、
が挙げられる。
本発明は、上記量子ドットアレイ素子の製造方法により得られる量子ドットアレイ素子である。
この量子ドットアレイ素子によれば、量子ドットの大きさの均一性を向上させることができるため、所望の特性を持った量子ドットアレイ素子を実現できる。また、複数の柱状部間への導電材料の侵入が十分に防止されているため、隣り合う柱状部の量子ドット同士が短絡したり、１つの柱状部における量子ドット同士が短絡したりすることが十分に防止され、量子ドットアレイ素子が正常な機能を果たせなくなる事態が十分に防止される。
本発明の量子ドットアレイの製造方法及びこれを用いて製造される量子ドットアレイ、並びに量子ドットアレイ素子の製造方法及びこれを用いた量子ドットアレイ素子によれば、複数の量子ドットの大きさの均一性を向上させることができるため、量子ドットアレイ及びこれを利用した量子ドットアレイ素子のそれぞれにおいて所望の特性を実現することができる。
以下、本発明の実施形態について詳細に説明する。
（量子ドットアレイの製造方法の第１実施形態）
図１は、本発明の量子ドットアレイの第１実施形態を示す斜視図、図２は、図１の量子ドットアレイ１００の拡大正面図である。図１に示すように、量子ドットアレイ１００は、基板２上に複数の柱状部４を有している。複数の柱状部４は、基板２の表面２ａの法線３に対して斜め方向に延びている。各柱状部４は、量子ドット６とバリア層８とを交互に積層してなるものである。具体的には、柱状部４は、基板２上に設けられるバリア層８を有し、バリア層８の上には、柱状部４の延び方向に沿って量子ドット６とバリア層８とが交互に積層されている。従って、量子ドットアレイ１００において、量子ドット６は３次元的に配列されている。
量子ドット６の構成材料としては、半導体や金属が挙げられ、半導体としては、例えばＳｉ、Ｇｅ、ＣｄＳ、ＺｎＳ、ＺｎＴｅ、ＣｄＴｅなどが挙げられ、金属としては、例えばＡｕ、Ａｇ、Ｃｕなどが挙げられる。バリア層８の構成材料は、量子ドット６の構成材料に対してエネルギー障壁となるものであり、これにより、量子ドット６に電子又はホールを閉じ込めることが可能である。バリア層８の構成材料は、量子ドット６の構成材料に対してエネルギー障壁となるものであれば特に限定されず、例えばＳｉＯ２、Ａｌ２Ｏ３、Ｓｉ３Ｎ４などが用いられる。例えば量子ドット６をＳｉで、バリア層８をＳｉＯ２で構成することができる。
上述した量子ドットアレイ１００は、以下の製造方法によって製造される。
即ち、まず基板２を用意する。基板２としては、例えばシリコンウェハなどを用いることができる。
次に、基板２を、例えば電子ビーム蒸着装置内に設置する。ここで、電子ビーム蒸着装置は、容器（図示せず）と蓋とを備えている。容器内には、バリア層８用の蒸着源を収容するバリア層用蒸着源収容部（図示せず）及び量子ドット用の蒸着源を収容する量子ドット用蒸着源収容部が設けられており、バリア層用及び量子ドット用の蒸着源は、例えば電子ビームにより加熱されて蒸発するようになっている。この電子ビーム蒸着装置において、容器内には固定台が設けられており、基板２はこの固定台の上に固定される。このとき、バリア層用及び量子ドット用の蒸着源収容部は、基板２の表面２ａの法線３に対して斜めの方向に配置されている。言い換えると、基板２の表面２ａの法線３に対する蒸着方向（図２の矢印Ａ方向）の角度（蒸着角度）θは、好ましくは３０°以上である。蒸着角度θが３０°未満では、３０°以上である場合に比べて、柱が太く、あるいは直径が不揃いとなる傾向がある。なお、蒸着角度θは９０°以下である。このとき、基板温度は通常は室温であるが、各蒸着材料の融点（絶対温度表記）の１／３以下であることが好ましい。基板温度が蒸着材料の融点（絶対温度表記）の１／３よりも高い場合には、１／３以下の場合に比べて、柱が太く、あるいは直径が不揃いとなる傾向がある。
次に、容器内のバリア層用蒸着源収容部にバリア層８の構成材料を蒸着源として収容し、量子ドット用の蒸着源収容部には量子ドット６の構成材料を蒸着源として収容する。
次いで、容器に蓋をし、電子ビームをバリア層用の蒸着源に照射し蒸着源を加熱して蒸発させる。このとき、バリア層用の蒸着源収容部は、基板２の表面２ａの法線に対して斜めの位置に設けられているため、基板２の表面２ａに対してバリア層用の蒸着源が斜方蒸着される。なお、斜方蒸着とは、基板２の表面２ａの法線３に対して斜めの方向から、蒸着源を基板の表面２ａに向かって付着させることを言う。こうして、図３（ａ）に示すように、基板２の表面２ａ上に複数のバリア層８を形成する（第１工程）。このとき、隣接するバリア層８同士間には、バリア層８よりも小さな塊９が形成される。
次に、電子ビームを量子ドット用の蒸着源に照射して蒸着源を加熱して蒸発させる。このとき、量子ドット用の蒸着源収容部は、基板２の表面２ａの法線３に対して斜めの位置に設けられているため、基板２の表面２ａに対して量子ドット用の蒸着源が斜方蒸着される。こうして、図３（ｂ）に示すように、各バリア層８の上に量子ドット６が形成され、小さな塊９上には量子ドット６は形成されない（第２工程）。
次に、電子ビームをバリア層用の蒸着源に照射し蒸着源を加熱して蒸発させて、上記と同様にして、図３（ｃ）に示すように、量子ドット６の上にバリア層８を形成する（第３工程）。
次に、再び電子ビームを量子ドット用の蒸着源に照射して蒸着源を加熱して蒸発させて、バリア層８の上に量子ドット用の蒸着源が斜方蒸着される。こうして、各バリア層８の上に量子ドット６が形成される（第４工程）。
次に、再び電子ビームをバリア層用の蒸着源に照射し蒸着源を加熱して蒸発させて、上記と同様にして、量子ドット６の上にバリア層８を形成する（第５工程）。
以下、量子ドット６、バリア層８を上記と同様にして交互に形成し、量子ドットアレイ１００の製造が完了する。
上記の製造方法によれば、まず基板２上にバリア層８が形成される。このとき、バリア層８は、当該バリア層８の構成材料を基板２の表面２ａに対して斜方蒸着することにより形成される。このとき、基板２上には、隣接するバリア層８同士間にこれよりも小さい塊９が形成される。つまり、バリア層８と塊９とでは大きさが不揃いとなる。ところが、バリア層８及び塊９はそれ自体、電子やホールを閉じ込める機能を有しておらず、量子ドットとして機能しないため、得られる量子ドットアレイ１００を用いた素子の性能には影響しない。次に、量子ドット６の構成材料を基板２の表面２ａに対して斜方蒸着すると、バリア層８上に量子ドット６が形成される。即ち、バリア層８が基板２から成長しているため、斜方蒸着をしてもバリア層８間への量子ドット６の構成材料の侵入が十分に防止される。このため、量子ドット６の大きさの均一性を向上させることができる。その後、量子ドット６の上に、当該量子ドット６に対するエネルギー障壁となるバリア層８の構成材料を基板２の表面２ａに対して斜方蒸着すると、量子ドット６の上にバリア層８が形成される。
このように上記製造方法により量子ドット６の大きさの均一性を向上させることができるため、各量子ドット６を例えば発光素子の発光部とすれば、各量子ドット６から発せられる光の波長を揃えることができるので、各量子ドット６の発光波長をそのまま、量子ドットアレイ１００から出射させることができる。また、量子ドット６の大きさの均一性を向上させることができるため、柱状部４が特定の電流電圧特性を有している場合、その電流電圧特性をそのまま量子ドットアレイ１００に反映させることもできる。
またバリア層８、量子ドット６およびバリア層８が、基板２の表面２ａに対して斜方蒸着されることで、プロセスが簡単となり生産効率が向上するため、量子ドットアレイ１００を用いた素子のコストを低減できる。また、高価な装置を使用しないで済むため、低コストで大面積化を実現することも容易となる。また、蒸着を利用するため、量子ドット６の構成材料とバリア層８の構成材料との組合せの自由度を高くすることが可能となり、さまざまな種類の量子ドットアレイを製造することができる。さらに基板上の量子ドットの数密度を制御することも容易となり、また量子ドット６とバリア層８との格子歪が問題とならないため、バリア層８の膜厚を十分に小さくすることができる。また上記のようにして量子ドットアレイ１００を製造すると、量子ドット６を３次元的に並べることができるので、量子ドットの面密度を増大させることができる。
（量子ドットアレイの製造方法の第２実施形態）
次に、本発明の量子ドットアレイの製造方法の第２実施形態について説明する。なお、第１実施形態と同一又は同等の構成要素については同一符号を付し、重複する説明は省略する。
本実施形態の製造方法は、量子ドット６及びバリア層８の形成時に、電子ビーム蒸着装置において固定台に代えて、回転可能な回転台を用い、この回転台を回転させることによって基板２を回転させる点で第１実施形態の製造方法と相違する。このとき、基板２は、図４に示すように、基板２の表面２ａに直交する方向に延びる回転軸５の回りに回転させる。なお、図４において、回転台については図示を省略している。このように基板２を回転させると、図４に示すように、量子ドットアレイ２００において、柱状部４は、基板２の表面２ａに対して垂直な方向に延び、ほぼ円柱形状をなすようになる。またこの場合、量子ドット６の大きさの均一性をより向上させることができる。
（量子ドットアレイ素子の製造方法の第１実施形態）
次に、本発明の量子ドットアレイ素子の製造方法の第１実施形態について詳細に説明する。
まず本発明による量子ドットアレイ素子の製造方法の第１実施形態の説明に先立ち、この製造方法により製造される量子ドットアレイ素子について図５を用いて説明する。
図５は、本発明による量子ドットアレイ素子の製造方法の第１実施形態により製造される量子ドットアレイ素子を概略的に示す断面図である。図５に示すように、量子ドットアレイ素子３００は、量子ドットアレイ３０１と、量子ドットアレイ３０１の複数の柱状部３０４上に設けられる導電膜３０２とを備えている。ここで、複数の柱状部３０４はそれぞれ、基板２の表面２ａの法線に対して傾斜しており、各柱状部３０４は、電極層３０５、バリア層８、量子ドット６およびバリア層８によって構成されている。ここで、電極層３０５は、量子ドットよりも大きいサイズを有し、量子ドットとしての機能を有しないものであり、例えばＢドープシリコンなどの導電材料で構成される。各柱状部３０４と導電膜３０２との間にはそれぞれ、量子ドットアレイ素子３００の製造時において複数の柱状部３０４間への導電材料の侵入を防止するための導電性の侵入防止層３０３が設けられている。ここで、各柱状部３０４上の侵入防止層３０３は導電膜３０２に接続されている。即ち、侵入防止層３０３同士は、導電膜３０２を介して電気的に接続されている。また侵入防止層３０３は、それぞれ柱状部３０４の延び方向に延びている。なお、侵入防止層３０３が導電性を有する理由は、例えば侵入防止層３０３が絶縁性材料で構成されると、トンネル効果による電流が侵入防止層３０３を流れなくなり、柱状部３０４に電流を流すことができなくなるためである。
導電膜３０２は、通常は、アルミニウムなどの金属材料で構成されるが、スズドープ酸化インジウム、アンチモンドープ酸化スズなどの導電性酸化物や、ボロン（Ｂ）ドープシリコンなどの半導体材料で構成されてもよい。
また基板２は、全体が導電材料からなる導電部で構成されている。ここで、導電材料は、例えば、ボロン（Ｂ）ドープシリコンなどの半導体材料や、アルミニウムなどの金属材料、スズドープ酸化インジウム、アンチモンドープ酸化スズなどの導電性酸化物で構成される。なお、基板２は、図６に示すように、上記導電材料からなる導電部３０６と、絶縁性の本体部３０７との積層体であってもよい。この場合、導電部３０６は、本体部３０７に対して柱状部３０４側に、柱状部３０４と接触するように設けられる。
次に、量子ドットアレイ素子３００の製造方法について説明する。
まず、基板２として、ボロン（Ｂ）ドープシリコンウェハを用いること、電子ビーム蒸着装置が、導電膜３０２の蒸着源としての第１導電材料を収容する導電膜用蒸着源収容部と、侵入防止層３０３用の蒸着源としての第２導電材料を収容する侵入防止層用蒸着源収容部と、電極層３０５の蒸着源としての導電材料を収容する電極層用蒸着源収容部とを更に有すること、及び柱状部３０４を形成する際に、基板２とバリア層８との間に電極層３０５を電子ビーム蒸着により形成し、量子ドット６は1層のみ、バリア層８は２層形成したこと以外は、量子ドットアレイの製造方法の第１実施形態と同様にして量子ドットアレイ３０１を製造する。なお、電子ビーム蒸着装置において、導電膜用蒸着源収容部は、固定台の正面に配置される。また、バリア層用蒸着源収容部及び量子ドット用の蒸着源収容部にそれぞれバリア層８の構成材料、量子ドット６の構成材料を蒸着源として収容するときに、導電膜用蒸着源収容部及び侵入防止層用蒸着源収容部にはそれぞれ、第１導電材料、第２導電材料を収容しておく。
続いて、量子ドットアレイ３０１を電子ビーム蒸着装置の容器内に収容したまま、電子ビームを侵入防止層３０３用の蒸着源である第２導電材料に照射し蒸着源を加熱して蒸発させる。ここで、第２導電材料は、導電材料であれば特に限定されないが、かかる第２導電材料としては、例えばＢドープシリコンなどの半導体材料、スズドープ酸化インジウム、アンチモンドープ酸化スズなどの導電性酸化物が挙げられる。このとき、侵入防止層用の蒸着源収容部は、基板２の表面２ａの法線に対して斜めの位置に設けられるため、基板２の表面２ａに対して侵入防止層用の蒸着源が斜方蒸着される。こうして、図７に示すように、複数の柱状部３０４のそれぞれの上に、複数の柱状部３０４間への第１導電材料の侵入を防止する侵入防止層３０３が形成される（侵入防止層形成工程）。このとき、侵入防止層３０３は、基板２の表面２ａの法線方向から見て、侵入防止層３０３の先端部が、隣りの柱状部３０４の先端面に少なくとも差掛かるまで第２導電材料を堆積させ、侵入防止層３０３を形成する。またこのとき、蒸着角度θは、例えばバリア層８及び量子ドット６を形成する場合と同様、３０°以上である。但し、蒸着角度θは必ずしもバリア層８及び量子ドット６を形成する場合と同様にする必要はない。例えば、バリア層８及び量子ドット６を形成する場合よりも蒸着角度θを大きくすれば、より短時間で侵入防止層３０３を形成することができる。
次に、電子ビームを導電膜用の蒸着源である第１導電材料に照射し蒸着源を加熱して蒸発させる。ここで、第１導電材料は、導電材料であれば特に限定されないが、かかる第１導電材料としては、例えばアルミニウムなどの金属材料や、スズドープ酸化インジウム、アンチモンドープ酸化スズなどの導電性酸化物が挙げられる。このとき、導電膜３０２用の蒸着源収容部は、基板２の表面２ａの正面位置に設けられるため、導電膜３０２用の蒸着源が基板２の表面２ａに対して正面より蒸着される。こうして、図５に示すように、複数の侵入防止層３０３の上に導電膜３０２が形成される（導電膜形成工程）。こうして量子ドットアレイ素子３００の製造が完了する。
上記の製造方法によれば、得られる量子ドットアレイ３０１において、量子ドット６の大きさの均一性を向上させることができるため、所望の特性を持った量子ドットアレイ素子３００を実現できる。また、柱状部３０４を形成した後、導電膜３０２を形成する前に、複数の柱状部３０４間への第１導電材料の侵入を防止する侵入防止層３０３が形成されるため、第１導電材料を電子ビーム蒸着により導電膜３０２を形成するときに、第１導電材料が複数の柱状部３０４間に侵入することが十分に防止される。したがって、隣り合う柱状部３０４の量子ドット６同士が短絡したり、１つの柱状部３０４における量子ドット６同士が短絡したりすることが十分に防止され、量子ドットアレイ素子３００が正常な機能を果たせなくなる事態が十分に防止される。
（量子ドットアレイ素子の製造方法の第２実施形態）
次に、本発明の量子ドットアレイ素子の製造方法の第２実施形態について詳細に説明する。なお、量子ドットアレイの第１及び第２実施形態と同一又は同等の構成要素については同一符号を付し、重複する説明を省略する。
まず本発明による量子ドットアレイ素子の製造方法の第２実施形態の説明に先立ち、この製造方法により製造される量子ドットアレイ素子について図８を用いて説明する。
図８は、本発明による量子ドットアレイ素子の製造方法の第２実施形態により製造される量子ドットアレイ素子を概略的に示す断面図である。図８に示すように、量子ドットアレイ素子４００は、量子ドットアレイ４０１と、量子ドットアレイ４０１の複数の柱状部４０４上に設けられる導電膜４０２とを備えている。ここで、複数の柱状部４０４はそれぞれ、基板２の表面２ａに対して直交する方向に延びており、各柱状部４０４は、電極層４０５、バリア層８、量子ドット６、バリア層８および電極層４０５によって構成されている。ここで、電極層４０５は、量子ドットよりも大きいサイズを有し、量子ドットとしての機能を有しないものであり、例えばＢドープシリコンなどの導電材料で構成される。各柱状部４０４と導電膜４０２との間にはそれぞれ、量子ドットアレイ素子４００の製造時において、複数の柱状部４０４間への導電材料の侵入を防止するための侵入防止層４０３が設けられている。ここで、侵入防止層４０３は、柱状部４０４から遠ざかるにつれて、即ち柱状部４０４から導電膜４０２に向かうにつれて大径化されており、侵入防止層４０３は導電膜４０２側で一体化されている。
導電膜４０２は、導電膜３０２と同様、通常は、アルミニウムなどの金属材料で構成されるが、スズドープ酸化インジウム、アンチモンドープ酸化スズなどの導電性酸化物や、Ｂドープシリコンなどの半導体材料で構成されてもよい。また侵入防止層４０３は、侵入防止層３０３と同様の構成を有する。
次に、量子ドットアレイ素子４００の製造方法について説明する。
まず、基板２として、ボロン（Ｂ）ドープシリコンウェハを用いること、電子ビーム蒸着装置が、導電膜４０２の蒸着源としての第１導電材料を収容する導電膜用蒸着源収容部と、侵入防止層４０３用の蒸着源としての第２導電材料を収容する侵入防止層用蒸着源収容部と、電極層４０５の蒸着源としての導電材料を収容する電極層用蒸着源収容部とを更に有すること、及び柱状部４０４を形成する際に、基板２とバリア層８との間、及びバリア層８と侵入防止層４０３との間に電極層４０５を電子ビーム蒸着により形成し、量子ドット６は1層のみ、バリア層８は２層形成したこと以外は量子ドットアレイの製造方法の第２実施形態と同様にして量子ドットアレイ４０１を得る。即ち、基板２の表面２ａから当該表面２ａに直交する方向に延びる複数の柱状部４０４が形成された量子ドットアレイ４０１が得られる。
なお、このとき、電子ビーム蒸着装置において、導電膜用蒸着源収容部は、回転台の正面に配置される。回転台は、一定方向に沿って移動可能となっている。またバリア層用蒸着源収容部及び量子ドット用の蒸着源収容部にそれぞれバリア層８の構成材料、量子ドット６の構成材料を蒸着源として収容するときに、導電膜用蒸着源収容部、侵入防止層用蒸着源収容部及び電極層用蒸着源収容部にはそれぞれ、第１導電材料、第２導電材料及び電極層の構成材料を収容しておく。
続いて、量子ドットアレイ４０１を電子ビーム蒸着装置の容器内に収容したまま、電子ビームを侵入防止層４０３用の蒸着源である第２導電材料に照射し蒸着源を加熱して蒸発させる。このとき、回転台を回転させる。具体的には、基板２の表面２ａの法線５の回りに基板２が回転するように回転台を回転させる。またこのとき、回転台を時間とともに、第２導電材料の蒸着源から遠ざかるように移動させる。ここで、回転台の移動方向は、基板２の表面２ａの法線に沿った方向とする。こうして、基板２の表面２ａの法線に対する蒸着角度θを時間とともに変化させて小さくする。これにより、侵入防止層４０３は、各柱状部４０４上で時間とともに大径化し、やがて、隣り合う侵入防止層４０３同士が一体化する。これにより、複数の柱状部４０４間の隙間が塞がれることとなる。こうして、図９に示すように、複数の柱状部４０４のそれぞれの上に、複数の柱状部４０４間への第１導電材料の侵入を防止する侵入防止層４０３が形成される（侵入防止層形成工程）。
次に、電子ビームを導電膜用の蒸着源である第１導電材料に照射し蒸着源を加熱して蒸発させる。このとき、導電膜用の蒸着源収容部は、基板２の表面２ａの正面位置に設けられているため、導電膜用の蒸着源が基板２の表面２ａに対して正面より蒸着される。これにより、図８に示すように、複数の侵入防止層４０３の上に、導電膜４０２が形成される（導電膜形成工程）。こうして量子ドットアレイ素子４００の製造が完了する。
上記の製造方法によれば、得られる量子ドットアレイ４０１において、量子ドット６の大きさの均一性を向上させることができるため、所望の特性を持った量子ドットアレイ素子４００を実現できる。また、柱状部４０４を形成した後、導電膜４０２を形成する前に、複数の柱状部４０４間への第１導電材料の侵入を防止する侵入防止層４０３が形成されるため、第１導電材料を電子ビーム蒸着により導電膜４０２を形成するときに、第１導電材料が複数の柱状部４０４間に侵入することが十分に防止される。したがって、隣り合う柱状部４０４の量子ドット６同士が短絡したり、１つの柱状部４０４における量子ドット６同士が短絡したりすることが十分に防止され、量子ドットアレイ素子４００が正常な機能を果たせなくなる事態が十分に防止される。
本発明は、上記実施形態に限定されるものではない。例えば上記量子ドットアレイの製造方法の第１実施形態では、１つの柱状部４に量子ドット６が３つ含まれており、全体で見ると、量子ドット６が３次元的に配列されているが、量子ドット６の数は１つ以上であれば、如何なる数であってもよい。但し、１つの柱状部４に量子ドット６が１つのみ含まれる場合は、量子ドットアレイにおいては、図１０に示すように、量子ドット６は全体で見ると２次元的に配列されることになる。
また上記量子ドットアレイの製造方法の第２実施形態では、１つの柱状部４に量子ドット６が３つ含まれており、全体で見ると、量子ドット６が３次元的に配列されているが、量子ドット６の数は１つ以上であれば、如何なる数であってもよい。但し、１つの柱状部４に量子ドット６が１つのみ含まれる場合は、量子ドットアレイにおいては、図１１に示すように、量子ドット６は全体で見ると２次元的に配列されることになる。
更に、上記量子ドットアレイの製造方法の第１及び第２実施形態、並びに量子ドットアレイ素子の製造方法の第１及び第２実施形態では、電子ビームを用いて蒸着源を加熱し蒸発させることにより蒸着が行われているが、抵抗加熱蒸着法、スパッタ法、イオンビームスパッタ法、イオンプレーティング法、レーザーアブレーション法などを用いて蒸着を行ってもよい。
更にまた、上記量子ドットアレイの製造方法の第２実施形態では、基板２上に、基板２の表面２ａに対して垂直な方向に真っ直ぐに延びる柱状部４が形成されているが、基板２の回転数を第２実施形態の場合よりも遅くすることにより、螺旋形状の柱状部を得ることができる。
更に、柱状部４，３０４，４０４を作製した後に、量子ドット６の結晶化又は結晶性向上のためにアニールを行ってもよい。アニールとしては、例えば電気炉やランプアニール炉を用いることができる。またレーザアニール法を用いることもできる。
また、上記実施形態において、上記柱状部４，３０４，４０４を得た後、あるいは上記のようにアニールを行った後に、柱状部４，３０４，４０４を部分的に酸化させてもよい。この場合、酸化させた部分は量子ドット６に対するエネルギー障壁として機能するので、量子ドット６のサイズを調製することができる。
更に、上記量子ドットアレイの第１及び第２実施形態では、基板２の表面２ａ上にバリア層８を形成しているが、バリア層８を形成するに先立ち、例えば電圧印加のための電極層を形成してもよい。この場合、柱状部４は、その頂部にあるバリア層８の上に例えば電極層を更に含めた構成としてもよい。なお、ここでいう電極層は、量子ドットよりも大きいサイズを有し、量子ドットとしての機能を有しないものである。
また上記量子ドットアレイ素子の第１及び第２実施形態では、柱状部３０４，４０４がそれぞれ電極層３０５、４０５を含んでいるが、これらは省略されてもよい。
更にまた、上記量子ドットアレイ素子の第１実施形態では、量子ドットアレイ３０１に代えて、量子ドットアレイ４０１を用いてもよい。即ち、量子ドットアレイの製造時に、基板２を回転させてもよい。この場合、図１２に示すような量子ドットアレイ素子５００が得られる。
以下、本発明の内容を、実施例及び比較例を挙げてより具体的に説明するが、本発明は、以下の実施例に限定されるものではない。
（実施例１）
まず基板を用意した。基板としては、希フッ酸水溶液にて表面の自然酸化膜が除去され、２０ｍｍ角に切断されたＢドープのシリコンウェハを用いた。
そして、この基板を、電子ビーム蒸着装置内に設置した。このとき、電子ビーム蒸着装置において、基板は、回転台の上に固定した。また電子ビーム蒸着装置においては、バリア層用、量子ドット用及び電極層用の蒸着源収容部は、基板２の表面２ａの法線に対して斜めの方向に配置した。
次に、容器内のバリア層用蒸着源収容部に粒径２〜３ｍｍのＳｉＯ２粒を蒸着源として収容し、量子ドット用の蒸着源収容部には直径１０ｍｍ、厚さ５ｍｍのノンドープＳｉペレットを蒸着源として収容し、電極層用の蒸着源収容部には直径１０ｍｍ、厚さ５ｍｍのＢドープＳｉペレットを蒸着源として収容した。
次いで、容器に蓋をし、電子ビームを電極層用蒸着源収容部に収容されたＢドープＳｉに照射してＢドープＳｉを加熱して蒸発させた。このとき、基板を１０ｒｐｍで回転させた。こうして基板２の表面２ａに対してＢドープＳｉを斜方蒸着した。このときの蒸着角度は、基板表面の法線から７５°であった。また蒸着速度は２ｎｍ／分とした。こうして、各バリア層８の上にＢドープＳｉからなる厚さ４０ｎｍの電極層を形成した。
次に、電子ビームをバリア層用の蒸着源収容部に照射しＳｉＯ２を加熱して蒸発させた。このとき、基板を１０ｒｐｍで回転させた。こうして基板２の表面２ａに対してＳｉＯ２を斜方蒸着した。このときの蒸着角度は、基板表面の法線から７５°であった。また蒸着速度は２ｎｍ／分とした。こうして、基板２の表面２ａ上に厚さ２５ｎｍの複数のバリア層８を得た。
次に、再び電子ビームをノンドープＳｉに照射してノンドープＳｉを加熱して蒸発させ、バリア層８の上にノンドープＳｉを斜方蒸着した。こうして、各バリア層８の上にＳｉからなる厚さ２５ｎｍの量子ドット６を形成した。
次に、再び電子ビームをＳｉＯ２に照射しＳｉＯ２を加熱して蒸発させて、上記と同様にして、量子ドット６の上にＳｉＯ２からなるバリア層８を形成した。
そして、電子ビームを電極層用蒸着源収容部に収容されたＢドープＳｉに照射してＢドープＳｉを加熱して蒸発させた。このとき、基板を１０ｒｐｍで回転させた。こうして基板２の表面２ａに対してＢドープＳｉを斜方蒸着した。このときの蒸着角度は、基板表面の法線から７５°であった。また蒸着速度は２ｎｍ／分とした。こうして、各バリア層８の上にＢドープＳｉからなる電極層を形成し、複数の柱状部４を得た。
最後に、基板上に形成された複数の柱状部４を、基板とともに炉（アルバック理工（株）製卓上型ランプ加熱装置ＭＩＬＡ−３０００）の中に入れ、窒素雰囲気下、９００℃で１０分間、柱状部４のアニールを行い、ノンドープＳｉからなる量子ドット６及びＢドープＳｉからなる電極層の結晶化を行った。こうして量子ドットアレイを得た。
実施例１で得られた量子ドットアレイについてＳＥＭを用いて観察を行った。結果を図１３に示す。図１３において、一番下側の部分が基板２であり、基板２上に、ＢドープＳｉからなる電極層、ＳｉＯ２からなるバリア層、ノンドープＳｉからなる量子ドット、ＳｉＯ２からなるバリア層、及びＢドープＳｉからなる電極層が順次設けられていることが分かる。この結果より、実施例１の場合、各柱状部において量子ドットのサイズが揃っていることが分かった。
（実施例２）
基板２の表面２ａに対するバリア層の構成材料としてのＳｉＯ２の蒸着角度、及び量子ドットの構成材料としてのノンドープＳｉの蒸着角度を７５°から８０°に変更したこと以外は実施例１と同様にして量子ドットアレイを得た。この量子ドットアレイについて、実施例１と同様にしてＳＥＭを用いた観察を行った。結果を図１４に示す。図１４において、一番下側の部分が基板２であり、基板２上に、ＢドープＳｉからなる電極層、ＳｉＯ２からなるバリア層、ノンドープＳｉからなる量子ドット、ＳｉＯ２からなるバリア層、及びＢドープＳｉからなる電極層が順次設けられていることが分かる。この結果より、実施例２の場合、各柱状部において量子ドットのサイズが揃っていることが分かった。
（実施例３）
基板２の表面２ａに対するバリア層の構成材料としてのＳｉＯ２の蒸着角度、及び量子ドットの構成材料としてのノンドープＳｉの蒸着角度を７５°から８５°に変更したこと以外は実施例１と同様にして量子ドットアレイを得た。この量子ドットアレイについて、実施例１と同様にしてＳＥＭを用いた観察を行った。結果を図１５に示す。図１５において、一番下側の部分が基板２であり、基板２上に、ＢドープＳｉからなる電極層、ＳｉＯ２からなるバリア層、ノンドープＳｉからなる量子ドット、ＳｉＯ２からなるバリア層、及びＢドープＳｉからなる電極層が順次設けられていることが分かる。この結果より、実施例３の場合、各柱状部において量子ドットのサイズが揃っていることが分かった。
（実施例４）
バリア層の構成材料をＳｉＯ２からＳｉ３Ｎ４に変更するとともに、バリア層の構成材料を蒸着する際に、電子ビーム蒸着装置を構成する容器内に０．１ＰａのＮ２ガスを導入したこと以外は実施例２と同様にして量子ドットアレイを得た。この量子ドットアレイについて、実施例１と同様にしてＳＥＭを用いた観察を行った。その結果、実施例１と同様に、各柱状部において量子ドットのサイズが揃っていることが分かった。
（実施例５）
基板、量子ドットの構成材料、電極層の構成材料およびバリア層の構成材料をそれぞれ、ＢドープＧｅウェハ、ノンドープＧｅ、ＢドープＧｅ、ＧｅＯ２としたこと以外は実施例３と同様にして量子ドットアレイを得た。この量子ドットアレイについて、実施例１と同様にしてＳＥＭを用いた観察を行った。その結果、実施例１と同様に、各柱状部において量子ドットのサイズが揃っていることが分かった。
（実施例６）
基板の構成材料として、Ｂドープのシリコンウェハに代えてガラス基板を用いたこと、バリア層の厚さを５０ｎｍ、量子ドットの厚さを２０ｎｍとしたこと、電極層を形成しなかったこと、並びに、バリア層、量子ドットおよびバリア層からなる柱状部に対し、表面の酸化を防ぐために厚さ１００ｎｍのＳｉＯ２をスパッタ製膜した後、Ｎ２雰囲気中６００℃で３０分間の熱処理を行ったこと以外は実施例２と同様にして量子ドットアレイを得た。この量子ドットアレイについて、実施例１と同様にしてＳＥＭを用いた観察を行った。その結果、実施例１と同様に、各柱状部において量子ドットのサイズが揃っていることが分かった。
（実施例７）
基板の構成材料として、Ｂドープのシリコンウェハに代えてガラス基板を用いたこと、量子ドットの構成材料としてＣｄＳを用いたこと、バリア層の厚さを５０ｎｍ、量子ドットの厚さを３０ｎｍとしたこと、電極層を形成しなかったこと、並びに、バリア層、量子ドットおよびバリア層からなる柱状部に対し、表面の酸化を防ぐために厚さ１００ｎｍのＳｉＯ２をスパッタ製膜した後、Ｎ２雰囲気中３００℃で３０分間の熱処理を行ったこと以外は実施例３と同様にして量子ドットアレイを得た。この量子ドットアレイについて、実施例１と同様にしてＳＥＭを用いた観察を行った。その結果、実施例１と同様に、各柱状部において量子ドットのサイズが揃っていることが分かった。
（実施例８）
基板２の表面２ａに対するバリア層の構成材料としてのＳｉＯ２及び量子ドットの構成材料としてＢドープＳｉの蒸着時に基板を回転させなかったこと以外は実施例２と同様にして、量子ドットアレイを得た。この量子ドットアレイについて、実施例１と同様にしてＳＥＭを用いた観察を行った。結果を図１６に示す。図１６において、一番下側の部分が基板２であり、基板２上に、ＢドープＳｉからなる電極層、ＳｉＯ２からなるバリア層、ノンドープＳｉからなる量子ドット、ＳｉＯ２からなるバリア層、及びＢドープＳｉからなる電極層が順次設けられていることが分かる。この結果より、実施例８の場合、各柱状部において量子ドットのサイズが揃っていることが分かった。
（実施例９）
まず、実施例３と同様にして量子ドットアレイを得た。なお、電子ビーム蒸着装置において、導電膜用蒸着源収容部は量子ドットアレイの正面に配置し、バリア層用蒸着源収容部及び量子ドット用の蒸着源収容部にそれぞれバリア層８の構成材料、量子ドット６の構成材料を蒸着源として収容するときに、導電膜用蒸着源収容部及び侵入防止層用蒸着源収容部にはそれぞれ、第１導電材料（Ａｌ）、第２導電材料（ＢドープＳｉ）を収容した。
続いて、量子ドットアレイを電子ビーム蒸着装置の容器内に収容したまま、電子ビームを侵入防止層用の蒸着源であるＢドープＳｉに照射し蒸着源を加熱して蒸発させ、基板の表面に対して侵入防止層用の蒸着源であるＢドープＳｉを斜方蒸着させた。このとき、基板は固定したままとした。こうして、複数の柱状部のそれぞれの上に、複数の柱状部間への第１導電材料の侵入を防止する侵入防止層を形成した。このとき、侵入防止層は、基板の表面の法線から見て、侵入防止層の先端部が、隣りの柱状部の先端面に差掛かるまで侵入防止層を形成した。またこのとき、蒸着角度θは８０°とした。
最後に、電子ビームを、導電膜用の蒸着源であるＡｌに照射し蒸着源を加熱して蒸発させ、導電膜を形成した。このとき、基板を固定したまま、導電膜用の蒸着源を基板の表面に対して正面より蒸着した。こうして量子ドットアレイ素子を得た。
こうして得られた量子ドットアレイ素子について、２次イオン質量分析により第１導電材料の厚さ方向分布を調べた。その結果、侵入防止層より下側に、第１導電材料であるＡｌが確認できなかった。このことから、柱状部間に第１導電材料が侵入していないことが確認された。
（実施例１０）
量子ドットアレイを実施例８と同様にして製造し、且つ量子ドットの構成材料の蒸着角度及びバリア層の構成材料の蒸着角度を８５°としたこと以外は実施例９と同様にして量子ドットアレイ素子を得た。
こうして得られた量子ドットアレイ素子について、実施例９と同様にして柱状部間への第１導電材料の侵入の有無を確認した。その結果、柱状部間に第１導電材料の侵入は確認されなかった。
（実施例１１）
量子ドットアレイを実施例３と同様にして製造し、量子ドットの構成材料の蒸着角度及びバリア層の構成材料の蒸着角度を８５°とし、且つ侵入防止層の構成材料である第２導電材料の蒸着角度を、最初８５°とし、その後、２°／分の速度で１５°となるまで、蒸着角度を徐々に変化させて小さくしたこと以外は実施例９と同様にして量子ドットアレイ素子を得た。
こうして得られた量子ドットアレイ素子について、実施例９と同様にして柱状部間への第１導電材料の侵入の有無を確認した。その結果、柱状部間に第１導電材料の侵入は確認されなかった。
（比較例１）
バリア層及び電極層を形成しなかったこと以外は実施例６と同様にして量子ドットアレイを得た。この量子ドットアレイについて、実施例１と同様にしてＳＥＭを用いた観察を行った。その結果、比較例１の場合、各柱状部において量子ドットのサイズがバラバラであり、揃っていないことが分かった。
（比較例２）
バリア層及び電極層を形成しなかったこと以外は実施例７と同様にして量子ドットアレイを得た。この量子ドットアレイについて、実施例１と同様にしてＳＥＭを用いた観察を行った。その結果、比較例２の場合、各柱状部において量子ドットのサイズがバラバラであり、揃っていないことが分かった。
以上の結果より、本発明の量子ドットアレイの製造方法及び量子ドットアレイ素子の製造方法によれば、量子ドットのサイズの均一性を向上させることができることが確認された。また本発明の量子ドットアレイ素子の製造方法によれば、導電膜を構成する第１導電材料の柱状部間への侵入が防止できることが確認された。このことから、本発明による量子ドットアレイ素子の製造方法によれば、隣り合う柱状部の量子ドット同士が短絡したり、１つの柱状部における量子ドット同士が短絡したりすることが十分に防止され、量子ドットアレイ素子が正常な機能を果たせなくなる事態が十分に防止されるものと考えられる。
本発明の量子ドットアレイの一実施形態を示す斜視図である。 図１の量子ドットアレイの拡大正面図である。 本発明の量子ドットアレイの製造方法の一部の工程を示す一連の工程図である。 本発明の量子ドットアレイの他の実施形態を示す斜視図である。 本発明の量子ドットアレイ素子の一実施形態を示す断面図である。 図５の基板の変形例を示す正面図である。 本発明の量子ドットアレイ素子の製造方法の一実施形態における侵入防止層形成工程を示す図である。 本発明の量子ドットアレイ素子の他の実施形態を示す断面図である。 本発明の量子ドットアレイ素子の製造方法の他の実施形態における侵入防止層形成工程を示す図である。 本発明の量子ドットアレイのさらに他の実施形態を示す斜視図である。 本発明の量子ドットアレイのさらにまた他の実施形態を示す斜視図である。 本発明の量子ドットアレイ素子のさらに他の実施形態を示す断面図である。 実施例１に係る量子ドットアレイのＳＥＭ写真像を示す図面である。 実施例２に係る量子ドットアレイのＳＥＭ写真像を示す図面である。 実施例３に係る量子ドットアレイのＳＥＭ写真像を示す図面である。 実施例８に係る量子ドットアレイのＳＥＭ写真像を示す図面である。 実施例９に係る量子ドットアレイ素子のＳＥＭ写真像を示す図面である。
符号の説明
２…基板、２ａ…基板の表面、４…柱状部、６…量子ドット、８…バリア層（第１〜第５バリア層）、１００，２００，３０１，４０１…量子ドットアレイ、３０２、４０２…導電膜、３０３，４０３…侵入防止層、３００，４００、５００…量子ドットアレイ素子。

Claims (9)

  1. 量子ドットを有する柱状部を基板上に複数有する量子ドットアレイの製造方法において、
    前記量子ドットに対してエネルギー障壁となる第１バリア層の構成材料を前記基板の表面に対して斜方蒸着し前記第１バリア層を複数形成する第１工程と、
    前記量子ドットの構成材料を前記基板の表面に対して斜方蒸着し前記第１バリア層のそれぞれの上に前記量子ドットを形成する第２工程と、
    前記量子ドットに対してエネルギー障壁となる第２バリア層の構成材料を前記基板の表面に対して斜方蒸着し前記量子ドットのそれぞれの上に前記第２バリア層を形成する第３工程と、
    を含むことを特徴とする量子ドットアレイの製造方法。
  2. 前記第１工程、前記第２工程及び前記第３工程において、前記基板を回転させる請求項１に記載の量子ドットアレイの製造方法。
  3. 前記量子ドットの構成材料を前記基板の表面に対して斜方蒸着し前記第２バリア層のそれぞれの上に前記量子ドットを形成する第４工程と、
    前記量子ドットに対してエネルギー障壁となる第３バリア層の構成材料を前記基板の表面に対して斜方蒸着し前記量子ドットのそれぞれの上に前記第３バリア層を形成する第５工程とを更に含む、請求項１に記載の量子ドットアレイの製造方法。
  4. 前記第１〜前記第５工程において、前記基板を回転させる請求項３に記載の量子ドットアレイの製造方法。
  5. 請求項１〜４のいずれか一項に記載の量子ドットアレイの製造方法により得られる量子ドットアレイ。
  6. 請求項１〜４のいずれか一項に記載の量子ドットアレイの製造方法により得られる量子ドットアレイと、前記量子ドットアレイの前記複数の柱状部上に設けられる導電膜とを備え、前記基板が導電部を有する量子ドットアレイ素子の製造方法において、
    前記複数の柱状部上に、第１導電材料の蒸着により、前記導電膜を形成する導電膜形成工程を含み、
    前記導電膜形成工程の前で前記複数の柱状部を形成した後に、前記複数の柱状部のそれぞれの上に、第２導電材料の蒸着により、前記複数の柱状部間への前記第１導電材料の侵入を防止する侵入防止層を形成する侵入防止層形成工程を含むこと、
    を特徴とする量子ドットアレイ素子の製造方法。
  7. 前記侵入防止層形成工程において、前記第２導電材料を前記基板の表面に対して斜方蒸着し、前記基板の表面の法線から見て、前記侵入防止層の先端部が、隣りの柱状部の先端面に少なくとも差掛かるまで前記侵入防止層を形成すること、
    を特徴とする請求項６に記載の量子ドットアレイ素子の製造方法。
  8. 前記侵入防止層形成工程において、前記第２導電材料を蒸着するときに、前記基板を回転させながら、前記基板の表面の法線に対する蒸着角度を徐々に変化させて小さくすることにより、前記複数の柱状部のそれぞれの上に形成される前記侵入防止層を一体化させること、
    を特徴とする請求項６に記載の量子ドットアレイ素子の製造方法。
  9. 請求項６〜８のいずれか一項に記載の量子ドットアレイ素子の製造方法により得られる量子ドットアレイ素子。
JP2005236057A 2004-11-24 2005-08-16 量子ドットアレイ及びその製造方法、並びに量子ドットアレイ素子及びその製造方法 Expired - Fee Related JP4923477B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2005236057A JP4923477B2 (ja) 2004-11-24 2005-08-16 量子ドットアレイ及びその製造方法、並びに量子ドットアレイ素子及びその製造方法
EP05811356.4A EP1826822B1 (en) 2004-11-24 2005-11-24 Quantum dot array and production method therefor, and quantum dot array element and production method thererfor
US11/791,445 US7737046B2 (en) 2004-11-24 2005-11-24 Quantum dot array and production method therefor, and dot array element and production method therefor
AU2005307998A AU2005307998B2 (en) 2004-11-24 2005-11-24 Quantum dot array and production method therefor, and dot array element and production method therefor
PCT/JP2005/022029 WO2006057425A1 (ja) 2004-11-24 2005-11-24 量子ドットアレイ及びその製造方法、並びに量子ドットアレイ素子及びその製造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2004339625 2004-11-24
JP2004339625 2004-11-24
JP2005236057A JP4923477B2 (ja) 2004-11-24 2005-08-16 量子ドットアレイ及びその製造方法、並びに量子ドットアレイ素子及びその製造方法

Publications (2)

Publication Number Publication Date
JP2006179858A JP2006179858A (ja) 2006-07-06
JP4923477B2 true JP4923477B2 (ja) 2012-04-25

Family

ID=36498156

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005236057A Expired - Fee Related JP4923477B2 (ja) 2004-11-24 2005-08-16 量子ドットアレイ及びその製造方法、並びに量子ドットアレイ素子及びその製造方法

Country Status (5)

Country Link
US (1) US7737046B2 (ja)
EP (1) EP1826822B1 (ja)
JP (1) JP4923477B2 (ja)
AU (1) AU2005307998B2 (ja)
WO (1) WO2006057425A1 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008130898A (ja) * 2006-11-22 2008-06-05 Toyota Motor Corp 量子ドットアレイおよびその製造方法
US8030664B2 (en) * 2006-12-15 2011-10-04 Samsung Led Co., Ltd. Light emitting device
FR2926675B1 (fr) * 2008-01-18 2011-07-29 Univ Paris Sud Methode d'obtention d'un materiau structure d'ouvertures traversantes, en particulier de nitrures de semi-conducteurs de type iii structures selon des motifs de cristaux photoniques
US8343575B2 (en) 2008-12-30 2013-01-01 Nanosys, Inc. Methods for encapsulating nanocrystals and resulting compositions
US11198270B2 (en) * 2008-12-30 2021-12-14 Nanosys, Inc. Quantum dot films, lighting devices, and lighting methods
US10214686B2 (en) 2008-12-30 2019-02-26 Nanosys, Inc. Methods for encapsulating nanocrystals and resulting compositions
KR20200039806A (ko) * 2010-11-10 2020-04-16 나노시스, 인크. 양자 도트 필름들, 조명 디바이스들, 및 조명 방법들
US8415759B2 (en) 2010-11-23 2013-04-09 Raytheon Company Down-converting and detecting photons
JP2013239690A (ja) * 2012-04-16 2013-11-28 Sharp Corp 超格子構造、前記超格子構造を備えた半導体装置および半導体発光装置、ならびに前記超格子構造の製造方法
US9091748B2 (en) 2012-04-18 2015-07-28 Raytheon Company Methods and apparatus for 3D UV imaging
BR112015017244A2 (pt) * 2013-01-21 2017-07-11 3M Innovative Properties Co artigo de filme de pontos quânticos, método de formação de um artigo de filme de pontos quânticos e material de pontos quânticos
JP6380932B2 (ja) * 2014-10-21 2018-08-29 株式会社日立製作所 ナノオーダ構造体の製造方法および製造装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5332910A (en) * 1991-03-22 1994-07-26 Hitachi, Ltd. Semiconductor optical device with nanowhiskers
JP2705400B2 (ja) * 1991-09-30 1998-01-28 日本電気株式会社 半導体細線形成方法
JP2697474B2 (ja) * 1992-04-30 1998-01-14 松下電器産業株式会社 微細構造の製造方法
JPH06309645A (ja) * 1993-04-28 1994-11-04 Hitachi Ltd 磁気記録媒体
US5932354A (en) * 1996-07-11 1999-08-03 Kabushiki Kaisha Toyota Chuo Kenkyusho Obliquely deposited film element
US6667492B1 (en) * 1997-11-10 2003-12-23 Don L. Kendall Quantum ridges and tips
EP2273552A3 (en) 2001-03-30 2013-04-10 The Regents of the University of California Methods of fabricating nanstructures and nanowires and devices fabricated therefrom
JP2002372620A (ja) * 2001-06-13 2002-12-26 Toyota Central Res & Dev Lab Inc 偏光制御素子及びその製造方法
JP3622147B2 (ja) * 2001-06-19 2005-02-23 独立行政法人産業技術総合研究所 柱状ピン止め中心を有する超伝導薄膜及びその製造方法
JP4454931B2 (ja) 2002-12-13 2010-04-21 キヤノン株式会社 ドットパターンを有する基板の製造方法及び柱状構造体の製造方法
TWI233697B (en) * 2003-08-28 2005-06-01 Genesis Photonics Inc AlInGaN light-emitting diode with wide spectrum and solid-state white light device

Also Published As

Publication number Publication date
JP2006179858A (ja) 2006-07-06
US7737046B2 (en) 2010-06-15
WO2006057425A1 (ja) 2006-06-01
EP1826822A4 (en) 2010-07-07
EP1826822A1 (en) 2007-08-29
EP1826822B1 (en) 2016-04-27
US20090011579A1 (en) 2009-01-08
AU2005307998B2 (en) 2009-06-11
AU2005307998A1 (en) 2006-06-01

Similar Documents

Publication Publication Date Title
JP4923477B2 (ja) 量子ドットアレイ及びその製造方法、並びに量子ドットアレイ素子及びその製造方法
US11997864B2 (en) Device including patterning a conductive coating
JP5616884B2 (ja) 物理的気相成長法を用いた電気化学電池の大量製造
TW201251160A (en) Method of fabricating memory device
KR101570903B1 (ko) 전자빔 조사를 이용한 저항변화층의 제조방법 및 저항 변화 메모리 소자의 제조방법
FR2701601A1 (fr) Elément d'émission de champ et procédé de fabrication de celui-ci.
KR102067513B1 (ko) 스퍼터링 방법으로 제조되는 저항변화층을 구비하는 저항변화 메모리 및 그의 제조 방법
KR102418187B1 (ko) 금속 칼코겐 화합물 박막의 제조 방법
US11765987B2 (en) Phase change memory device based on nano current channel
JP6440169B2 (ja) 有機ｅｌ素子及びその製造方法
JP2009228131A (ja) 窒化アルミニウム薄膜およびその製造方法
JP6597333B2 (ja) 層状カルコゲナイド膜の成長方法
JPH0645248A (ja) カルコパイライト構造半導体薄膜の製造方法、薄膜太陽電池及び発光装置
US9595692B2 (en) Method for producing an organic component and organic component comprising an arrangement of isolated metal particle nanoclusters
WO2012026359A1 (ja) レーザー誘起表面層を有する３次元構造体及びその製造方法
KR20090012198A (ko) 금속 나노 입자 형성 방법
KR101923608B1 (ko) 다층투명전극을 포함하는 투명발광다이오드
JP5125195B2 (ja) 量子ドットの製造方法
JP2008130898A (ja) 量子ドットアレイおよびその製造方法
KR101172811B1 (ko) 금속산화물을 이용한 고출력 전계방출 소자의 제조방법 및 금속산화물을 이용한 고출력 전계방출 소자
JP4796313B2 (ja) カーボンナノチューブの成長方法及びトランジスタ
US20220359844A1 (en) Light-emitting element and method for manufacturing same
CN117678348A (zh) 生产固态组件的方法、固态组件、量子组件及生产固态组件的设备
KR20240077439A (ko) 구리 할라이드와 구리 산화물의 혼합상 박막, 이의 제조방법 및 이를 포함하는 광전 소자
EP4391786A1 (fr) Un dispositif mémoire à changement de phase et un procédé de fabrication d'un dispositif mémoire à changement de phase

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080710

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120110

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120123

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150217

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150217

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees