JP4908635B2 - 消費電力が低減されるデータ記憶ドライブ - Google Patents

Description

本発明は、一般にはデータ記憶ドライブに関し、より詳細には消費電力が低減される特性を有するハード・ディスク・ドライブなどのデータ記憶ドライブに関する。

ハード・ディスク・ドライブ（ＨＤＤ）は、不揮発性のデータ記憶用に現代のデータ処理システムに広く使用されている。典型的なＨＤＤ設計は、１つまたは複数の平たい円形の記憶ディスク（プラッタとも呼ばれる）を保持するスピンドルから構成される。各記憶ディスクは、通常は非磁性材料のガラスまたはアルミニウムで作製され、磁性材料の薄い層で被覆される。データは、記憶ディスクを高速で回転させ、読出し／書込み（ｒ／ｗ）ヘッドを使用してｒ／ｗヘッド直下の記憶ディスク表面の磁性材料の磁化を検出し変調することによって、記憶ディスクに書き込まれ、そこから読み出される。記憶ディスクが回転しているときに、それを横切る円弧上にアクチュエータ・アームがｒ／ｗヘッドを精密に移動させて、ヘッドが記憶ディスクのほぼ全面にわたってアクセスできるようにする。

残念ながら、主にそれらの可動部分により、従来のＨＤＤは一般に、データ処理システム中の他の構成要素と比較すると相対的に多くの量の電力を消費する。ラップトップ・コンピュータなど、バッテリを利用する携帯型データ処理システムでは、このためにバッテリ持続時間が短くなることが多い。そのため、ＨＤＤの消費電力を低減させる手法がいくつかある。例えば、１つの手法では、ＨＤＤの記憶データへの即時のアクセスが予想されないときはいつでも単純にＨＤＤの電源を切る。別の手法では、例えば完全なトラックごとステップのアクチュエータを使用してｒ／ｗヘッドを移動させ、低トルクのスピンドルモータを使用して記憶ディスクを回転させることによってＨＤＤの電気機械構成要素の消費電力を低減させる。しかしながら、これらの手法では通常、性能および信頼性が否定的な結果になる。ＨＤＤの電源を切るとデータアクセス時間が遅くなる可能性がある。低出力の電気機械構成要素を使用すると寿命が短くなる可能性がある。

このため、ＨＤＤの性能および信頼性を実質的に損ねることなく、従来のＨＤＤ設計と比較して消費電力が低減される特性を実現する新規のＨＤＤ設計が依然として必要とされている。

本発明の諸実施形態では、上記で特定された必要性に、従来のＨＤＤ設計と比較すると消費電力が低減される特性を示すＨＤＤ設計を実現することによって対処する。これは一部には、ＨＤＤの記憶ディスクの別々の領域がアクセスされるときに、データ転送速度（ＤＴＲ）の変化に応じてＨＤＤ内の回路への供給電圧を変えることによって実現される。

本発明の一態様によれば、データ記憶ドライブは、記憶ディスクと、読出し／書込みヘッドと、読出し／書込みヘッドと信号通信する信号処理回路とを含む。ｒ／ｗヘッドは、複数のＤＴＲで記憶ディスクからデータを読み出し、かつ記憶ディスクにデータを書き込むように動作する。さらに、信号処理回路は、可変電力源によって電力供給される。この可変電力源は、信号処理回路への供給電圧をｒ／ｗヘッドの複数のＤＴＲのうちの現在の速度の関数として変化させる。

本発明の上記に特定された実施形態の１つによれば、ＨＤＤが、記憶ディスクと、ｒ／ｗヘッドと、読出しおよび書込み動作用の信号を処理するのに利用されるデジタル信号処理回路とを含む。記憶ディスクが一定の角速度で回転するので、ＨＤＤのｒ／ｗヘッドでのＤＴＲは、ＨＤＤがディスクの別々の領域にアクセスするにつれて変化する。ＤＴＲが変化するときに供給電圧を変更するためにルックアップテーブルが利用される。各ＤＴＲごとに、供給電圧は、デジタル信号処理回路が現在のＤＴＲと等しい、またはそれよりもわずかに高い周波数で動作できる値に設定される。このようにして、信号処理回路への供給電圧は、一定の電圧に保持されるのではなく、ＨＤＤがその記憶ディスクの別々の領域にアクセスするにつれて変えられる。有利なことに、こうするとＨＤＤの消費電力特性が大幅に改善される。

本発明の上記およびその他の特徴および利点は、添付の図面と併せて読まれるべき以下の詳細な説明により明らかになろう。

本発明の例示的な一実施形態によるＨＤＤの斜視図である。 図１のＨＤＤの記憶ディスクの平面図である。 図１のＨＤＤのシステム・オン・チップ（ＳＯＣ）のブロック図である。 図３のＳＯＣのマイクロプロセッサのブロック図である。 図３のＳＯＣの信号処理回路のブロック図である。 試験構造体での動作周波数対供給電圧のグラフである。 試験構造体でのスタンバイ漏洩電流対供給電圧のグラフである。 図１のＨＤＤにおいてゾーンの関数として供給電圧を変化させる方法の流れ図である。 図１のＨＤＤでのＤＴＲ対ゾーンの表である。 図１のＨＤＤでの動作周波数対供給電圧のグラフである。 図１のＨＤＤで使用するワーストケース供給電圧ルックアップテーブルである。 図１のＨＤＤで使用する供給電圧バイアス項ルックアップテーブルである。

本発明を例示的な実施形態に関して説明する。この理由から、多数の改変をこれらの実施形態に加えることができるが、その結果もなお本発明の範囲に含まれる。本明細書に記載の特定の実施形態に対する限定は意図されておらず、あるいは推論されるべきではない。

図１は、本発明の例示的な一実施形態によるＨＤＤ １００の斜視図を示す。このＨＤＤは、磁性媒体で被覆された従来の記憶ディスク１１０を備える。この記憶ディスクはスピンドル１２０に接続され、このスピンドルは、記憶ディスクを高速で回転させるために使用されるスピンドルモータ（図示せず）によって駆動される。従来の電磁気ｒ／ｗヘッド１３０が位置決めアーム１４０上に取り付けられ、符号化データを記憶ディスクの磁気面に書き込み、かつ前に記憶されたデータを読み出すように動作する。位置決めアームは、従来の電気機械アクチュエータ１５０によって記憶ディスクの上で正確に位置決めされる。部分的にのみ示された回路１６０は、ＨＤＤの他の構成要素を制御し、信号処理タスクを遂行するように、かつＨＤＤとＨＤＤが要求に応えるいかなるデータ処理システムとの間でもデータを伝達するように働く。

例示的なＨＤＤ １００は単一の記憶ディスク１１０およびｒ／ｗヘッド１３０だけを備えるが、これは主に説明を簡単にするためであり、本発明の諸態様は、複数の記憶ディスクおよびｒ／ｗヘッドを備えるＨＤＤに容易に適用することができる。現代のＨＤＤは、より大きな記憶容量およびより速いアクセス速度を得るために、複数の記憶ディスクおよびｒ／ｗヘッドを利用することが多い。複数の記憶ディスクは通常、それらが同じ速度で回転し単一のスピンドルモータによって駆動されるように単一のスピンドルに取り付けられる。複数のｒ／ｗヘッドのアクチュエータ・アームもまた、これらのｒ／ｗヘッドが一斉に動くように互いに結び付けられる。

図２に、記憶ディスク１１０の記録面が示されている。従来と同様に、これは一連の同心トラック２１０から成る。各トラックは、等しい大きさにした複数のセクタ２２０に分割され、これらのセクタは、次の検索のためにデータのブロックを記憶することができる。記憶ディスクの外縁の方に配置されたトラックは、記憶ディスクの中心の方に配置されたもの（すなわちスピンドル１２０により近く配置されたトラック）と比較するとより大きい円周を有する。このため、これらトラックはいくつかの環状のゾーン２３０にグループ分けされ、これらゾーンの所与のグループ内のトラックは同じ数のセクタを有する。外側のゾーン内のトラックは、内側のゾーンに配置されたトラックよりも多くのセクタを有する。この構造は、しばしば「ゾーン・ビット記録」構成または「ゾーン密度記録」構成と呼ばれる。

２つの理由から、記憶ディスク１１０の外側ゾーン２３０では、内側ゾーンよりもＤＴＲが高くなる。第１には、記憶ディスクの角速度が、ディスクの外側縁部の方に配置されたゾーンへと移動するにつれて大きくなる。というのは、記憶ディスクは、その面のどこで読出しまたは書込み動作が行われるかに関係なく一定の速度で回転するからである。この動作モードは、しばしば角速度一定（ＣＡＶ）動作と呼ばれ、これによりほとんどのＨＤＤは、一般に線速度一定の動作モードを使用して動作させる光データ記憶ドライブ（例えばコンパクト・ディスク（ＣＤ）およびデジタル多用途ディスク（ＤＶＤ））と区別される。このため、ｒ／ｗヘッド１３０の下を通過する１秒当たりの表面積は、記憶ディスクの内側ゾーンよりも外側ゾーンで大きくなる。第２には、各外側ゾーンが内側ゾーンよりも多くのデータを記憶しているので、ｒ／ｗヘッドは、外側ゾーン内のデータにアクセスする場合には、所与の量のデータを読み出すのにそれほど頻繁に移動させる必要がない。したがって、外側ゾーン内のトラックとの間で大きなデータを転送すると、内側ゾーン内のトラックとの間で転送するよりも高いＤＴＲを維持することができる。

図３は、ＨＤＤ １００内の回路１６０の一部を形成する例示的なシステム・オン・チップ（ＳＯＣ）３００のブロック図を示す。このＳＯＣは単一集積回路で構成され、この集積回路はいくつかの機能部分、より具体的にはマイクロプロセッサ部３１０、定周波数デジタル・バック・エンド部３２０、アナログ・フロント・エンド（ＡＦＥ）部３３０、および可変周波数デジタル・バック・エンド（ＶＦＤＢＥ）部３４０に分割することができる。図に示されているように、マイクロプロセッサ部、定周波数デジタル・バック・エンド部、およびＡＦＥ部は定電圧源３５０によって電力供給され、ＶＦＤＢＥ部は可変電圧源３６０によって電力供給される。マイクロプロセッサ部は、ＨＤＤのいくつかの機能を制御するように働き、また、ＨＤＤが要求に応えるデータ処理システムとＨＤＤが通信できるようにする様々なデータ処理タスクを遂行するように働く。さらに、マイクロプロセッサ部は、以下でより詳細に説明する可変電圧源の出力電圧を制御するように動作可能である。対照的に、定周波数デジタル・バック・エンド部は、スピンドルモータの制御を担う。最後に、ＡＦＥ部およびＶＦＤＢＥ部は信号処理回路を含む。

ＨＤＤ １００内の可変電圧源３６０などの可変電圧源は、従来のＨＤＤでは一般に見られないが、市販もされており当業者にはよく知られていよう。この可変電圧源はプログラム可能なもの、つまりその出力電圧が１つまたは複数の制御信号入力に基づくものが好ましい。このようなプログラム可能可変電圧源には、例えば、米国カリフォルニア州ＭｉｌｐｉｔａｓのＬｉｎｅａｒ Ｔｅｃｈｎｏｌｏｇｙ ＣｏｒｐｏｒａｔｉｏｎからのＬＴＣ１７３６スイッチング・レギュレータが含まれうる。ＬＴＣ１７３６はデジタル制御入力を受け入れ、その入力に基づいて２Ｖまでの出力電圧を供給する。可変電圧源は、ＨＤＤ ＳＯＣ ３００の外付けとすることができ、あるいは別法としてＳＯＣ集積回路内に直接構築することもできる。

ＨＤＤ ＳＯＣ ３００のマイクロプロセッサ部３１０を形成する要素のいくつかが、図４のブロック図にさらに詳しく示されている。これらの要素には、ｒ／ｗヘッド・コントローラ４００、ワーストケース供給電圧（ＷＣＳＶ）ルックアップテーブル４１０、発振器回路４２０、供給電圧バイアス項（ＳＶＢＴ）ルックアップテーブル４３０、およびデータ・プロセッサ４４０が含まれる。

加えて、ＨＤＤ ＳＯＣ ３００のＡＦＥ部３３０およびＶＦＤＢＥ部３４０を形成する信号処理要素のいくつかが、図５のブロック図にさらに詳しく示されている。信号処理回路内のアナログ要素はＡＦＥ部に含まれ、デジタル要素はＶＦＤＢＥ部に含まれる。これらのアナログ要素およびデジタル要素は従来からＨＤＤ内に使用されており、そのため、それらの設計および機能は当業者によく知られていよう。要約すると、読出し中、ｒ／ｗヘッド１３０からのアナログ信号が前置増幅器５０５、可変利得増幅器５１０、および等化器５１５を通過し、この等化器は、アナログ−デジタル変換器（ＡＤＣ）５２０においてアナログ−デジタル変換するためのアナログ信号を用意する。アナログ−デジタル変換中、データのＤＴＲはクロック復元要素５２５を使用して決定され、その結果、ＤＴＲと整合する周波数を有する合成クロックをＨＤＤ ＳＯＣのＶＦＤＢＥ部内のデジタル回路に加えることができるようになる。ＡＤＣでのアナログ−デジタル変換の後、今はデジタルの信号がデジタル有限入力応答（ＦＩＲ）フィルタ５３０、および反復検出器または非反復検出器５３５を通過し、最後に復号器５４０を通過し、その結果、デジタル信号は、ＨＤＤ １００に外付けのデータ処理要素まで伝送できる一連のデジタル・ビットに変換されることになる。記憶ディスクへのデータ書込みは、デジタルデータを取得すること、およびこのデジタルデータを記憶ディスク１１０の磁化面にパターン化するのに使用できるアナログ信号に変換することを含む。この場合、デジタルデータはＨＤＤで受け取られ、符号器５４５および書込み補償回路５５０を通して送出される。最後に、記録ドライバ５５５が、記憶ディスクの磁化面上に適切な磁気パターンをｒ／ｗヘッドに符号化させるように動作する。

上述のように、ＨＤＤ ＳＯＣ ３００のＶＦＤＢＥ部３４０の信号処理回路（以下では「デジタル信号処理回路」と呼ぶ）は、ｒ／ｗヘッド１３０によって与えられる現在のＤＴＲと同期させた合成クロックによって動作する。このデジタル信号処理回路は、現代のＨＤＤでは通例であるように、相補型金属酸化膜半導体（ＣＭＯＳ）技術を使用して形成されることが好ましい。ＣＭＯＳ技術による金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のゲート伝搬遅延時間ｔｐｄは、次式で近似することができる。
ｔｐｄ＝Ｃ×Ｖｄｄ×（Ｖｄｄ−Ｖｔ）^α
ここでＣはＭＯＳＦＥＴの出力負荷容量、Ｖｄｄは供給電圧、Ｖｔはスレショルド電圧、αはデバイスの世代によって決まる係数である（１≦α≦２）。もちろん、ゲート伝搬時間はＭＯＳＦＥＴの最大動作周波数に反比例する。この動作周波数（すなわち速度）とＶｄｄの関係は、実際のハードウェアによって図６に示されている。図６は、６０〜８０ｎｍの様々なチャネル長のＭＯＳＦＥＴを含むインバータ回路試験構造体での動作周波数対Ｖｄｄのグラフを示す。「ＧＰＬＵＳ」という名称は、対応するインバータ回路試験構造体が特定のメーカから入手可能な新規のＭＯＳＦＥＴ設計により構成されていることを示し、「Ｉｐ−Ｉｖｔ」という名称は、対応するインバータ回路試験構造体が低スレショルド電圧デバイスを含むことを示す。それぞれ異なるインバータ回路試験構造体の動作周波数の値は、どの所与のＶｄｄにおいても互いに異なるが、動作周波数対供給電圧の傾斜角は、すべての試験構造体でおおむね同じである。より具体的には、各試験構造体において、Ｖｄｄを約１．４Ｖから約０．８５Ｖまで低減させた場合、動作周波数は約２分の１に低下する。

さらに、ＣＭＯＳ技術によるＭＯＳＦＥＴの消費電力Ｐは、次式で近似することができる。
Ｐ＝Ｋ×Ｃ×Ｖｄｄ×ｆ＋Ｉｌｅａｋ×Ｖｄｄ
ここでＫはスイッチング確率、ｆは動作周波数、Ｉｌｅａｋはスレショルドより下での漏洩電流である。Ｉｌｅａｋはまた、それ自体がＶｄｄの関数になる。図７は、図６に示されたのと同じインバータ回路試験構造体でのＩｌｅａｋをＶｄｄの関数として示す。ここでも、各曲線の傾斜角は各試験構造体でほぼ同じであり、供給電圧が１．４Ｖから０．８５Ｖまで低減されるにつれ、Ｉｌｅａｋが単調に低下する。このため、動消費電力（すなわち、インバータ回路試験構造体のＭＯＳＦＥＴが活動的にスイッチングされている間の消費電力）も待機消費電力（すなわち、ＭＯＳＦＥＴが活動的にスイッチングされていない間の消費電力）もまた、インバータ回路試験構造体においてＶｄｄが低減されるにつれ実質的に減る。実際、ここで測定されているＶｄｄの範囲の全体にわたって、試験構造体における動消費電力は約３４％低減され、待機漏洩消費電力は約４９％低減される。

上記のＶｄｄと動作周波数および消費電力との関係により、ＨＤＤの消費電力を実質的に低減させる機会が得られる。上述のように、ＨＤＤ １００のデジタル信号処理回路は、ｒ／ｗヘッド１３０から現在与えられているＤＴＲと同期させた合成クロックによって動作する。したがって、どの所与の時間においても、この回路には、現在のＤＴＲと等しい動作周波数で回路が動作することを可能にするＶｄｄが供給されるだけでよい。ＤＴＲは、ｒ／ｗヘッドがどのゾーン２３０にアクセスしているかに応じて変化するので、ｒ／ｗヘッドが移動するときのＤＴＲの変化に応答してＶｄｄを変えることによって、実質的な電力節減をすることができる。言い換えると、ＤＴＲが遅いゾーン（例えば、記憶ディスク１１０の内側ゾーン）にｒ／ｗヘッドがアクセスするときにはＶｄｄを動的に低減させ、ＤＴＲが高いゾーン（例えば、記憶ディスクの外側ゾーン）にｒ／ｗヘッドがアクセスするときにはＶｄｄを高くすることによって、実質的な電力節減を達成することができる。

図８は、まさにこのタイプの、ＨＤＤ １００を上記のように使用してＶｄｄを変化させることをする方法８００を示す。しかし、この方法は例示的なものにすぎず、本発明の範囲に入る唯一の方法ではないことを強調しておきたい。方法８００は、ステップ８０５〜８２５に記載のいくつかのセットアップ・ステップから開始する。これらのセットアップ・ステップは、エンド・ユーザへの納入の前にＨＤＤの製造者によって実施されることが好ましい。これらセットアップ・ステップが実行された後で、ＨＤＤは、定常の読出しおよび書込み動作を行いながら一連のステップを繰返し実行する。この一連の繰返しステップは、図８にステップ８２５〜８６０として示されている。

ステップ８０５で、製造者は、ＨＤＤ １００の記憶ディスク１１０上の各ゾーン２３０ごとにＤＴＲを決定する。特定のＨＤＤのＤＴＲは、ビット密度および性能を最大にしようとする最適化プロセスの機能であり、これは当業者にはよく知られていよう。このプロセスの結果が図９の表に示されている。この場合では、記憶ディスクは１６個のゾーンに分割されている。記憶ディスクの外縁近くの、最速ゾーンであるゾーン００および０１は、約５３２ＭＨｚのＤＴＲを有する。対照的に、記憶ディスクの中心近くの、最も遅いゾーンであるゾーン０Ｅおよび０Ｆは、それぞれ約２９３ＭＨｚおよび約２７１ＭＨｚのＤＴＲを有するにすぎない。したがって、ＤＴＲは、外側ゾーンから内側ゾーンへ移動するとほぼ２分の１に変化する。

上述のように、可変Ｖｄｄは、特定のゾーンにアクセスしている間、ＨＤＤ ＳＯＣ ３００のデジタル信号処理回路が少なくともそのゾーンのＤＴＲと等しい動作周波数で動作できるように設定されることが好ましい。こうすると、ステップ８０５で決定されたＤＴＲそれぞれの別々の値にＶｄｄを設定することが可能になる。しかし、所与のＶｄｄでのデジタル信号処理回路の動作周波数が、たとえ各ＨＤＤ ＳＯＣが同じ設計であってもＨＤＤ ＳＯＣごとに変化しうることにより、所与のＨＤＤ ＳＯＣの各ＤＴＲに対する正確なＶｄｄを見出すことは複雑である。この変化は、集積回路形成中のプロセスばらつき（すなわち「プロセス特性」の相違）および動作条件（例えば温度）の相違の通常の結果として生じる。例えば、１つのＨＤＤ ＳＯＣのデジタル信号処理回路が、別のＨＤＤ ＳＯＣのデジタル信号処理回路よりも４０％速い可能性が、たとえ両組の信号処理回路が同じＶｄｄによって電力供給され同じ設計であってもありうる。

Ｖｄｄに対して動作周波数を決定することは、ステップ８１０で、従来の回路モデル化技術を使用してデジタル信号処理回路の設計をモデル化することによって実行することが好ましいが、実際のハードウェアを測定することによって実施することもできる。例えば、米国カリフォルニア州Ｍｏｕｎｔａｉｎ ＶｉｅｗのＳｙｎｏｐｓｙｓ（登録商標）からの市販設計ソフトウェアＰｒｉｍｅＴｉｍｅ（登録商標）により、この種のモデル化が可能である。より具体的には、このようなモデル化ソフトウェアにより、ＨＤＤ ＳＯＣ ３００のデジタル信号処理回路の動作周波数をＶｄｄの関数として、それぞれ異なるプロセス特性および動作条件についてモデル化することが可能である。図１０は、ＨＤＤ １００のこのようなモデル化の結果のグラフを示す。最も低い曲線は、製造者がワーストケースのプロセス特性および動作条件（すなわち、プロセス特性／動作条件空間のワーストケース隅部）であると考える動作周波数対Ｖｄｄを示す。残りの２組のデータは、プロセス特性および動作条件がある程度よくなっている信号処理回路の組での動作周波数対Ｖｄｄを示す。ここでは３組のデータだけが示されているが、もちろん、製造者が望むだけ多くの組のデータを自由に製造者は生成することができる。

異なるプロセス特性および動作条件でＨＤＤ ＳＯＣ ３００のデジタル信号処理回路をモデル化した後、ステップ８１５で発振器回路４２０の動作周波数もまた、ステップ８１０で使用されたのと同じプロセス特性および動作条件についてモデル化される（あるいは実際のハードウェアを使用して測定される）。この発振器回路は、例えば、定電圧源３５０から供給される一定供給電圧のもとで動作する簡単なリング発振器として構成することができる。発振器回路の目的は、特定のＨＤＤ ＳＯＣがどんな特定のプロセス特性を保有し、それがどんな動作条件下で現在機能しているかを示す基準器としての働きをすることである。この付加的なモデル化（または測定）の結果、図１０のデータの各組に、関連する発振器回路基準周波数を割り当てることができる。例えば、ワーストケースのデータの組にはＯＳＣ０の発振器周波数が割り当てられる。次に最良のデータの組には、ＯＳＣ１の発振器回路基準周波数が割り当てられ、以下同様に割り当てられる。

ステップ８２０は、ＷＣＳＶルックアップテーブル４１０をプログラムすることを含む。このようなルックアップテーブルが図１１に示されている。これは、ワーストケースのプロセス特性および動作条件を有するＨＤＤ ＳＯＣについて、あるＶｄｄを記憶ディスク１１０の１６個のゾーンそれぞれに関連付ける。このテーブル中のデータは、図１０の最も低い曲線から直接に少しずつ収集することができる。

ステップ８２５で、ＳＶＢＴルックアップテーブル４３０がプログラムされる。この第２のルックアップテーブルは図１２に示されており、各Ｖｄｄバイアス項をそれぞれの発振器回路基準周波数と関係付ける。この場合、テーブルには８行あるが、この数は単なる任意のものにすぎない。ＷＣＳＶルックアップテーブル４１０中の項目と同様に、ＳＶＢＴルックアップテーブル中のデータもまた、図１０のデータから決定することができる。より正確には、Ｖｄｄバイアス項は、所与の発振器回路基準周波数での曲線とワーストケース曲線（すなわち図で下のデータの組）との間の水平偏差に等しい。例えば、発振器回路基準周波数ＯＳＣ１に対応するＶｄｄバイアス項は、図に水平矢印１０１０で示されている。ＯＳＣ２曲線に対するＶｄｄバイアス項は、水平矢印１０２０で示されている。

これらのセットアップ・ステップが完了すると、定常の読出しおよび書込み動作に関連する一連のステップを、ｒ／ｗヘッド１３０が記憶ディスク１１０上の別々のゾーン２３０にアクセスするときに繰返し実行することができる。ステップ８３０で、アクセスすべき次のゾーンがｒ／ｗヘッド・コントローラ４００によって決定される。ワーストケースＶｄｄを決定するために、ステップ８３５で、このゾーン情報を使用してＷＣＳＶルックアップテーブル４１０にアクセスする。

次に、ステップ８４０で、ＨＤＤ ＳＯＣ ３００の発振器回路基準周波数を決定する。ｒ／ｗヘッド・コントローラ４００からのゾーン情報と同様に、この発振器回路基準周波数情報もまた使用して、ステップ８４５に示されているようにルックアップテーブル、この場合にはＳＶＢＴルックアップテーブル４３０、にアクセスする。このテーブル索引の結果がＶｄｄバイアス項である。次に、このＶｄｄバイアス項もステップ８３５で決定されたワーストケースＶｄｄもデータ・プロセッサ４４０に供給される。ステップ８５０で、このデータ・プロセッサは、ワーストケースＶｄｄからＶｄｄバイアス項を減算して、次のゾーンがアクセスされる間に使用されるべき「最小」Ｖｄｄを決定する。この最小Ｖｄｄは、ＶＦＤＢＥ部３４０の信号処理回路が次のゾーンのＤＴＲと等しい動作周波数で機能できるようにするはずである。

ステップ８５５で、データ・プロセッサ４４０は、ＨＤＤ ＳＯＣ ３００のＶＦＤＢＥ部３４０に対する最小Ｖｄｄを可変電圧源３６０に出力させるのに適切な制御信号（アナログまたはデジタル）を可変電圧源へ送出する。制御信号の具体的な形式は、可変電力源の種類に固有のものになる。このようにしてＶｄｄが変えられると、ステップ８６０で、ｒ／ｗヘッド１３０は記憶ディスク１１０から読み出し、あるいは記憶ディスクに書き込む。これが実施されると、別のゾーン２３０がアクセスされるときにＶｄｄを再び調整できるように、ステップ８３０に戻る。

本発明の範囲に入るために、最小Ｖｄｄが上記の方法で正確に決定しなくてもよいことに注意されたい。上記の方法で最小Ｖｄｄを決定するときに２つのルックアップテーブルからの値を組み合わせる一代替方法は、例えば、各発振器回路基準周波数に対して異なるルックアップテーブルをアドレス指定することを含む。それでもなお、このような代替方法では、ＨＤＤ ＳＯＣ ３００に対する記憶容量要求が著しく増す可能性がある。

さらに、ステップ８５０で決定された最小Ｖｄｄに、この値をステップ８５５で可変電圧源３６０へ送出する前に、ある安全余裕をデータ・プロセッサ４４０に付け加えさせることが好ましい場合があることにも注意されたい。このような安全余裕は、後続の読出しまたは書込み動作中に、デジタル信号処理回路がｒ／ｗヘッド１３０のＤＴＲに確実に対応できるようにするのに役立つ。このような安全余裕は、例えば、ワーストケースＶｄｄと前のステップで決定されたＶｄｄバイアス項との間の差の１０％に等しくすることができるが、他の任意の適切な値を安全余裕として使用することもできる。さらに、ステップ８４５で、ＳＶＢＴルックアップテーブル４３０中の次に低い発振器周波数項目を選択することが、このルックアップテーブル中の値の間に発振器回路基準周波数がくる場合には好ましいことがあることにも注意されたい。こうするとまた、デジタル信号処理回路に電力供給するのに使用される最小Ｖｄｄに安全余裕が付加される。

ＷＣＳＶルックアップテーブル４１０およびＳＶＢＴルックアップテーブル４３０は、いくつかの物理的形態を取ることができる。これらは、例えば、１つまたは複数の読出し専用メモリ（ＲＯＭ）、フラッシュメモリ、プログラマブルＲＯＭ（ＰＲＯＭ）、消去可能プログラマブルＲＯＭ（ＥＰＲＯＭ）、または電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）など、ＨＤＤ ＳＯＣ ３００上のファームウェアの形態で実施することができる。別法として、または加えて、これらをソフトウェア中にプログラムすることもできる。

ＨＤＤ ＳＯＣのＶＦＤＢＥ部を構成する回路は一般に、ＨＤＤ ＳＯＣ内の回路の約半分を含む。このため、図８を参照して説明した方法８００のような、本発明の諸態様による方法を用いて大幅な電力節減を実現することができる。具体的な電力節減は最終的に、所与のＨＤＤ内の１つまたは複数の記憶ディスク上でのデータ配分、およびこのデータがアクセスされる時間的なパターンによって決まることになる。それでも、５０％の電力節減がしばしば達成されうる。

本発明の上記の実施形態は例示的なものにすぎないことを再び強調しておきたい。他の実施形態では、説明した機能を実施するために、異なる種類と構成の要素、制御機構およびステップを用いることができる。これら多数の代替実施形態は、本発明の範囲に入るとともに当業者には明らかであろう。

Claims (10)

1. データ記憶ドライブであって、
   記憶ディスクと、
   複数のデータ転送速度で前記記憶ディスクからデータを読み出し、かつ前記記憶ディスクにデータを書き込むように動作する読出し／書込みヘッドと、
   前記読出し／書込みヘッドと信号通信する信号処理回路とを含み、前記信号処理回路が、前記読出し／書込みヘッドの前記データ転送速度のうちの現在の速度の関数として前記信号処理回路への供給電圧を動的に変化させる可変電圧源によって少なくとも部分的に電力供給される、データ記憶ドライブ。
2. 前記信号処理回路が、現在のデータ転送速度とほぼ等しい周波数で動作する、請求項１に記載のデータ記憶ドライブ。
3. 前記データ記憶ドライブが動作状態であるときに基準周波数で動作するように適合された発振器回路をさらに含み、デジタル信号処理回路への前記供給電圧がさらに前記発振器回路の前記基準周波数の関数である、請求項１に記載のデータ記憶ドライブ。
4. 前記デジタル信号処理回路への前記供給電圧が１つまたは複数のルックアップテーブルをアドレス指定することによって少なくとも部分的に決定される、請求項１に記載のデータ記憶ドライブ。
5. 前記記憶ディスクが複数のゾーンに分割され、前記１つまたは複数のルックアップテーブルのうちの少なくとも１つが、ある供給電圧を前記複数のゾーンの各ゾーンと関係付ける、請求項４に記載のデータ記憶ドライブ。
6. 前記複数のゾーンのそれぞれが、前記記憶ディスクの表面でそれぞれの環状領域を画定する、請求項５に記載のデータ記憶ドライブ。
7. ある供給電圧を前記複数のゾーンの各ゾーンと関係付ける前記１つまたは複数のルックアップテーブルのうちの少なくとも１つで、１つまたは複数の項目が、少なくとも一部には前記信号処理回路をモデル化することによって決定される、請求項５に記載のデータ記憶ドライブ。
8. 前記可変電圧源から前記信号処理回路に与えられる前記供給電圧を少なくとも部分的に制御するマイクロプロセッサをさらに含む、請求項１に記載のデータ記憶ドライブ。
9. データ記憶ドライブを含むデータ処理システムであって、前記データ記憶ドライブが、
   記憶ディスクと、
   複数のデータ転送速度で前記記憶ディスクからデータを読み出し、かつ前記記憶ディスクにデータを書き込むように動作する読出し／書込みヘッドと、
   前記読出し／書込みヘッドと信号通信する信号処理回路とを含み、前記信号処理回路が、前記読出し／書込みヘッドの前記データ転送速度のうちの現在の速度の関数として前記信号処理回路への供給電圧を動的に変化させる可変電圧源によって少なくとも部分的に電力供給される、データ処理システム。
10. データ記憶ドライブを動作させる方法であって、
    前記データ記憶ドライブの記憶ディスクからデータを読み出し、かつ前記記憶ディスクにデータを書き込むように動作する読出し／書込みヘッドの現在のデータ転送速度を決定するステップと、
    前記データ記憶ドライブの信号処理回路に加えられる可変供給電圧を、前記読出し／書込みヘッドの前記決定された現在のデータ転送速度の関数として調整するステップとを含む、方法。

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