JP4907691B2 - イオンの注入による窒化物半導体の形成方法及びこれを利用して製造した電子素子 - Google Patents

イオンの注入による窒化物半導体の形成方法及びこれを利用して製造した電子素子 Download PDF

Info

Publication number
JP4907691B2
JP4907691B2 JP2009108661A JP2009108661A JP4907691B2 JP 4907691 B2 JP4907691 B2 JP 4907691B2 JP 2009108661 A JP2009108661 A JP 2009108661A JP 2009108661 A JP2009108661 A JP 2009108661A JP 4907691 B2 JP4907691 B2 JP 4907691B2
Authority
JP
Japan
Prior art keywords
thin film
substrate
forming
nitride thin
ion implantation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009108661A
Other languages
English (en)
Other versions
JP2010074133A (ja
Inventor
東 進 邊
ポムジュン キム
正 槿 晋
宗 協 白
Original Assignee
高麗大学校 産学協力団
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 高麗大学校 産学協力団 filed Critical 高麗大学校 産学協力団
Publication of JP2010074133A publication Critical patent/JP2010074133A/ja
Application granted granted Critical
Publication of JP4907691B2 publication Critical patent/JP4907691B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02538Group 13/15 materials
    • H01L21/0254Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02656Special treatments
    • H01L21/02658Pretreatments
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66446Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005Processes
    • H01L33/0062Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Led Devices (AREA)
  • Recrystallisation Techniques (AREA)
  • Semiconductor Lasers (AREA)
  • Chemical Vapour Deposition (AREA)

Description

本発明は、金属窒化物薄膜の品質を向上させる窒化物半導体の形成方法に関し、窒化物薄膜の成長の際に薄膜の電位欠陥を減少させることができる表面処理技法に関する技術である。
最近、化学燃料が枯渇して行くに伴うエネルギー問題が台頭しながら、既存の照明を、高い効率の半導体照明に変えようとする動きが本格化している。また、IT分野においても、情報処理速度を早くするための競争が激しい中で、高速で動作するHEMT(High Electron Mobility Transistor)、パワースイッチ素子などに、窒化ガリウム(GaN)物質を適用しようとする試みが活発に進行している。
ウルツ鉱(Wurtzite)構造を有する窒化ガリウム(GaN)薄膜は、常温で3.4eVの直接遷移型バンドギャップを有し、青色及び紫外線領域の発光ダイオード(Light Emitting Diode:LED)及びレーザーダイオード(Laser Diode:LD)素子に有用に使用される材料である。
特に、窒化ガリウム(GaN)薄膜は、同じウルツ鉱(Wurtzite)構造を有し、バンドギャップがそれぞれ1.9eV及び6.2eVである窒化インジウム(InN)及び窒化アルミニウム(AlN)と連続的な固溶体を形成することができる。
従って、不純物の活性エネルギー及びドーピング濃度に応じて、波長の調節が可能になり、組成に応じた三元系窒化物を製造して、波長の選択範囲が広い可視発光ダイオードを製作することができるように手助けするので、窒化ガリウム(GaN)薄膜は、その活用範囲が広い。
このように、多様な応用性を有する窒化ガリウム(GaN)薄膜は、物質の特性上、インゴット(Ingot)のようなバルク形態の単結晶基板への製造が非常に難しい。
従って、現在商業化された窒化ガリウム(GaN)薄膜形成方法として、有機金属化学気相蒸着法(Metal Organic Chemical Vapor Deposition:MOCVD)を利用して、基板上にエピタクシャル(Epitaxial)成長させる方法を使用する。
ここで、窒化ガリウム(GaN)薄膜は、ホモエピタクシャル成長よりヘテロエピタクシャル成長がもっと一般的であり、これによる基板の選択が根本的な問題として台頭される。
特に、窒化ガリウム(GaN)薄膜の成長に使用される異種基板としては、サファイア(sapphire、α−Al23)及びSiC基板が代表的であるが、窒化ガリウムとの格子不整合の差がa軸の場合にそれぞれ16%及び3.5%もされるので、薄膜の成長の初期から発生する不整合電位、貫通電位(threading dislocation)、積層欠陥、及び反転ドメイン境界(Inversion Domain Boundary:IDB)等の欠陥が観察される。
このような欠陥は、素子の寿命と発光効率を決定するのにかなり重要な要素であるので、欠陥を改善する努力が色々な方法を通し試みられている。
これと関連して、従来に試みられた方法では、緩衝層を使用するものがある。通常的に、窒化アルミニウム又は窒化ガリウム緩衝層が主に使われており、これは、非晶質又は多結晶質の緩衝層が、基板と同一の結晶性を有する多くの核の生成場所を提供して、窒化ガリウムの2次元的成長を容易にし、薄膜と基板の間の界面エネルギーを減少させて、側面成長を促進させる役割をする。
しかし、窒化ガリウム薄膜の結晶の成長前に、有機金属化学気相蒸着法又は分子線エピタクシャル方法で、窒化アルミニウム又は窒化ガリウム緩衝層を、まず形成する窒化処理時間により、むしろ表面が荒くなる結果を招き、低品質の窒化ガリウム薄膜が形成される問題が発生した。
即ち、窒化処理されたサファイア基板の表面に非晶質状の化合物が生成されて、突出(protrusion)表面が形成されるので、上記従来の工程方法では、その工程条件の最適化の可否に応じて他の結果が得ていることがわかる。結果的に、窒化ガリウムの結晶の成長の際に制御過程を非常に敏感に調節すべき困難が発生するしかない。
このような問題を解決するために、窒化ガリウムの結晶が水平成長(ELOG:Epitaxial Lateral Overgrowth)するようにする方法が研究されている。水平成長のためには、まず基板又はバッファー窒化ガリウム(GaN)層上に、周期的なパターン状のマスク(mask)層を形成させた後、マスク層のない所(ウインドー領域)の基板上に、窒化ガリウム(GaN)をマスクの厚さ以上に成長させた後に、マスクの上部に窒化ガリウム(GaN)薄膜を水平成長させることである。水平成長が起きた窒化ガリウム(GaN)の場合、貫通電位の密度が大きく減るようになり、素子性能を向上させることができるようになる。
しかし、一般的な水平成長技術のためには、再成長(regrowth)が必要である問題点がある。例えば、サファイア基板上に窒化ガリウム(GaN)を水平成長技術で形成する際、一般的に低温窒化ガリウム(GaN)バッファー層をまず形成しなければならない。このように、低温で窒化ガリウム(GaN)バッファー層を成長させる場合、ウインドー領域だけでなく、マスク表面でも望んでいない成長が起きるようになり、水平成長に障害が発生する問題がある。
従って、サファイア/低温窒化ガリウム(GaN)/高温窒化ガリウム(GaN)層上に、マスクを成長させた後、水平成長を進行すべき不便さがある。また、マスクとして使用される絶縁層は、窒化ガリウム(GaN)薄膜の内部に応力を発生させる可能性があり、潜在的な不純物として汚染源となり得る。そして、マスク上において核の生成がはやい場合、水平成長した窒化ガリウム(GaN)層がマスク上で互いに遭えない場合も発生するので、速い水平成長のための別途の工程条件が必要である制約がある。
本発明の目的は、水平成長法のためにマスクパターンを形成する代わりに、その領域にイオン注入領域を形成し、イオン注入のドーズ(Dose)量を調節し、イオン注入領域をライン/スペース形態に形成して、金属窒化物薄膜の水平成長が効率的に行われるようにすることにより、金属窒化物薄膜の電位密度を減少させ、結晶性が安定した金属窒化物薄膜を形成できるようにするイオンの注入による窒化物半導体形成方法及びこれを利用して製造した電子素子を提供することである。
本発明に係る窒化物半導体形成方法は、1E17イオン/cm2超過、5E18イオン/cm2以下のイオン注入ドーズ量及び30〜50keVのイオン注入エネルギーを用いて、基板の表面にライン/スペースパターンからなるイオン注入領域を形成する段階と、上記基板の全面に、InxAlyGa1-x-yN層(0.3≧x≧0、y≧0.1、x+y≦1)を形成する段階と、上記InxAlyGa1-x-yN層を含む上記基板の全面に、金属窒化物薄膜を形成し、上記スペースパターンの上部から上記ラインパターンの上部へ上記窒化物が水平成長されながら、金属窒化物薄膜が形成されるようにする段階と、を備えることを特徴とする。
ここで、上記基板は、Si基板、サファイア基板、SiC 基板、GaAs基板、InP基板、及びGe基板のうち、選択された1つを利用することを特徴とし、上記イオン注入領域に注入されるイオンは、N、C、B、Be、Li、Mg、O、F、S、P、As、Sr、Te、及びこれらの化合物のうち、選択されたいずれか一つを利用することを特徴とし、上記イオン注入領域は、上記基板の表面から50nm〜1μmの深さまで形成し、より好ましくは、50nm〜200nmの深さまで形成することを特徴とし、上記金属窒化物薄膜は、Gan、InGaAlN、InGaN、AlGaN、及びAlNのうち、選択された1つ以上の物質から形成されることを特徴とし、上記金属窒化物薄膜は、MOCVD(metalorganic chemical vapor deposition)、MBE(molecular beam epitaxy)、HVPE(hydride vapor phase epitaxy)、及びALD(atomic layer deposition)のうち、選択された一つの方法により形成することを特徴とし、上記金属窒化物薄膜のXRD(X−ray Defractometry)半幅値は、820arcsec以下となるように成長させることを特徴とし、上記金属窒化物薄膜の上部には、下部クラッド層、活性層、及び上部クラッド層を順次に形成する段階を更に備えることを特徴とする。
更に、本発明に係る電子素子は、前述の金属窒化物薄膜を含む窒化物半導体を用いて製造されたことを特徴とし、上記電子素子は、発光ダイオード、HEMT(Heterojunction Field−Effect Transistors)、HBT(Heterojunction Bipolar Transistor)、及びレーザーダイオード(Laser diode)のうちのいずれか1つであることを特徴とする。
更に、本発明の一実施例に係る電子素子は、前述の金属窒化物薄膜を含む窒化物半導体を個別素子に切断し、それぞれの素子を分離して製造したチップと、上記チップが実装されるリードフレームと、上記リードフレームと連結されるカソードと、上記カソードと離隔して備えられ、金ワイヤーにより上記チップと連結されるアノードと、上記チップ、リードフレーム、及び上記金ワイヤーが連結された上記アノードの上部を保護し光を発散するレンズ役割をするエポキシとを備えることを特徴とする。
本発明は、単結晶のシリコン基板上に、ライン/スペースパターン状にイオン注入領域を形成した後、金属窒化物薄膜を水平成長させることにより、SiO2又はSi34のようなマスクを使用せずに、安定した金属窒化物薄膜を形成できるようにする効果を提供する。
マスクとして使われていた物質は、潜在的な汚染源となり得、金属窒化物薄膜に応力を発生させて、欠陥の原因となり得るが、本発明は、基板の表面の変化なしに、平らな面の上で金属窒化物薄膜を水平成長させることにより、金属窒化物薄膜の電位密度を減少させ、結晶性を向上させることができる効果を提供する。
本発明に係るシリコン基板の上部に形成された金属窒化物薄膜の断面を示す透過電子顕微鏡写真である。 本発明に係るシリコン基板の上部に形成された窒化ガリウム薄膜の断面を示す透過電子顕微鏡写真である。 本発明に係る窒化物半導体の形成方法を示した断面図である。 シリコン結晶の[1−10]方位と垂直した方向にライン/スペースパターンを形成した場合、シリコン基板の上部に形成された金属窒化物薄膜の断面を示すSEM写真である。 シリコン結晶の[1−10]方位と垂直した方向に窒素イオン注入領域を形成した後、金属窒化物薄膜を成長させた断面を撮影した走査電子顕微鏡写真である。 シリコン結晶の[1−10]方位と垂直した方向に窒素イオン注入領域を形成した後、金属窒化物薄膜を成長させた断面を撮影した走査電子顕微鏡写真である。 シリコン結晶の[1−10]方位と垂直した方向に窒素イオン注入領域を形成した後、金属窒化物薄膜を成長させた断面を撮影した走査電子顕微鏡写真である。 本発明の実施例1に係る窒化ガリウム薄膜の形成過程を示す走査電子顕微鏡の上部面と断面写真である。 本発明の実施例1に係る窒化ガリウム薄膜の形成過程を示す走査電子顕微鏡の上部面と断面写真である。 本発明の実施例1に係る窒化ガリウム薄膜の形成過程を示す走査電子顕微鏡の上部面と断面写真である。 本発明に係る窒化ガリウム薄膜の形成過程を示す走査電子顕微鏡の上部面と、陰極線発光度(Cathode luminescence:CL)を測定した写真である。 本発明に係る窒化ガリウム薄膜の形成過程を示す走査電子顕微鏡の上部面と、陰極線発光度(Cathode luminescence:CL)を測定した写真である。 本発明に係る窒化ガリウム薄膜の形成過程を示す走査電子顕微鏡の上部面と、陰極線発光度(Cathode luminescence:CL)を測定した写真である。 本発明に係るイオン注入領域を含むシリコン基板と、イオン注入領域が形成されていないシリコン基板にそれぞれ成長した窒化ガリウム薄膜のX−rayロッキングカーブ(rocking curve)を示すグラフである。
本発明に係る金属窒化物薄膜製造用の単結晶基板は、シリコン基板またはサファイア基板を使用し、基板の表面にライン/スペースパターン状のイオン注入領域を形成する。
ここで、単結晶のシリコン基板は、窒化ガリウムと異種結晶との間の格子不整合を最小化させるので、金属窒化物薄膜製造用の基板に適合する。イオン注入領域は、同一平面上に、イオン注入処理されたラインパターン部及びイオン注入処理されていないスペース部を規則的に反復形成することにより、金属窒化物薄膜製造用の単結晶基板が同一平面に対して非晶質部及び結晶質部を同時に有するようにする。即ち、2つの相(two phases)を同一平面上に形成することにより、2つの相の上にエピタクシャル成長層を形成する場合、2つの相の上でそれぞれ他の成長速度及び成長モードとなるようにすることである。イオン注入処理されたラインパターンの部分(非晶質部)の場合は、表面改質により、格子不整合を緩和させる役割をする。しかし、シリコン格子が衝撃を受けて、ねじれ(distortion)が発生した非晶質であるので、エピタクシャル層の成長速度が減少されることができる。
反対に、イオン注入処理されていないスペースパターンの部分(結晶質部)の場合、格子不整合は、緩和されないが、パターン部に比べてエピタクシャル層の成長速度が早く、その結果、垂直方向への成長以外にラインパターンの部分に向かって水平成長ができる状態となる。
本発明においては、ライン/スペースパターンが反復されて形成されるので、ラインパターンの部分を中心に両側に隣接したスペースパターンの部分から同時に水平成長が起きるようになり、結果的に水平成長した部分がラインパターンの部分で垂直成長したエピタクシャル層の表面と会うようになる。このように、互いに会うようになった部分は、同一の結晶構造を有する物質であるから、格子不整合の側面で有利な効果を有する薄膜となり得る。
以下、本発明に係る実施例の具体的な事項は、詳細な説明及び添付図面に含まれている。
本発明の利点及び特徴、そしてそれらを達成する方法は、添付の図面と共に詳細に後述される実施例を参照すれば、明確になるだろう。しかし、本発明は、以下で開示される実施例に限定されるのではなく、互いに異なる多様な形態に実現されることであり、ただ本実施例は、本発明の開示が完全になるようにし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されていることであり、本発明は、請求項の範疇により定義されるだけである。明細書の全体にわたって同一の参照符号は、同一の構成要素を指す。
図1及び図2は、本発明に係るシリコン基板の上部に形成された金属窒化物薄膜の断面を示す透過電子顕微鏡写真であり、シリコン基板にイオンを注入する場合、金属窒化物薄膜の成長速度がどのように変るのかを比較するために実験した写真である。
図1は、シリコン基板100上にイオン注入領域を形成せずに、金属窒化物薄膜130を形成したものを示すことである。金属窒化物薄膜130とシリコン基板100との間には、金属窒化物薄膜の成長を容易にするために、AlN層125が形成され、金属窒化物薄膜130の上部には、窮極的に発光ダイオード用の素子層が形成されることができる。
図2は、シリコン基板100表面にイオン注入領域120を形成した後、AlN125を形成し、金属窒化部薄膜135を成長させたものである。この時、成長した金属窒化物薄膜135は、多結晶形態に成長される。
ここで、図1及び図2を比較してみれば、イオン注入領域120が形成されていない図1の場合、金属窒化物薄膜130の厚さが図2の金属窒化物薄膜135の厚さより約5乃至10倍程度厚く形成されたことがわかる。従って、本発明によってシリコン基板にイオン注入領域を形成する場合、従来技術のようにSiO2またはSi34により形成されたマスクがなくても、金属窒化物薄膜の水平成長が可能になることがわかる。
図3は、本発明に係る窒化物半導体の形成方法を示した断面図である。
図3を参照すれば、単結晶シリコン基板100の表面に、ライン/スペースパターンからなるイオン注入領域120を形成する。この時、基板100は、シリコン(Si)基板またはサファイア基板を利用することが好ましい。
ここで、シリコン基板にライン/スペースパターンを形成する際に、シリコン結晶の[1−10]方位と垂直にライン/スペースパターンを形成する場合、金属窒化物薄膜の水平成長速度が非常に遅くなるので、パターン形成方向を正確に遵守しなければならない。
以下、シリコン基板に窒化ガリウム薄膜を形成する場合を例として説明する。
図4は、シリコン結晶の[1−10]方位と垂直した方向にライン/スペースパターンを形成した場合、シリコン基板の上部に形成された金属窒化物薄膜の断面を示すSEM写真である。
図4は、金属窒化物薄膜が4μm厚さまで成長したものを撮影したことであり、この時、水平成長が略起きなくて、イオン注入領域の上部には、金属窒化物薄膜が略形成されていないことがわかる。従って、ライン/スペースパターンの方位が、金属窒化物薄膜の水平成長速度を決定する重要な要素であることがわかる。
次に、イオン注入領域120に注入されるイオンは、N、C、B、Be、Li、Mg、O、F、S、P、As、Sr、Te、及びこれらの化合物のうち、選択されたいずれか一つを利用することが好ましく、イオン注入ドーズ量を、1E17イオン/cm2超過、5E18イオン/cm2以下に調節し、注入エネルギーは、30〜50keVに調節することが好ましい。このような条件により、イオン注入領域120がシリコン基板100の表面から50〜1μmの深さまで形成され、より好ましくは、50〜200nmの深さまで形成される。
図5乃至図7は、シリコン結晶の[1−10]方位と垂直した方向に窒素イオン注入領域を形成した後、金属窒化部薄膜を成長させた断面を撮影した走査電子顕微鏡写真である。
本発明に係る金属窒化物薄膜の成長工程のためには、イオン注入領域を[1−10]方位と平行な方向に形成することが好ましいが、ここで水平成長速度が遅れる方位にイオン注入領域を形成したことは、金属窒化物薄膜が垂直成長しないドーズ量の条件を明確に観察するためである。
図5は、9.9E16イオン/cm2の注入量で形成したものであり、図6は、1E17イオン/cm2の注入量で形成したものであり、図7は、5E18イオン/cm2の注入量で形成した結果を示したものである。
図5を参照すれば、わかるように、9.9E16イオン/cm2の場合には、イオン注入領域の影響が全く反映されなくて、イオン注入をしない領域と同一の成長速度で金属窒化物薄膜が垂直成長した。このように、金属窒化物薄膜が垂直成長する場合、従来の結晶欠陥問題が発生することができるので、イオン注入ドーズ量は、9.9E16イオン/cm2より増加されなければならない。
図6を参照すれば、イオン注入ドーズ量を1E17イオン/cm2とした場合、イオン注入された部分で金属窒化物薄膜の垂直成長が略起こらないことがわかる。従って、イオン注入ドーズ量を1E17イオン/cm2超過に行った場合、イオン注入領域の上部には、水平成長のみにより金属窒化物薄膜が形成されることができる。
図7は、イオン注入ドーズ量を5E18イオン/cm2とした場合であり、イオン注入領域のシリコン基板表面を見れば、この時から垂直成長層が再度形成されることがわかる。従って、本発明に係るイオン注入ドーズ量は、1E17イオン/cm2を超過しなければならなく、5E18イオン/cm2の以下とならなければならない。
また、イオン注入領域の両側の金属窒化物薄膜が安定的に結合されるためには、1E17イオン/cm2を超過しなければならなく、5E18イオン/cm2の以下とならなければならない。
イオン注入ドーズ量が、1E17イオン/cm2以下となると、本発明に係る水平成長(ELOG:Epitaxial Lateral Overgrowth)工程が不十分に行われて、完全な薄膜形態が現れ、金属窒化物薄膜の表面に凹み溝が発生することができ、イオン注入ドーズ量が5E18イオン/cm2の超過となれば、水平成長が過度に行われて、金属窒化物薄膜の表面が凸状に突出した形態となり得る。
次に、イオン注入領域120を含むシリコン基板100の全面にInxAlyGa1-x-yN層(0.3≧x≧0、y≧0.1、x+y≦1)(図示せず)を形成する。InxAlyGa1-x-yN層は、金属窒化物薄膜の成長のための緩衝層の役割をする。
次に、InxAlyGa1-x-yN層を含むシリコン基板100の全面に金属窒化物薄膜130を形成する。この時、イオン注入領域120が形成されていないシリコン基板100からイオン注入領域120が形成された方向へ金属窒化物薄膜が水平成長されて、金属窒化物薄膜130が完成されるものである。この時、金属窒化物薄膜130は、Gan、InGaAlN、InGaN、AlGaN、及びAlNのうち、選択される1つ以上の物質から形成されることが好ましく、MOCVD(metal organic chemical vapor deposition)、MBE(molecular beam epitaxy)、HVPE(hydride vapor phase epitaxy)、及びALD(atomic layer deposition)のうち、選択された一つの方法により形成されることが好ましい。
次に、金属窒化物薄膜130の上部に、発光ダイオードのような電子素子の形成のための素子構造層140を形成する。この時、素子構造層140は、下部クラッド層、活性層、及び上部クラッド層を備える。
以下、本発明の一実施例に係る金属窒化物薄膜の形成方法により、電位密度が減少し、結晶性が安定した金属窒化物薄膜が形成されるものを、走査電子顕微鏡写真を通して実際的に証明しようとする。この時、金属窒化物薄膜は、代表的な物質として窒化ガリウム薄膜(GaN)を使用することとする。
先ず、前述の本発明の金属窒化物薄膜の形成方法により、単結晶シリコン基板にライン/スペースパターン状のイオン注入領域を形成する。この際、スペースパターンの幅は、11μmであり、イオン注入領域であるラインパターンの幅は、5μmであった。
次に、シリコン基板の上部には、10μm厚さのイオン注入マスクを形成した後、イオン注入工程を行って、窒素イオンのドーズ量は、5E17イオン/cm2とし、イオン注入領域の深さが100nmとなるようにイオン注入エネルギーは、37.5KeVとした。
次に、イオン注入マスクを除去した後、アセトン、メタノール、D.I.water(deionized water)の順にシリコン基板の表面を洗浄し、それから窒素ガスを利用して乾燥させる。
次に、乾燥されたシリコン基板をMOCVD(Metal OrganicChemical Vapor Deposition)反応器に入れ、100nm厚さのAlN層をまず形成した後、AlN層の上部に1〜2.5μmの厚さの窒化ガリウム薄膜を形成した。
図8乃至図10は、本発明の実施例1に係る窒化ガリウム薄膜形成過程を示す走査電子顕微鏡の上部面と断面写真であり、図8の(i)、図9の(i)、及び図10の(i)は、上部面を示し、図8の(ii)、図9の(ii)、及び図10の(ii)は、本発明に係る窒化ガリウム薄膜の断面を示す。
図8は、成長を始めて40分経過した後、窒化ガリウム薄膜が約1μm程度成長したことを示し、イオン注入領域の上部には、窒化ガリウム薄膜の成長が略起こらないことがわかる。
また、イオン注入領域でないシリコン基板で成長する垂直方向の成長速度と水平方向の成長速度が略同一であることがわかる。
図9は、成長を始めて80分経過した後、窒化ガリウム薄膜が2μm程度成長したときに撮影したものであり、水平成長が続き、両側で成長した窒化ガリウム薄膜が結合される直前の状態を示す。
図10は、成長を始めて100分経過した後、窒化ガリウム薄膜が2.5μm程度成長したときに撮影したものであり、窒化ガリウム薄膜が完ぺきに形成されたことを示す。
図11乃至図13は、本発明に係る窒化ガリウム薄膜の形成過程を示す走査電子顕微鏡の上部面と陰極線発光(Cathode luminescence:CL)写真であり、上記図8の(i)乃至図10の(i)のそれぞれに対する結果を示す写真である。
図11乃至図13を参照すれば、水平成長した部分の電位密度が徐々に減少して、陰極線発光(Cathode luminescence:CL)がより明確に現れることがわかる。
図14は、本発明に係るイオン注入領域を含むシリコン基板と、イオン注入領域が形成されていないシリコン基板とにそれぞれ成長した窒化ガリウム薄膜のX−rayロッキングカーブ(rocking curve)を示すグラフである。
図14は、上記図8乃至図13に現れる水平成長領域に対して高分解能XRD(X−ray Defractometry)を使用して、窒化ガリウム(GaN)薄膜の結晶性を示したものであり、イオン注入された領域であるラインパターン上部と、スペースパターンであるシリコン基板にそれぞれ成長した窒化ガリウム薄膜とのX−rayロッキングカーブを比較して示した。
窒化ガリウム薄膜の厚さが1μmとなった時のXRD半幅値を比較してみれば、イオン注入領域で成長した窒化ガリウム薄膜の半幅値が812arcsecに現れるのに反して、一般的なシリコン基板で成長した窒化ガリウム薄膜の半幅値が2877arcsecに現れるので、水平成長を通して結晶性が向上したことがわかる。
ここで、820arcsecより大きい半幅値を有する場合、素子特性に悪い影響を及ぼし、これは、半幅値が低いほど結晶性が良いということを意味する。従って、本発明においては、820arcsec以下に形成することが好ましい。また、現在の技術では、200arcsec以下の半幅値を有する結晶は、得るのが難しいと知られているので、本発明においては、820arcsec以下の半幅値のうち、最大限小さい値を得ることができるように、窒化ガリウム薄膜の水平成長工程を調節することが好ましい。
上述した通り、イオン注入領域では、応力エネルギーが窒素イオン分布の規則性により、比較的少ないか、不均一に集中する現状を防止するので、金属窒化物薄膜の均一な核の生成を誘導することができる。即ち、イオン注入処理されたシリコン基板の表面においては、格子不整合が緩和するようになり、窒素イオン注入処理されていない表面の窒化ガリウムにおいても、不整合が緩和される効果が複合的に発生するようになる。
このような効果は、金属窒化物薄膜の上部に形成される発光ダイオード用の素子構造にも影響を与えて、光学的特性を改善することができるように手助けする。
本発明に係る金属窒化物薄膜を含む窒化物半導体を個別素子に切断し、それぞれの素子を分離して、発光ダイオード用のチップを形成し、このチップをリードフレームに実装させる。
次に、リードフレームにカソード電極を形成し、チップの上部を金ワイヤーで連結するアノード電極を形成する。
次に、上記チップ、リードフレーム、及び上記金ワイヤーが連結された上記アノードの上部を保護するように、エポキシを砲弾型にモールディングして発光ダイオードを形成する。この際、砲弾型の上部は、レンズの役割をするようにして光を発散する効果が増加されるようにする。
このように、本発明に係る窒化物半導体をチップとして利用する電子素子は、HEMT(Heterojunction Field−Effect Transistors)またはHBT(Heterojunction Bipolar Transistor)のようなものがあり、発光ダイオードまたはレーザーダイオード(Laser diode)のような光素子に適用されることもできる。この時、上記電子素子には、詳述した通り、本発明の改善された結晶性を有する金属窒化物薄膜を含むので、優れる光学的特性を示すことができる。
以上、添付の図面を参照して、本発明の実施例を説明したが、本発明は、上記実施例に限定されることなく、互いに異なる多様な形態に製造されることができ、本発明が属する技術分野で通常の知識を有する者は、本発明の技術的な思想や必須の特徴を変更せずに、異なる具体的な形態に実施されるということを理解するであろう。従って、以上において記述した実施例は、すべての面で例示的であり、限定的でないことを理解しなければならない。
100 シリコン基板、120 イオン注入領域、
125 AlN層、130 金属窒化物薄膜、
135 金属窒化物薄膜、140 素子構造層

Claims (14)

  1. 1E17イオン/cm2超過、5E18イオン/cm2以下のイオン注入ドーズ量及び30〜50keVのイオン注入エネルギーを用いて、基板の表面にイオン注入処理したラインパターンと、イオン注入処理していないスペースパターンを反復形成した領域を形成する段階と、
    上記基板の全面に、InxAlyGa1-x-yN層(0.3≧x≧0、y≧0.1、x+y≦1)を形成する段階と、
    上記InxAlyGa1-x-yN層を含む上記基板の全面に、金属窒化物薄膜を形成し、上記スペースパターンの上部から上記ラインパターンの上部へ上記窒化物が水平成長されながら、金属窒化物薄膜が形成されるようにする段階と
    を備えることを特徴とする窒化物半導体の形成方法。
  2. 上記基板は、Si基板、サファイア基板、SiC 基板、GaAs基板、InP基板、及びGe基板のうち、選択された一つを利用することを特徴とする請求項1に記載の窒化物半導体の形成方法。
  3. 上記ラインパターンに注入されるイオンは、N、C、B、Be、Li、Mg、O、F、S、P、As、Sr、Te、及びこれらの化合物のうち、選択されたいずれか一つを利用することを特徴とする請求項1に記載の窒化物半導体の形成方法。
  4. 記領域は、上記基板の表面から50nm〜1μmの深さまで形成されることを特徴とする請求項1に記載の窒化物半導体の形成方法。
  5. 記領域は、上記基板の表面から50nm〜200nmの深さまで形成されることを特徴とする請求項1に記載の窒化物半導体の形成方法。
  6. 上記金属窒化物薄膜は、GaN,InGaAlN,InGaN,AlGaN、及びAlNのうち、選択される一つ以上の物質から形成されることを特徴とする請求項1に記載の窒化物半導体の形成方法。
  7. 上記金属窒化物薄膜は、MOCVD(metal organic chemical vapor deposition)、MBE(molecular beam epitaxy)、HVPE(hydride vapor phase epitaxy)、及びALD(atomic layer deposition)のうち、選択された一つの方法により形成されることを特徴とする請求項1に記載の窒化物半導体の形成方法。
  8. 上記金属窒化物薄膜のXRD(X−ray Defractometry)半幅値は、820arcsec以下となるように成長させることを特徴とする請求項1に記載の窒化物半導体の形成方法。
  9. 上記金属窒化物薄膜の上部には、下部クラッド層、活性層、及び上部クラッド層を順次に形成する段階を更に備えることを特徴とする請求項1に記載の窒化物半導体の形成方法。
  10. 請求項1において形成された金属窒化物薄膜を含む窒化物半導体を利用して製造された光素子。
  11. 上記光素子は、発光ダイオードまたはレーザーダイオード(Laser diode)のうちのいずれか一つであることを特徴とする請求項10に記載の光素子。
  12. 請求項1において形成された金属窒化物薄膜を含む窒化物半導体を利用して製造された電子素子。
  13. 上記電子素子は、HEMT(Heterojunction Field−Effect Transistors)またはHBT(Heterojunction Bipolar Transistor)のうちのいずれか一つであることを特徴とする請求項12に記載の電子素子。
  14. 請求項1において形成された金属窒化物薄膜を含む窒化物半導体を個別素子に切断し、それぞれの素子を分離して製造したチップと、
    上記チップが実装されるリードフレームと、
    上記リードフレームと連結されるカソードと、
    上記カソードと離隔して備えられ、金ワイヤーにより、上記チップと連結されるアノードと、
    上記チップ、リードフレーム、及び上記金ワイヤーが連結された上記アノードの上部を保護し光を発散するレンズの役割をするエポキシと
    を備えることを特徴とする電子素子。
JP2009108661A 2008-09-18 2009-04-28 イオンの注入による窒化物半導体の形成方法及びこれを利用して製造した電子素子 Expired - Fee Related JP4907691B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2008-0091436 2008-09-18
KR1020080091436A KR100988126B1 (ko) 2008-09-18 2008-09-18 이온주입을 통한 질화물 반도체 형성 방법 및 이를 이용하여 제조한 발광다이오드

Publications (2)

Publication Number Publication Date
JP2010074133A JP2010074133A (ja) 2010-04-02
JP4907691B2 true JP4907691B2 (ja) 2012-04-04

Family

ID=42006419

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009108661A Expired - Fee Related JP4907691B2 (ja) 2008-09-18 2009-04-28 イオンの注入による窒化物半導体の形成方法及びこれを利用して製造した電子素子

Country Status (3)

Country Link
US (1) US7977223B2 (ja)
JP (1) JP4907691B2 (ja)
KR (1) KR100988126B1 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101762177B1 (ko) 2010-12-17 2017-07-27 삼성전자 주식회사 반도체 소자 및 반도체 소자 제조 방법
TWI462285B (zh) * 2010-12-30 2014-11-21 Lextar Electronics Corp 半導體結構及其製造方法
KR101052637B1 (ko) * 2011-03-17 2011-07-28 일진머티리얼즈 주식회사 결함의 관통 억제 효과가 우수한 질화물 반도체 소자 및 그 제조 방법
US8969181B2 (en) * 2011-04-11 2015-03-03 Varian Semiconductor Equipment Associates, Inc. Method for epitaxial layer overgrowth
US9023722B2 (en) * 2011-05-13 2015-05-05 Varian Semiconductor Equipment Associates, Inc. Compound semiconductor growth using ion implantation
US8835287B2 (en) * 2011-05-13 2014-09-16 Varian Semiconductor Equipment Associates, Inc. Method of implanting a workpiece to improve growth of a compound semiconductor
KR20130062736A (ko) 2011-12-05 2013-06-13 삼성전자주식회사 실리콘 기판, 이를 채용한 에피 구조체 및 실리콘 기판의 제조 방법
KR102288118B1 (ko) 2012-02-23 2021-08-11 센서 일렉트로닉 테크놀로지, 인크 반도체에 대한 오믹 접촉부
US20140367693A1 (en) * 2013-06-14 2014-12-18 Epistar Corporation Light-emitting device and the manufacturing method thereof
US9362452B2 (en) * 2013-06-14 2016-06-07 Epistar Corporation Light-emitting device and the manufacturing method thereof
KR102185686B1 (ko) * 2014-03-12 2020-12-02 엘지이노텍 주식회사 에피택셜층의 성장 방법 및 반도체 구조물
US9711683B2 (en) * 2014-09-26 2017-07-18 Epistar Corporation Semiconductor device and the method of manufacturing the same
KR102365836B1 (ko) * 2015-02-09 2022-02-22 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광 소자 및 이를 포함하는 발광 소자 어레이
CN112701030B (zh) * 2020-12-28 2021-11-23 瀚天天成电子科技(厦门)有限公司 一种降低碳化硅外延片生长缺陷的方法及碳化硅衬底
EP4239658A1 (en) * 2022-03-03 2023-09-06 Siltronic AG A method for manufacturing a substrate wafer for building group iii-v devices thereon and a substrate wafer for building group iii-v devices thereon

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08222812A (ja) * 1995-02-17 1996-08-30 Matsushita Electric Ind Co Ltd 窒化ガリウム系化合物半導体の結晶成長方法
JPH11274563A (ja) * 1998-03-18 1999-10-08 Ricoh Co Ltd 半導体装置および半導体発光素子
JP2000077336A (ja) * 1998-08-28 2000-03-14 Sony Corp 半導体成長用基板およびその製造方法ならびに半導体装置
JP4127463B2 (ja) * 2001-02-14 2008-07-30 豊田合成株式会社 Iii族窒化物系化合物半導体の結晶成長方法及びiii族窒化物系化合物半導体発光素子の製造方法
JP3562478B2 (ja) * 2001-03-16 2004-09-08 日亜化学工業株式会社 窒化物半導体の成長方法及びそれを用いた素子
US7105865B2 (en) * 2001-09-19 2006-09-12 Sumitomo Electric Industries, Ltd. AlxInyGa1−x−yN mixture crystal substrate
KR100858923B1 (ko) * 2006-09-29 2008-09-17 고려대학교 산학협력단 질화갈륨 박막 제조용 단결정 기판, 질화갈륨 박막제조방법 및 질화갈륨 박막 제조용 단결정 기판으로 제조된질화갈륨 박막을 포함하는 발광다이오드 및레이저다이오드
KR100936869B1 (ko) * 2007-12-10 2010-01-14 고려대학교 산학협력단 질화물 반도체소자 및 그 제조방법

Also Published As

Publication number Publication date
KR100988126B1 (ko) 2010-10-18
US7977223B2 (en) 2011-07-12
KR20100032513A (ko) 2010-03-26
US20100065865A1 (en) 2010-03-18
JP2010074133A (ja) 2010-04-02

Similar Documents

Publication Publication Date Title
JP4907691B2 (ja) イオンの注入による窒化物半導体の形成方法及びこれを利用して製造した電子素子
JP5792209B2 (ja) 有機金属化学気相成長法による、高品質のN面GaN、InNおよびAlNならびにそれらの合金のヘテロエピタキシャル成長の方法
JP3785970B2 (ja) Iii族窒化物半導体素子の製造方法
US5239188A (en) Gallium nitride base semiconductor device
US6194742B1 (en) Strain engineered and impurity controlled III-V nitride semiconductor films and optoelectronic devices
JP4529846B2 (ja) Iii−v族窒化物系半導体基板及びその製造方法
US20080111144A1 (en) LIGHT EMITTING DIODE AND LASER DIODE USING N-FACE GaN, InN, AND AlN AND THEIR ALLOYS
KR100449074B1 (ko) 반도체의 제조 방법 및 반도체 발광 소자
JP2009054782A (ja) 光半導体素子及びその製造方法
KR100691159B1 (ko) 질화갈륨계 반도체의 제조 방법
US20040077166A1 (en) Semiconductor crystal growing method and semiconductor light-emitting device
US9899213B2 (en) Group III nitride semiconductor, and method for producing same
JP2010510655A (ja) N面GaN、InNおよびAlNならびにそれらの合金を用いた発光ダイオードおよびレーザダイオード
JP3729065B2 (ja) 窒化物半導体エピタキシャルウェハの製造方法及び窒化物半導体エピタキシャルウェハ
JP2018056551A (ja) 発光素子及びその製造方法
US6538265B1 (en) Indium aluminum nitride based light emitter active layer with indium rich and aluminum rich areas
US8222639B2 (en) Nitride based semiconductor device and method of manufacturing the same
JP2008098224A (ja) Iii族窒化物化合物半導体積層構造体の成膜方法
JP4583523B2 (ja) Iii−v族窒化物半導体発光素子及びその製造方法
JP2008098245A (ja) Iii族窒化物化合物半導体積層構造体の成膜方法
JP2006121107A (ja) Iii族窒化物半導体光素子
JPH11274563A (ja) 半導体装置および半導体発光素子
JP2004146605A (ja) 窒化物半導体ウェハの製造方法および発光デバイスの製造方法
JP2007035824A (ja) AlN層の成長方法およびIII族窒化物系化合物半導体素子の製造方法
JP5120861B2 (ja) 光半導体素子及びその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110824

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110902

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111201

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111202

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111222

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150120

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4907691

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees