JP4892092B2 - Rfフロントエンド集積回路 - Google Patents
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Description
図1は、RF電力増幅器(PA)のブロック図である。表されたRF電力増幅器は、ドライバ素子ブロック200でデバイスのバイアスを変化させること、及び/又は他のブロックの細部を変更することにより、図1に表されたRF電力増幅器がA、B、C、E、F級のいずれかのクラスの増幅器、即ち、i級増幅器としてここで更に説明される増幅器で動作することを可能にする点で、極めて一般的である。図2〜5は、夫々、図1で示されるブロックの1つを実施するための例となる回路を示す。
図2は、駆動出力ノード106と回路共通電位104との間の導通を制御するために、図1のRF電力増幅器内のドライバ素子ブロック200に使用されうる積層FET(スタックされたFET)回路の簡単化された回路図である。スタックは、同じ極性の2又はそれ以上のFETを有する。即ち、1つのスタック内の全てのFETはNチャネルFETであり、又は全てのFETはPチャネルFETであり、即ち、1つのスタック内の少なくとも全てのFETは互いに実質的に同じように動作する。
ある実施例で、FETスタックのFETは、全て、例えば、故障電圧VGS(br)、VDS(br)、及びVDG(br)等の実質的に同様の耐圧容量を有しても良い。ある集積回路製造工程に関して、これらの値は、全てのFETで同様である。更に、ある集積回路製造工程に関して、故障電圧VGS(br)、VDS(br)、及びVDG(br)は、互いにほぼ等しくても良い。適切なバイアスは、これらの故障電圧のいずれも回路の通常動作中に超えられないことを有効に確実にしうる。ある実施例では、適切なバイアスにより、VdriveREF202とVdrive204との間の電圧偏位は、スタックの夫々の構成要素であるFETに関してVDS故障電圧の合計に近づくことを可能にされても良い。
RBX(equiv)(CGX+CGPX)=10/fO (式1)
である。
VBX=X(Vpeak)/2N (式2)
である。従って、N=4である場合には、VB2=Vpeal/4、VB3=3(Vpeak)/8、及びVB4=Vpeak/2が得られる。
図2及び7で、夫々のゲートノード(VGX)は、キャパシタCGXを介して基準電圧VdriveREFへ結合されている。夫々のゲートノードは、また、バイアス抵抗を介して直流バイアス電圧へ結合されている。この構成で、FETスタックの夫々のFETMXの実効駆動電圧VGSXは、ソースからゲートノードへの、及びゲートノードから交流接地へのインピーダンスとともに、そのソースの電圧偏位VSXに依存する。これらのインピーダンスは、ゲート−ソース間容量とカップリングキャパシタCGXとによって決定づけられる。CGXの適切な値は、以下で決定されうる。
CGX≦COXX/(X−2) (式3)
が得られる。X=2では、期待されるようにCGX≦無限大となる。また、期待されるように、CGXの過度な値は、過度なゲート−ソース間電圧偏位(ΔVGSX)を引き起こす傾向を有する。式3の不等式は、デバイスのノード間の過電圧を防ぎうる。しかし、CGXは、望ましくは、故障電圧を超えない範囲で最大許容駆動レベルを供給するように可能な限り大きくあるべきである。従って、式3の不等式は、近似等式として扱われても良い。
図4は、図1で表されるようなi級PAで用いられうるシャントフィルタ400を表す。シャントフィルタ400のノード402は、図1の駆動出力ノード106へ接続され、反対のノード404は、図1の回路共通電位104へ接続されうる。シャントフィルタ400は、1又はそれ以上の特定の周波数の夫々で極小インピーダンスを供給しうる。最小インピーダンスは、(例えば、駆動素子200及びRFチョークLS108によって生成される)駆動回路インピーダンスと整合されうる。シャントフィルタ素子は、駆動素子200を有する集積回路の一部として製造されても良く、シャントフィルタ400の素子を流れる電流のループ領域を低減する。
図5は、図1の1つの可能なシャント電力制御回路500の素子を表す。電力制御入力部502は、筐体接地112に対してバイアスを生じうる。(例えば、ボンドワイヤのインダクタンスを反映しうる)誘導性インピーダンスLg1504は、筐体接地112と、電力制御FETMPC506のソースとの間に表されている。接続部508は、図1の回路共通電位104へ結合されても良い。インダクタンスLg2510は、通常、電力制御回路のバイパスキャパシタCPC512に直列に存在する。直流電圧VDDが筐体接地112に対するとすると、CPC512の両端に発生した十分に直流である電圧は、回路共通電位104に対して実効供給電圧を減らしうる。
図6は、多目的なPAアーキテクチャを形成するよう図1のシャントフィルタ400と同様の方法で用いられうるフィルタ回路600の簡単化された回路図である。図1の駆動出力ノード106は、1/4波長伝送線路602と、カップリングCC1612とを介して出力フィルタ部へ結合されても良い。出力フィルタ部は、動作周波数fOで共振するLOF1610及びCOF1608の並列結合を有しうる。シャントフィルタ400の幾つかの実施例とは異なり、図6の出力フィルタ部は、通常、PA集積回路の一部ではなく、従って、回路共通部よりもむしろ筐体接地112を基準とする。接地112に対するこのバイパスフィルタのインピーダンスは、周波数がfOから逸脱するにつれて急速に低下し、従って、動作周波数の高調波は、伝送線路602の出力フィルタ端部へ効果的に短絡される。従って、適切に調整された1/4波長伝送線路の定在波は、Zdriveノードで見られるように、夫々の奇数高調波では高いインピーダンスを、夫々の偶数高調波では低いインピーダンスを供給する。ZOUTノード604は、図1に示されるように、更なる出力フィルタ部116〜118と、RFスイッチ120と、アンテナ110とへ結合されても良い。マッチング回路(図示せず。)が、また、必要とされても良く、これは、カップリングキャパシタCC302が削除される以外は図3で表される回路と同様である。このような更なるフィルタリング及びマッチング回路、又はそれに結合された伝送線路は、動作周波数fOでの抵抗インピーダンスROUTequiv606としてフィルタ回路600に理想的に現れる。
ここで記述されるようなFETスタックの実施例は、そのソースへ結合された基準電圧に対してそのゲートへ結合された駆動信号を受信する単入力FETを有しうる。スタックの残りのFETは、それらが単入力FETでの導通の制御下で導通するように、単入力FETへスレーブされうる。FETスタックの他のFETが単入力FETにスレーブされるところの方法は、FETに適切にバイアスをかけるために用いられる方法と協働する。従って、スレーブ化及びバイアスは、同時に扱われる。
RB1=RB2=...=RB(N−1) (式4)
が得られ、従って:
RBN=(N−1)RB1 (式5)
となる。
(CGX+COXX)=COX(N−1)/(N−2) (式6)
RBX(equiv)=RB1(N−1)/2 (式7)
RB1≧20(N−2)/[COX((N−1)2fO] (式8)
が得られる。従って、N=3に関して、RB1≧5/COX/fOとなり、RB1は、(COX及びfOの所定の値に関して)Nが大きくなるにつれて単調に減少する。
CB≧COX(N−1)/(N−2)/4 (式9)
が得られる。従って、N=3に関して、CB≧COX/2となる。Nが大きくなるにつれて、同じリップル電圧を実現するために必要とされる(COXに対する)CBの値は小さくなる。
図1〜8に関して先に説明されたFETスタックは、NチャネルFET(N−FET)を用いる。PチャネルFET(P−FET)スタックは、夫々の電圧と、スタックに結合された有極部品の極性を反転させることにより、同様に製造されうる。P−FETスタックの基準電圧は、一般的に、第1の単入力FETMP1のソースへ結合されうる。このような逆回路は、上述されたN−FETスタック回路と実質的に同じ原理に従って動作する。例えば、Vdrive818は、全てのFETがPチャネルであって、且つツェナーDZ822接続が反転される(アノードとカソードとが交換される)ならば、図8の基準802に対して負となりうる。
RF送受信機は、例えば図12に表わされたデュアルバンドRF送受信機のように、通常、図12の項目1226又は1256のような受信信号増幅器を有する。このような受信信号増幅器は、通常、低雑音増幅器(LNA)であり、アンテナから受信された信号を調整するために用いられる。RFフロントエンドは、LNAを必ずしも含まないRF送受信機回路と考えられることがある。
集積回路製造の詳細は、上記で示されていない。約2.4GHzで1Wより過度に出力電力を有するものも含め、幾つかの好ましい実施例で、集積回路は、1997年9月2日に公報が発行され、「サファイヤチップ上の単一極薄シリコンにおける高周波無線通信システム(High−Frequency Wireless Communication System on a Single Ultrathin Silicon On Sapphire Chip)」と題された米国特許番号5,663,570号に記載されるようなサファイヤ処理における極薄シリコンに従って作られても良い。他のセミコンダクタ・オン・インシュレータ(SIO)技術は、少なくとも幾つかの周波数帯域及び電力レベルに関して、上述されたデュアルバンド送受信機集積回路を作るために使用されても良い。
上記は、集積回路における一対のノード間の導通を制御するよう積層トランジスタを用いる方法及び装置の実施例及び新規な特徴について説明する。当業者には明らかであるように、表される方法及び装置の形状及び詳細に対する様々な削除、置換及び変更は、本発明の適用範囲から逸脱することなく行われる。多数の代わりの実施例が考えられるが、全ての実施例を明示的に列挙することは実際的ではない。このようにして、先に挙げられ、且つ/あるいは示された装置又は方法の代替案の夫々の実際的な組み合わせは、主たる装置又は方法の明確な代替実施例を構成する。このような装置又は方法の代替案の均等に係る夫々の組み合わせは、また、主たる装置又は方法の明確な代替実施例を構成する。従って、本発明の適用範囲は、添付の特許請求の範囲によってのみ決定されるべきであり、このような制限が添付の特許請求の範囲で挙げられる又は意図的に関係する限りにおいて、先に示された特徴によって制限されるべきではない。
Claims (6)
- 第1のFETM1のゲートG1へ結合され、基準電圧Vrefに対して入力信号を受ける入力ノードと、
対応するゲートG2乃至Gn及び前記第1のFETM1と同じ極性を有し、前記第1のFETM1と直列に接続されて、前記基準電圧と出力駆動ノードとの間の導通を制御するよう構成される制御回路を形成し、夫々が前記第1のFETM1に従属する複数の追加のFETM2乃至Mnと、
前記出力駆動ノードを出力負荷ノードへ結合する出力結合キャパシタと、
夫々のゲートG2乃至Gnと前記基準電圧Vrefとの間に直接に接続される、主に容量性である対応する素子と
を有するRF電力増幅器(PA)集積回路。 - 前記出力駆動ノードと前記基準電圧との間に結合され、当該電力増幅器(PA)の中心動作周波数FOの高調波である周波数で最小インピーダンスを有するよう構成されるシャント共振回路
を更に有する請求項1に記載のRF電力増幅器(PA)集積回路。 - 入力信号ノードと基準電圧ノードVrefとの間に加えられる入力信号の制御下で、駆動出力ノードVdriveと前記基準電圧ノードVrefとの間の導通を制御するマルチプルFETスタック回路を有する集積回路であって、
夫々がソースSN、ゲートGN及びドレインDNを有する、J個の同じ極性のFETMN(N=1〜J、Jは整数3又はそれ以上の数。)の直列スタックと、
前記直列スタックの中の信号入力FETM1のゲートG1へ結合される入力信号ノードと、
0<N<Jに関し、夫々のドレインDNと、前記直列スタックの中の次に高次のFETM(N+1)のソースS(N+1)との間の直列結合と、
1<N≦Jに関し、前記信号入力FETM1での導通と略同時に且つ該前記信号入力FETM1での導通の制御下で導通するように夫々のFETM(N+1)乃至M1を従属させる構成において、夫々のゲートGNと前記基準電圧Vrefとの間に直接に接続される、主に容量性の素子であるゲート結合素子と、
前記信号入力FETM1のソースS1と前記基準電圧Vrefとの間の直列スタックのソース結合と、
J番目のFETMJのドレインDJと前記駆動出力ノードVdriveとの間の直列スタックのドレイン結合と
を有する集積回路。 - 入力信号ノードと基準電圧ノードVrefとの間に加えられる入力信号の制御下で、駆動出力ノードVdriveと前記基準電圧ノードVrefとの間の導通を制御するマルチプルFETスタック回路を有する集積回路であって、
夫々がソースSN、ゲートGN及びドレインDNを有する、J個の同じ極性のFETMN(N=1〜J、Jは整数3又はそれ以上の数。)の直列スタックと、
前記直列スタックの中の信号入力FETM1のゲートG1へ結合される入力信号ノードと、
0<N<Jに関し、夫々のドレインDNと、前記直列スタックの中の次に高次のFETM(N+1)のソースS(N+1)との間の直列結合と、
1<N≦Jに関し、前記信号入力FETM1での導通と略同時に且つ該信号入力FETM1での導通の制御下で導通するように夫々のFETM(N+1)乃至M1を従属させる構成において、夫々のゲートGNと少なくとも1つの低次のFETM(N−K)(Kは1〜(N−1)の整数。)との間のゲート結合と、
前記信号入力FETM1のソースS1と前記基準電圧Vrefとの間の直列スタックのソース結合と、
J番目のFETMJのドレインDJと前記駆動出力ノードVdriveとの間の直列スタックのドレイン結合と、
ゲートG N とゲートG N−1 との間に結合されるツェナーダイオードを有する、FETMN(2<N≦J)のゲート結合回路と
を有する集積回路。 - 入力信号ノードと基準電圧ノードVrefとの間に加えられる入力信号の制御下で、駆動出力ノードVdriveと前記基準電圧ノードVrefとの間の導通を制御する複数FETスタック回路を有する集積回路であって、
夫々がソースSN、ゲートGN及びドレインDNを有する、J個の同じ極性のFETMN(N=1〜J、Jは整数3又はそれ以上の数。)の直列スタックと、
前記直列スタックの中の信号入力FETM1のゲートG1へ結合される入力信号ノードと、
0<N<Jに関し、夫々のドレインDNと、前記直列スタックの中の次に高次のFETM(N+1)のソースS(N+1)との間の直列結合と、
1<N≦Jに関し、前記信号入力FETM1での導通と略同時に且つ該信号入力FETM1での導通の制御下で導通するように夫々のFETM(N+1)乃至M1を従属させる構成において、夫々のゲートGNと少なくとも1つの低次のFETM(N−K)(Kは1〜(N−1)の整数。)との間のゲート結合と、
前記信号入力FETM1のソースS1と前記基準電圧Vrefとの間の直列スタックのソース結合と、
J番目のFETMJのドレインDJと前記駆動出力ノードVdriveとの間の直列スタックのドレイン結合と、
前記直列スタックの中のFETMN(N>1)にバイアスをかけるよう電荷ポンプ回路において構成されるダイオードと
を有し、
FETM N (N>1)の夫々のバイアス電圧は、前記ダイオードを流れる電流の関数である、集積回路。 - 第1の極性を有する第1のFETM1のゲートG1へ結合され、第1の基準電圧Vref1に対して入力信号を受ける入力ノードと、
前記第1のFETM1と同じ極性を有し、前記第1のFETM1と直列に接続されて、前記基準電圧と出力駆動ノードとの間の導通を制御するよう構成される制御回路を形成し、夫々が前記第1のFETM1に従属する複数の追加のFETM2乃至Mnと、
前記第1のFETM1とは反対の極性を有し、前記第1の基準電圧Vref1とは異なる第2の供給電圧基準Vref2へ結合されるチャネルを有し、且つ、位相反転を伴わずに前記入力信号へ結合されるゲートを有するFET−M1と、
前記FET−M1と同じ極性を有し、前記FET−M1と直列に接続されて、前記第2の供給電圧基準Vref2と前記出力駆動ノードとの間の導通を制御するよう構成される制御回路を形成し、夫々が前記FET−M1に従属する複数の追加のFET−M2乃至−Mnと
を有するRF電力増幅器(PA)集積回路。
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