JP4883442B2 - 回路基板とその製造方法、及び半導体装置 - Google Patents

回路基板とその製造方法、及び半導体装置 Download PDF

Info

Publication number
JP4883442B2
JP4883442B2 JP2006207911A JP2006207911A JP4883442B2 JP 4883442 B2 JP4883442 B2 JP 4883442B2 JP 2006207911 A JP2006207911 A JP 2006207911A JP 2006207911 A JP2006207911 A JP 2006207911A JP 4883442 B2 JP4883442 B2 JP 4883442B2
Authority
JP
Japan
Prior art keywords
reinforcing support
support layer
circuit board
film
metal layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006207911A
Other languages
English (en)
Other versions
JP2007073935A (ja
Inventor
恵一郎 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Instruments Inc
Original Assignee
Seiko Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Instruments Inc filed Critical Seiko Instruments Inc
Priority to JP2006207911A priority Critical patent/JP4883442B2/ja
Publication of JP2007073935A publication Critical patent/JP2007073935A/ja
Application granted granted Critical
Publication of JP4883442B2 publication Critical patent/JP4883442B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Structure Of Printed Boards (AREA)
  • Manufacturing Of Printed Circuit Boards (AREA)
  • Wire Bonding (AREA)

Description

本発明は補強用支持層によって補強された可撓性フィルムを有する回路基板とその製造方法に関する。
エレクトロニクス製品の軽量化、小型化に伴い、回路基板のパターニングの高度化がもとめられているなか、可撓性フィルム基板は曲げることができるために、3次元配線ができ、エレクトロニクス製品の小型化に適している。
微細化には、基板上のパターンの位置精度を上げて回路基板とICなどの電子部品とを位置合わせすることが要求されるが、ICの多ピン化の進展に従い、要求される精度に対応することが厳しくなってきている。
可撓性フィルムの表面に回路パターンを形成する回路加工プロセスにおいては、乾燥やキュアなどの熱処理プロセス、エッチングや現像などの湿式プロセスがあり、可撓性フィルムは膨張と収縮を繰り返すため、基板上の回路パターンの位置ずれを引き起こしてしまう。また、アライメントが必要なプロセスが複数ある場合、これらのプロセスの間に膨張、収縮があると、形成されるパターン間で位置ずれが発生する。
上記のような問題を受けて、従来の回路基板の製造方法では、熱や湿度の影響によって可撓性フィルムが変形するのを防止するために、可撓性フィルムに剥離可能な有機物層を介して補強板を張り合わせてから、回路加工プロセスを行っていた。
図8に従来の回路基板の製造方法を示す。(a)でガラス板等の補強板300に接着剤500を塗布し、(b)で接着剤500の上面に可撓性フィルム100を貼り付ける。(c)で可撓性フィルム100の上面に金属層400を形成し、金属層400に回路パターンを形成して(d)で示すような回路基板3000を得る。電子部品1000を位置合わせしてからバンプ1100を加熱、加圧して(e)で示すように金属層400と電子部品1000を接続する。可撓性フィルム100から補強板300を剥離して(f)で示すような半導体装置を得る(例えば、特許文献1参照。)。
特開2003−101192号公報(第2頁)
しかしながら、以上に述べたような従来技術であると、電子部品を実装した後に不要となった補強板を可撓性フィルムから剥離する必要があり、その剥離工程において電子部品に損傷を与える恐れがあった。
また、ガラス板等の補強板が、回路パターンを形成する工程から電子部品を実装する工程まで必要になり、工程間の搬送等の取り扱いに注意が必要であった。
本発明は、このような従来の回路基板と回路基板の製造方法が有していた問題を解決しようとするものであり、高精細で生産性に優れたフィルム回路基板の提供を目的とするものである。
本発明の回路基板は、フィルムと、前記フィルムの一面上に直接0.1μm〜0.5μmの厚みで堆積する、ガラスまたはセラミックスからなる第1補強用支持層と、前記第1補強用支持層の前記フィルムに接する面とは反対の面に形成され、回路パターンを有する金属層とを有し、該金属層の少なくとも一部には、該金属層と電気的に接続する被接続物を接続可能な接続部が形成され、前記第1補強用支持層は、前記フィルムの前記一面上の全てのうち前記接続部と対応する部分に形成されている。
もしくは、前記フィルムの前記第1補強用支持層に接する面とは反対の面上の全てのうち前記接続部と対応する部分に、直接0.1μm〜0.5μmの厚みで堆積する、ガラスまたはセラミックスからなる第2補強用支持層を有する。
もしくは、前記金属層は、下地層を介して前記第1補強用支持層上に形成されている。
補強用支持層が薄膜であるため、可撓性フィルムを使用することにより、補強用支持層を形成した回路基板も可撓性を有することになる。従って、長尺連続体でフィルムに回路パターンを形成することや、電子部品を実装することが可能となる。
また、補強用支持層が薄膜であるため、電子部品を実装した後も回路基板から補強用支持層を剥離する必要がなくなる。
本発明の回路基板の製造方法は、フィルムの一面上に直接0.1μm〜0.5μmの厚みで堆積する、ガラスまたはセラミックスからなる補強用支持層を形成する工程と、前記補強用支持層の前記フィルムに接する面とは反対の面に形成した金属層に、回路パターンを形成する工程と、を有し、該金属層に回路パターンを形成する工程では、該金属層の少なくとも一部に、該金属層と電気的に接続する被接続物を接続可能な接続部を形成し、前記補強用支持層を形成する工程では、前記フィルムの前記一面上の全てのうち前記接続部と対応する部分に前記補強用支持層を形成する。
もしくは、前記補強用支持層を形成する工程において、前記フィルムが巻かれたロールから前記ロールを引き出して前記補強用支持層を連続的に形成し、前記補強用支持層が形成された前記フィルムを巻き取り用ロールに巻き取る。
フィルムに補強用支持層が薄膜形成法で形成されることによって、補強用支持層を接着剤等で可撓性フィルムに貼り付ける必要がなくなる。また、薄膜形成法で補強用支持層を形成するため、可撓性を有する厚さの補強用支持層を形成することができる。
これによって、湿度の影響が防がれた可撓性フィルム上に形成された回路パターンに電子部品を接続することができるため、高精細な半導体装置を製造することができる。
また、補強用支持層を形成する工程において、フィルムが巻かれたロールからロールを引き出して補強用支持層を連続的に形成し、補強用支持層が形成されたフィルムを巻き取り用ロールに巻き取る。
ロール式を採用することによって、スパッタ等を用いて連続的に補強用支持層を形成することができる。
本発明の回路基板は、補強用支持層で可撓性フィルムが補強されるので、回路パターンの高精細化並びに電子部品の高精度の接続を可能にする。
また、補強用支持層が薄膜形成法で形成されるため、従来必要であった接着剤を塗布する工程が不要となり、電子部品を実装した後も補強用支持層を剥離する必要がない。
更に、補強用支持層が薄膜であるため、取り扱いも容易であり長尺連続式を採用するなどして生産性を著しく向上させることができる。
以下、本発明の実施の形態を図1〜図4に基づいて説明する。
<第1の実施形態>
図1は本発明の第1の実施形態に係る回路基板の構成例を説明する図であり、(a)は可撓性フィルムを挟むように補強用支持層と金属層による回路パターンを構成させた例を示す部分断面図、(b)は補強用支持層を挟むように可撓性フィルムと金属層による回路パターンを構成させた例を示す部分断面図である。
図1(a)に示すように、回路基板31aは可撓性フィルム1を中央に挟むようにその下面に薄膜形成法で形成された補強用支持層3が形成され、上面に回路パターンが形成された金属層4が形成されている。なお、図中においては説明のため上側を上面、下側を下面としているが、これに限るものでは無く、反転させた構成としても良い。ここで、可撓性フィルム1は、有機材料からなる。
可撓性フィルムの厚みは4〜25μmが一般的である。可撓性フィルムの材料の具体的例としては、アラミドやポリイミドなどが選択されるが、アラミドの方がポリイミドと比べて、より適している。理由として線膨張係数がポリイミドの1/20である±1ppmであり、かつ、ヤング率がポリイミドの5倍の15GPaであるため、製造工程において応力が発生しにくい利点が挙げられる。
また、補強用支持層3は0.1〜5μm厚であり、可撓性フィルム1を反らせないようにするには0.1〜0.5μmが好適である。補強用支持層3の材料としては、セラミックのSi、SiO、あるいはSiAlONなどが一般的に選択される。安価で入手しやすい点、内部応力が最も小さく可撓性フィルム1の反りを防止できる点で、SiOがより好適である。
次に可撓性フィルム1と補強用支持層3との関係について説明する。
可撓性フィルム1にセラミックの薄膜をスパッタすることで、補強用支持層3は形成される。このため、補強用支持層3は、0.1μm厚以上であれば製作することが可能である。セラミックの薄膜をスパッタで可撓性フィルム1上に形成すると、薄膜内部に応力が発生し、可撓性フィルム1が反ってしまう場合があるため、セラミックの薄膜厚は可撓性フィルム1の厚さの1/20〜1/80にするのが好適である。上記に示すように、可撓性フィルム1にアラミドフィルムを、補強用支持層3にはSiOを選択するのが好ましいが、これに限定されるものでは無く、可撓性フィルム1に用いる材料と補強用支持層3に用いる材料同士の組み合わせについては様々な選択が可能である。
また、金属層4は、例えば、可撓性フィルム1の上面に銅メッキして3〜8μm厚の銅層を形成したものである。
なお、金属層4は可撓性フィルム1の上面に形成されていなくてもよく、図1(b)の回路基板31bに示すように可撓性フィルム1の上面に薄膜形成法で形成された補強用支持層3が形成され、補強用支持層3の上面に回路パターンが形成された金属層4が形成されていてもよい。しかしながら、図1(a)の構成の方が、可撓性フィルムに銅箔が接着されている材料及び可撓性フィルムのみの材料の両方に使用できるため、可撓性フィルムのみの材料しか使用できない図1(b)の構成より好ましい。
次に、上記構成の回路基板を製造するための方法について、図面を参照して詳細に説明する。
図2は、本発明の第1の実施形態に係る回路基板31aの製造方法を説明するための各工程終了後の状態を示す部分断面図であり、(a)は補強用支持層形成工程終了後の状態を示す図、(b)は金属層形成工程終了後の状態を示す図、(c)はフォトレジスト形成工程終了後の状態を示す図、(d)は露光・現像工程終了後の状態を示す図、(e)は回路パターン形成工程終了後の状態を示す図、(f)は回路基板完成状態を示す図である。さらに図2(h)は回路基板を利用した半導体装置の例を示す部分断面図である。
まず、図2(a)に示すような状態となるように補強用支持層形成工程を行う。補強用支持層形成工程では、可撓性フィルム1の下面に補強用支持層3を形成する。
本実施形態においては、可撓性フィルム1に厚さ4μm、幅250mmのアラミドフィルムを用いた。補強用支持層3は、スパッタ装置を用い、薄膜形成法によってSiO2膜を成膜することで形成した。このSiO2膜による補強用支持層3は、可撓性フィルム1に0.2μmの厚さで形成した。
可撓性フィルム1はあらかじめ所定の大きさのカットシートにしておいてから薄膜成形しても良いし、長尺ロールから巻きだしながら薄膜成形しても良い。ただし、長尺ロールの方が生産工程を無人化できる点で好適である。可撓性フィルム1は、回路パターンを形成する工程と電子部品を実装する工程における熱プロセスに耐えために、少なくとも230℃以上の耐熱性を備えていれば良く、上述したアラミドフィルムとは異なるプラスチックフィルムを用いてもよい。なお、他の工程も含めて考慮される限界の温度は400℃程度であるので、400℃以上の耐熱性を有することがより好適である。上記条件から、可撓性フィルム1としては、具体的には、上述したアラミド、ポリイミドの他にも、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリエーテルサルファイド、ポリフェニレンサルファイド、ポリカーボネイト、あるいは、液晶ポリマーなどが選択される。低誘電損失など電気的特性を考慮した場合、液晶ポリマーが好適に採用される。また、耐熱性や耐薬品性を考慮した場合、ポリイミドフィルムが好適に採用される。
このほかに可撓性のガラス繊維補強樹脂板を採用することも可能である。ガラス繊維補強樹脂板の樹脂としては、アラミド、ポリイミド、エポキシ、ポリフェニレンサルファイド、ポリフェニレンエーテル、あるいは、マレイミド(共)重合樹脂、などが好適に採用される。
可撓性フィルム1の厚さは、電子機器の軽量化及び小型化、さらに微細なビアホール形成のためには薄い方が好適であり、4μmから25μmの範囲とすることが好適である。
補強用支持層3はセラミックスまたはガラスから選択される。セラミックスの場合、サイアロン、SiO2、アルミナ、ジルコニア、あるいは、窒化シリコンなどが用いられ、スパッタ法、CVD法、蒸着法、PLD法などによって形成される。ガラスの場合、無機ガラス類のソーダライムガラス、ホウケイ酸系ガラス、あるいは、石英ガラスなどが用いられ、スパッタ法、CVD法、蒸着法、PLD法などによって形成される。
補強用支持層3の上記材料は、いずれの材料も線膨張係数や吸湿膨張係数が小さい点で好ましいが、特にセラミックスが次のような理由から、より好適に選択される。すなわちセラミックスは、回路パターン製造工程の耐熱性、耐薬品性に優れている点や、比較的低温で薄膜を付けることができるスパッタ法で0.1μmから2μmの膜付けが可能な利点を有している。さらにセラミックスは、大面積で表面平滑性が高い材料が安価に入手しやすい点や塑性変形しにくい点、パーティクルを発生しにくい点も備えている。中でもSiO2は、高弾性率である点で、特に好ましい。また、補強用支持層3の線膨張係数は、Siに近く、湿膨張係数は、0に限り無く近い値であることが好ましい。つまり、可撓性フィルム1より補強用支持層3が高弾性であることで、可撓性フィルム1の熱及び湿度による伸びを補強用支持層3で抑えることができる。また、補強用支持層3の線膨張係数がSiに近く、湿膨張係数が限り無く0であることで、可撓性フィルム1上へICなどの電子部品をボンディングする時に湿度による伸びを管理することが不要となり、熱による伸びのみ管理するだけで、可撓性フィルム1の電極とIC電極とを高精度に接合できる。
次に図2(b)で可撓性フィルム1の上面に金属層4を形成する。
金属層4を形成する前に、可撓性フィルム1の表面に接着力向上のために、プラズマ処理、逆スパッタ処理、プライマー層塗布、接着剤層の塗布(図示せず)を行っても良い。
また、金属層4は補強用支持層3を形成する前に、あらかじめ可撓性フィルム1の片面または両面に形成されていてもよい。金属層4が両面に形成されている場合、下面に形成された金属層4の下面に補強用支持層3が形成されることになるが、この可撓性フィルム1と補強用支持層3に挟まれた金属層4は、電磁波遮蔽のためのグラウンド層などとして利用することができる。あらかじめ形成される金属層4は、銅箔などの金属箔を接着剤層で貼り付けて形成されても良いし、スパッタやメッキ、あるいはこれらの組合せで形成されても良い。また、銅などの金属層4の面上に可撓性フィルム1の原料樹脂あるいはその前駆体を塗布や乾燥やキュアすることで、金属層4付き可撓性フィルム1を作り、これを利用することもできる。金属層4としては、導電性が高いものであれば良く、金、銀、アルミニウムなども用いることができる。
また、金属層4は可撓性フィルム1の上面に必ずしも形成されている必要はなく、図1(b)で示すように補強用支持層3の上面に形成されてもよく、可撓性フィルム1の下面と補強用支持層3の上面の両方に形成されていても良い。更に、補強用支持層3も可撓性フィルム1の一方の面にだけでなく、両面に形成されていてもよい。
また、これら金属層4を形成する工程において、可撓性フィルム1に接続孔を設けてもよい。具体的には、上面側に設けた金属層との電気的接続を取るビアホールや、ボールグリッドアレイのボール設置用の孔などである。 接続孔の設け方としては、炭酸ガスレーザー、YAGレーザー、エキシマレーザーなどのレーザー孔開けやケミカルエッチングを採用することができる。ポリイミドフィルムのケミカルエッチング液としては、ヒドラジン、水酸化カリウム水溶液などを採用することができる。また、ケミカルエッチング用マスクとしては、パターニングされたフォトレジストや金属層が採用できる。電気的接続を取る場合は、接続孔形成後、前述の金属層パターン形成と同時にメッキ法で孔内面を導体化することが好ましい。電気的接続をとるための接続孔は、直径が15μmから20μmが好ましい。ボール設置用の孔は、直径が50μmから80μmが好ましい。
次に、図2(c)で金属層4の上面にフォトレジスト20を形成し、フォトレジスト20を所定のパターンを有するフォトマスク(図示せず)を介して露光したあと、現像して図2(d)に示すように、回路パターンを形成する箇所にフォトレジスト20が形成された回路基板用部材31を得る。
次に図4(e)に示すように、フォトレジスト20が形成されていない部分の金属層4をエッチングする。
次にフォトレジスト20を除去して、図4(f)に示すような回路パターンを有する金属層4が形成された回路基板31aを得る。
更に、バンプ11を有する電子部品10を金属層4の上面に位置合わせして載置し、バンプ11を加熱及び加圧して接続することで、図2(g)に示すような半導体装置41aを得る。
<第2の実施形態>
図3は本発明の第2の実施形態に係る回路基板の構成例を説明する図であり、(a)は可撓性フィルムを挟むように補強用支持層と金属層による回路パターンを構成させた例を示す部分断面図、(b)は補強用支持層を挟むように可撓性フィルムと金属層による回路パターンを構成させた例を示す部分断面図である。
図3(a)に示すように、回路基板30aは可撓性フィルム1を中央に挟むようにその下面に薄膜形成法で形成された補強用支持層3が形成され、上面に下地層2と回路パターンが形成された金属層4が形成されている。なお、図中においては説明のため上側を上面、下側を下面としているが、これに限るものでは無く、反転させた構成としても良い。ここで、可撓性フィルム1は、有機材料からなる。また、下地層2は金属層4の銅層を生成させる下地になる層で、クロム、ニッケル、銅またはこれらの合金の層であり、1nmから1000nm厚で形成されるものである。
なお、下地層2及び金属層4は可撓性フィルム1の上面に形成されていなくてもよく、図3(b)に示す回路基板30bように可撓性フィルム1の上面に薄膜形成法で形成された補強用支持層3が形成され、補強用支持層3の上面に下地層2と回路パターンが形成された金属層4とが形成されていてもよい。
次に、上記構成の回路基板を製造するための方法について、図面を参照して詳細に説明する。
図4は、本発明の第1の実施形態に係る回路基板30aの製造方法を説明するための各工程終了後の状態を示す部分断面図であり、(a)は補強用支持層形成工程終了後の状態を示す図、(b)は下地層形成工程終了後の状態を示す図、(c)はフォトレジスト形成工程終了後の状態を示す図、(d)は露光・現像工程終了後の状態を示す図、(e)は金属層形成工程終了後の状態を示す図、(f)は回路パターン形成工程終了後の状態を示す図、(g)は下地層除去工程終了後の回路基板完成状態を示す図である。さらに図4(h)は回路基板を利用した半導体装置の例を示す部分断面図である。
図4(a)で可撓性フィルム1の下面に補強用支持層3を形成する。本実施形態において、可撓性フィルム1と補強用支持層3の材料及び条件は第1の実施形態と同様である。
次に図4(b)に示すような状態となるように下地層形成工程を行う。下地層形成工程では、可撓性フィルム1の上面に下地層2を形成する。下地層2の形成方法は、大きく分けてフルアディティブ法とセミアディティブ法の2種類がある。本実施形態においては、セミアディティブ法を用いて下地層2を形成した場合について説明する。
セミアディティブ法を用いる場合、クロム、ニッケル、銅またはこれらの合金を下地層2としてスパッタして形成する。下地層2の厚みは1nmから1000nmの範囲である。ここで、クロム、ニッケル、銅またはこれらの合金の上面に銅スパッタ膜をさらに50nmから3000nm積層して2層構造の下地層2とした場合、後述する電解メッキのための十分な導通確保や金属層4の接着力向上、ピンホール欠陥防止に効果がある。また、セミアディティブ法を用いる場合、下地層2の形成に先立ち、接着力向上のために可撓性フィルム1の表面にプラズマ処理、逆スパッタ処理、プライマー層塗布、接着剤層の塗布(図示せず)を行っても良い。中でもエポキシ樹脂系、アクリル樹脂系、ポリアミド樹脂系、ポリイミド樹脂系、NBR系などの接着剤層の塗布は接着力改善効果が大きい。接着剤層は、高温高圧による電子部品の接続時の沈み込みを抑制するために硬度が高いことが好ましく、また、厚みは2μm以下であることが好ましい。これらの処理や塗布は、補強用支持層3を形成する前に行っても良い。このとき、長尺の可撓性フィルム1に対してロールツーロールで連続処理させると、生産性向上が図れて好ましい。また、下地層2は補強用支持層3を可撓性フィルム1の下面に形成する前に、長尺の可撓性フィルム1上に形成しても良い。
次に、図4(c)で下地層2の上面にフォトレジスト20を形成するフォトレジスト形成工程を行う。まずフォトレジスト20をコーターやスクリーン印刷などで塗布して乾燥させる。
次にフォトレジスト20を所定のパターンを有するフォトマスク(図示せず)を介して露光し、現像して図2(d)に示すように、回路パターンを形成しない箇所に形成されたフォトレジスト20を得る。
次に図2(e)に示すように、フォトレジスト20が形成されていない下地層2の上面に金属層4を形成する。
セミアディティブ法の場合、下地層2を電極として電解メッキを行う。電解メッキ液としては、硫酸銅メッキ液、シアン化銅メッキ液、ピロ燐酸銅メッキ液などが用いられ、電解メッキ液に回路基板用部材30を浸漬し、厚さ2μmから4μmの金属層4となる銅メッキ膜を形成する。
次にフォトレジスト20を除去して、図2(f)に示すような回路パターンを有する金属層4を得る。そして、金属層4が形成されていない部分の下地層2を除去し、図2(g)に示すような回路基板30aを得る。ここで、必要に応じて金属層4に金、ニッケル、錫などのメッキを施してもよい。セミアディティブ法の場合、フォトレジスト20を除去し、続いてスライトエッチングにて下地層2を除去する。
更に、バンプ11を有する電子部品10を金属層4の上面に位置合わせして載置し、バンプ11を加熱及び加圧して接続することで、図4(h)に示すような半導体装置40aを得る。
以上、セミアディティブ法によって下地層2を形成した場合の回路基板30aの製造方法について説明したが、フルアディティブ法による場合は以下のようになる。すなわち、下地層形成工程において、下地層2としてパラジウム、ニッケルやクロムなどを触媒付与処理し、乾燥させる。例えば、クロムとニッケルを1:4の割合で厚さ5nm形成し、次に銅を200nmの厚さで形成する。ここで触媒とは、そのままではメッキ成長の核としては働かないが、活性化処理をすることでメッキ成長の核となるもののことを言う。触媒付与処理は補強用支持層3を可撓性フィルム1の下面に形成する前に、長尺の可撓性フィルム1上で実施しても良い。フォトレジスト形成工程は、セミアディティブ法と同様である。また、下地層2の上面に金属層4を形成する工程は、下地層2の触媒を活性化処理してから、硫酸銅とホルムアルデヒドの組合せからなる無電解メッキ液に回路基板用部材30を浸漬することで、下地層2の上面に厚さ2μmから20μmの金属層4となる銅メッキ膜が形成される。なお、金属膜4を形成した後、フォトレジスト20を除去するが、フルアディティブ法の場合はその後に下地層2を必ずしも除去しなくとも良い。
なお、フルアディティブ法とセミアディティブ法のいずれの場合においても、金属層4と下地層2は可撓性フィルム1の上面に必ずしも形成されている必要はなく、図1(b)に示すように補強用支持層3の上面に形成されてもよく、可撓性フィルム1の下面と補強用支持層3の上面の両方に形成されていても良い。更に、補強用支持層3も可撓性フィルム1の一方の面にだけでなく、両面に形成されていてもよい。
以上、第1及び第2の実施形態においては、可撓性フィルム1が熱や湿度の影響を受けることを補強用支持層3が防ぐため、可撓性フィルム1が変形するのを防止した回路基板30a、30b、31a、31bが得られるとともに、高精細に電子部品10と接続することができる。
また、可撓性を有する厚さの補強用支持層3で可撓性フィルム1を補強するため、補強支持層3と可撓性フィルム1が積層されてもなお可撓性を有する。したがって、長尺連続体で回路パターンを形成するエッチング工程から回路基板31に電子部品を実装する工程までを実施することができる。
<第3の実施形態>
図5及び図6は本発明の第3の実施形態に係る回路基板及び半導体装置を説明する図である。図5は、本実施形態の回路基板を備えた半導体装置の部分平面図であり、図6は図5のA−A断面で破断した断面図である。
図5及び図6に示すように、半導体装置50は、回路基板60aと、回路基板60aに実装されたICなどの被接続物である電子部品51とを備える。回路基板60aは、可撓性フィルム61を中央に挟むように、下面に薄膜形成法で形成された補強用支持層62が形成され、可撓性フィルム61の上面に回路パターンが形成された金属層63が形成されている。また、金属層63の上面には、ソルダーレジスト64が形成されている。ソルダーレジスト64は、エポキシ系の樹脂などが選択される。ソルダーレジスト64は、両縁端において金属層63を帯状に露出させていて、他の基板やパネルなど、被接続物である外部接続物52を接続することが可能な接続部である外部接続部60bを形成している。また、上面中央部においても金属層63を露出させていて、被接続物であるICなどの電子部品51を接続することが可能な電子部品接続部60cを形成している。電子部品51は、回路基板60aと相対する面に突出するバンプ51aを有していて、これらによって回路基板60aの金属層63と電気的、機械的に接続されている。また、電子部品51は、さらにボンディングワイヤ53によっても金属層63と電気的に接続されている。
また、補強用支持層62は、可撓性フィルム61の下面において、被接続物である電子部品51が接続される電子部品接続部60cと対応する範囲に形成された第1の部分62aと、被接続物である外部接続物52が接続される外部接続部60bと対応する範囲にのみに形成された第2の部分62bとで構成されている。より詳しくは、補強用支持層62の第1の部分62aは、電子部品接続部60cと対応する範囲において、少なくとも電子部品51のバンプ51aが金属層53と接続される範囲と対向する範囲で形成されていて、電子部品接続部60cとして金属層63が露出し、ソルダーレジスト64が形成されていない範囲と対向する範囲で形成されていることがより好適である。同様に、補強用支持層62の第2の部分62bは、外部接続部60bと対応する範囲において、少なくとも外部接続物52が金属層63と接続される範囲と対向する範囲で形成されていて、外部接続部60bとして金属層63が露出してソルダーレジスト64が形成されていない範囲と対向する範囲で形成されていることがより好適である。なお、可撓性フィルム61、補強用支持層62、及び金属層63の詳細については、第1及び第2の実施形態同様なので、その説明を省略する。
以上により、少なくとも電子部品51や外部接続物52が接続されることで熱や湿度の影響を受ける範囲である第1の部分62a及び第2の部分62bに補強用支持層62が形成されていることで、可撓性フィルム1が変形するのを防止した回路基板60a、高精細に電子部品51及び外部接続物52と接続することができる。一方、第1の部分62a及び第2の部分62bに限定されて補強用支持層62が形成されていることで製造コストの削減を図ることができる。
本実施形態の回路基板60a及び半導体装置50は、第1及び第2の実施形態同様の製造方法であり、補強用支持層62を形成する際は、第1の部分62a及び第2の部分62bのみにパターニングすることによって形成する。なお、本実施形態の回路基板60a及び半導体装置50を製造する際には、以下に示すような製造方法を用いることもできる。
図7は、本発明の第3の実施形態に係る回路基板及び回路基板備えた半導体装置の他の製造方法を説明するための各工程終了後の状態を示す部分断面図であり、(a)は金属層形成工程終了後の状態を示す図、(b)はフォトレジスト形成工程終了後の状態を示す図、(c)は露光・現像工程終了後の状態を示す図、(d)は回路パターン形成工程終了後の状態を示す図、(e)はフォトレジスト除去工程終了後の状態を示す図、(f)はソルダーレジスト形成工程終了後の状態を示す図、(g)は補強用支持層形成工程終了後の回路基板完成状態を示す図である。さらに図7(h)は回路基板を利用した半導体装置の例を示す部分断面図である。
まず、図7(a)で可撓性フィルム61の上面に金属層63を形成する。次に、図7(b)で金属層63の上面にフォトレジスト56を形成し、このフォトレジスト56を所定のパターンを有するフォトマスク(図示せず)を介して露光したあと、現像して図7(c)に示すように、回路パターンを形成する箇所にフォトレジスト56が形成された回路基板用部材60を得る。
次に図7(d)に示すように、フォトレジスト56が形成されていない部分の金属層63をエッチングする。そして、図7(e)に示すように、フォトレジスト56を除去した後に、図7(f)に示すように、スプレーコート法などによってソルダーレジスト64を形成する。次に、図7(h)に示すように、可撓性フィルム61の下面において、電子部品接続部60c及び外部接続部60bと対応する第1の部分62a及び第2の部分62bに、印刷法、ディスペンス法、スプレーコート法で補強用支持層62を形成することで、回路基板60aを得る。
更に、バンプ51aを有する電子部品51を金属層63の上面に位置合わせして載置し、バンプ51aを加熱及び加圧して接続した後、対応する位置においてボンディングワイヤで接続することで、半導体装置50を得る。
第1の実施形態に係る回路基板を説明する部分断面図である。 第1の実施形態に係る回路基板の製造方法を説明する部分断面図である。 第2の実施形態に係る回路基板を説明する部分断面図である。 第2の実施形態に係る回路基板の製造方法を説明する部分断面図である。 第3の実施形態に係る半導体装置を説明する部分平面図である。 第3の実施形態に係る半導体装置を説明する断面図である。 第3の実施形態に係る回路基板の製造方法を説明する断面図である。 従来例を説明する図である。
符号の説明
1、61 可撓性フィルム 2 下地層 3、62 補強用支持層 4、64 金属層 10、51 電子部品(被接続物) 11、51a バンプ 20、56 レジスト 30、31、60 回路基板用部材 30a、30b、31a、31c、60a 回路基板 40a、41a、50 半導体装置52外 外部接続物(被接続物)60b 外部接続部(接続部)60c 電子部品接続部(接続部)

Claims (6)

  1. フィルムと、
    前記フィルムの一面上に直接0.1μm〜0.5μmの厚みで堆積する、ガラスまたはセラミックスからなる第1補強用支持層と、
    前記第1補強用支持層の前記フィルムに接する面とは反対の面に形成され、回路パターンを有する金属層とを有し
    該金属層の少なくとも一部には、該金属層と電気的に接続する被接続物を接続可能な接続部が形成され、
    前記第1補強用支持層は、前記フィルムの前記一面上の全てのうち前記接続部と対応する部分に形成されている回路基板。
  2. 前記フィルムの前記第1補強用支持層に接する面とは反対の面上の全てのうち前記接続部と対応する部分に、直接0.1μm〜0.5μmの厚みで堆積する、ガラスまたはセラミックスからなる第2補強用支持層を有することを特徴とする請求項1に記載の回路基板。
  3. 前記金属層は、下地層を介して前記第1補強用支持層上に形成されていることを特徴とする請求項1または2に記載の回路基板。
  4. 請求項1ないし3のいずれか1項に記載の回路基板と、前記回路基板の金属層に接続された電子部品と、を有する半導体装置。
  5. フィルムの一面上に直接0.1μm〜0.5μmの厚みで堆積する、ガラスまたはセラミックスからなる補強用支持層を形成する工程と、
    前記補強用支持層の前記フィルムに接する面とは反対の面に形成した金属層に、回路パターンを形成する工程と、を有し、
    該金属層に回路パターンを形成する工程では、該金属層の少なくとも一部に、該金属層と電気的に接続する被接続物を接続可能な接続部を形成し、
    前記補強用支持層を形成する工程では、前記フィルムの前記一面上の全てのうち前記接続部と対応する部分に前記補強用支持層を形成する回路基板の製造方法。
  6. 前記補強用支持層を形成する工程において、前記フィルムが巻かれたロールから前記ロールを引き出して前記補強用支持層を連続的に形成し、前記補強用支持層が形成された前記フィルムを巻き取り用ロールに巻き取る請求項5に記載の回路基板の製造方法。
JP2006207911A 2005-08-10 2006-07-31 回路基板とその製造方法、及び半導体装置 Expired - Fee Related JP4883442B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006207911A JP4883442B2 (ja) 2005-08-10 2006-07-31 回路基板とその製造方法、及び半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2005231847 2005-08-10
JP2005231847 2005-08-10
JP2006207911A JP4883442B2 (ja) 2005-08-10 2006-07-31 回路基板とその製造方法、及び半導体装置

Publications (2)

Publication Number Publication Date
JP2007073935A JP2007073935A (ja) 2007-03-22
JP4883442B2 true JP4883442B2 (ja) 2012-02-22

Family

ID=37935085

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006207911A Expired - Fee Related JP4883442B2 (ja) 2005-08-10 2006-07-31 回路基板とその製造方法、及び半導体装置

Country Status (1)

Country Link
JP (1) JP4883442B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010219128A (ja) * 2009-03-13 2010-09-30 Nec Tokin Corp 固体電解コンデンサ

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0661600A (ja) * 1992-08-07 1994-03-04 Mitsui Toatsu Chem Inc フレキシブル回路基板
JPH06164077A (ja) * 1992-11-17 1994-06-10 Nitto Denko Corp 複合回路基板
JPH11268183A (ja) * 1998-03-19 1999-10-05 Mitsui Chem Inc ポリイミド−金属積層体およびその製造方法
JP2003068804A (ja) * 2001-08-22 2003-03-07 Mitsui Mining & Smelting Co Ltd 電子部品実装用基板
JP2005093502A (ja) * 2003-09-12 2005-04-07 Hitachi Cable Ltd 半導体装置用テープキャリア

Also Published As

Publication number Publication date
JP2007073935A (ja) 2007-03-22

Similar Documents

Publication Publication Date Title
US9040832B2 (en) Wiring substrate and method of manufacturing the same
US20060220242A1 (en) Method for producing flexible printed wiring board, and flexible printed wiring board
KR20090056824A (ko) 배선 기판 및 전자 부품 장치
KR20080044174A (ko) 반도체 패키지 및 그 제조방법
KR20000006037A (ko) 저열팽창회로보드및다층회로보드
US20090134530A1 (en) Wiring substrate and method of manufacturing the same
US6524889B2 (en) Method of transcribing a wiring pattern from an original substrate to a substrate with closely matched thermal expansion coefficients between both substrates for dimensional control of the transcribed pattern
JP4883442B2 (ja) 回路基板とその製造方法、及び半導体装置
US9398704B2 (en) Manufacturing method of metal structure of flexible multi-layer substrate
JP2008300881A (ja) 回路基板用部材およびそれを用いた電子部品実装回路基板の製造方法
JP3555502B2 (ja) Cof用tabテープキャリアの製造方法
JP2010141126A (ja) 半導体装置の製造方法
JP4211350B2 (ja) 多層回路基板用部材および多層回路基板の製造方法
JP4299601B2 (ja) 多層配線基板
JP2004319660A (ja) 回路基板用部材および回路基板の製造方法
JP4549807B2 (ja) 多層プリント配線板の製造方法、多層プリント配線板及び電子装置
JPS60216573A (ja) フレキシブル印刷配線板の製造方法
JP2006013030A (ja) 回路基板用部材およびその製造方法
JP3444787B2 (ja) 電子部品実装用フィルムキャリアテープおよび電子部品実装用フィルムキャリアテープの製造方法
JP4075652B2 (ja) 半導体装置の製造方法
JP2008243899A (ja) 回路基板の製造方法および回路基板
JP4158659B2 (ja) 電子部品実装回路基板の製造方法
JP4077665B2 (ja) コンタクトプローブの製造方法
JP4135375B2 (ja) 回路基板用部材および回路基板の製造方法
JP2012018952A (ja) プリント配線基板、半導体装置、プリント配線基板の製造方法及び半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090127

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110125

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110830

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111027

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111122

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20111125

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111125

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141216

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4883442

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees