JP4875201B2 - 種々の電荷サンプリング回路 - Google Patents
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Description
Claims (15)
- 帯域通過電荷サンプリング(BPCS)回路(5)であって、信号制御発生器(7)を備え、差動アナログ信号の第1の端と第2の端を制御して、重みおよびサンプリング(W&S)段階で前記制御信号発生器(7)からのW&S信号に応じてW&S要素(6)で重みを付け、ここで前記アナログ信号の電流は前記W&S信号がW&S段階にあるときだけ前記W&S要素(6)を通過し、また前記制御信号発生器(7)は前記W&S段階で前記W&S要素(6)の出力信号を制御して積分器(3)で積分し、ここで前記W&S要素(6)の出力信号の電流を積分して積分電荷を生成して、前記W&S段階の終わりに比例電圧または電流サンプルを信号出力で生成することを特徴とする帯域通過電荷サンプリング(BPCS)回路(5)。
- 請求項1記載の帯域通過電荷サンプリング(BPCS)回路(5)であって、第1のスイッチ(2A)であって、前記差動アナログ信号の第1の端を受ける信号入力と、前記重みおよびサンプリング(W&S)要素(6)の信号入力に接続する信号出力と、前記制御信号発生器(7)のクロック出力に接続してクロック信号を受けるときだけ前記スイッチ(2A)を制御して導通させる制御入力とを有する第1のスイッチ(2A)と、第2のスイッチ(2B)であって、前記差動アナログ信号の第2の端を受ける信号入力と、前記重みおよびサンプリング(W&S)要素(6)の前記信号入力に接続する信号出力と、前記制御信号発生器(7)の反転クロック出力に接続してクロック信号を受けるときだけ前記スイッチ(2B)を制御して導通させる制御入力とを有する第2のスイッチ(2B)と、前記重みおよびサンプリング(W&S)要素(7)であって、前記制御信号発生器のW&S信号出力に接続する制御入力を有し、ここで前記アナログ信号の電流は前記W&S信号が前記クロックのnサイクルを含むW&S段階にあるときだけ前記W&S要素(6)を通過し、前記アナログ信号の電流は一定、直線、ガウスまたはその他の重み関数を持つ前記W&S信号により制御されるW&S要素(6)と、積分器であって、前記W&S要素(6)の出力に接続する信号入力と前記制御信号発生器(7)のリセット信号出力に接続する制御入力を持つ積分器と、を備えることを特徴とする帯域通過電荷サンプリング(BPCS)回路(5)。
- 請求項1又は2記載の帯域通過電荷サンプリング(BPCS)回路(5)であって、制御信号発生器(7)は積分器を制御して前記リセット信号が始まるリセット段階まで前記サンプルを保持することを特徴とする帯域通過電荷サンプリング(BPCS)回路(5)。
- 請求項1乃至3の何れか一項記載の帯域通過電荷サンプリング(BPCS)回路(5)であって、前記サンプルは前記アナログ信号のベースバンド内容を表し、前記出力周波数は2(p−1)fc≦fin≦pfcにおいてfout=|fin−(2p−1)fc|であり、ここでfinは前記アナログ信号の周波数成分の1つ、fcは前記クロックの周波数、pは整数で≧1であり、前記出力周波数の位相は前記finの位相とfcの位相に依存し、p=1は主周波数応答範囲を定義し、p>1では同じ形の周波数応答を繰り返すが振幅は減少し、所定のpでは(2p−1)fc−fin1=fin2−(2p−1)fcのとき周波数fin1(<(2p−1)fc)とfin2(>(2p−1)fc)において同じ出力周波数が得られるが位相は異なり、前記周波数応答の帯域幅と形は前記n(nが大きいほど帯域幅は狭い)と前記重み関数(一定、直線、ガウス、またはその他の関数)に依存し、前記BPCS回路は同時にフィルタとミクサとサンプラであることを特徴とする帯域通過電荷サンプリング(BPCS)回路(5)。
- 請求項1乃至4の何れか一項記載の第1および第2のBPCS回路を特徴とする差動帯域電荷サンプリング(BPCS)回路(8)であって、前記BPCSの全ての制御信号発生器を共通の制御信号発生器(7)に置き換え、前記第1のBPCS回路の第1信号入力と第2の信号入力を前記第1のBPCS回路の第2入力と第1入力にそれぞれ接続し、また第1の信号入力と、第2の信号入力と、前記第1のBPCS回路の信号出力と、前記第2のBPCS回路の信号出力は、前記差動帯域電荷サンプリング(BPCS)回路の第1の信号入力と、第2の信号入力と、第1の信号出力と、第2の信号出力である差動帯域電荷サンプリング(BPCS)回路(8)。
- 請求項5記載の差動帯域電荷サンプリング(BPCS)回路(8)であって、前記第1のBPCS回路と前記第2のBPCS回路内の積分器(3A,3B)を統合して単一の差動積分器(10)を形成して前記アナログ信号の差動電流を積分し、差動サンプルを前記差動BPCS回路の前記第1の信号出力と前記第2の信号出力で生成することを特徴とする差動帯域電荷サンプリング(BPCS)回路(8)。
- 請求項1乃至4の何れか一項記載の多数のBPCS回路を備える並列BPCS回路(11)であって、全ての第1の信号入力をまとめて前記並列CS回路の第1のアナログ信号入力として接続して差動アナログ信号の第1の端を受け、全ての第2の信号入力をまとめて前記並列CS回路の第2のアナログ信号入力として接続して差動アナログ信号の第2の端を受け、全ての前記第1のスイッチを分離または統合し、全ての前記第2のスイッチを分離または統合し、前記BPCS回路内の全ての制御信号発生器を共通の制御信号発生器(13)に置き換え、マルチプレクサ(11)は前記BPCS回路の信号出力に接続する前記数の信号入力対と、前記共通の制御信号発生器の多重化信号出力に接続する制御入力と、信号出力とを有して、前記BPCS回路の信号出力が保持段階にあるとき前記BPCS回路の出力を多重化して前記信号出力に与え、ここで前記信号出力は前記並列BPCS回路の信号出力であり、また前記並列BPCS回路はサンプリング速度を高め、2連続サンプリング点の間の時間間隔を小さくし、前記並列BPCS回路は単一端回路であることを特徴とする並列BPCS回路(11)。
- 請求項5又は6記載の多数のBPCS回路を備える並列BPCS回路(11)であって、全ての第1の信号入力をまとめて前記並列BPCS回路の第1の信号入力として接続して差動アナログ信号の第1の端を受け、全ての第2の信号入力をまとめて前記並列BPCS回路の第2の信号入力として接続して差動アナログ信号の第2の端を受け、前記第1のBPCS回路内の全ての第1のスイッチを分離または統合し、前記第1のBPCS回路内の全ての第2のスイッチを分離または統合し、前記第2のBPCS回路内の全ての第1のスイッチを分離または統合し、前記第2のBPCS回路内の全ての第2のスイッチを分離または統合し、前記BPCS回路の全ての制御信号発生器を共通の制御信号発生器に置き換え、マルチプレクサは前記BPCS回路の信号出力対に接続する前記数の信号入力対と、前記共通の制御信号発生器の多重化信号出力に接続する制御入力と、出力対とを有して、前記BPCS回路の信号出力対が保持段階にあるとき前記BPCS回路の出力対を多重化して前記信号出力対に与え、ここで前記信号出力対は前記並列BPCS回路の信号出力対であり、また前記並列BPCS回路はサンプリング速度を高め、2連続サンプリング点の間の時間間隔を小さくし、ここで前記並列BPCS回路は差動回路であることを特徴とする並列BPCS回路(11)。
- 請求項7又は8記載の多数のBPCS回路を備える並列BPCS回路であって、制御信号発生器は、クロック入力と、クロック出力と、反転クロック出力と、前記数のW&S信号出力と、前記数のリセット信号出力と、前記数の多重化信号出力とを持ち、ここで前記クロック入力は前記並列BPCS回路のクロック入力であって、前記BPCS回路の全ての第1のスイッチの制御入力に接続する前記共通の信号制御発生器のクロック出力でクロック信号を生成し、また前記BPCS回路の全ての第2のスイッチの制御入力に接続する前記反転クロック出力の反転クロックを生成するのに用いられ、前記数のW&S信号出力は前記BPCS回路の全てのW&S要素(9A−9X)の制御入力に接続し、前記数のリセット信号出力は前記BPCS回路の全ての積分器(10A−10X)の制御入力に接続し、前記数の多重化信号とリセット信号とサンプリング信号と多重化信号とを均一に時間的に交互配置することを特徴とする並列BPCS回路。
- 請求項1乃至9の何れか一項記載の第1および第2のBPCS回路(39,42)を備える2ステップBPCS回路であって、
前記第1のBPCS回路(39)内の差動アナログ信号の第1の端と第2の端をそれぞれ受けて、前記第1のBPCS回路の信号出力または出力対で信号サンプルを第1のサンプリング速度で生成する第1の信号入力と第2の信号入力と、
前記第1のBPCS回路(39)からの信号を時間的に対称に前記第1のサンプリング速度に等しいクロック信号の周波数でその信号出力または出力対でチョッピングするチョッピング回路(40)と、
前記チョッピング回路からの信号を差動的にその信号出力対で増幅する差動出力増幅器(41)と、
を備え、
前記第2のBPCSの第1の信号入力と第2の信号入力は前記増幅器(41)の信号出力対に接続して、信号サンプルを第2のサンプリング速度で信号出力または出力対で生成することを特徴とする2ステップBPCS回路。 - 請求項10記載の2ステップBPCS回路であって、前記第1のBPCS回路(39)が用いる第1のクロック信号を受けるクロック入力を有し、また前記チョッピング回路のクロック入力と前記第2のBPCS回路のクロック入力に同時に与える第2のクロック信号を生成するクロック信号発生器(43)を備えることを特徴とする2ステップBPCS回路。
- 請求項1乃至11の何れか一項記載のBPCS回路のいずれかの種類におけるビルディング・ブロックの構成であって、
ドレンを信号入力とし、ゲートを制御入力とし、ソースを信号出力とする、n−MOSトランジスタを備える前記スイッチのn−MOS構成と、
ドレンを互いに接続して信号入力とし、ソースを互いに接続して信号出力とし、前記n−MOSトランジスタのゲートを制御入力とする、n−MOSトランジスタおよびp−MOSトランジスタと、入力を前記n−MOSトランジスタのゲートに接続し、出力を前記p−MOSトランジスタのゲートに接続するインバータと、を備える前記スイッチのCMOS構成と、
ドレンを信号入力とし、ゲートを制御入力とし、ソースを信号出力とするn−MOSトランジスタを備える前記W&S要素の構成と、
第1の端を信号入力とし、第2の端を接地するコンデンサと、必要に応じて前記信号入力と前記コンデンサの第1の端の間に挿入するオプションの抵抗器と、ドレンとソースを前記コンデンサの第1の端と第2の端にそれぞれ接続し、ゲートを制御入力とするn−MOSトランジスタと、を備える前記積分器の受動構成と、
信号入力と信号出力をそれぞれ前記差動積分器の第1の信号入力と第1の信号出力とする前記積分器の第1の受動構成と、信号入力と信号出力をそれぞれ前記差動積分器の第2の信号入力と第2の信号出力とする前記積分器の第2の受動構成と、を備える前記差動積分器の受動構成と、
正入力を接地し、負入力を前記積分器の信号入力とし、出力を前記積分器の信号出力とする差動入力単一出力増幅器と、第1の端を前記差動入力単一出力増幅器の負入力に接続するコンデンサと、入力を前記積分器の制御入力とするインバータと、信号入力を前記差動入力単一出力増幅器の負入力に接続し、制御入力を前記積分器の制御入力に接続し、信号出力を前記差動入力単一出力増幅器の出力に接続する前記スイッチの第1のn−MOSまたはCMOS構成と、信号入力を前記コンデンサの第2の端に接続し、制御入力を前記積分器の制御入力に接続し、信号出力を接地する前記スイッチの第2のn−MOSまたはCMOS構成と、信号入力を前記コンデンサの第2の端に接続し、制御入力を前記インバータの出力に接続し、信号出力を前記差動入力単一出力増幅器の出力に接続する前記スイッチの第3のn−MOSまたはCMOS構成と、必要に応じて前記積分器の信号入力と前記差動入力単一出力増幅器の負入力の間に挿入するオプションの抵抗器と、を備える前記積分器の能動構成と、
負入力と、正入力と、正出力と、負出力を前記差動積分器の第1の信号入力と、第2の信号入力と、第1の信号出力と、第2の信号出力とする差動入力差動出力増幅器と、第1の端を前記差動入力差動出力増幅器の負入力に接続する第1のコンデンサと、第1の端を前記差動入力差動出力増幅器の正入力に接続する第2のコンデンサと、入力を前記差動積分器の制御入力とするインバータと、信号入力を前記差動入力差動出力増幅器の負入力に接続し、制御入力を前記差動積分器の制御入力に接続し、信号出力を前記差動入力差動出力増幅器の正出力に接続する、前記スイッチの第1のn−MOS構成またはCMOS構成と、信号入力を前記第1のコンデンサの第2の端に接続し、制御入力を前記差動積分器の制御入力に接続し、信号出力を接地する前記スイッチの第2のn−MOS構成またはCMOS構成と、信号入力を前記第1のコンデンサの第2の端に接続し、制御入力を前記インバータの出力に接続し、信号出力を前記差動入力差動出力増幅器の正出力に接続する前記スイッチの第3のn−MOS構成またはCMOS構成と、信号入力を前記差動入力差動出力増幅器の正入力に接続し、制御入力を前記差動積分器の制御入力に接続し、信号出力を前記差動入力差動出力増幅器の負入力に接続する前記スイッチの第4のn−MOS構成またはCMOS構成と、信号入力を前記第2のコンデンサの第2の端に接続し、制御入力を前記差動積分器の制御入力に接続し、信号出力を接地する前記スイッチの第5のn−MOS構成またはCMOS構成と、信号入力を前記第2のコンデンサの第2の端に接続し、制御入力を前記インバータの出力に接続し、信号出力を前記差動入力差動出力増幅器の負出力に接続する前記スイッチの第6のn−MOS構成またはCMOS構成と、必要に応じて前記差動積分器の第1の信号入力と前記差動入力差動出力増幅器の負入力の間に挿入する第1のオプションの抵抗器と、必要に応じて前記差動積分器の第2の信号入力と前記差動入力差動出力増幅器の正入力の間に挿入する第2のオプションの抵抗器と、を備える前記差動積分器の能動構成と、
を備えることを特徴とするビルディング・ブロックの構成。 - 請求項1乃至11の何れか一項記載の第1および第2のBPCS回路を備えるフロントエンド・サンプリング無線受信装置であって、
前記クロック周波数の2倍以下の帯域幅を持ち、無線信号を受信して濾波する低域フィルタ(45)と、
差動的に増幅された無線信号を前記濾波された信号から生成する低雑音増幅器(46)と、
Iクロック信号をその信号出力に生成するローカル発振器(49)と、
信号入力を前記ローカル発振器(49)に接続して、前記Iクロック信号と同じ振幅でπ/2位相シフトしたQクロック信号をその信号出力に生成するπ/2移相器(48)と、
を備え、
前記低雑音増幅器(46)の信号出力対の2端を前記第1のBPCS回路(47A)と第2のBPCS回路(47B)にそれぞれ接続し、前記Iクロック信号出力を前記第1のBPCS回路(47A)のクロック入力に接続し、前記Qクロック信号出力を前記第2のBPCS回路(47B)のクロック入力に接続して、前記無線信号のベースバンドIサンプルを前記第1のBPCS回路(47A)の信号出力または出力対で生成し、前記無線信号のベースバンドQサンプルを前記第2のBPCS回路(47B)の信号出力または出力対で生成することを特徴とするフロントエンド・サンプリング無線受信装置。 - 請求項13記載のフロントエンド・サンプリング無線受信装置であって、
前記第1および第2のBPCS回路(47A,47B)の前記ローカル発振器(49)と前記移相器(48)と前記クロック発生器を組み合わせて、差動Iクロック信号およびQクロック信号を一層効果的にまた正確に生成し、
前記ベースバンドIサンプルおよびQサンプルを、2個の別個のアナログ・ディジタル変換器によりまたは単一の多重化アナログ・ディジタル変換器によりディジタル信号に変換し、
前記ディジタル信号をデジタル信号処理(DSP)ユニットで処理し、
前記フロントエンド・サンプリング無線受信装置は非常に簡単化されたアナログ部を有する優れたアナログ無線受信装置であり、またDSPの能力を高度に利用する、
ことを特徴とするフロントエンド・サンプリング無線受信装置。 - W&S段階で差動アナログ信号の第1の端と第2の端に重みを付け、前記W&S段階で重み付き信号を積分するステップであって、前記重み付き信号の電流が積分電荷として積分される、前記ステップと、
前記W&S段階の終わりに比例電圧または電流サンプルを生成するステップと、
を含むことを特徴とする電荷サンプリングの方法。
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