KR100711824B1 - 능동 전류 모드 샘플링 회로 - Google Patents

Abstract

본 발명은 OP 앰프(103) 및, 적어도 한 스위치 커패시터(C2, C2a, C2b)를 구비하는 능동 전류 모드 샘플링 회로에 관한 것이다. 이 회로의 전력 소비를 줄이기 위해, 제1스위칭 소자들(S101a, S101b, S102a, S102b)이 충전 기간(Ф1) 동안 OP 앰프(103)의 입력과 출력 사이에서 스위치 커패시터(C2, C2a, C2b)를 스위치한다. 또, 제2스위칭 소자들(S103a, S103b, S104a, S104b)은 방전 기간(Ф2) 동안 스위치 커패시터(C2, C2a, C2b)를 다음 단(104)과 연결하여, 스위치 커패시터(C2, C2a, C2b)의 전하가 다음 단(104)으로 공급되도록 한다. 본 발명은 또한 이러한 샘플링 회로를 포함하는 디바이스(107) 및 이러한 샘플링 회로를 동작시키는 방법과도 관련된다.

Description

능동 전류 모드 샘플링 회로{Active current mode sampling circuit}

본 발명은 OP 앰프 및 적어도 하나의 스위치 커패시터를 포함하는 능동 전류 모드 샘플링 회로에 관한 것이다. 또한 본 발명은 상기 샘플링 회로를 포함하는 장치 및 동작 방법에 관한 것이기도 하다.

샘플링 회로들은 이 기술분야의 수준으로부터 알려져 있다. 샘플링 회로는 수신된 신호들을 샘플링하도록 수신기 등에서 이용될 수 있다.

통상적 수신기는 보통 복잡한 아날로그 기술들과 BiCMOS(bipolar complementary metal-oxide semiconductor) 또는 기타 아날로그형 반도체를 이용하여 구현된다.

예시하기 위해, 전형적 아날로그 직류 변환 수신기를 도 1과 같이 나타낸다.

도시된 이 수신기는, 수신된 무선 주파수(RF) 신호들을 증폭하기 위한 저잡음 앰프(LNA)(10), 증폭된 RF 신호들을 하향변환하기 위한 믹서들(11), 하향변환된 신호들을 처리하기 위한 아날로그 신호 처리 소자(12), 처리된 아날로그 신호들을 디지털 신호들로 변환하기 위한 아날로그-디지털 변환기들(ADC)(13), 및 디지털 신호들의 추가 처리를 위한 디지털 신호 처리 소자(DSP)(14)를 포함한다. 아날로그 하향변환된 신호를 처리하기 위해, 아날로그 신호 처리 소자(12)는 N차 로우-패스 필터(LPF), 아날로그 이득 제어(AGC), 직류(DC) 오프셋 제거 등을 포함한다. 디지털 신호를 처리하기 위해, DSP(14)는 데시메이션(decimation)단, LPF 등을 포함한다. DSP(22)의 출력은 디지털 기저대역(BB) 출력을 형성한다.

이런 종류의 수신기는 원치않는 신호들을 감쇠시키기 위해 고차의 아날로그 기저대역 필터들을 필요로 함과 동시에, 높은 인밴드(in-band) 증폭을 포함한다. 수반하는 시스템에 따라,즉, GSM(global system for mobile communications), CDMA(code division multiple access), WCDMA(wideband CDMA), 등등에 따라, 7차 까지의 아날로그 필터들이 요구될 수 있다. 복잡한 필터 외에도, 샘플링 주파수, 다이내믹 영역 및 관련 반도체 가격 면에서 ADC 요건을 완화하기 위해 정밀한 AGC가 요구된다. 이러한 목적을 달성하기 위해, 그 구성시 수많은 고품질의 저항들과 커패시터들이 필요로 된다. 높은 온도 종속성 및 레지스터-커패시터(RC) 시정수들의 프로세스 변동으로 인해, 흔히 어떤 종류의 조정이나 튜닝이 더 요구된다. 게다가, 고품질 저항들은 추가 마스크 층들을 필요로 하여, 이것이 생산 공정의 가격을 증가시킨다.

가격 요인에 따라, 디지털화로 집적 레벨을 증가시키는 것, 즉 딥 서브-미크론(micron) COMS와 같은 순수 디지털 반도체 공정시 RF 수신기들과 아날로그 입력 인터페이스 회로들을 디지털 신호 처리 블록들과 함께 구현하는 것이 보통 요망되고 있다. 또한 이러한 추세를 지원하기 위해, 필터링과 같이 보통은 아날로그 도메인에서 구현되는 신호 처리 기능들을 디지털 기술들로 구현할 수 있는 회로 기술들이 개발되고 있다.

직류 변환 수신기의 또 다른 디지털 구성의 블록도를 도 2와 같이 나타낸다.

도 2의 수신기 역시 수신된 RF 신호들을 증폭하기 위한 LNA(20)를 포함한다. 거기에, 수신된 아날로그 신호들을 처리하기 위한 제1집적 처리 소자(210)를 포함한다. 그 처리는 주파수 하향 변환, 아날로그 전치 필터링 및 ADC들의 아날로그-디지털 변환을 포함한다. 수신기는 그 외에, 결과적 디지털 신호들을 처리하기 위한 DSP(22)를 포함한다. DSP(22)는 보다 상세히 말하면 데시메이션, 로우 패스 필터링, 자동 이득 제어, 직류(DC) 오프셋 제거 등을 수행한다. DSP(22)의 출력은 디지털 기저대역(BB) 출력을 구성한다.

RF 및 아날로그 인터페이스 회로들의 디지털화의 이점에는 집적 레벨 향상, 프로세스 기술 축소를 통한 시간에 따른 크기 감소, 회로들의 유연성 및 적응성 향상, 디자인 합성을 통해 가능할 수 있는 짧아진 디자인 주기, 회로의 간편성 및 재사용성, 디지털 도메인의 복합 신호 처리 구현, 생산시의 조정 감소, 성능 제어의 향상이 포함된다.

RF 수신기의 디지털화를 구현하는 한 가지 방법이 서브 샘플링 기술을 활용하는 것으로, 여기에서 주파수 하향변환 및 샘플링은 합해져서 전압 모드 샘플링 동작에 의해 수행된다. 이 방법은 그러나 여전히 연속적인 시간의 안티-앨리어싱(antialias) 필터를 필요로 한다는 단점을 가진다. 실제로, 전압 모드 샘플링 동작은 보통의 직접 변환 RF 수신기에 비해 안티-앨리어싱 필터 구성을 더 복잡하게 만드는데, 그 이유는 이 필터가 RF 주파수대에서 극히 선택적인 밴드패스 필터를 필요로 하기 때문이다.

온 칩 시스템(SoC, System-on-chip)에 의한 RF 수신기의 디지털화를 구현하기 위한 보다 유망한 방법이, 전하 샘플링으로도 불리는 전류 모드 샘플링 동작을 이용하는 것이다. 전류 모드 샘플링은 전압 모드 샘플링에 비해 여러 장점을 가진다. 전류 모드 샘플링 동작은 고유한 안티-앨리어싱 필터링을 포함한다. 따라서, 일반적인 전압 모드 샘플링시 요구되는 부가적 안티-앨리어싱 필터는 없어도 된다. 안티-앨리어싱 필터 주파수 응답은 조정될 필요가 없는데, 그것은 이것이 아날로그 반도체 집적시의 최선의 제어 패러미터들 가운데 커피시터율 및 클럭 주파수에 비례하기 때문이다. 게다가 전류 모드 샘플링 동작은 순수 디지털 딥-서브미크론(deep-submicron) CMOS 공정으로 구현하는데 적합하다. 그 이유는 고품질 저항에 필요로 되는 부가적 마스크 층들을 없앨 수 있기 때문이다. 또, 주파수 하향 변환은 전류 모드 샘플링 회로와 쉽게 결합될 수 있다.

주파수 하향 변환 없는 전류 모드 샘플링의 동작 원리가 도 3의 개략적 회로에 도시된다. 회로는 트랜스 컨덕턴스 소자(GM)(30)를 구비하고, 이 소자는 제1스위칭 소자(S31)와 제2스위칭 소자(S32)를 통해 출력부에 연결된다. 제1스위칭 소자(S31)와 제2스위칭 소자(S32) 사이에서, 샘플링 커패시터(C30)와 제3스위칭 소자(33)는 서로 병렬로 그라운드에 연결된다.

트랜스 컨덕턴스 소자(30)는 입력 전압 모드 신호(VIN)를 전류 모드 신호로 변환한다. 제1스위칭 소자(S31)는 적분 주기(Ф1) 중에 닫히고, 전류 모드 신호는 그 적분 주기(Ф1) 중에 샘플링 커패시터(C30)에 의해 적분된다. 이 적분 주기(Ф1) 다음에, 그 결과에 따른 커패시터(C30) 양단의 전압(결과 전압)이 추가 처리를 위해 이어지는 단들에서 샘플링된다. 결과 전압(VOUT)은 좀 더 구체적으로 말해 방전 주기(Ф2) 중에 제2스위칭 소자(S32)를 닫음으로써 다음 단들로 공급된다. 다음 적분 주기(Ф1)가 새 샘플에 대해 들어가기 전에, 제3스위칭 소자(S33)를 닫아 샘플링 커패시터(C30)를 리셋한다.

도 4는 주파수 하향 변환을 하는 전류 모드 샘플링 회로를 나타낸 것으로, 여기서 트랜스 컨덕턴스 소자(40), 스위칭 소자들(S41, S42, 및 S43) 및 샘플링 커패시컨스(C40)가 도 3과 동일한 방식으로 배치되어 있다. 도 4의 회로에서는 그러나, 주파수 하향 변환을 수행하는 스위칭 소자(S44)가 트랜스 컨덕턴스 소자(40)와, 소자들 C40, S41, S42, 및 S43이 있는 실제 샘플링 회로 사이에 삽입되어 있다. 스위칭 소자(S44)는 로컬 오실레이터 신호(LO)에 의해 제어된다.

트랜스 컨턱턴스 소자(40)는 입력 RF 전압 모드 신호(VRF)를 전류 모드 신호로 변환한다. 그리고 나서 그 결과에 따른 전류 모드 신호(결과 전류)가 스위칭 소자(S44)에 의해 주파수 변환된다. 하향 변환의 목적은 트랜스 컨덕턴스 소자(40)에 의해 제공된 전류 신호를 그 무선 주파수에서, 충분한 성능으로 샘플링될 수 있는 주파수 범위 아래로, 가령, 도 5에 도시된 것과 같이 중간 주파수(IF, intermediate frequency)나 기저 대역(BB)으로 놓자는 데 있다. 그 다음 샘플링도 도 3의 회로에서와 동일한다. 즉, 스위칭 소자(S41)는 적분 기간들(Ф1) 중에 닫혀져서 전류 모드 신호가 샘플링 커패시터(C40)에 의해 적분되도록 한다. 그 결과에 따른 커패시터(C40) 양단의 BB 또는 IF 전압(VBB/VIF)은 방전 주기(Ф2) 중에 제2스위칭 소자(S42)를 닫음으로써 다음 단으로 제공된다. 다음 적분 주기(Ф1) 전에, 제3스위칭 소자(S43)를 닫음으로써 샘플링 커패시터(C40)가 리셋된다.

상기 전류 모드 샘플링에 대해서는 가령 2000년 마이크로웨이브 및 밀리미터 웨이브 기술 활동에 대한 2차 국제 회의에서 Jiren Yuan에 의한 "무선 어플리케이션들을 위한 내장형 필터 기능과의 전하 샘플링 믹서", 2001년 Oulu 대학의 학위 논문에 기재된 Karvonen S.의 "하향 변환 직교 샘플러의 분석 및 구현", 2001년 회로와 시스템에 관한 IEEE 국제 회보 4권, Karvonen S., Riley T., 및 Kostamovaara J.에 의한 "저잡음 직교 서브 샘플링 믹서", 그리고 2002년 회로와 시스템에 관한 IEEE 국제 회보 1권, Karvonen S., Riley T., 및 Kostamovaara J.에 의한 "DS 양자화 임펄스 응답과의 전하 샘플링 믹서"에 기술되었다.

소정 시간 주기 동안의 전류 모드 신호의 적분은 SINC=sin(x)/x 타입의 주파수 도메인 전달 함수를 발생하고, 이 함수는 샘플링 주파수 Fs 및 그 배수들인 2Fs, 3Fs, 등등에서 트랜스미션 제로를 가진다. 따라서, 전달 함수 제로는 샘플링 동작에 대해 고유한 안티-앨리어싱 필터를 생성한다. 즉, 그 고유한 안티-앨리어싱 필터링으로 인해 폴딩(folding) 간섭 및 잡음이 필터링된다. 전류 모드 샘플링의 전달 함수 및 앨리어싱이 도 6에 그려져 있다. 알 수 있는 바와 같이, 전달 함수는 앨리어싱 주파수 밴드들의 큰 감쇠를 포함한다, 즉 Fs, 2Fs, 3Fs, 등등, 특히 샘플링 주파수 Fs 인근에서 거의 제로가 된다. 따라서, 전류 모드 샘플링은 샘플링 주파수에 비해 신호 밴드가 좁은 오버 샘플링 ADC들과 함께 사용하는데 매우 적합하게 된다.

대체로 볼 때, 전류 모드 샘플링이 일종의 서브 샘플링을 이루는 것은 아니 며, 그에 따라 가령 전압 모드 RF 서브 샘플링 등과 관련된 문제를 갖지 않는다는 것을 알아야 한다.

도 7은 도 4에 도시된 것과 같은 주파수 하향 변환과 수동 전류 모드 샘플링의 간단한 구성을 나타낸 것이다. 도 7에서, 수동 전류 모드 샘플링 및 주파수 하향 변환은 로우 패스 필터링을 위한 스위치 커패시터 적분기와 더 결합된다.

따라서 도 7의 회로는 트랜스 컨덕턴스 소자(70), 주파수 하향 변환부(71), 샘플링부(72), 및 LPF부(75)를 포함한다.

트랜스 컨덕턴스 소자(70)는 두 개의 입력과 두 개의 출력을 가지며, 후자는 주파수 하향 변환부(71)와 연결된다. 주파수 하향 변환부(71)는 로컬 오실레이터에 의해 제어되는 네 개의 스위치들을 포함한다.

샘플링부(72)에서, 스위치(S71a), 샘플링 커패시터(Csa), 및 스위치(S72a)를 통해 주파수 하향 변환부(71)의 제1출력을 샘플링부(72)의 제1출력에 연결시키는 제1경로가 구현된다. 이 제1경로에서, 주파수 하향 변환부(71)의 제1출력은 커패시터(Cia)를 거쳐 그라운드(Vcm)에 더 연결된다. 이외에, 스위치(S71a)와 커패시터(Csa) 사이의 접속은 스위치(S73a)를 거쳐 그라운드(Vcm)에 연결되고, 한편 커패시터(Csa)와 스위치(S72a) 사이의 접속은 스위치(S74a)를 거쳐 그라운드(Vcm)로 연결된다. 주파수 하향 변환부(71)의 제2출력은 샘플링부(72)에서 구현되는 제2경로를 통해 똑같은 방식으로 샘플링부(72)의 제2출력에 연결된다. 제2경로에서, 상응하는 커패시터들은 각각 Csa 및 Cia 대신 Csb 및 Cib라고 명명되고, 상응하는 스위치들은 각각 S71a 및 S74a 대신 S71b 및 S74b로 명명된다.

제1 및 제2경로의 커패시터들(Csa 및 Csb)과 스위치들(S71a~S74a, 및 S71b~S74b)은 제1샘플러(73)를 형성한다. 그 외에 동일한 샘플러들(74) 등이 병렬로 제1샘플러(73)에 연결될 수 있다.

LPF부(75)는 OP 앰프(76)를 포함한다.

샘플링부(72)의 제1출력은 LPF부(75)의 제1입력을 거쳐 OP 앰프(76)의 제1입력에 연결되고, OP 앰프(76)의 제1출력은 LPF부(75)의 제1출력에 연결된다. 한편의 커패시터(C1a) 및, 다른 한편의 직렬 연결된 스위치(S75a), 커패시터(C2a), 및 스위치(S76a)가 OP 앰프(76)의 제1입력과 제1출력 사이에서 서로 병렬로 정렬된다. 스위치(S75a)와 커패시터(C2a) 사이의 연결은 스위치(S77a)를 통해 그라운드(Vcm)으로 연결되고, 한편 커패시터(C2a)와 스위치(S76a) 사이의 연결은 스위치(S78a)를 통해 그라운드(Vcm)에 연결된다.

샘플링부(72)의 제2출력은 LPF부(75)의 제2입력으로 연결된다. OP 앰프(76)의 제1입력 및 제1출력은 LPF부(75)의 제2입력과 LPF부(75)의 제2출력에 각각 연결되고, 해당 구성요소들은 OP 앰프(76)의 제1입력 및 제1출력에 연결되는 것처럼 직간접적으로 OP 앰프(76)의 제2입력 및 제2출력으로 연결된다. 상응하는 커패시터들은 각각 C1a 및 C2a 대신 C1b 및 C2b로 명명되고, 상응하는 스위치들은 각각 S75a~S78a 대신 S75b~S78b로 명명된다.

트랜스 컨덕턴스 소자(70)는 두 입력 RF 전압 모드 신호들을 RF 전류 모드 신호들로 변환하여 이들을 주파수 하향 변환부(71)로 제공한다. 별도의 LNA(미도시)가 트랜스 컨덕턴스 소자(70) 앞에서 사용될 수 있다. 이와 달리, 트랜스 컨덕 턴스 소자(70)가 LNA나 주파수 하향 변환부(71)의 필수 부분일 수도 있다. 그러나, 어떤 구성에서든, 하나 이상의 반도체 소자들이 트랜스 컨덕터 기능을 제공한다고 인식될 수 있다.

로컬 오실레이터는 교번 신호 LO+ 및 LO-를 주파수 하향 변환부(71)의 스위치들로 제공한다. LO+ 신호가 액티브일 때, 트랜스 컨덕턴스 소자(70)의 출력들은 직접적으로 샘플링부(72)에 연결된다, 즉, 트랜스 컨덕턴스 소자(70)의 제1출력이 샘플링부(72)의 제1경로에 연결되고, 트랜스 컨덕턴스 소자(70)의 제2출력이 샘플링부(72)의 제2경로에 연결된다. LO- 신호가 액티브일 때, 트랜스 컨덕턴스 소자(70)의 출력들은 크로스 연결(cross-coupled) 방식으로 샘플링부(72)에 연결된다, 즉, 트랜스 컨덕턴스 소자(70)의 제1출력은 샘플링부(72)의 제2경로에 연결되고, 트랜스 컨덕턴스 소자(70)의 제2출력은 샘블링부(72)의 제1경로에 연결된다. 이러한 동작으로, 트랜스 컨덕턴스 소자(70)에 의해 출력된 RF 전류 신호들이 IF 전류 신호들로 주파수 하향 변환된다.

샘플링부(72)에서, 스위치들(S71a, S74a, S71b, 및 S74b)은 클록 기간 Ф1인 동안에는 닫혀있으며, 한편 스위치들(S72a, S73a, S72b, 및 S73b)은 클록 기간 Ф2인 동안에 닫혀 있다. 클록 기간 Ф1 및 Ф2는 서로 번갈아 나타난다.

따라서 신호 전류는 각 클록 기간 Ф1인 동안 샘플링 커패시터들(Csa 및 Csb)에 의해 적분된다. 이 샘플링을 수동(passive)이라고 하는데, 이는 어떤 OP 앰프도 그 적분에 관여하지 않기 때문이다. 그리고 나서 샘플링 커패시터들(Csa 및 Csb)은 각 클록 기간 Ф2인 동안의 커패시터들(Csa 및 Csb)로부터 LPF부(76)로 의 전하 전달 중에 0으로 방전된다. 따라서, 개개의 다음 샘플링 기간 전에 스위치된 커패시터들(Csa 및 Csb)를 방전하기 위해 부가적 리셋 상태가 필요로 된다. 커패시터들(Cia 및 Cib)은 샘플링의 논(non)-오버랩 시간으로 인해 전달 함수 제로들의 이동을 방지하기 위해 필요로 된다. 그 외에, 커패시터들(Cia 및 Cib)은 RF 블로커 및 간섭을 감쇠하는데에도 사용된다.

이와 달리, 스위치들(S71a, S72a, S71b, 및 S72b)은 클록 기간 Ф1 동안 닫혀지고, 한편 스위치들(S73a, S74a, S73b, 및 S74b)은 클록 기간 Ф2 동안 닫혀진다. 이 경우, LPF부(76)로의 전하 전달이 각 클록 기간 Ф1의 커패시터들(Csa 및 Csb)의 충전 중에 일어나고, 한편 클록 기간 Ф2는 순수한 방전 상태에다.

병렬 샘플러들(74)은 샘플링 클록 주파수를 줄이거나 아날로그 FIR(유한 임펄스 응답) 필터 샘플링 단을 만드는데 사용될 수 있다.

그러면 LPF부(75)는 수신된 전류 샘플들에 대해 로우 패스 필터링을 수행한다. 이를 위해, 스위치들(S75a, S76a, S75b, 및 S76b)은 각 클록 기간 Ф1 에 닫혀지고, 한편 스위치들(S77a, S78a, S77b, 및 S78b)는 각 클록 기간 Ф2인 동안 닫혀진다.

LPF부(75)의 OP 앰프(76)의 전력 소비는 도 8에 제공된 것과 같은 변형된 실시예에 의해 감소될 수 있다.

도 8의 회로는 커패시터들(C2a 및 C2b)과 스위치들(S75a~S78a 및 S75b~S78b)이 제거되었다는 것만 제외하면 도 7의 회로와 정확히 동일한 구성 요소들을 포함한다. 또, 샘플링부(72)의 도시된 제1경로에 있는 스위치(S73a)는 더 이상 그라운 드 Vcm에 연결되지 않고, 대신 OP 앰프(76)의 제1출력에 연결된다. 스위치(S73a)와 커패시터(Csa)의 연결부는 샘플링부(72) 안에서 스위치(S81a)를 경유하여 스위치(S74a)와 커패시터(Csa) 사이의 연결부와 연결된다. 상응하는 구성이 OP 앰프(76)의 제2출력과 스위치(S81b)를 포함하는 샘플링부(72)의 도시된 제2경로 사이에 도입된다. OP 앰프(76)의 출력들은 같은 방식으로 임의의 가능한 추가 샘플러(74)의 제1 및 제2경로들에 병렬로 더 연결된다.

샘플링 동작은 도 7의 회로에서의 샘플링 동작과 유사하다. 이 경우에는 그러나, 커패시터들(Csa 및 Csb)이 각 클록 기간 Ф1 동안에 충전되고, 각 클록 기간 Ф2인 동안에는 OP 앰프(76)에 연결되고, 스위치들(S81a 및 S81b)을 닫아서 각각의 추가 리셋 클록 기간 Фr 동안 방전된다.

도 7의 회로와 비교할 때, 수정된 스위칭 기술 덕분에 전하 전달 클록 기간 Ф2에 OP 앰프(76)의 작업량이 느슨해지기 때문에 전력 소비가 더 낮아지게 된다. 그러나, 이 회로의 주요한 결점은, 각각의 다음 샘플링 전에 스위치 커패시터들(Csa 및 Csb)를 방전하기 위해 부가 리셋 클록 기간 Фr이 필요로 된다는 것이다. 부가 리셋 클록 기간 Фr 탓에, 병렬 샘플러들(74)이 샘플러(74)에 부가적으로 필요로 된다.

수동 전류 모드 샘플링에서, LPF부의 OP 앰프의 전류 소비 역시, 2000년 7월 헬싱키 공과 대학의 S.Lindfors에 의한 "무선 리시버들을 위한 CMOS 기저대역 집적 회로 기술"에 나타낸 것과 같은 데시메이션 회로를 이용해 줄어들 수 있다. 이 토폴로지에서, OP 앰프와 연결된 스위칭형 커패시터의 샘플링 주파수는 전류 모 드 샘플링의 입력 샘플링 주파수 보다 적을 수 있으므로, OP 앰프에 대한 저대역폭 조건을 파생시킨다.

그러나, 일반적으로 수동 전류 모드 샘플링의 중대한 단점은 트랜지스터들을 스위치로 함께 사용하는 것에서 비롯된다.

최근의 반도체 공정에서 트랜지스터들은 낮은 출력 임피던스를 가지므로, 기 제공된 회로들에서 사용되는 트랜스 컨덕턴스 소자들 역시 낮은 출력 임피던스를 가진다. 이 낮은 출력 임피던스는 전달 함수 제로의 누손을 일으키고 그에 따라 전류 모드 샘플링의 바람직한 안타-앨리어싱 필터 특성을 저하시킨다. 이 문제는 디지털 딥-서브 미크론 CMOS 공정시 사용 가능한 구성 요소들(출력 임피던스가 고유하게 낮은)을 이용해 수동 전류 모드 샘플링이 구현될 때 심각해진다.

저 출력 임피던스로부터 비롯되는 다른 심각한 결점이 3차 인터셉트 포인트(3rd order intercept point), IIP3에 대한 열악한 선형성이다. 샘플링 커패시터들의 적분 전압, 및 그에 따른 믹서 출력부 및 트랜스 컨덕턴스 소자의 일부 경우에서의 전압이 입력 신호의 함수이므로, 주파수 하향 변환부의 믹싱 트랜지스터들에서의 채널 변조 영향에 따라 신호에 종속된 왜곡이 일어난다.

RF 신호를 믹싱하는 트랜지스터들의 비선형성과 트랜스 컨덕턴스 소자의 낮은 출력 임피던스로 인해 비롯된 문제를 우회하는 기존의 회로 토폴로지가 도 9에 도시되고, 여기서 수동 전류 모드 샘플링 대신 능동 전류 모드 샘플링을 이용한다.

도 9의 회로 역시, 도 7을 참조해 위에서 기술된 것과 같이, RF 전압 모드 신호들을 RF 전류 모드 신호들로 변환하는 트랜스 컨덕턴스 소자(90), 및 RF 전류 신호들을 IF 전류 신호들로 주파수 하향 변환하기 위한 주파수 하향 변환부(91)를 포함한다. 이외에도, 도 9의 회로는 샘플링 및 LPF부(92), 그리고 그에 이어져서, ADC 또는 SC-필터의 일부를 실현하는 스위치 커패시터(SC) 블록(94)을 포함한다.

샘플링 및 LPF부(92)는 OP 앰프(93)를 포함한다. 주파수 햐향 변환부(91)의 제1출력은 샘플링 및 LPF부(92)의 제1입력을 거쳐 OP 앰프(93)의 제1입력으로 연결되고, OP 앰프(93)의 제1출력은 샘플링 및 LPF부(92)의 제1출력에 연결된다. 한 편의 커패시터(C1a)와, 다른 한 편에 직렬로 연결된 스위치(S91a), 커패시터(C2a), 및 스위치(S92a)가 OP 앰프(93)의 제1입력 및 제1출력 사이에서 서로 병렬로 정렬된다. 스위치(S91a)와 커패시터(C2a) 사이의 접속부는 스위치(S93a)를 통해 그라운드(Vcm)로 연결되고, 커패시터(C2a)와 스위치(S92a)의 접속부는 스위치(S94a)를 통해 그라운드(Vcm)로 연결된다.

주파수 하향 변환부(91)의 제2출력은 샘플링 및 LPF부(92)의 제2입력으로 연결된다. OP 앰프(93)의 제2입출력은 각각 샘플링 및 LPF부(92)의 제2입출력과 연결되며, 상응하는 구성요소들이 OP 앰프(93)의 제1입출력에 대해서와 같이 직간접적으로 OP 앰프(93)의 제2입출력에 연결된다. 상응하는 커패시터들은 C1a 및 C2a 대신 각각 C1b 및 C2b으로 명명되고 상응하는 스위치들은 S91a 및 S94a 대신 S91b 및 S94b로 각각 명명된다.

샘플링 및 LPF부(92)의 구성요소들이 액티브 스위치 커패시터 적분기를 이룬다.

샘플링 및 LPF부(92)의 제1출력은 SC 블록(94) 내에서 스위치(S95a), 샘플링 커패시터(C4a) 및 스위치(S96a)를 거쳐 OP 앰프(95)의 제1입력으로 연결된다. 그 외에, 스위치(S95a) 및 커패시터(C4a) 사이의 연결부가 스위치(S94a)를 거쳐 그라운드(Vcm)로 연결되고, 스위치(S97a) 및 커패시터(C4a)의 연결부는 스위치(S98a)를 거쳐 그라운드(Vcm)로 연결된다. 샘플링 및 LPF부(92)의 제2출력은 SC 블록(94) 내에서 정확히 동일한 방법으로 OP 앰프(95)의 제2입력에 연결된다. 상응하는 커패시터는 C4a 대신 C4b로 명명되고, 상응하는 스위치들은 각각 S95a 및 S98a 대신 S95b 및 S98b로 명명된다.

각각의 커패시터(C3a, C3b)는 OP 앰프(95)의 제1입출력 사이와, OP 앰프(95)의 제2입출력 사이에서 정렬된다. 원하는 기능을 구현하기 위해 추가적 구성요소들이 각각의 커패시터와 병렬로 연결될 수 있다.

샘플링 및 LPF부(92)에서, 스위치들(S91a, S92a, S91b, 및 S92b)은 클록 기간 Ф1 동안에 닫혀지고, 스위치들(S93a, S94a, S93b, 및 S94b)은 클록 기간 Ф2 동안에 닫혀진다. 따라서 커패시터들(C2a, C2b)이 각 클럭 기간 Ф1 중에 충전되고 각 클록 기간 Ф2 중에 0으로 방전되며, 후자는 전용 리셋 클록 기간을 형성한다. 클록 기간들 Ф1 및 Ф2는 서로 번갈아 나타난다.

따라서 주파수 하향 변환부(92)에 의해 주어진 전류 모드 신호들은, 샘플러 입력에 실질적 단락 회로를 제공하는 샘플링 및 LPF부(92)의 액티브 스위치 커패시터 적분기에 의해 적분된다. 스위치 커패시터 적분기는, 신호들이 전류 모드에 있을 때, 주파수 하향 변환부(91) 및 어떤 경우 트랜스 컨덕턴스 소자(90)의 출력 전압이 변화되지 못하게 한다. 따라서, 적은 출력 임피던스로 인한 전달 함수 제로 의 누손(leakage)이 제거되어 향상된 품질의 안티-앨리어싱 필터링특성이 얻어지게 된다. 또한, 실제적으로 그 전압 스윙이 무시될 수 있기 때문에, 향상된 선형성(IIP3)을 얻게 된다. 도시된 스위치 커패시터 적분기, 또는 그와 택일 가능한 것으로서 다른 고차 필터를 이용할 때, RF 블로커들 역시 감쇠될 수 있다.

SC 블록(94)에서, 스위치들(S95a, S96a, S95b, 및 S96b)은 클록 기간 Ф1 동안 닫혀지고, 스위치들(S97a, S98a, S97b, 및 S98b)은 클록 기간 Ф2인 동안 닫혀진다. 따라서 샘플링 커패시터들(C4a, C4b)이 매 클록 기간 Ф1 동안 충전되고 매 클록 기간 Ф2 동안 0으로 방전된다. 그리고 나서 샘플링된 신호가 OP 앰프(95)에 의해 기대되는 것과 같이 처리된다.

도 9 회로의 단점은 이 회로가, 가령 전력이 리셋 클록 기간 Ф2 동안 낭비되는 것처럼, 높은 전력 소비를 수반한다는 데 있다. 전력 소비는 스위칭 주파수 및, 한편의 커패시터들(C2a, C2b)과 다른 한편의 커패시터들(C4a, C4b)의 커패시터 값들에 크게 좌우된다. 문제는, 낮은 전력 소모를 달성하려면 낮은 스위칭 주파수를 가지는 것이 바람직한데 반해, 신호 대역폭과 관련해 넓은 대역폭의 전송 함수 제로들을 위해서는 높은 스위칭 주파수를 가짐이 바람직하다는 데 있다.

높은 전력 소비로 인해, 능동 전류 모드 샘플링은 현재, 위에서 언급한 무서인 "무선 어플리케이션을 위한 삽입 필터 기능을 가진 전하 샘플링 믹서"에서 설명한 것과 같이 IF 입력 신호를 샘플링하는 데에만 사용되고 있다.

본 발명의 목적은 향상된 능동 전류 모드 샘플링을 가능하게 하는 데 있다. 특히, 본 발명의 목적은 능동 전류 모드 샘플링 회로의 전력 소비를 줄이는 데 있다. 본 발명의 또 다른 목적은 능동 전류 모드 샘플링시의 잡음을 줄이는데 있다.

능동 전류 모드 샘플링 회로는 OP 앰프, 적어도 한 스위치 커패시터, 및 충전 기간 동안 OP 앰프의 입출력 사이에서 그 적어도 한 스위치 커패시터를 스위칭하고 충전 기간들 사이에 OP 앰프의 입출력으로부터 그 적어도 한 스위치 커패시터를 분리하는 제1스위칭 소자들을 포함한다. 이 제안된 능동 전류 모드 샘플링 회로는, 상기 적어도 한 스위치 커패시터의 전하를 다음 단으로 제공하기 위해 충전 기간 사이의 방전 기간 중에 그 적어도 한 스위치 커패시터를 그 다음 단으로 연결하고, 방전 기간들 사이 중에는 그 적어도 한 스위치 커패시터를 상기 다음 단으로부터 분리하는 제2스위칭 소자들을 더 구비한다.

또한, 상기 제안된 능동 전류 모드 샘플링 회로를 구비하는 디바이스가 제안된다. 이 디바이스는 가령 무선 시스템의 수신기이거나 그러한 수신기를 구비한 단말기일 수 있다.

또, 능동 전류 모드 샘플링 회로의 동작 방법이 제안되며, 이때 능동 전류 모드 샘플링 회로는 OP 앰프 및 적어도 한 스위치 커패시터를 포함한다. 상기 제안된 방법은 그 적어도 한 스위치 커패시터를 충전 기간들 중에 OP 앰프의 입출력 사이에서 스위칭하는 동작을 포함한다. 이 방법은 또한 그 적어도 한 스위치 커패시터를 충전 기간들 사이에 OP 앰프의 입출력으로부터 분리하는 동작을 포함한다. 본 발명의 방법은 또한, 그 적어도 한 스위치 커패시터의 전하를 다음 단에 공급하기 위해, 충전 기간들 사이의 방전 기간들 중에 그 적어도 한 스위치 커패시터를 다음 단에 연결하는 동작을 포함한다. 마지막으로, 본 발명의 방법은 방전 기간들 사이에 그 적어도 한 스위치 커패시터를 상기 다음 단으로부터 분리하는 동작을 포함한다.

본 발명은 OP 앰프의 출력부에 나타나는 신호 전압이, OP 앰프의 입출력 사이에서 충전 기간들 중에 연결되는 스위치 커패시터 양단에서도 역시 유효하다는 전제로부터 진행된다. 따라서, 그러한 커패시터를 사용하여 전하를 능동 전류 모드 샘플링 회로 안이나 능동 전류 모드 샘플링 밖의 이어지는 단으로 전달한다는 개념이 제안된다. OP 앰프 및, OP 앰프의 피드백 경로 내 스위치 커패시터는 이를테면 로우 패스 필터링을 구현하는 스위치 커패시터 적분기의 일부일 수 있고, 이러한 구성에서, 스위치 커패시터는 동시에 샘플링 커패시터로도 사용된다.

본 발명의 이점은 OP 앰프의 전기 용량성 로딩(capacitive loading)을 적게 만들어 소정 샘플링 주파수에 대해 보다 낮은 전력 소비가 이뤄지게 한다는 데 있다. 이와 택일적으로, 전력 소비의 증가 없이 샘플링 주파수가 증가될 수도 있다. 증가된 전력 효율성으로 인해, 능동 전류 모드 샘플링 회로의 가능한 동작 영역이 확대된다. 이를테면, 능동 전류 모드 샘플링 회로를 직접 변환 수신기들 및 광대역 어플리케이션들에서도 역시 사용함이 가능하게 된다. 또, 낮아진 전력 소비가 낮은 공급 전압을 가진 딥 서브-미크론(deep sub-micron) 반도체 공정시의 구현을 가능하게 한다. 또한 싱글 칩 위에 전체 수신기가 집적될 수도 있게 한다.

본 발명의 또 다른 이점은, OP 앰프의 출력에 연결되는 부가적 샘플링 커패시터가 더 이상 요구되지 않으므로 샘플링 회로의 구성 요소들의 수가 줄어드는 데 있다. 결국, 기존의 능동 전류 모드 샘플링에 비해 열 잡음 전력이 더 낮아진다.

본 발명에 따른, OP 앰프의 피드백 경로 상의 샘플링 스위치 커패시터의 배치는, DC 오프셋 및 OP 앰프의 플리커(flicker) 잡음과 같은 저 주파수 잡음이 기존의 능동 전류 모드 샘플링 회로에서의 신호 이득에 비해 상대적으로 낮은 이득을 만나기 때문에, 총 잡음을 확실히 감소하게 만든다.

기존의 능동 전류 모드 샘플링 회로들에서와 같이, 본 발명의 능동 전류 모드 샘플링 회로 역시 BB 로우 패스 필터 등의 로우 패스 필터를 구현하는 커패시터들의 값과 범위가 수동 전류 모드 샘플링 및 일반적인 믹서/필터 인터페이스들에 비해 더 작아질 수 있게 한다.

본 발명의 바람직한 실시예들은 종속 청구항들로부터 명확해진다.

본 발명의 능동 전류 모드 샘플링 회로는 추가로 유효한 전압 모드 신호를 전류 모드 신호로 변환하는 트랜스 컨덕턴스부, 및 전류 모드 신호를 OP 앰프로 제공하기 전에 이 신호에 대해 주파수 하향 변환을 적용하는 주파수 하향 변환부를 포함한다. 기존의 능동 전류 모드 샘플링 회로처럼, 본 발명의 구성은 트랜스 컨덕턴스부 및 주파수 하향 변환부의 출력에서 적은 전압 스윙과, 고유한 저출력 임피던스를 가지는 딥 서브-미크론 CMOS 공정이 스위칭 소자들로서 이용될 때조차도 주파수 하향 변환부의 양호한 선형성(IIP3)을 보장한다. 가령 오디오 및 계측 어플리케이션들과 같은 어떤 어플리케이션들에 있어서, 주파수 변환은 필요로 되지 않으므로, 그에 따라 주파수 하향 변환부도 생략될 수 있다. 이런 경우, 트랜스 컨덕턴스부에 의해 출력되는 전류 모드 신호가 OP 앰프로 직접 제공된다.

요구되는 이득에 따라 OP 앰프의 피드백 경로에 있는 커패시턴스를 조정하는, 이득 제어가 제공됨이 바람직하다.

본 발명은, 임의의 무선 시스템의 낮은-IF 수신기나 헤테로다인 수신기 등의 직접 변환 또는 임의의 IF 수신기에서 사용될 수 있다.

본 발명은 디지털 또는 아날로그 CMOS 기술을 이용하는 RF 회로에서 이용될 수 있다. 이런 경우, 트랜스 컨덕턴스부는 특히 믹서와 함께 구현될 수 있다. 믹서가 트랜스 컨덕터로 대용될 때, 본 발명은 가령 오디오나 계측 회로들 안에 통합될 수도 있다.

본 발명은 특히 어떤 부가적 공정 옵션들이 없는, 순수 서브-미크론 디지털 CMOS 공정에 있어서 특히 바람직하다.

본 발명의 기타 목적들과 특징들은 첨부된 도면과 연계되어 전제되는 이하의 상세 설명으로부터 자명해질 것이다.

도 1은 종래의 직접 변환 수신기의 블록도이다.

도 2는 종래의 디지털화된 직접 변환 수신기의 블록도이다.

도 3은 전류 모드 샘플링의 원리를 도시한 것이다.

도 4는 주파수 하향 변환을 하는 전류 모드 샘플링의 원리를 도시한 것이다.

도 5는 주파수 하향 변환을 도시한 것이다.

도 6은 전류 모드 샘플링의 고유한 안티-앨리어싱 필터링을 도시한 것이다.

도 7은 주파수 하향 변환을 하는 수동 전류 샘플링과 능동 적분기에 대한 기 존 회로의 개략도이다.

도 8은 주파수 하향 변환을 하는 수동 전류 샘플링 및 능동 적분기에 대한 기존 회로의 개략도이다.

도 9는 주파수 하향 변환을 하는 능동 전류 모드 샘플링에 대한 기존 회로의 개략도이다.

도 10은 본 발명의 일실시예에 따른, 주파수 하향변환하는 능동 저전력 전류 모드 샘플링 회로의 개략도이다.

도 11은 본 발명의 일실시예에 따른, 이득 제어 및 주파수 하향변환하는 능동 저전력 전류 모드 샘플링 회로의 개략도이다.

도 12는 도 11에 도시된 회로의 가능한 제1이득 제어회로의 개략도이다.

도 13은 도 11에 도시된 회로의 가능한 제2이득 제어회로의 개략도이다.

도 14는 도 13에 도시된 회로의 이득 제어를 예시하는 흐름도이다.

도 10은 본 발명에 따른, 능동 전류 모드 샘플링을 가능하게 하는 전형적인 회로의 개략도이다. 이 회로는 수신기(107) 등에서 구현될 수 있다.

도 10의 회로는 가령 믹서 형태의 트랜스 컨덕턴스 소자(100), 주파수 하향 변환부(101), 샘플링 및 LPF부(102), 및 ADC 및/또는 어떤 SC 필터 등을 구현하는 이어지는 SC 블록(104)을 포함한다.

트랜스 컨덕턴스 소자(100)는 두 개의 입력과 두 개의 출력을 가지는데, 두 출력은 주파수 하향 변환부(101)와 연결된다. 주파수 하향 변환부(101)는 로컬 오 실레이터(미도시)의 신호 LO+ 및 LO-에 의해 제어되는 스위치들을 포함한다.

샘플링 및 LPF부(102)는 OP 앰프(103)를 포함한다. 주파수 하향변환부(101)의 제1출력은 샘플링 및 LPF부(102)의 제1입력을 거쳐 OP 앰프(103)의 제1입력과 연결된다. 한편의 커패시터(C1a)와 다른 한편에 직렬 연결된 스위치(S101a), 공유 스위치 커패시터(C2a), 및 스위치(S102a)는 서로 병렬로 OP 앰프(103)의 제1입력 및 출력 사이에 연결된다. 스위치(S101a) 및 커패시터(C2a) 사이의 연결부는 스위치(S103a)를 통해 그라운드(Vcm)으로 연결되고, 커패시터(C2a) 및 스위치(S102a) 사이의 연결부는 샘플링 및 LPF부(102)의 제1출력에 연결된다.

주파수 하향 변환부(101)의 제2출력은 샘플링 및 LPF부(102)의 제2입력을 거쳐 OP 앰프(103)의 제2입력에 연결된다. OP 앰프(103)의 제1입출력에서와 같이 상응하는 구성 요소들이 직간접적으로 OP 앰프(103)의 제2입출력에 연결된다. 상응하는 커패시터들은 C1a 및 C2a 대신 C1b 및 C2b로 각각 명명되고, 상응하는 스위치들은 S101a 및 S104a 대신 S101b 및 S104b로 명명된다.

이하에서, 커패시터(C1)라는 용어는 커패시터들(C1a, C1b) 중 어느 하나를 의미하고, 커패시터(C2)라는 용어는 커패시터들(C2a, C2b) 중 어느 하나를 의미한다. 마찬가지로, 스위치(S101)라는 용어는 스위치들(S101a, S101b) 중 어느 하나를 말하고, 스위치(S102)라는 용어는 스위치들(S102a, S102b) 중 어느 하나를 말하고, 스위치(S103)라는 용어는 스위치들(S103a, S103b) 중 어느 하나를 말하고, 스위치(S104)라는 용어는 스위치들(S104a, S104b) 중 어느 하나를 말한다.

샘플링 및 LPF부(102)의 구성요소들은 능동 스위치 커패시터 적분기를 형성 한다.

샘플링 및 LPF부(102)의 제1입력은 SC 블록(104) 안에서 OP 앰프(105)의 제1입력으로 연결된다. 샘플링 및 LPF부(102)의 제2입력은 SC 블록(104) 내에서 OP 앰프(105)의 제2입력으로 연결된다.

커패시터(C3a, C3b) 각각은 OP 앰프(105)의 제1입출력 사이와 OP 앰프(105)의 제2입출력 사이에 배치된다. 원하는 기능을 구현하기 위한 부가 소자들이 각각의 커패시터(C3a, C3b)와 병렬로 더 연결될 수 있다.

그 외에, 공통 모드 제어부(106)가 제공되는데, 이것은 주파수 하향 변환부(101)와 샘플링 및 LPF부(102) 사이의 연결부에 연결된다. 공통(common) 모드 제어부(106)는 OP 앰프(103)의 공통 모드 전압을 측정하고 이 공통 모드 전압을 올바른 동작 범위 안에 있게 한다.

모든 스위칭 소자들은, 예를 들어, 딥 서브-미크론 CMOS 공정으로 구현되는 트랜지스터들이다.

트랜스 컨덕턴스 소자(100)가 먼저 두 입력 RF 전압 모드 신호를 RF 전류 모드 신호로 변환하고 이들을 주파수 하향 변환부(101)로 공급한다.

로컬 오실레이터는 주파수 하향 변환부(101)의 스위치들로 LO+ 및 LO-의 교번 신호들을 공급한다. LO+ 신호가 액티브일 때, 트랜스 컨덕턴스 소자(100)의 출력들은 샘플링 및 LPF부(102)로 바로 연결된다. 즉, 트랜스 컨덕턴스 소자(100)의 제1출력이 샘플링 및 LPF부(102)의 제1경로와 연결되고, 트랜스 컨덕턴스 소자(100)의 제2출력이 샘플링 및 LPF부(102)의 제2경로와 연결된다. LO- 신호가 액티 브일 때, 트랜스 컨덕턴스 소자(100)의 출력들은 샘플링 및 LPF부(102)에 교차-결합 방식으로 연결된다. 즉, 트랜스 컨덕턴스 소자(100)의 제1출력이 샘플링 및 LPF부(102)의 제2경로와 연결되고, 트랜스 컨덕턴스 소자(100)의 제2출력이 샘플링 및 LPF부(102)의 제1경로와 연결된다. 이러한 동작과 함께, 트랜스 컨덕턴스 소자(100)에 의해 출력되는 RF 전류 신호들은 주파수 하향 변환되어 기저 대역 전류 신호들로 된다.

샘플링 및 LPF부(102)에서, 수신된 기저 대역 전류 모드 신호는 OP 앰프(103)의 피드백 루프로 서로 병렬 연결된 연속 시간 커패시터(C1)와 공유 스위치 커패시터(C2)의 조합에 의해 적분된다. 스위치들(S101 및 S102)은 클록 기간 Ф1 동안에 닫히고, 스위치들(S103 및 S104)은 클록 기간 Ф2 도안에 닫힌다. 클록 기간들 Ф1 및 Ф2는 서로 번갈아 나타난다. 따라서 커패시터(C2)는 매 클록 기간 Ф1 중에만 충전된다.

OP 앰프(103) 출력부에서의 신호 전압은 공유 스위치 커패시터(C2) 양단에서도 유효하다. 따라서, 커패시터(C2)를 사용하여 충전 클록 기간들 Ф1 사이의 각 클록 기간 Ф2 중에 이어지는 SC 블록(104)으로 전하를 전달할 수 있게 된다. 각 클록 기간 Ф2 중에 커패시터(C2)로부터의 전하가 이어지는 SC 블록(104)으로 보내질 때, 동시에 커패시터가 방전되므로, 어떤 부가 리셋 기간 및 스위치들도 필요로 되지 않는다.

통상의 회로 토폴로지에서, 도 9의 커패시터들(C4a, C4b)과 같이 보통은 OP 앰프의 출력으로 연결되는 부가적 개별 샘플링 커패시터들이 이용되기 때문에, 커 패시터들(C2a, C2b)을 공유 스위치 커패시터들이라고 부른다. 이러한 개별 샘플링 커패시터들이 본 발명의 회로에서는 생략되기 때문에 OP 앰프(103)의 용량성 로드가 줄어든다. 이것이, 도 9의 회로에서의 능동 전류 모드 샘플링과 비교해 보다 낮은 전력 소비를 가져온다. 샘플링 회로의 구성 요소들의 총 수는 통상의 회로에서 보다 더 작기 때문에, 샘플링 커패시터들의 총 열잡음 값(kT/C) 역시 줄어든다.

도 10의 샘플링 회로의 또 다른 이점은 1/f 잡음, DC 오프셋 및 안정화(settling) 에러들과 같은 OP 앰프(103)의 전압 모드 에러 신호들이 전부 샘플링되지 않는다는 것이다. 샘플링 커패시터(C2)에서 다시 전압 모드 신호로 변환되고 이어지는 SC 블록(104)으로 보내진 적분된 샘플은 통상적인 회로들에 비해 몇 분의 일의 OP 앰프 관련 에러들을 포함한다. 그 이유는, 커패시터(C2)가 OP 앰프(103)의 입출력 사이에 연결되어 있어서 이들 에러들이 커패시터(C2)에 의해 샘플링되지 않기 때문이다. 통상적 회로에서는, 이와 반대로, 개별 샘플링 커패시터가 OP 앰프의 출력에만 연결되기 때문에 그러한 에러들이 그 개별 샘플링 커패시터에 의해 샘플링된다.

도 10의 회로에서, OP 앰프 관련 에러들은 단위 이득(unity)에 가까운 이득이라고 볼 때, 트랜스 컨덕턴스 소자(100) 및 믹서(101)에 의해 형성된 소스 임피던스는 그 이득을 정의하는 임피던스들에 비해 상대적으로 높다. 한편, 신호 이득은 트랜스 컨덕턴스 소자(100) 앞에 배치된 LNA(미도시)의 전압 이득, 트랜스 컨덕턴스 소자(100)의 트랜스 컨덕턴스, 및 공유 스위치 커패시터(C2)의 유효 저항의 곱을 가진 잡음 이득과는 별개로 정해질 수 있다. 따라서, OP 앰프(103)에 대한 일부 요건이 완화되게 된다. 이는, OP 앰프의 에러 값이 상술한 샘플링 방식에 있어 무시할 수 있는 것이기 때문에, 보다 가격 효율적인 구성을 가능하게 한다.

도 11은 능동 전류 모드 샘플링 회로를 나타낸 것으로, 여기서 신호 이득이 제어될 수 있다. 이 회로는, 이득 제어되는 SC 회로들(110)이 제공되어 도 10의 커패시터들(C1 및 C2)과 스위치들(S101 및 S104)의 기능을 신호 이득이 제어될 수 있게 구현한다는 것을 제외하면, 도 10의 회로와 동일하다. 이득 제어되는 SC 회로들(110)은 OP 앰프(103)의 입력에 연결되는 제1단자 A, OP 앰프(103)의 출력에 연결되는 제2단자 B, 그리고 샘플링 및 LPF부(102)의 출력에 연결되는 제3단자 C를 구비한다. 이외에, 이득 제어부(111)가 제공되어, 원하는 이득에 따라 이득 세팅 신호들인 Gn, XGn을 이득 제어되는 SC 회로들(110)로 공급한다. 이득 세팅 신호들 XGn 각각은 각 이득 세팅 신호 Gn의 반대 버전이다. 예를 들어, G1=1이면 XG1=0이다. 다음 예들에서, 이득 세팅 신호들 Gn이 감쇠를 조정하도록 도면이 그려지고 이득 세팅 신호들이 정의된다.

도 11의 이득 제어되는 SC 회로(110)에서 이득 제어는 도 10의 샘플링 커패시터(C2)의 값을 단순히 제어함으로써 전류 모드 샘플링에 부가될 수 있다. 그러나, 샘플링 커패시터(C2)의 값을 변경하는 것도 샘플링 및 LPF부(102)의 전체 SC 적분기의 코너 주파수를 이동시킨다.

SC 적분기의 주파수 응답이 일정한 상수를 유지하는데 필요로 될 때, 공유 샘플링 커패시터(C2) 및 연속 시간 커패시터(C1)의 비율이 일정하게 유지되어야 한다. 이것은 ㄷ 12에 자세히 도시되는 이득 제어로서 수행되며, 도 11의 전류 모드 샘플링 회로의 이득 제어되는 SC 회로(110)에서 사용될 수 있다.

도 12에서, 커패시터(C1)는 단자들(A 및 B) 사이에서 배치되고, 직렬 연결된 스위치(S101), 커패시터(C2), 및 스위치(S102)는 커패시터(C1)과 병렬로 연결된다. 스위치(S101) 및 커패시터(C2) 사이의 연결부는 스위치(S103)를 거쳐 그라운드(Vcm)으로 연결되고, 커패시터(C2) 및 스위치(S102) 사이의 연결부는 스위치(S104)를 단자 C로 연결된다. 도 10에서와 같이, 스위치들(S101, S102)은 클록 기간 Ф1 중에 닫히고, 스위치들(S103, S104)은 클록 기간 Ф2 중에 닫혀 있다.

또, 직렬 연결된 스위치(S121.1), 커패시터(C1.1), 및 스위치(S122.1)가 단자들 A와 B 사이에서, 직렬 연결된 스위치(S123.1), 커패시터(C2.1) 및 스위치(S124.1)와 병렬 연결된다. 스위치(S123.1)와 커패시터(C2.1) 사이의 연결부는 스위치(S125.1)를 통해 그라운드(Vcm)으로 연결되고, 커패시터(C2.1)와 스위치(S124.1) 사이의 연결부는 스위치(S126.1)을 거쳐 그라운드(Vcm)로 연결된다. 스위치들(S121.1, S122.1)은 이득 신호 G1의 경우 일관되게 닫히고, 스위치들(S123.1, S124.1)은 클록 기간 Ф1 중의 이득 신호 G1의 경우에 닫히고, 스위치들(S125.1, S126.1)은 이득 세팅 신호 XG1의 경우나 클록 기간 Ф2 중에 닫힌다. 이와 택일적으로, 스위치들(S125.1, S126.1)이 클록 기간 Ф2 동안의 이득 세팅 신호 XG1의 경우에만 닫힐 수도 있다. 그 차이는, G1이 액티브가 아닐 때 커패시터(C2.1)가 그라운드(Vcm)로 단락되지 않고 대신 플로팅(floating) 될 것이라는 데 있다.

또, 직렬 연결된 스위치(S121.2), 커패시터(C1.2), 및 스위치(S122.2)가 단 자들 A 및 B 사이에서, 직렬 연결된 스위치 (S123.2), 커패시터(C2.2), 및 스위치(S124.2)와 병렬로 배치된다. 스위치(S123.2)와 커패시터(C2.2) 사이의 연결부는 스위치(S125.2)를 통해 그라운드(Vcm)으로 연결되고, 커패시터(C2.2)와 스위치(S124.2) 사이의 연결부는 스위치(S126.2)를 거쳐 그라운드(Vcm)으로 연결된다. 스위치들(S121.2, S122.2)은 이득 세팅 신호 G2의 경우 닫히고, 스위치들(S123.2, S124.2)은 클록 기간 Ф1인 동안의 이득 세팅 신호 G2의 경우 닫히며, 스위치들(S125.2, S126.2)은 이득 세팅 신호 XG2의 경우나 클록 기간 Ф2 중에 닫힌다.

n=3 내지 N이라고 할 때, 또 다른 유사한 커패시터들(C1.n, C2.n)의 배열이 단자들 A 및 B 사이에 병렬로 부가된다. n=3 내지 N인, 이 커패시터들(C1.n, C2.n)은 이득 세팅 신호들인 Gn 및 XGn에 기반해 스위칭되며, 이것은, 커패시터들(C1.1, C2.1, C1.2, C2.2)이 이득 세팅 신호들인 G1, XG1, G2, XG2에 기초해 스위칭되는 것과 같다.

n=1 내지 N인 커패시터들(C1.n)의 값은 커패시터(C1)의 값과 같고, n=1 내지 N인 커패시터들(C2.n)의 값은 커패시터 C2의 값과 같다. 따라서, 이득 세팅 신호들 G1, XG1, G2, XG2 등을 제공함으로써 최초의 커패시턴스에 부가될 수 있는 최대 총 커패시턴스 Ctot는, Ctot=N*(C1+C2)이다. 이득 제어를 가능하게 하는 구성 요소들이 도 12의 사각형 안에 위치한다.

도 12의 이득 제어의 결점은, 이득 제어 회로에서 큰 감쇠가 요구될 때, 연속 시간 커패시터(C1)과 스위치 커패시터(C2) 모두의 크기가 매우 커지게 될 것이라는 데 있다.

도 11의 이득 제어되는 SC 회로(110)에 동가적으로 사용될 수 있는 보다 작은 커패시터 영역을 파생시키는 개선된 종류의 이득 제어가 도 13에 도시된다.

이 방식에서, Ctot=C1+C2의 총 커패시턴스 Ctot가 쓰인다. 공유 샘플링 커패시터(C2)는 n=1 내지 N일 때, C2=C2.1+C2.2+...+C2.N과 같이, N 개의 보다 작은 유닛들(C2.n)로 나눠진다.

도 13의 회로에서, 커패시터(C1)는 다시 단자들 A 및 B 사이에 정렬된다. n=1에서 N이라고 할 때, N 개의 직렬 연결된 스위치(S131.n), 커패시터(C2.n), 및 스위치(S132.n)가 커패시터(C1)에 병렬로 연결된다. 각각의 스위치(S131.n)와 각각의 커패시터(C2.n) 사이의 연결부는 각각의 스위치(S133.n)을 통해 그라운드 Vcm으로 연결된다(n=1에서 N). 각각의 커패시터(C2.n)와 각각의 스위치(S132.n) 사이의 연결부는 한편으로는 스위치(S134.n)를 통해, 그라운드(Vcm)으로, 다른 한편으로는 스위치(135.n)을 통해 단자 C로 연결된다(n=1에서 N). 이득 제어를 가능하게 하는 구성 요소들이 도 12의 사각형(130) 안에 위치한다.

도 13의 이득 제어시 커패시터들(C2)의 스위칭이 도 14의 흐름도에 도시된다.

스위치들(S131.n, S132.n)은 각각의 충전 클록 기간 Ф1 동안 닫혀져, 모든 커패시터들(C2.n)이 OP 앰프(103)의 입출력 사이에서 스위칭되게 한다. 따라서, 충전 클록 기간 Ф1 중에, 전체 커패시터(C2)는 커패시터(C1)과 병렬로 연결되어 충전된다. 동시에 다른 모든 스위치들(S133.n에서 S135.n)은 오픈된다.

이어지는 방전 클록 기간들 Ф2 중에, 스위치들(S131.n, 132.n)이 다시 오 픈된다. 대신, 스위치들(133.n)은 이 방전 클록 기간 Ф2 중에 닫혀진다. 스위치들(134.n)은 동시에 해당 이득 세팅 신호 Gn(n=1에서 N)가 존재할 때 닫혀진다. 스위치들(135.n)은 동시에 해당 이득 세팅 신호들 XGn(n=1에서 N)이 존재할 때 클록 기간들 Ф2 중에 닫혀 있다. 따라서, 커패시터(C2.n)는 이득 세팅 신호 Gn이 존재하면 두 단자들에서 그라운드로 연결되고, 이것이 이 커패시터(C2.n)의 순수 방전을 일으킨다. 커패시터(C2.n)는 반대로, 이득 세팅 신호 XGn이 존재하면 그라운드와 SC 블록(104) 사이에서 스위칭되고, 그에 따라 커패시터(C2.n)의 전하가 SC 블록(104)으로 전달되고, 커패시터(C2.n)이 동시에 방전된다.

따라서, 적분된 시호를 이어지는 SC 블록(104)로 전달하는 커패시터 유닛들(C2.n)의 수는 이득 세팅 신호들인 G1, XG1, G2, XG2, 등으로 제어된다.

상술한 실시예는 본 발명의 가능한 여러 실시예들 중 다만 한 가지를 구성할 뿐임을 주지해야 한다.

Claims (44)

1. 능동(active) 전류 모드 샘플링 회로에 있어서,

   오피(OP) 앰프(103);

   적어도 한 스위치 커패시터(C2, C2a, C2b);

   충전 기간(Ф1) 중에 상기 OP 앰프(103)의 입력 및 출력 사이의 상기 적어도 한 스위치 커패시터(C2, C2a, C2b)를 스위칭하고, 상기 충전 기간들(Ф1) 사이에 상기 적어도 한 스위치 커패시터(C2, C2a, C2b)를 상기 OP 앰프(103)의 상기 입력 및 출력으로부터 분리하는 제1스위칭 소자들(S101a, S102a; S101b, S102b); 및

   상기 충전 기간들(Ф1) 사이의 방전 기간들(Ф2) 중에 상기 적어도 한 스위치 커패시터(C2, C2a, C2b)를 이어지는 단(stage)(104)으로 연결하여 상기 이어지는 단(104)에 상기 적어도 한 스위치 커패시터(C2, C2a, C2b)의 전하를 제공하고, 상기 방전 기간들(Ф2) 사이에, 각각, 상기 적어도 한 스위치 커패시터(C2, C2a, C2b)를 상기 이어지는 단(104)에서 분리시키는 제2스위칭 소자들(S103a, S104a; S103b, S104b)를 포함함을 특징으로 하는 능동 전류 모드 샘플링 회로.
2. 제1항에 있어서, 상기 적어도 한 스위치 커패시터(C2, C2a, C2b)는 상기 충전 기간들(Ф1) 중에 상기 OP 앰프(103)의 제1입력 및 제1출력 사이의 상기 스위칭 소자들(S101a, S102a; S101b, S102b)에 의해 스위칭되는 제1스위치 커패시터(C2a) 및, 상기 충전 기간들(Ф1) 중에 상기 OP 앰프(103)의 제2입력 및 제2출력 사이의 상기 스위칭 소자들(S101a, S102a; S101b, S102b)에 의해 스위칭되는 제2스위치 커패시터(C2b)를 포함함을 특징으로 하는 능동 전류 모드 샘플링 회로.
3. 제1항 또는 제2항에 있어서,

   적어도 한 연속 시간 커패시터(C1, C1a, C1b)를 더 포함하고, 상기 적어도 한 연속 시간 커패시터(C1, C1a, C1b)는 상기 OP 앰프(103)의 입력 및 출력에 고정적으로 연결됨을 특징으로 하는 능동 전류 모드 샘플링 회로.
4. 제3항에 있어서,

   모두 상기 적어도 한 스위치 커패시터(C2)와 상기 적어도 한 연속 시간 커패시터(C1)에 병렬로 정렬되는, 적어도 한 쌍의 추가 스위치 커패시터(C2.1, C2.2) 및 추가 연속 시간 커패시터(C1.1, C1,2);

   추가 스위치 커패시터(C2.1, C2.2)와 추가 연속 시간 커패시터(C1.1, C1.2)의 선택 쌍들 중 연속 시간 커패시터(C1.1, C1.2)를 상기 OP 앰프(103)의 상기 입력 및 상기 출력 사이에 계속해서 연결시키는 스위칭 소자들(S121.1, S122.1, 121.2, 122.2);

   추가 스위치 커패시터(C2.1, C2.2)와 추가 연속 시간 커패시터(C1.1, C1.2)의 선택 쌍들 중 스위치 커패시터(C2.1, C2.2)를 상기 충전 기간들(Ф1) 동안에 상기 OP 앰프(103)의 상기 입력 및 상기 출력 사이에서 스위칭하고, 상기 충전 기간들(Ф1) 사이에 상기 적어도 하나의 스위치 커패시터(C2)를 상기 OP 앰프(103)의 상기 입력 및 상기 출력에서 분리하는 스위칭 소자들(S123.1, S124.1, 123.2, 124.2); 및

   추가 스위치 커패시터(C2.1, C2.2)와 추가 연속 시간 커패시터(C1.1, C1.2)의 선택 쌍들 중 스위치 커패시터(C2.1, C2.2) 양단을 모두, 상기 방전 기간들(Ф2) 동안에 그라운드로 스위칭하는 스위칭 소자들(S125.1, S126.1, 125.2, 126.2)을 더 포함함을 특징으로 하는 능동 전류 모드 샘플링 회로.
5. 제4항에 있어서,

   요구된 이득에 따라, 상기 추가 스위치 커패시터(C2.1, C2.2)와 추가 연속 시간 커패시터(C1.1, C1.2)의 쌍들을 선택하는 이득 제어부(111)를 더 포함함을 특징으로 하는 능동 전류 모드 샘플링 회로.
6. 제1항 또는 제2항에 있어서, 상기 적어도 한 스위치 커패시터(C2a, C2b)가 서로 병렬로 연결되는 복수의 스위치 커패시터 유닛들(C2.1, C2.2)로 나눠지고, 상기 제2스위칭 소자들(S134.1, 135.1, 134.2, 135.2)은 상기 방전 기간들(Ф2) 동안 상기 스위치 커패시터 유닛들(C2.1, C2.2) 중 선택된 것들을 상기 이어지는 단(104)에 연결하도록 제어됨을 특징으로 하는 능동 전류 모드 샘플링 회로.
7. 제6항에 있어서,

   요구된 이득에 따라, 상기 스위치 커패시터 유닛들(C2.1, C2.2)을 선택하는 이득 제어부(111)를 더 포함함을 특징으로 하는 능동 전류 모드 샘플링 회로.
8. 제1항 또는 제2항에 있어서,

   수신된 전압 모드 신호를 전류 모드 신호로 변환하고, 상기 전류 모드 신호를 상기 OP 앰프의 입력으로 제공하는 트랜스 컨덕턴스부(transconductance)부를 더 포함함을 특징으로 하는 능동 전류 모드 샘플링 회로.
9. 제1항 또는 제2항에 있어서,

   수신된 전압 모드 신호를 전류 모드 신호로 변환하는 트랜스 컨덕턴스부(100); 및

   상기 트랜스 컨덕턴스부에서 출력된 전류 모드 신호를 주파수 하향 변환하고 상기 주파수 하향 변환된 전류 모드 신호를 상기 OP 앰프(103)의 입력으로 제공하는 주파수 하향 변환부(101)를 더 포함함을 특징으로 하는 능동 전류 모드 샘플링 회로.
10. 제1항 또는 제2항에 따른 능동 전류 모드 샘플링 회로를 구비한 디바이스(107).
11. OP 앰프(103), 및 적어도 한 스위치 커패시터(C2, C2a, C2b)를 구비한 능동 전류 모드 샘플링 회로를 동작하는 방법에 있어서,

    충전 기간들(Ф1) 중에 상기 OP 앰프(103)의 입력 및 출력 사이에서 상기 적어도 한 스위치 커패시터(C2, C2a, C2b)를 스위칭하는 단계;

    상기 충전 기간들(Ф1) 사이에 상기 OP 앰프(103)의 상기 입력 및 상기 출력에서 상기 적어도 한 스위치 커패시터(C2, C2a, C2b)를 분리시키는 단계;

    상기 충전 기간들(Ф1) 사이의 방전 기간들(Ф2) 중에 상기 적어도 한 스위치 커패시터(C2, C2a, C2b)를 이어지는 단(104)에 연결시켜, 상기 적어도 한 스위치 커패시터(C2, C2a, C2b)의 전하를 상기 이어지는 단(104)에 제공하는 단계; 및

    상기 방전 기간들(Ф2) 사이에 상기 적어도 한 스위치 커패시터(C2, C2a, C2b)를 상기 이어지는 단(104)에서 분리시키는 단계를 포함함을 특징으로 하는 방법.
12. 제11항에 있어서, 상기 적어도 한 스위치 커패시터(C2, C2a, C2b)는 제1스위치 커패시터(C2a) 및 제2스위치 커패시터(C2b)를 포함하고,

    상기 방법은, 상기 충전 기간들(Ф1) 중에 상기 OP 앰프(103)의 제1입력 및 제1출력 사이에서 상기 제1스위치 커패시터(C2a)를 스위칭하는 단계, 및 상기 충전 기간들(Ф1) 중에 상기 OP 앰프(103)의 제2입력 및 제2출력 사이에서 상기 스위치 커패시터(C2b)를 스위칭하는 단계를 포함함을 특징으로 하는 방법.
13. 제11항 또는 제12항에 있어서, 상기 능동 전류 모드 샘플링 회로는 상기 OP 앰프(103)의 입력 및 출력에 고정적으로 연결되는 적어도 한 연속 시간 커패시터(C1), 및 모두 상기 적어도 한 스위치 커패시터(C2)와 상기 적어도 한 연속 시간 커패시터(C1)에 병렬로 정렬되는, 적어도 한 쌍의 추가 스위치 커패시터(C2.1, C2.2) 및 추가 연속 시간 커패시터(C1.1, C1,2)를 더 포함하고,

    상기 방법은,

    추가 스위치 커패시터(C2.1, C2.2)와 추가 연속 시간 커패시터(C1.1, C1.2)의 선택 쌍들 중 연속 시간 커패시터(C1.1, C1.2)를 상기 OP 앰프(103)의 상기 입력 및 상기 출력 사이에 계속해서 연결시키는 단계;

    추가 스위치 커패시터(C2.1, C2.2)와 추가 연속 시간 커패시터(C1.1, C1.2)의 선택 쌍들 중 스위치 커패시터(C2.1, C2.2)를 상기 충전 기간들(Ф1) 동안에 상기 OP 앰프(103)의 상기 입력 및 상기 출력 사이에서 스위칭하고, 상기 충전 기간들(Ф1) 사이에 상기 적어도 하나의 스위치 커패시터(C2)를 상기 OP 앰프(103)의 상기 입력 및 상기 출력에서 분리하는 단계; 및

    추가 스위치 커패시터(C2.1, C2.2)와 추가 연속 시간 커패시터(C1.1, C1.2)의 선택 쌍들 중 스위치 커패시터(C2.1, C2.2) 양단을 모두, 상기 방전 기간들(Ф2) 동안에 그라운드로 스위칭하는 단계를 더 포함함을 특징으로 하는 방법.
14. 제13항에 있어서,

    요구된 이득에 따라, 상기 추가 스위치 커패시터(C2.1, C2.2)와 추가 연속 시간 커패시터(C1.1, C1.2)의 쌍들을 선택하는 단계를 더 포함함을 특징으로 하는 방법.
15. 제11항 또는 제12항에 있어서, 상기 적어도 한 스위치 커패시터(C2a, C2b)가 서로 병렬로 연결되는 복수의 스위치 커패시터 유닛들(C2.1, C2.2)로 나눠지고, 상기 방전 기간들(Ф2) 동안 상기 적어도 한 스위치 커패시터(C2.1, C2.2)를 상기 이어지는 단(104)에 연결하는 단계는, 상기 스위치 커패시터 유닛들(C2.1, C2.2) 중 선택된 것들을 상기 방전 기간들(Ф2) 동안 이어지는 단(104)에 연결시키는 단계를 포함함을 특징으로 하는 방법.
16. 제15항에 있어서,

    요구된 이득에 따라, 상기 스위치 커패시터 유닛들(C2.1, C2.2)을 선택하는 단계를 더 포함함을 특징으로 하는 방법.
17. 제11항 또는 제12항에 있어서, 수신된 전압 모드 신호를 전류 모드 신호로 변환하고, 상기 전류 모드 신호를 상기 OP 앰프의 입력으로 제공하는 단계를 더 포함함을 특징으로 하는 방법.
18. 제11항 또는 제12항에 있어서,

    수신된 전압 모드 신호를 전류 모드 신호로 변환하고, 상기 전류 모드 신호를 주파수 하향 변환하고, 상기 주파수 하향 변환된 전류 모드 신호를 상기 OP 앰프(103)의 입력으로 제공하는 단계를 더 포함함을 특징으로 하는 방법.
19. 제3항에 있어서, 상기 적어도 한 스위치 커패시터(C2a, C2b)가 서로 병렬로 연결되는 복수의 스위치 커패시터 유닛들(C2.1, C2.2)로 나눠지고, 상기 제2스위칭 소자들(S134.1, 135.1, 134.2, 135.2)은 상기 방전 기간들(Ф2) 동안 상기 스위치 커패시터 유닛들(C2.1, C2.2) 중 선택된 것들을 상기 이어지는 단(104)에 연결하도록 제어됨을 특징으로 하는 능동 전류 모드 샘플링 회로.
20. 제3항에 있어서,

    수신된 전압 모드 신호를 전류 모드 신호로 변환하고, 상기 전류 모드 신호를 상기 OP 앰프의 입력으로 제공하는 트랜스 컨덕턴스부(transconductance)부를 더 포함함을 특징으로 하는 능동 전류 모드 샘플링 회로.
21. 제4항에 있어서,

    수신된 전압 모드 신호를 전류 모드 신호로 변환하고, 상기 전류 모드 신호를 상기 OP 앰프의 입력으로 제공하는 트랜스 컨덕턴스부(transconductance)부를 더 포함함을 특징으로 하는 능동 전류 모드 샘플링 회로.
22. 제5항에 있어서,

    수신된 전압 모드 신호를 전류 모드 신호로 변환하고, 상기 전류 모드 신호를 상기 OP 앰프의 입력으로 제공하는 트랜스 컨덕턴스부(transconductance)부를 더 포함함을 특징으로 하는 능동 전류 모드 샘플링 회로.
23. 제6항에 있어서,

    수신된 전압 모드 신호를 전류 모드 신호로 변환하고, 상기 전류 모드 신호를 상기 OP 앰프의 입력으로 제공하는 트랜스 컨덕턴스부(transconductance)부를 더 포함함을 특징으로 하는 능동 전류 모드 샘플링 회로.
24. 제7항에 있어서,

    수신된 전압 모드 신호를 전류 모드 신호로 변환하고, 상기 전류 모드 신호를 상기 OP 앰프의 입력으로 제공하는 트랜스 컨덕턴스부(transconductance)부를 더 포함함을 특징으로 하는 능동 전류 모드 샘플링 회로.
25. 제3항에 있어서,

    수신된 전압 모드 신호를 전류 모드 신호로 변환하는 트랜스 컨덕턴스부(100); 및

    상기 트랜스 컨덕턴스부에서 출력된 전류 모드 신호를 주파수 하향 변환하고 상기 주파수 하향 변환된 전류 모드 신호를 상기 OP 앰프(103)의 입력으로 제공하는 주파수 하향 변환부(101)를 더 포함함을 특징으로 하는 능동 전류 모드 샘플링 회로.
26. 제4항에 있어서,

    수신된 전압 모드 신호를 전류 모드 신호로 변환하는 트랜스 컨덕턴스부(100); 및

    상기 트랜스 컨덕턴스부에서 출력된 전류 모드 신호를 주파수 하향 변환하고 상기 주파수 하향 변환된 전류 모드 신호를 상기 OP 앰프(103)의 입력으로 제공하는 주파수 하향 변환부(101)를 더 포함함을 특징으로 하는 능동 전류 모드 샘플링 회로.
27. 제5항에 있어서,

    수신된 전압 모드 신호를 전류 모드 신호로 변환하는 트랜스 컨덕턴스부(100); 및

    상기 트랜스 컨덕턴스부에서 출력된 전류 모드 신호를 주파수 하향 변환하고 상기 주파수 하향 변환된 전류 모드 신호를 상기 OP 앰프(103)의 입력으로 제공하는 주파수 하향 변환부(101)를 더 포함함을 특징으로 하는 능동 전류 모드 샘플링 회로.
28. 제6항에 있어서,

    수신된 전압 모드 신호를 전류 모드 신호로 변환하는 트랜스 컨덕턴스부(100); 및

    상기 트랜스 컨덕턴스부에서 출력된 전류 모드 신호를 주파수 하향 변환하고 상기 주파수 하향 변환된 전류 모드 신호를 상기 OP 앰프(103)의 입력으로 제공하는 주파수 하향 변환부(101)를 더 포함함을 특징으로 하는 능동 전류 모드 샘플링 회로.
29. 제7항에 있어서,

    수신된 전압 모드 신호를 전류 모드 신호로 변환하는 트랜스 컨덕턴스부(100); 및

    상기 트랜스 컨덕턴스부에서 출력된 전류 모드 신호를 주파수 하향 변환하고 상기 주파수 하향 변환된 전류 모드 신호를 상기 OP 앰프(103)의 입력으로 제공하는 주파수 하향 변환부(101)를 더 포함함을 특징으로 하는 능동 전류 모드 샘플링 회로.
30. 제3항에 따른 능동 전류 모드 샘플링 회로를 구비한 디바이스(107).
31. 제4항에 따른 능동 전류 모드 샘플링 회로를 구비한 디바이스(107).
32. 제5항에 따른 능동 전류 모드 샘플링 회로를 구비한 디바이스(107).
33. 제6항에 따른 능동 전류 모드 샘플링 회로를 구비한 디바이스(107).
34. 제7항에 따른 능동 전류 모드 샘플링 회로를 구비한 디바이스(107).
35. 제8항에 따른 능동 전류 모드 샘플링 회로를 구비한 디바이스(107).
36. 제9항에 따른 능동 전류 모드 샘플링 회로를 구비한 디바이스(107).
37. 제13항에 있어서, 수신된 전압 모드 신호를 전류 모드 신호로 변환하고, 상기 전류 모드 신호를 상기 OP 앰프의 입력으로 제공하는 단계를 더 포함함을 특징으로 하는 방법.
38. 제14항에 있어서, 수신된 전압 모드 신호를 전류 모드 신호로 변환하고, 상기 전류 모드 신호를 상기 OP 앰프의 입력으로 제공하는 단계를 더 포함함을 특징으로 하는 방법.
39. 제15항에 있어서, 수신된 전압 모드 신호를 전류 모드 신호로 변환하고, 상기 전류 모드 신호를 상기 OP 앰프의 입력으로 제공하는 단계를 더 포함함을 특징으로 하는 방법.
40. 제16항에 있어서, 수신된 전압 모드 신호를 전류 모드 신호로 변환하고, 상기 전류 모드 신호를 상기 OP 앰프의 입력으로 제공하는 단계를 더 포함함을 특징으로 하는 방법.
41. 제13항에 있어서,

    수신된 전압 모드 신호를 전류 모드 신호로 변환하고, 상기 전류 모드 신호를 주파수 하향 변환하고, 상기 주파수 하향 변환된 전류 모드 신호를 상기 OP 앰프(103)의 입력으로 제공하는 단계를 더 포함함을 특징으로 하는 방법.
42. 제14항에 있어서,

    수신된 전압 모드 신호를 전류 모드 신호로 변환하고, 상기 전류 모드 신호를 주파수 하향 변환하고, 상기 주파수 하향 변환된 전류 모드 신호를 상기 OP 앰프(103)의 입력으로 제공하는 단계를 더 포함함을 특징으로 하는 방법.
43. 제15항에 있어서,

    수신된 전압 모드 신호를 전류 모드 신호로 변환하고, 상기 전류 모드 신호를 주파수 하향 변환하고, 상기 주파수 하향 변환된 전류 모드 신호를 상기 OP 앰프(103)의 입력으로 제공하는 단계를 더 포함함을 특징으로 하는 방법.
44. 제16항에 있어서,

    수신된 전압 모드 신호를 전류 모드 신호로 변환하고, 상기 전류 모드 신호를 주파수 하향 변환하고, 상기 주파수 하향 변환된 전류 모드 신호를 상기 OP 앰프(103)의 입력으로 제공하는 단계를 더 포함함을 특징으로 하는 방법.

Images