JP4858521B2 - Electro-optical device, drive circuit, and electronic device - Google Patents

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Description

本発明は、液晶などの電気光学装置において、データ線の電圧振幅を簡易な構成で抑える技術に関する。   The present invention relates to a technique for suppressing a voltage amplitude of a data line with a simple configuration in an electro-optical device such as a liquid crystal.

液晶などの電気光学装置では、走査線とデータ線との交差に対応して画素容量（液晶容量）が設けられるが、この画素容量を交流駆動する必要がある場合、データ信号の電圧振幅が正負の両極性となるので、データ線にデータ信号を供給するデータ線駆動回路においては、構成素子に電圧振幅に対応した耐圧が要求される。このため、画素容量に並列して蓄積容量を設けるとともに、各行において蓄積容量を共通接続した容量線を、走査線の選択に同期させて２値電圧で駆動することにより、データ信号の電圧振幅を抑える技術が提案されている（特許文献１参照）。
特開２００１−８３９４３号公報参照 In an electro-optical device such as a liquid crystal, a pixel capacitor (liquid crystal capacitor) is provided corresponding to the intersection of a scanning line and a data line. When this pixel capacitor needs to be AC driven, the voltage amplitude of the data signal is positive or negative. Therefore, in the data line driving circuit for supplying a data signal to the data line, a breakdown voltage corresponding to the voltage amplitude is required for the constituent elements. For this reason, a storage capacitor is provided in parallel with the pixel capacitor, and a capacitor line in which the storage capacitors are commonly connected in each row is driven with a binary voltage in synchronization with the selection of the scanning line, whereby the voltage amplitude of the data signal is increased. A technique for suppressing this has been proposed (see Patent Document 1).
See JP 2001-83943 A

ところで、この技術では、容量線を駆動する回路が、走査線を駆動する走査線駆動回路（実質的にはシフトレジスタ）と同等であるので、容量線を駆動するための回路構成が複雑化してしまう。
また、ノイズ等が重畳される結果、容量線が所定の電圧から乖離すると、当該容量線に対応した画素を目的とする階調で表示させることができない。１行の容量線には多数の画素に対応しており、これらの画素がすべて目標とする階調で表示できなくなる、ということは、表示に悪影響を及ぼすことになる。
本発明は、このような事情に鑑みてなされたもので、その目的とするところは、データ線の電圧振幅を簡易な構成で抑えるとともに、表示の悪影響を少なくした電気光学装置、その駆動回路および電子機器を提供することにある。 By the way, in this technique, the circuit for driving the capacitance line is equivalent to the scanning line driving circuit (substantially shift register) for driving the scanning line, so that the circuit configuration for driving the capacitance line is complicated. End up.
In addition, if the capacitance line deviates from a predetermined voltage as a result of noise or the like being superimposed, the pixel corresponding to the capacitance line cannot be displayed with the target gradation. A capacity line in one row corresponds to a large number of pixels, and the fact that all of these pixels cannot be displayed at a target gradation has an adverse effect on the display.
The present invention has been made in view of such circumstances, and an object thereof is to suppress the voltage amplitude of the data line with a simple configuration and reduce adverse effects of display, a driving circuit thereof, and To provide electronic equipment.

上記目的を達成するために、本発明に係る電気光学装置の駆動回路は、複数行の走査線と、複数列のデータ線と、前記複数行の走査線に対応して設けられた複数の容量線と、前記複数行の走査線と前記複数列のデータ線との交差に対応して設けられ、各々は、一端が自身に対応するデータ線に接続されるとともに、自身に対応する走査線が選択されたときに導通状態となる画素スイッチング素子と、一端が前記画素スイッチング素子の他端に接続され、他端がコモン電極である画素容量と、前記画素容量の一端と前記走査線に対応して設けられた容量線との間に介挿された蓄積容量と、を含む画素と、を有する電気光学装置の駆動回路であって、所定の順番で、奇数行の前記走査線と偶数行の前記走査線とを交互に選択する走査線駆動回路と、一の走査線に対応して設けられた容量線に対し、当該一の走査線が選択されたときに第１容量信号を供給し、前記所定の順番に従って次の走査線が選択されたときに前記第１容量信号の電圧から所定値だけ変化させた第２容量信号を供給する容量線駆動回路と、奇数行の前記走査線に対応して設けられた容量線に対し、容量を介して結合する第１検出線と、偶数行の前記走査線に対応して設けられた容量線に対し、容量を介して結合する第２検出線と、当該一の走査線が選択されたときは、当該一の走査線が奇数行のときは前記第１検出線に、当該一の走査線が偶数行のときは前記第２検出線に接続し、接続された前記第１検出線または前記第２検出線に現れたノイズ成分を打ち消すように前記第１容量信号を出力する第１容量信号出力回路と、選択された走査線に対応する画素に対し、当該画素の階調に応じた電圧のデータ信号を、データ線を介して供給するデータ線駆動回路と、を有する。 In order to achieve the above object, a drive circuit for an electro-optical device according to the present invention includes a plurality of scanning lines, a plurality of data lines, and a plurality of capacitors provided corresponding to the plurality of scanning lines. Each of the scanning lines of the plurality of rows and the data lines of the plurality of columns is provided corresponding to an intersection, and each of the scanning lines is connected to a data line corresponding to itself and a scanning line corresponding to itself is provided. A pixel switching element that becomes conductive when selected, one end connected to the other end of the pixel switching element, the other end corresponding to a common electrode, one end of the pixel capacity, and the scanning line electrical a driving circuit of the optical device, in Jo Tokoro order, the scan lines and the even lines in an odd row with the storage capacitor that is interposed, the pixels including a between the capacitor lines provided Te wherein the scanning line driving circuit for selecting the scanning line alternately for Capacitance-lines provided to correspond to one scanning line, when the one scanning line supplying a first capacitance signal when selected, the next scanning line is selected in accordance with the predetermined order before SL and the capacitor line drive circuit for supplying a second capacitance signal is varied by a predetermined value from the voltage of the first capacitance signal, to capacitive line provided in correspondence with the scanning lines in the odd-numbered rows, via the capacitor When the first detection line to be coupled and the second detection line coupled via the capacitance to the capacitance line provided corresponding to the scanning line of the even-numbered row and the one scanning line are selected , When the one scanning line is an odd row, the first detection line is connected to the first detection line. When the one scanning line is an even row, the first detection line is connected to the second detection line. first capacitance signal output times of outputting the first capacitance signal so as to cancel the noise component appearing in the detection line If, with respect to pixels corresponding to the selected scanning line, with a data signal having a voltage corresponding to the gradation of the pixel, and a data line driving circuit for supplying via a data line.

また、本発明は、電気光学装置の駆動回路のみならず、電気光学装置としても、さらには、当該電気光学装置を有する電子機器としても概念することが可能である。   Further, the present invention can be conceptualized not only as a drive circuit for an electro-optical device, but also as an electro-optical device, and further as an electronic apparatus having the electro-optical device.

以下、本発明の実施の形態について図面を参照して説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

＜第１実施形態＞
まず、本発明の第１実施形態について説明する。図１は、本発明の第１実施形態に係る電気光学装置の構成を示すブロック図である。
この図に示されるように、電気光学装置１０は、表示領域１００を有し、この表示領域１００の周辺に、走査線駆動回路１４０、容量線駆動回路１５０、検出回路１７０、データ線駆動回路１９０が配置した周辺回路内蔵型のパネル構成となっている。また、制御回路２０、第１容量信号出力回路３１および第２容量信号出力回路３２は、１群の回路モジュールであり、上記周辺回路内蔵型のパネルとは、例えばＦＰＣ（flexible printed circuit）基板によって接続される。 <First Embodiment>
First, a first embodiment of the present invention will be described. FIG. 1 is a block diagram showing the configuration of the electro-optical device according to the first embodiment of the invention.
As shown in this figure, the electro-optical device 10 has a display area 100, and around the display area 100, a scanning line driving circuit 140, a capacitor line driving circuit 150, a detection circuit 170, and a data line driving circuit 190. This is a panel configuration with a built-in peripheral circuit. The control circuit 20, the first capacitance signal output circuit 31, and the second capacitance signal output circuit 32 are a group of circuit modules, and the peripheral circuit built-in panel is, for example, an FPC (flexible printed circuit) substrate. Connected.

表示領域１００は、画素１１０が配列する領域であり、本実施形態では、１行目から３２１行目までの計３２１行の走査線１１２が行（Ｘ）方向に延在する一方、２４０列のデータ線１１４が列（Ｙ）方向に延在するように、それぞれ設けられている。
そして、図１において最も下の３２１行目を除いた１〜３２０行目の走査線１１２と１〜２４０列目のデータ線１１４との交差に対応して、画素１１０がそれぞれ配列している。したがって、本実施形態では、画素１１０が表示領域１００において縦３２０行×横２４０列でマトリクス状に配列することになるが、本発明をこの配列に限定する趣旨ではない。
３２１行目の走査線１１２は、画素１１０に対応していないので、ダミー走査線として機能することなる。すなわち、３２１行目の走査線１１２は、表示領域１００の垂直走査（走査線を順番に選択する動作）において、選択されても画素１１０に対する電圧書込にはなんら寄与しない。
また、１〜３２０行目の走査線１１２に対応して、それぞれ容量線１３２がＸ方向に延在して設けられている。このため、本実施形態において、容量線１３２については、ダミーとなる３２１行目の走査線１１２を除いた１〜３２０行目の走査線１１２に対応して設けられることになる。 The display area 100 is an area where the pixels 110 are arranged. In the present embodiment, a total of 321 scanning lines 112 from the first line to the 321st line extend in the row (X) direction, while 240 columns. The data lines 114 are respectively provided so as to extend in the column (Y) direction.
Then, the pixels 110 are arranged corresponding to the intersections of the scanning lines 112 in the 1st to 320th lines excluding the lowermost 321st line in FIG. 1 and the data lines 114 in the 1st to 240th columns. Therefore, in this embodiment, the pixels 110 are arranged in a matrix of 320 rows × 240 columns in the display region 100, but the present invention is not limited to this arrangement.
Since the scanning line 112 in the 321st row does not correspond to the pixel 110, it functions as a dummy scanning line. That is, the scanning line 112 in the 321st row does not contribute to voltage writing to the pixel 110 even if it is selected in the vertical scanning of the display area 100 (operation for selecting the scanning lines in order).
In addition, corresponding to the scanning lines 112 in the first to 320th rows, capacitance lines 132 are provided extending in the X direction, respectively. For this reason, in the present embodiment, the capacitor line 132 is provided corresponding to the 1st to 320th scanning lines 112 excluding the dummy 321st scanning line 112.

ここで、画素１１０の詳細な構成について説明する。図２は、画素１１０の構成を示す図であり、ｉ行及びこれに下方向で隣接する（ｉ＋１）行と、ｊ列及びこれに右方向で隣接する（ｊ＋１）列との交差に対応する２×２の計４画素分の構成が示されている。
なお、ｉ、（ｉ＋１）は、画素１１０が配列する行を一般的に示す場合の記号であって、１以上３２０以下の整数であり、ｊ、（ｊ＋１）は、画素１１０が配列する列を一般的に示す場合の記号であって、１以上２４０以下の整数である。ここで、ｉ、（ｉ＋１）については、画素１１０が配列する行を一般的に示す場合には、１以上３２０以下の整数であるが、走査線１１２の行を説明する場合には、ダミーである３２１行目を含める必要があるので１以上３２１以下の整数となる。 Here, a detailed configuration of the pixel 110 will be described. FIG. 2 is a diagram illustrating the configuration of the pixel 110, and corresponds to the intersection of the i row and the (i + 1) row adjacent thereto in the downward direction and the j column and the (j + 1) column adjacent thereto in the right direction. A configuration of a total of 4 pixels of 2 × 2 is shown.
Note that i and (i + 1) are symbols for generally indicating a row in which the pixels 110 are arranged, and are integers of 1 to 320, and j and (j + 1) are columns in which the pixels 110 are arranged. It is a symbol in the general case, and is an integer from 1 to 240. Here, i and (i + 1) are integers of 1 or more and 320 or less when generally indicating the row in which the pixels 110 are arranged, but are dummy when describing the row of the scanning line 112. Since it is necessary to include a certain 321st line, it is an integer of 1 to 321.

図２に示されるように、各画素１１０は、画素スイッチング素子として機能するｎチャネル型の薄膜トランジスタ（thin film transistor：以下単に「ＴＦＴ」と略称する）１１６と、画素容量（液晶容量）１２０と、蓄積容量１３０とを有する。各画素１１０については互いに同一構成なので、ｉ行ｊ列に位置するもので代表して説明すると、当該ｉ行ｊ列の画素１１０において、ＴＦＴ１１６のゲート電極はｉ行目の走査線１１２に接続される一方、そのソース電極はｊ列目のデータ線１１４に接続され、そのドレイン電極は画素容量１２０の一端たる画素電極１１８に接続されている。
また、画素容量１２０の他端はコモン電極１０８である。このコモン電極１０８は、図１に示されるように全ての画素１１０にわたって共通であり、コモン信号Ｖcomが供給される。なお、本実施形態においてコモン信号Ｖcomは、後述するように時間的に電圧ＬＣcomで一定である。
なお、図２において、Ｙｉ、Ｙ（ｉ＋１）は、それぞれｉ、（ｉ＋１）行目の走査線１１２に供給される走査信号を示し、また、Ｃｉ、Ｃ（ｉ＋１）は、それぞれｉ、（ｉ＋１）行目の容量線１３２の電圧を示している。 As shown in FIG. 2, each pixel 110 includes an n-channel thin film transistor (hereinafter simply referred to as “TFT”) 116 that functions as a pixel switching element, a pixel capacitor (liquid crystal capacitor) 120, And a storage capacitor 130. Since each pixel 110 has the same configuration, a description will be given by representatively assuming that the pixel 110 is located in the i row and j column. In the pixel 110 in the i row and j column, the gate electrode of the TFT 116 is connected to the scanning line 112 in the i row. On the other hand, the source electrode is connected to the data line 114 in the j-th column, and the drain electrode is connected to the pixel electrode 118 that is one end of the pixel capacitor 120.
The other end of the pixel capacitor 120 is a common electrode 108. The common electrode 108 is common to all the pixels 110 as shown in FIG. 1 and is supplied with a common signal Vcom. In the present embodiment, the common signal Vcom is constant at the voltage LCcom in terms of time as will be described later.
In FIG. 2, Yi and Y (i + 1) indicate scanning signals supplied to the i and (i + 1) th scanning lines 112, respectively, and Ci and C (i + 1) indicate i and (i + 1), respectively. ) The voltage of the capacitor line 132 in the row is shown.

表示領域１００は、画素電極１１８が形成された素子基板とコモン電極１０８が形成された対向基板との一対の基板同士を、電極形成面が互いに対向するように一定の間隙を保って貼り合わせるとともに、この間隙に液晶１０５を封止した構成となっている。このため、画素容量１２０は、画素電極１１８とコモン電極１０８とで誘電体の一種である液晶１０５を挟持したものとなり、画素電極１１８とコモン電極１０８との差電圧を保持する構成となる。この構成において、画素容量１２０では、その透過光量が当該保持電圧の実効値に応じて変化する。
なお、本実施形態では説明の便宜上、画素容量１２０において保持される電圧実効値がゼロに近ければ、光の透過率が最大となって白色表示になる一方、電圧実効値が大きくなるにつれて透過する光量が減少して、ついには透過率が最小の黒色表示になるノーマリーホワイトモードであるとする。 In the display region 100, a pair of substrates, an element substrate on which the pixel electrode 118 is formed and a counter substrate on which the common electrode 108 is formed, are bonded to each other with a certain gap so that the electrode formation surfaces face each other. The liquid crystal 105 is sealed in the gap. Therefore, the pixel capacitor 120 has a structure in which the liquid crystal 105 which is a kind of dielectric is sandwiched between the pixel electrode 118 and the common electrode 108, and holds a differential voltage between the pixel electrode 118 and the common electrode 108. In this configuration, in the pixel capacitor 120, the amount of transmitted light changes according to the effective value of the holding voltage.
In the present embodiment, for convenience of explanation, if the effective voltage value held in the pixel capacitor 120 is close to zero, the light transmittance is maximized to display white, while the effective voltage value is increased. Assume that it is a normally white mode in which the amount of light decreases and finally the black display with the minimum transmittance is achieved.

また、ｉ行ｊ列の画素１１０における蓄積容量１３０は、一端が画素電極１１８（ＴＦＴ１１６のドレイン電極）に接続されるとともに、他端がｉ行目の容量線１３２に接続されている。ここで、画素容量１２０および蓄積容量１３０における容量値を、それぞれＣpixおよびＣsとする。   The storage capacitor 130 in the pixel 110 in the i row and j column has one end connected to the pixel electrode 118 (the drain electrode of the TFT 116) and the other end connected to the i-th capacitor line 132. Here, the capacitance values in the pixel capacitor 120 and the storage capacitor 130 are Cpix and Cs, respectively.

説明を再び図１に戻すと、制御回路２０は、各種の制御信号を出力して電気光学装置１０における各部の制御等をするとともに、第１目標信号Ｖc1refおよび期間指定信号Ｈaを、第１容量信号出力回路３１に供給し、第２目標信号Ｖc2refおよび期間指定信号Ｈaを、第２容量信号出力回路３２に供給し、また、コモン信号Ｖcomをコモン電極１０８に供給する。
表示領域１００の周辺には、上述したように、走査線駆動回路１４０や、容量線駆動回路１５０、検出回路１７０、データ線駆動回路１９０などの周辺回路が設けられている。 Returning to FIG. 1 again, the control circuit 20 outputs various control signals to control each part in the electro-optical device 10, and the first target signal Vc1ref and the period specifying signal Ha are supplied to the first capacitor. The second target signal Vc2ref and the period specifying signal Ha are supplied to the signal output circuit 31, the second capacitance signal output circuit 32 is supplied, and the common signal Vcom is supplied to the common electrode 108.
As described above, peripheral circuits such as the scanning line driving circuit 140, the capacitor line driving circuit 150, the detection circuit 170, and the data line driving circuit 190 are provided around the display region 100.

このうち、走査線駆動回路１４０は、制御回路２０による制御にしたがって、１フレームの期間にわたって走査信号Ｙ１、Ｙ２、Ｙ３、…、Ｙ３２０、Ｙ３２１を、それぞれ１、２、３、…、３２０、３２１行目の走査線１１２に供給するものである。詳細には、走査線駆動回路１４０は、走査線１１２を図１において上から数えて１、２、３、…、３２０、３２１行目という順番で選択して、選択した走査線への走査信号を選択電圧Ｖddに相当するＨレベルとし、それ以外の走査線への走査信号を非選択電圧（接地電位Ｇnd）に相当するＬレベルとする。
なお、走査線駆動回路１４０は、図５に示されるように、制御回路２０から供給されるスタートパルスＤyを、クロック信号Ｃlyにしたがって順次シフトすること等によって、走査信号Ｙ１、Ｙ２、Ｙ３、Ｙ４、…、Ｙ３２０、Ｙ３２１を、この順番で出力する。また、本実施形態において１フレームの期間には、図５に示されるように、走査信号Ｙ１がＨレベルになってから走査信号Ｙ３２０がＬレベルになるまでの有効走査期間Ｆaのほか、それ以外の帰線期間が含まれる。なお、１行の走査線１１２が選択される期間が水平走査期間（Ｈ）である。 Among these, the scanning line driving circuit 140 sends the scanning signals Y1, Y2, Y3,..., Y320, Y321 to 1, 2, 3,. This is supplied to the scanning line 112 in the row. Specifically, the scanning line driving circuit 140 selects the scanning lines 112 in the order of the first, second, third,..., 320, and 321st rows from the top in FIG. Is set to the H level corresponding to the selection voltage Vdd, and the scanning signals to the other scanning lines are set to the L level corresponding to the non-selection voltage (ground potential Gnd).
As shown in FIG. 5, the scanning line driving circuit 140 sequentially shifts the start pulse Dy supplied from the control circuit 20 in accordance with the clock signal Cly, etc., thereby scanning signals Y1, Y2, Y3, Y4. ,..., Y320, Y321 are output in this order. In the present embodiment, as shown in FIG. 5, in addition to the effective scanning period Fa from when the scanning signal Y1 becomes H level to when the scanning signal Y320 becomes L level, as shown in FIG. The return period is included. Note that a period during which one row of scanning lines 112 is selected is a horizontal scanning period (H).

容量線駆動回路１５０は、本実施形態では、１〜３２０行目の容量線１３２に対応して設けられたｎチャネル型のＴＦＴ１５１、１５２の組から構成される。ここで、ｉ行目の容量線１３２に対応するＴＦＴ１５１、１５２について説明すると、当該ＴＦＴ１５１（第１トランジスタ）のゲート電極は、ｉ行目の走査線１１２に接続され、そのソース電極は、第１給電線１６５に接続される一方、ＴＦＴ１５２（第２トランジスタ）のゲート電極は、（ｉ＋１）行目の走査線１１２に接続され、そのソース電極は、第２給電線１６７に接続されている。そして、ＴＦＴ１５１、１５２のドレイン電極同士がｉ行目の容量線１３２に共通接続されている。
検出回路１７０は、１〜３２０行目の容量線１３２に対応して設けられたｎチャネル型のＴＦＴ１７６、１７８の組から構成される。ここで、ｉ行目の容量線１３２に対応するＴＦＴ１７６、１７８について説明すると、当該ＴＦＴ１７６のゲート電極は、ｉ行目の走査線１１２に接続され、そのドレイン電極は、第１検出線１８５に接続される一方、ＴＦＴ１７８のゲート電極は、（ｉ＋１）行目の走査線１１２に接続され、そのドレイン電極は、第２検出線１８７に接続されている。そして、ＴＦＴ１７６、１７８のソース電極同士がｉ行目の容量線１３２に共通接続されている。 In the present embodiment, the capacitor line driving circuit 150 includes a set of n-channel TFTs 151 and 152 provided corresponding to the capacitor lines 132 in the first to 320th rows. Here, the TFTs 151 and 152 corresponding to the i-th capacitor line 132 will be described. The gate electrode of the TFT 151 (first transistor) is connected to the i-th scanning line 112, and the source electrode thereof is the first On the other hand, the gate electrode of the TFT 152 (second transistor) is connected to the scanning line 112 in the (i + 1) th row, and its source electrode is connected to the second power supply line 167 while being connected to the power supply line 165. The drain electrodes of the TFTs 151 and 152 are commonly connected to the i-th capacitor line 132.
The detection circuit 170 includes a set of n-channel TFTs 176 and 178 provided corresponding to the capacitor lines 132 in the first to 320th rows. Here, the TFTs 176 and 178 corresponding to the i-th capacitance line 132 will be described. The gate electrode of the TFT 176 is connected to the i-th scanning line 112, and the drain electrode thereof is connected to the first detection line 185. On the other hand, the gate electrode of the TFT 178 is connected to the scanning line 112 in the (i + 1) th row, and its drain electrode is connected to the second detection line 187. The source electrodes of the TFTs 176 and 178 are commonly connected to the i-th capacitor line 132.

このような構成において、ｉ行目の走査線１１２の選択により走査信号ＹｉがＨレベルになると、ｉ行目のＴＦＴ１５１がオンするので、ｉ行目の容量線１３２が第１給電線１６５に接続されるとともに、ｉ行目のＴＦＴ１７６がオンするので、ｉ行目の容量線１３２が第１検出線１８５に接続される。
次の（ｉ＋１）行目の走査線１１２の選択により走査信号Ｙ（ｉ＋１）がＨレベルになると、ｉ行目のＴＦＴ１５１がオフし、ＴＦＴ１５２がオンするので、ｉ行目の容量線１３２が第２給電線１６７に接続されるとともに、ｉ行目のＴＦＴ１７８がオンするので、ｉ行目の容量線１３２が第２検出線１８７に接続される。 In such a configuration, when the scanning signal Yi becomes H level by selection of the i-th scanning line 112, the i-th TFT 151 is turned on, so that the i-th capacitance line 132 is connected to the first power supply line 165. At the same time, the i-th TFT 176 is turned on, so that the i-th capacitor line 132 is connected to the first detection line 185.
When the scanning signal Y (i + 1) becomes H level by selection of the next (i + 1) -th scanning line 112, the i-th TFT 151 is turned off and the TFT 152 is turned on. Since the i-th TFT 178 is turned on while being connected to the second power feed line 167, the i-th capacitor line 132 is connected to the second detection line 187.

ここで、第１容量信号出力回路３１について図４を参照して説明する。この図に示されるように、第１容量信号出力回路３１は、オペアンプ３００と、スイッチ３１１、３１２と、ＮＯＴ回路３１５と、抵抗器３１６とを有する。
オペアンプ３００の出力端は、第１給電線１６５およびスイッチ３１１の一端に接続され、第１検出線１８５がスイッチ３１２の一端に接続されている。そして、スイッチ３１１、３１２の他端は、オペアンプ３００の負入力端にそれぞれ接続されている。一方、オペアンプ３００の正入力端（＋）には、制御回路２０から第１目標信号Ｖc1refが供給される。そして、オペアンプ３００の出力端と負入力端（−）との間に抵抗器３１６が挿入されている。
スイッチ３１１、３１２は、制御回路２０による期間指定信号Ｈaの論理レベルに応じて互いに排他的にオンオフするものである。詳細には、スイッチ３１１は、期間指定信号ＨaがＨレベルであればオンし、スイッチ３１２は、期間指定信号Ｈの論理レベルをＮＯＴ回路３１５によって反転させた信号がＨレベルであればオンする。
期間指定信号Ｈaは、図５に示されるように、水平走査期間（Ｈ）の前半期間においてＨレベルとなり、後半期間においてＬレベルとなるので、スイッチ３１１、３１２は、水平走査期間（Ｈ）の前半期間においてオン、オフする一方、後半期間においてオフ、オンすることになる。
第１給電線１６５と、第１検出線１８５とは、走査信号ＹｉがＨレベルとなっている期間にわたってｉ行目のＴＦＴ１５１、１７６がオンすることによって、ｉ行目の容量線１３２を介して互いに接続された状態となる。このため、第１容量信号出力回路３１は、水平走査期間（Ｈ）の前半期間において第１目標信号Ｖc1refの電圧をバッファリングする一方、その後半期間において、第１検出線１８５の電圧が、第１目標信号Ｖc1refの電圧となるように負帰還制御した第１容量信号Ｖc1を出力する。 Here, the first capacitance signal output circuit 31 will be described with reference to FIG. As shown in this figure, the first capacitance signal output circuit 31 includes an operational amplifier 300, switches 311 and 312, a NOT circuit 315, and a resistor 316.
The output terminal of the operational amplifier 300 is connected to one end of the first power supply line 165 and the switch 311, and the first detection line 185 is connected to one end of the switch 312. The other ends of the switches 311 and 312 are connected to the negative input terminal of the operational amplifier 300, respectively. On the other hand, the first target signal Vc1ref is supplied from the control circuit 20 to the positive input terminal (+) of the operational amplifier 300. A resistor 316 is inserted between the output terminal and the negative input terminal (−) of the operational amplifier 300.
The switches 311 and 312 are exclusively turned on and off according to the logic level of the period specifying signal Ha by the control circuit 20. Specifically, the switch 311 is turned on when the period designation signal Ha is at the H level, and the switch 312 is turned on when the signal obtained by inverting the logic level of the period designation signal H by the NOT circuit 315 is at the H level.
As shown in FIG. 5, the period designation signal Ha becomes H level in the first half period of the horizontal scanning period (H) and becomes L level in the second half period, so that the switches 311 and 312 are in the horizontal scanning period (H). On and off in the first half period, off and on in the second half period.
The first power supply line 165 and the first detection line 185 are connected via the i-th capacitor line 132 when the i-th TFTs 151 and 176 are turned on during the period in which the scanning signal Yi is at the H level. They are connected to each other. Therefore, the first capacitance signal output circuit 31 buffers the voltage of the first target signal Vc1ref in the first half period of the horizontal scanning period (H), while the voltage of the first detection line 185 is changed to the first detection line 185 in the second half period. The first capacitance signal Vc1 subjected to negative feedback control so as to be the voltage of the 1 target signal Vc1ref is output.

一方、第２容量信号出力回路３２についても、図４の括弧書で示したように、第１容量信号出力回路３１と同様な構成である。
第２給電線１６７と、第２検出線１８７とは、走査信号Ｙ（ｉ＋１）がＨレベルとなっている期間にわたってｉ行目のＴＦＴ１５２、１７８がオンすることによって、ｉ行目の容量線１３２を介して互いに接続された状態となる。このため、第２容量信号出力回路３２は、水平走査期間（Ｈ）の前半期間において第２目標信号Ｖc2refの電圧をバッファリングする一方、その後半期間において、第２検出線１８７の電圧が、第２目標信号Ｖc2refの電圧となるように負帰還制御した第２容量信号Ｖc2を出力する。
なお、抵抗器３１６は、帰還量を規定するが、バッファリング期間では、この抵抗器３１６の抵抗値が低い方が精度等の面で好ましく、そのためにスイッチ３１１により抵抗器３１６の両端を短絡する構成となっている。したがって、精度等において問題がなければ、スイッチ３１１は省略可能である。 On the other hand, the second capacitance signal output circuit 32 has the same configuration as that of the first capacitance signal output circuit 31, as shown in parentheses in FIG.
The second feeder line 167 and the second detection line 187 are connected to the i-th capacitor line 132 when the i-th TFTs 152 and 178 are turned on during the period in which the scanning signal Y (i + 1) is at the H level. It will be in the state mutually connected via. Therefore, the second capacitance signal output circuit 32 buffers the voltage of the second target signal Vc2ref in the first half period of the horizontal scanning period (H), while the voltage of the second detection line 187 in the second half period is 2 The second capacitance signal Vc2 subjected to negative feedback control so as to be the voltage of the target signal Vc2ref is output.
The resistor 316 defines the feedback amount, but in the buffering period, it is preferable that the resistance value of the resistor 316 is low in terms of accuracy and the like. For this purpose, both ends of the resistor 316 are short-circuited by the switch 311. It has a configuration. Therefore, if there is no problem in accuracy or the like, the switch 311 can be omitted.

したがって、ノイズ等が重畳されなければ、第１容量信号Ｖc1は、第１目標信号Ｖc1refの電圧と同視でき、同様に第２容量信号Ｖc2は、第２目標信号Ｖc2refの電圧と同視できるので、ｉ行目の容量線１３２は、走査信号ＹｉがＨレベルである期間において第１目標信号Ｖc1refの電圧となり、走査信号Ｙ（ｉ＋１）がＨレベルである期間において第２目標信号Ｖc2refの電圧となる。
なお、ｉ行目の容量線１３２は、それ以外の期間では、電気的にどこの部分にも接続されないハイ・インピーダンス状態となる。 Therefore, if noise or the like is not superimposed, the first capacitance signal Vc1 can be equated with the voltage of the first target signal Vc1ref, and similarly the second capacitance signal Vc2 can be equated with the voltage of the second target signal Vc2ref. The capacitor line 132 in the row becomes the voltage of the first target signal Vc1ref during the period when the scanning signal Yi is at the H level, and becomes the voltage of the second target signal Vc2ref when the scanning signal Y (i + 1) is at the H level.
Note that the i-th capacitance line 132 is in a high impedance state that is not electrically connected to any portion in other periods.

さて、説明を図１に戻すと、データ線駆動回路１９０は、走査線駆動回路１４０により選択される走査線１１２に位置する画素１１０の階調に応じた電圧であって、極性指示信号Ｐolで指定された極性に応じた電圧のデータ信号に変換して、データ線１１４に供給する動作を、選択される走査線１１２に位置する１〜２４０列のそれぞれについて実行するものである。
ここで、データ線駆動回路１９０は、縦３２０行×横２４０列のマトリクス配列に対応した記憶領域（図示省略）を有し、各記憶領域には、それぞれ対応する画素１１０の階調値（明るさ）を指定する表示データＤaが記憶される。各記憶領域に記憶される表示データＤaは、表示内容に変更が生じた場合に、制御回路２０によってアドレスとともに変更後の表示データＤaが供給されて書き換えられる。
データ線駆動回路１９０は、選択される走査線１１２に位置する画素１１０の表示データＤaを記憶領域から読み出すとともに、当該読み出した表示データで指定された階調に応じた電圧であって指定された極性に応じた電圧のデータ信号に変換し、データ線１１４に供給することとなる。 Returning to FIG. 1, the data line driving circuit 190 is a voltage corresponding to the gradation of the pixel 110 located on the scanning line 112 selected by the scanning line driving circuit 140, and the polarity instruction signal Pol The operation of converting to a data signal having a voltage corresponding to the designated polarity and supplying the data signal to the data line 114 is executed for each of the 1 to 240 columns positioned on the selected scanning line 112.
Here, the data line driving circuit 190 has storage areas (not shown) corresponding to a matrix arrangement of 320 rows × 240 columns, and each storage area has a gradation value (brightness) of the corresponding pixel 110. Display data Da for designating the data is stored. The display data Da stored in each storage area is rewritten by the display circuit Da after the change together with the address by the control circuit 20 when the display contents are changed.
The data line driving circuit 190 reads out the display data Da of the pixel 110 located on the selected scanning line 112 from the storage area, and is designated by a voltage corresponding to the gradation designated by the read display data. It is converted into a data signal having a voltage corresponding to the polarity and supplied to the data line 114.

極性指示信号Ｐolは、Ｈレベルであれば正極性書込を指定し、Ｌレベルであれば負極性書込を指定する信号であり、本実施形態では図５に示されるように、１フレームの期間において同一レベルに維持される。このため、本実施形態では、画素への書き込み極性が、１フレームの期間にわたってすべて同一となる面反転方式となる。また、極性指示信号Ｐolは、１フレームの期間毎に論理反転されるが、このように書込極性を反転する理由は、直流成分の印加による液晶の劣化を防止するためである。
また、第１目標信号Ｖc1refは、極性指示信号ＰolがＬレベルであるときに電圧Ｖslとなり、極性指示信号ＰolがＨレベルであるときに電圧Ｖshとなる。一方、第２目標信号Ｖc2refは、本実施形態では極性指示信号Ｐolの論理レベルにかかわらず、電圧Ｖslで一定である。なお、本実施形態では、電圧Ｖslと電圧Ｖshとの差をΔＶとしている。
ここで、本実施形態における書込極性については、画素容量１２０に対して階調に応じた電圧を保持させる際に、コモン電極１０８の電圧ＬＣcomよりも画素電極１１８の電位を高位側とする場合を正極性といい、低位側とする場合を負極性という。電圧については、特に説明のない限り、電源の接地電位Ｇndを論理がＬレベルに相当させるとともに、電圧ゼロの基準としている。 The polarity instruction signal Pol is a signal for designating positive polarity writing when it is at the H level, and is designated for negative polarity writing when it is at the L level. In this embodiment, as shown in FIG. Maintained at the same level during the period. For this reason, in this embodiment, a plane inversion method is employed in which the writing polarity to the pixels is the same over a period of one frame. The polarity instructing signal Pol is logically inverted every frame period. The reason for inverting the writing polarity in this way is to prevent deterioration of the liquid crystal due to application of a DC component.
The first target signal Vc1ref becomes the voltage Vsl when the polarity instruction signal Pol is at the L level, and becomes the voltage Vsh when the polarity instruction signal Pol is at the H level. On the other hand, in the present embodiment, the second target signal Vc2ref is constant at the voltage Vsl regardless of the logic level of the polarity instruction signal Pol. In the present embodiment, the difference between the voltage Vsl and the voltage Vsh is ΔV.
Here, regarding the writing polarity in the present embodiment, when the voltage corresponding to the gradation is held in the pixel capacitor 120, the potential of the pixel electrode 118 is set higher than the voltage LCcom of the common electrode 108. Is referred to as positive polarity, and the case where the lower side is referred to as negative polarity. As for the voltage, unless otherwise specified, the ground potential Gnd of the power supply is made to have a logic equivalent to the L level and a reference of zero voltage.

なお、制御回路２０は、クロック信号Ｃlyの論理レベルが遷移するタイミングにおいてラッチパルスＬpをデータ線駆動回路１９０に供給する。上述したように、走査線駆動回路１４０は、スタートパルスＤyをクロック信号Ｃlyにしたがって順次シフトすること等によって、走査信号Ｙ１、Ｙ２、Ｙ３、Ｙ４、…、Ｙ３２０、Ｙ３２１を出力するので、走査線が選択される期間の開始タイミングは、クロック信号Ｃlyの論理レベルが遷移するタイミングである。したがって、データ線駆動回路１９０は、例えばラッチパルスＬpを１フレームの期間にわたってカウントし続けることによって何行目の走査線が選択されるのか、および、ラッチパルスＬpの供給タイミングによって、その選択の開始タイミングを知ることができる。   The control circuit 20 supplies the latch pulse Lp to the data line driving circuit 190 at the timing when the logic level of the clock signal Cly changes. As described above, the scanning line driving circuit 140 outputs the scanning signals Y1, Y2, Y3, Y4,..., Y320, Y321 by sequentially shifting the start pulse Dy according to the clock signal Cly. The start timing of the period in which is selected is the timing at which the logic level of the clock signal Cly transitions. Therefore, the data line driving circuit 190 starts the selection depending on, for example, which row scanning line is selected by continuously counting the latch pulse Lp over a period of one frame and the supply timing of the latch pulse Lp. You can know the timing.

なお、本実施形態において、素子基板には、表示領域１００における走査線１１２や、データ線１１４、ＴＦＴ１１６、画素電極１１８、蓄積容量１３０に加えて、容量線駆動回路１５０におけるＴＦＴ１５１、１５２、第１給電線１６５、第２給電線１６７、検出回路１７０におけるＴＦＴ１７６、１７８、第１検出線１８５、第２検出線１８７なども形成される。   In this embodiment, in addition to the scanning lines 112, the data lines 114, the TFTs 116, the pixel electrodes 118, and the storage capacitors 130 in the display region 100, the element substrates include the TFTs 151 and 152 in the capacitor line driving circuit 150, the first ones. A power supply line 165, a second power supply line 167, TFTs 176 and 178 in the detection circuit 170, a first detection line 185, a second detection line 187, and the like are also formed.

図３は、このような素子基板のうち、容量線駆動回路１５０と検出回路１７０と表示領域１００の周辺付近との構成を示す平面図である。
この図に示されるように、本実施形態では、ＴＦＴ１１６、１５１、１５２、１７６、１７８は、アモルファスシリコン型であって、そのゲート電極が半導体層よりも下側に位置するボトムゲート型である。詳細には、第１導電層となるゲート電極層のパターニングにより走査線１１２や容量線１３２などが形成され、その上にゲート絶縁膜（図示省略）が形成され、さらにＴＦＴ１１６、１５１、１５２、１７６、１７８の半導体層が島状に形成されている。この半導体層の上には、保護層を介して第２導電層となるＩＴＯ（indium tin oxide）層がパターニングされて、矩形形状であって透明性を有する画素電極１１８が形成され、さらに、第３導電層となるアルミニウムなどの金属層がパターニングにされて、ＴＦＴ１１６、１５１、１５２、１７６、１７８のソース・ドレイン電極や、データ線１１４、第１給電線１６５、第２給電線１６７、第１検出線１８５、第２検出線１８７等が形成されている。 FIG. 3 is a plan view showing the configuration of the capacitive line driving circuit 150, the detection circuit 170, and the vicinity of the display area 100 in such an element substrate.
As shown in this figure, in this embodiment, the TFTs 116, 151, 152, 176, and 178 are of an amorphous silicon type, and are of a bottom gate type in which the gate electrode is positioned below the semiconductor layer. Specifically, the scanning line 112, the capacitor line 132, and the like are formed by patterning the gate electrode layer serving as the first conductive layer, a gate insulating film (not shown) is formed thereon, and the TFTs 116, 151, 152, and 176 are formed. 178 semiconductor layers are formed in an island shape. On the semiconductor layer, an ITO (indium tin oxide) layer serving as a second conductive layer is patterned through a protective layer to form a pixel electrode 118 having a rectangular shape and transparency. A metal layer such as aluminum to be the three conductive layers is patterned, and the source / drain electrodes of the TFTs 116, 151, 152, 176, 178, the data line 114, the first feed line 165, the second feed line 167, the first A detection line 185, a second detection line 187, and the like are formed.

ここで、容量線駆動回路１５０において、ｉ行目に対応するＴＦＴ１５１のゲート電極は、ｉ行目の走査線１１２からＹ（下）方向にＴ字状に分岐した部分であり、同じくｉ行目に対応するＴＦＴ１５２のゲート電極は、（ｉ＋１）行目の走査線１１２からＹ（上）方向にＴ字状に分岐した部分である。
また、検出回路１７０において、ｉ行目に対応するＴＦＴ１７６のゲート電極は、ｉ行目の走査線１１２からＹ（下）方向にＴ字状に分岐した部分であり、同じくｉ行目に対応するＴＦＴ１７８のゲート電極は、（ｉ＋１）行目の走査線１１２からＹ（上）方向にＴ字状に分岐した部分である。
ｉ行目に対応するＴＦＴ１５１、１５２のドレイン電極１３２ａは、上記第３導電層をパターニングしたものであり、上記ゲート絶縁膜および保護層を貫通するコンタクトホール（図において×印）１３２ｂを介し、ゲート電極層をパターニングした配線１３２ｃに接続される。
一方、ｉ行目のＴＦＴ１７６、１７８のソース電極１３２ｅは、上記第３導電層をパターニングしたものであり、コンタクトホール１３２ｄを介して上記配線１３２ｃに接続される一方、コンタクトホール１３２ｆを介してｉ行目の容量線１３２に接続されている。
表示領域１００において、蓄積容量１３０は、画素電極１１８の下層において幅広となるように形成された容量線１３２の部分と当該画素電極１１８とにより上記ゲート絶縁膜を誘電体として挟持した構成である。このため、蓄積容量１３０の他端は、容量線１３２そのものとなる。
なお、画素電極１１８と対向するコモン電極１０８は、対向基板に形成されるので、素子基板の平面図を示す図３には現れない。 Here, in the capacitor line driving circuit 150, the gate electrode of the TFT 151 corresponding to the i-th row is a portion branched in a T shape in the Y (downward) direction from the i-th scanning line 112. The gate electrode of the TFT 152 corresponding to is a portion branched in a T shape in the Y (up) direction from the scanning line 112 in the (i + 1) th row.
In the detection circuit 170, the gate electrode of the TFT 176 corresponding to the i-th row is a portion branched in a T shape in the Y (downward) direction from the i-th scanning line 112, and also corresponds to the i-th row. The gate electrode of the TFT 178 is a portion branched in a T shape in the Y (up) direction from the scanning line 112 in the (i + 1) th row.
The drain electrodes 132a of the TFTs 151 and 152 corresponding to the i-th row are obtained by patterning the third conductive layer, and are connected to the gate via a contact hole (marked with x in the drawing) 132b penetrating the gate insulating film and the protective layer. The electrode layer is connected to the wiring 132c patterned.
On the other hand, the source electrodes 132e of the i-th TFTs 176 and 178 are obtained by patterning the third conductive layer and are connected to the wiring 132c through the contact hole 132d, while being connected to the i-row through the contact hole 132f. It is connected to the capacitance line 132 of the eye.
In the display region 100, the storage capacitor 130 has a structure in which the gate insulating film is sandwiched as a dielectric by the portion of the capacitor line 132 formed so as to be wide in the lower layer of the pixel electrode 118 and the pixel electrode 118. For this reason, the other end of the storage capacitor 130 becomes the capacitor line 132 itself.
Note that the common electrode 108 facing the pixel electrode 118 is formed on the counter substrate, and thus does not appear in FIG. 3 showing a plan view of the element substrate.

図３に示す構成は、あくまでも一例であり、ＴＦＴの型については他の構造、例えばゲート電極の配置でいえばトップゲート型としても良いし、プロセスでいえばポリシリコン型としても良い。また、容量線駆動回路１５０および検出回路１７０の素子を表示領域１００と同じプロセスで基板上に造り込むのではなく、ＩＣチップを素子基板側に実装する構成としても良い。
ＩＣチップを素子基板側に実装する場合、走査線駆動回路１４０、容量線駆動回路１５０、検出回路１７０を、データ線駆動回路１９０とともに半導体チップとしてまとめても良いし、それぞれ別々のチップとしても良い。また、制御回路２０については、第１容量信号出力回路３１および第２容量信号出力回路３２とともに、素子基板に造り込む構成としても良い。
また、本実施形態を透過型ではなく反射型とする場合には、画素電極１１８について反射性の導電層をパターニングしたものとしても良いし、別途の反射性金属層を持たせても良い。さらに、透過型および反射型の両者を組み合わせた、いわゆる半透過半反射型としても良い。 The configuration shown in FIG. 3 is merely an example, and the TFT type may be another structure, for example, a top gate type in terms of arrangement of gate electrodes, or a polysilicon type in terms of process. Further, the elements of the capacitor line driving circuit 150 and the detection circuit 170 may be mounted on the element substrate side instead of being built on the substrate by the same process as the display region 100.
When the IC chip is mounted on the element substrate side, the scanning line driving circuit 140, the capacitor line driving circuit 150, and the detection circuit 170 may be integrated as a semiconductor chip together with the data line driving circuit 190, or may be separate chips. . The control circuit 20 may be configured to be built in the element substrate together with the first capacitance signal output circuit 31 and the second capacitance signal output circuit 32.
When the present embodiment is a reflective type instead of a transmissive type, the reflective conductive layer may be patterned for the pixel electrode 118, or a separate reflective metal layer may be provided. Furthermore, a so-called transflective type that combines both a transmissive type and a reflective type may be used.

次に、本実施形態に係る電気光学装置１０の動作について説明する。
上述したように本実施形態では、画素の書込極性を１フレームの期間にわたって同一とした面反転方式としている。このため、制御回路２０は、極性指示信号Ｐolについて、図５に示されるように、あるフレーム（「ｎフレーム」と表記している）の期間においてＨレベルとして正極性書込を指定し、次の（ｎ＋１）フレームの期間においてＬレベルとして負極性書込を指定して、以下同様に１フレームの期間毎に書込極性を反転させる。 Next, the operation of the electro-optical device 10 according to this embodiment will be described.
As described above, in this embodiment, the surface inversion method is adopted in which the writing polarity of the pixels is the same over a period of one frame. Therefore, the control circuit 20 designates the positive polarity writing as the H level in the period of a certain frame (denoted as “n frame”) as shown in FIG. The negative polarity writing is designated as the L level during the period of (n + 1) frames, and the writing polarity is similarly reversed every frame period thereafter.

まず、制御回路２０は、ｎフレームにおいて、第１目標信号Ｖc1refおよび第２目標信号Ｖc2refを互いに同一の電圧Ｖslとする。また、ｎフレームにおいては、走査線駆動回路１４０によって最初に走査信号Ｙ１がＨレベルになる。
一方、走査信号Ｙ１がＨレベルになるタイミングにおいてラッチパルスＬpが出力されると、データ線駆動回路１９０は、１行目であって１、２、３、…、２４０列目の画素の表示データＤaを読み出すとともに、当該表示データＤaで指定された電圧だけ、電圧ＬＣcomを基準に高位側とした電圧のデータ信号Ｘ１、Ｘ２、Ｘ３、…、Ｘ２４０に変換し、それぞれ１、２、３、…、２４０列のデータ線１１４に供給する。
これにより例えば、ｊ列目のデータ線１１４には、１行ｊ列の画素１１０の表示データＤaで指定された電圧だけ電圧ＬＣcomよりも高位側とした正極性の電圧がデータ信号Ｘｊとして印加される。
さて、走査信号Ｙ１がＨレベルになると、１行１列〜１行２４０列の画素におけるＴＦＴ１１６がオンするので、これらの画素電極１１８には、データ信号Ｘ１、Ｘ２、Ｘ３、…、Ｘ２４０が印加される。このため、１行１列〜１行２４０列の画素容量１２０には、それぞれ階調に応じた正極性の電圧が書き込まれることになる。一方、走査信号Ｙ１がＨレベルであれば、容量線駆動回路１５０では、１行目に対応するＴＦＴ１５１がオンするが、ＴＦＴ１５２がオフであるので（走査信号Ｙ２はＬレベルであるので）、当該１行目の容量線１３２は、第１給電線１６５に接続された状態となって電圧Ｖslとなる。このため、１行１列〜１行２４０列の蓄積容量１３０には、それぞれ階調に応じた正極性電圧と電圧Ｖslとの差電圧が書き込まれることになる。 First, the control circuit 20 sets the first target signal Vc1ref and the second target signal Vc2ref to the same voltage Vsl in the n frame. In the n frame, the scanning signal driving circuit 140 first sets the scanning signal Y1 to the H level.
On the other hand, when the latch pulse Lp is output at the timing when the scanning signal Y1 becomes the H level, the data line driving circuit 190 displays the display data of the pixels in the first row and the first, second, third,. While reading Da, only the voltage specified by the display data Da is converted to voltage data signals X1, X2, X3,..., X240 with the voltage LCcom as a reference, and 1, 2, 3,. , 240 data lines 114 are supplied.
Thus, for example, a positive voltage that is higher than the voltage LCcom by the voltage specified by the display data Da of the pixel 110 in the first row and jth column is applied to the jth data line 114 as the data signal Xj. The
Now, when the scanning signal Y1 becomes the H level, the TFTs 116 in the pixels in the first row and the first column to the first row and the 240th column are turned on, so that the data signals X1, X2, X3,. Is done. For this reason, a positive voltage corresponding to each gradation is written in the pixel capacitors 120 in the first row and the first column to the first row and the 240th column. On the other hand, if the scanning signal Y1 is at the H level, the TFT 151 corresponding to the first row is turned on in the capacitor line driving circuit 150, but the TFT 152 is off (since the scanning signal Y2 is at the L level). The capacitor line 132 in the first row is connected to the first power supply line 165 and becomes the voltage Vsl. For this reason, the differential voltage between the positive voltage and the voltage Vsl corresponding to each gradation is written in the storage capacitor 130 in the first row and the first column to the first row and the 240th column.

次に走査信号Ｙ１がＬレベルになるとともに、走査信号Ｙ２がＨレベルになる。
走査信号Ｙ１がＬレベルになると、１行１列〜１行２４０列の画素におけるＴＦＴ１１６がオフする。また、走査信号Ｙ１がＬレベル、走査信号Ｙ２がＨレベルであれば、容量線駆動回路１５０では、１行目に対応するＴＦＴ１５１がオフし、ＴＦＴ１５２がオンするので、当該１行目の容量線１３２は第２給電線１６７に接続された状態となるが、正極性書込を指定するｎフレームにおいては、当該第２給電線１６７は第１給電線１６５と同じ電圧Ｖslであるために電位変動しない。
このため、極性指示信号ＰolがＨレベルあって正極性書込が指示されていれば、走査信号Ｙ２がＨレベルになっても、１行１列〜１行２４０列の画素容量１２０および蓄積容量１３０においてそれぞれ保持された電圧に変化は生じない。 Next, the scanning signal Y1 becomes L level and the scanning signal Y2 becomes H level.
When the scanning signal Y1 becomes L level, the TFTs 116 in the pixels in the first row and first column to the first row and 240th column are turned off. When the scanning signal Y1 is at the L level and the scanning signal Y2 is at the H level, in the capacitor line driving circuit 150, the TFT 151 corresponding to the first row is turned off and the TFT 152 is turned on. 132 is connected to the second power supply line 167, but in the n frame designating the positive writing, the second power supply line 167 is at the same voltage Vsl as the first power supply line 165, so that the potential fluctuation occurs. do not do.
Therefore, if the polarity instruction signal Pol is at the H level and the positive polarity writing is instructed, even if the scanning signal Y2 becomes the H level, the pixel capacitors 120 and the storage capacitors in the 1st row 1st column to the 1st row 240th column There is no change in the voltage held at 130.

一方、走査信号Ｙ２がＨレベルになるタイミングにおいてラッチパルスＬpが出力されると、データ線駆動回路１９０は、２行目であって１、２、３、…、２４０列目の画素の階調に応じた正極性電圧のデータ信号Ｘ１、Ｘ２、Ｘ３、…、Ｘ２４０を、それぞれ１、２、３、…、２４０列のデータ線１１４に供給する。走査信号Ｙ２がＨレベルになると、２行１列〜２行２４０列の画素におけるＴＦＴ１１６がオンするので、これらの画素電極１１８には、データ信号Ｘ１、Ｘ２、Ｘ３、…、Ｘ２４０が印加される結果、１行１列〜１行２４０列の画素容量１２０には、それぞれ階調に応じた正極性電圧が書き込まれることになる。
なお、走査信号Ｙ２がＨレベルであれば、容量線駆動回路１５０では、２行目に対応するＴＦＴ１５１がオンするが、ＴＦＴ１５２がオフであるので（走査信号Ｙ３はＬレベルであるので）、当該２行目の容量線１３２は電圧Ｖslとなり、このため、２行１列〜２行２４０列の蓄積容量１３０には、それぞれ階調に応じた正極性電圧と電圧Ｖslとの差電圧が書き込まれることになる。 On the other hand, when the latch pulse Lp is output at the timing when the scanning signal Y2 becomes H level, the data line driving circuit 190 is the second row and the gray levels of the pixels in the 1, 2, 3,. .., X240 are supplied to the data lines 114 of 1, 2, 3,..., 240 columns, respectively. When the scanning signal Y2 becomes H level, the TFTs 116 in the pixels in the 2nd row and the 1st column to the 2nd row and the 240th column are turned on, so that the data signals X1, X2, X3,. As a result, the positive voltage corresponding to the gradation is written in each of the pixel capacitors 120 in the first row and the first column to the first row and the 240th column.
If the scanning signal Y2 is at the H level, the TFT 151 corresponding to the second row is turned on in the capacitor line driving circuit 150, but the TFT 152 is off (since the scanning signal Y3 is at the L level). The capacitor line 132 in the second row is at the voltage Vsl. Therefore, the difference voltage between the positive voltage and the voltage Vsl corresponding to the gradation is written in the storage capacitor 130 in the second row, first column to the second row, 240th column. It will be.

次に走査信号Ｙ２がＬレベルになるとともに、走査信号Ｙ３がＨレベルになる。
走査信号Ｙ２がＬレベルになると、容量線駆動回路１５０では、１行目に対応するＴＦＴ１５１がオフし、ＴＦＴ１５２もオフするので、当該１行目の容量線１３２は、ハイ・インピーダンス状態となるが、その寄生容量によってＴＦＴ１５２のオフ直前の状態である電圧Ｖslに保持されるため、１行１列〜１行２４０列の画素容量１２０および蓄積容量１３０において保持された電圧は以後についても変化が生じないことになる。結局、１行１列〜１行２４０列の画素容量１２０は、それぞれ走査信号Ｙ１がＨレベルとなったときに画素電極１１８に印加されたデータ信号の電圧とコモン電極１０８の電圧ＬＣcomとの差電圧、すなわち、階調に応じた電圧を保持し続けることになる。
また、走査信号Ｙ３がＨレベルになるタイミングにおいてラッチパルスＬpが出力されると、データ線駆動回路１９０は、３行目であって１、２、３、…、２４０列目の画素の階調に応じた正極性電圧のデータ信号Ｘ１、Ｘ２、Ｘ３、…、Ｘ２４０を、それぞれ１、２、３、…、２４０列のデータ線１１４に供給する。これにより、３行１列〜３行２４０列の画素容量１２０には、それぞれ階調に応じた正極性の電圧が書き込まれることになる。
なお、走査信号Ｙ３がＨレベルであれば、容量線駆動回路１５０では、３行目に対応するＴＦＴ１５１がオンするが、ＴＦＴ１５２がオフであるので（走査信号Ｙ４はＬレベルであるので）、当該３行目の容量線１３２は電圧Ｖslとなる。このため、３行１列〜３行２４０列の蓄積容量１３０には、それぞれ階調に応じた正極性電圧と電圧Ｖslとの差電圧が書き込まれることになる。 Next, the scanning signal Y2 becomes L level and the scanning signal Y3 becomes H level.
When the scanning signal Y2 becomes L level, in the capacitor line driving circuit 150, the TFT 151 corresponding to the first row is turned off and the TFT 152 is also turned off, so that the capacitor line 132 in the first row is in a high impedance state. Because the parasitic capacitance holds the voltage Vsl in the state immediately before the TFT 152 is turned off, the voltage held in the pixel capacitor 120 and the storage capacitor 130 in the 1st row and 1st column to the 1st row and 240th column changes in the following. There will be no. After all, the pixel capacitance 120 in the first row and first column to the first row and 240th column has a difference between the voltage of the data signal applied to the pixel electrode 118 and the voltage LCcom of the common electrode 108 when the scanning signal Y1 becomes H level. The voltage, that is, the voltage corresponding to the gradation is continuously held.
Further, when the latch pulse Lp is output at the timing when the scanning signal Y3 becomes H level, the data line driving circuit 190 is the gradation of the pixels in the third row and in the first, second, third,. .., X240 are supplied to the data lines 114 of 1, 2, 3,..., 240 columns, respectively. As a result, a positive voltage corresponding to each gradation is written in the pixel capacitors 120 in the 3rd row and 1st column to the 3rd row and 240th column.
If the scanning signal Y3 is at the H level, in the capacitor line driving circuit 150, the TFT 151 corresponding to the third row is turned on, but the TFT 152 is off (since the scanning signal Y4 is at the L level). The capacitor line 132 in the third row is at the voltage Vsl. For this reason, the differential voltage between the positive voltage and the voltage Vsl corresponding to each gradation is written in the storage capacitor 130 in the 3rd row and the 1st column to the 3rd row and the 240th column.

極性指示信号ＰolがＨレベルとなるｎフレームの期間では、以下同様な動作が、走査信号Ｙ３２１がＨレベルとなるまで繰り返され、これにより、すべての画素容量１２０は、画素電極１１８に印加されたデータ信号の電圧とコモン電極１０８の電圧ＬＣcomとの差電圧を保持することになって、当該保持した電圧に応じた階調となる。   In the n-frame period in which the polarity instruction signal Pol is at the H level, the same operation is repeated until the scanning signal Y321 is at the H level, whereby all the pixel capacitors 120 are applied to the pixel electrode 118. The difference voltage between the voltage of the data signal and the voltage LCcom of the common electrode 108 is held, so that a gradation corresponding to the held voltage is obtained.

次に、制御回路２０は、極性信号ＰolがＬレベルとなる（ｎ＋１）フレームの動作について説明する。
この（ｎ＋１）フレームの動作は、主に次の２点においてｎフレームの動作と相違する。すなわち、第１に、制御回路２０は、第１目標信号Ｖc1refを、図５に示されるように、電圧ＶslよりもΔＶだけ高い電圧Ｖshとする点と、第２に、走査信号ＹｉがＨレベルになるタイミングにおいてラッチパルスＬpが出力されると、データ線駆動回路１９０は、ｉ行目であって、１、２、３、…、２４０列目の画素の表示データＤaを読み出す点までｎフレームと一緒であるが、データ信号Ｘ１、Ｘ２、Ｘ３、…、Ｘ２４０として、当該表示データＤaに対応し、かつ、負極性に対応した電圧（この意味については後述する）とする点とにおいてｎフレームの動作と相違する。
そこで、（ｎ＋１）フレームにおける動作については、この相違点を中心にしつつ、走査信号ＹｉがＨレベルとなったときにｉ行ｊ列の画素容量１２０に書き込んだ電圧が、走査信号Ｙ（ｉ＋１)がＨレベルとなったときにどのように変化するのか、という観点で説明することにする。 Next, the control circuit 20 will describe the operation of (n + 1) frames in which the polarity signal Pol becomes L level.
The operation of the (n + 1) frame is different from the operation of the n frame mainly in the following two points. That is, first, the control circuit 20 sets the first target signal Vc1ref to a voltage Vsh that is higher by ΔV than the voltage Vsl as shown in FIG. 5, and secondly, the scanning signal Yi is at the H level. When the latch pulse Lp is output at the timing, the data line driving circuit 190 performs n frames until the point at which the display data Da of the pixels in the 1, 2, 3,. However, the data signals X1, X2, X3,..., X240 are n frames in that they correspond to the display data Da and have a voltage corresponding to the negative polarity (this meaning will be described later). The operation is different.
Therefore, with regard to the operation in the (n + 1) frame, the voltage written in the pixel capacitor 120 in the i row and j column when the scanning signal Yi becomes the H level is the scanning signal Y (i + 1) centering on this difference. It will be explained from the viewpoint of how it changes when the value becomes H level.

図６は、（ｎ＋１）フレームにおけるｉ行ｊ列の画素容量１２０の電圧変化を説明するための図である。
まず、走査信号ＹｉがＨレベルになると、図６（ａ）に示されるように、ｉ行ｊ列のＴＦＴ１１６がオンするので、データ信号Ｘｊが画素容量１２０の一端（画素電極１１８）と蓄積容量１３０の一端とにそれぞれ印加される。一方、走査信号ＹｉがＨレベルであれば、容量線駆動回路１５０においてｉ行目に対応するＴＦＴ１５１がオンし、ＴＦＴ１５２がオフを維持するので、ｉ行目の容量線１３２の電圧Ｃｉは、第１給電線１６５の電圧Ｖshとなる。なお、コモン電極１０８は電圧ＬＣcomで一定である。
したがって、このときのデータ信号Ｘｊの電圧をＶｊとすれば、ｉ行ｊ列における画素容量１２０には電圧（Ｖｊ−ＬＣcom）が充電され、蓄積容量１３０には電圧（Ｖｊ−Ｖsh）が充電される。 FIG. 6 is a diagram for explaining a voltage change of the pixel capacitor 120 of i rows and j columns in the (n + 1) frame.
First, when the scanning signal Yi becomes H level, as shown in FIG. 6A, the TFTs 116 in i rows and j columns are turned on. The voltage is applied to one end of 130. On the other hand, if the scanning signal Yi is at the H level, the TFT 151 corresponding to the i-th row is turned on and the TFT 152 is kept off in the capacitance line driving circuit 150, so that the voltage Ci of the i-th capacitance line 132 is It becomes the voltage Vsh of one feeder line 165. The common electrode 108 is constant at the voltage LCcom.
Therefore, if the voltage of the data signal Xj at this time is Vj, the pixel capacitor 120 in the i row and j column is charged with the voltage (Vj−LCcom), and the storage capacitor 130 is charged with the voltage (Vj−Vsh). The

次に、走査信号ＹｉがＬレベルになると、図６（ｂ）に示されるように、ｉ行ｊ列のＴＦＴ１１６がオフする。また、走査信号ＹｉがＬレベルになると、次の走査信号Ｙ（ｉ＋１）がＨレベルになるので（図６（ｂ）においては（ｉ＋１）行を図示省略）、容量線駆動回路１５０においてｉ行目に対応するＴＦＴ１５１がオフ、ＴＦＴ１５２がオンする。このため、ｉ行目の容量線１３２の電圧Ｃｉは、第２給電線１６７の電圧Ｖslとなり、走査信号ＹｉがＨレベルであったときと比較すると、電圧ΔＶだけ低下するが、コモン電極１０８は電圧ＬＣcomで一定である。したがって、画素容量１２０に蓄えられた電荷は、蓄積容量１３０に移動するので、画素電極１１８の電圧が低下する。
詳細には、画素容量１２０と蓄積容量１３０との直列接続において、画素容量１２０の他端（コモン電極）が電圧一定に保たれたまま、蓄積容量１３０の他端が電圧ΔＶだけ低下するので、画素電極１１８の電圧も低下する。
このため、当該直列接続点である画素電極１１８の電圧は、
Ｖｊ−｛Ｃs／（Ｃs＋Ｃpix）｝・ΔＶ
となり、走査信号ＹｉがＨレベルであったときのデータ信号の電圧Ｖｊよりも、ｉ行目の容量線１３２の電圧変化分ΔＶに、画素容量１２０および蓄積容量１３０の容量比｛Ｃs／（Ｃs＋Ｃpix）｝を乗じた値だけ低下することになる。
換言すれば、ｉ行目の容量線１３２の電圧ＣｉがΔＶだけ低下すると、画素電極１１８の電圧は、走査信号ＹｉがＨレベルであったときのデータ信号の電圧Ｖｊよりも、｛Ｃs／（Ｃs＋Ｃpix）｝・ΔＶ（＝ΔＶpixとする）だけ低下することになる。ただし、各部の寄生容量は無視している。 Next, when the scanning signal Yi becomes L level, as shown in FIG. 6B, the TFTs 116 in i rows and j columns are turned off. Further, when the scanning signal Yi becomes the L level, the next scanning signal Y (i + 1) becomes the H level ((i + 1) rows are not shown in FIG. 6B). The TFT 151 corresponding to the eye is turned off and the TFT 152 is turned on. For this reason, the voltage Ci of the capacitance line 132 in the i-th row becomes the voltage Vsl of the second power supply line 167, which is lower by the voltage ΔV than when the scanning signal Yi is at the H level, but the common electrode 108 is Constant at voltage LCcom. Therefore, the charge stored in the pixel capacitor 120 moves to the storage capacitor 130, so that the voltage of the pixel electrode 118 decreases.
Specifically, in the serial connection of the pixel capacitor 120 and the storage capacitor 130, the other end (common electrode) of the pixel capacitor 120 is maintained at a constant voltage, and the other end of the storage capacitor 130 is reduced by the voltage ΔV. The voltage of the pixel electrode 118 also decreases.
Therefore, the voltage of the pixel electrode 118 that is the series connection point is
Vj− {Cs / (Cs + Cpix)} · ΔV
Therefore, the capacitance ratio {Cs / (Cs + Cpix) of the pixel capacitor 120 and the storage capacitor 130 is more than the voltage change ΔV of the capacitor line 132 in the i-th row than the voltage Vj of the data signal when the scanning signal Yi is at H level. )}.
In other words, when the voltage Ci of the capacitor line 132 in the i-th row is decreased by ΔV, the voltage of the pixel electrode 118 is {Cs / () than the voltage Vj of the data signal when the scanning signal Yi is at the H level. Cs + Cpix)} · ΔV (= ΔVpix). However, the parasitic capacitance of each part is ignored.

ここで、負極性書込が指定される（ｎ＋１）フレームにおいて、走査信号ＹｉがＨレベルのときのデータ信号Ｘｊは、画素電極１１８が電圧ΔＶpixだけ低下することを見越した電圧Ｖｊに設定される。すなわち、低下した後の画素電極１１８の電圧がコモン電極１０８の電圧ＬＣcomよりも低位であって両者の差電圧がｉ行ｊ列の階調に応じた値となるように設定される。   Here, in the (n + 1) frame in which negative polarity writing is designated, the data signal Xj when the scanning signal Yi is at the H level is set to the voltage Vj in anticipation that the pixel electrode 118 is lowered by the voltage ΔVpix. . That is, the voltage of the pixel electrode 118 after being lowered is set to be lower than the voltage LCcom of the common electrode 108, and the difference voltage between the two is set to a value corresponding to the gradation of i rows and j columns.

詳細には、本実施形態では、図８に示されるように、正極性書込となるｎフレームにおいて、データ信号が白色ｗに相当する電圧Ｖw(+)から黒色ｂに相当する電圧Ｖb(+)までの範囲ａであって、階調が低く（暗く）なるにつれて電圧ＬＣcomよりも高位側の電圧となる場合に、負極性書込となる（ｎ＋１）フレームにおいて画素を白色ｗするときには電圧Ｖb(+)とし、画素を黒色ｂとする場合には電圧Ｖw(+)となるように設定して、正極性の電圧範囲ａと同一であって、その階調関係を逆転させた設定とする。第２に、（ｎ＋１）フレームにおいてデータ信号の電圧を書き込んだ後に、画素電極１１８が電圧ΔＶpixだけ低下したとき、当該画素電極１１８の電圧が負極性の白色に相当する電圧Ｖw(-)から黒色に相当する電圧Ｖb(-)までの範囲ｃであって、電圧ＬＣcomを基準にして正極性の電圧と対称となるように、容量線１３２の電圧ΔＶの低下分を設定する。
これにより、負極性書込を指定する（ｎ＋１）フレームにおいて、電圧ΔＶpixだけ低下したときの画素電極１１８の電圧は、階調に応じた負極性の電圧範囲ｃであって、階調が低く（暗く）なるにつれて電圧ＬＣcomよりも低位側の電圧にシフトする。 Specifically, in the present embodiment, as shown in FIG. 8, in the n frame for positive polarity writing, the data signal is changed from the voltage Vw (+) corresponding to white w to the voltage Vb (+ corresponding to black b. ), And when the gray level becomes lower (darker), the voltage becomes higher than the voltage LCcom, and the voltage Vb is used when the pixel is white in the (n + 1) frame for negative writing. When the pixel is black (b), the voltage Vw (+) is set to be the same as the positive voltage range a and the gradation relationship is reversed. . Second, after the voltage of the data signal is written in the (n + 1) frame, when the pixel electrode 118 is lowered by the voltage ΔVpix, the voltage of the pixel electrode 118 is changed from the voltage Vw (−) corresponding to negative white to black. The voltage ΔV of the capacitor line 132 is set so as to be symmetrical to the positive voltage with reference to the voltage LCcom in the range c up to the voltage Vb (−) corresponding to.
As a result, in the (n + 1) frame designating negative polarity writing, the voltage of the pixel electrode 118 when the voltage ΔVpix is lowered is in the negative voltage range c corresponding to the gradation and the gradation is low ( As it becomes darker, the voltage shifts to a voltage lower than the voltage LCcom.

なお、図６では、ｉ行ｊ列の画素容量１２０および蓄積容量１３０について説明していたが、同様な動作は、走査線１１２および容量線１３２を兼用するｉ行について同様に実行される。また、（ｎ＋１）フレームにおいては、ｎフレームと同様に、走査信号Ｙ１、Ｙ２、Ｙ３、…、Ｙ３２０、Ｙ３２１が順番にＨレベルとなるので、各行における動作は、１、２、３、…、３２０行の画素についても順番に実行される。   In FIG. 6, the pixel capacitor 120 and the storage capacitor 130 in the i row and j column have been described, but the same operation is similarly performed for the i row that also functions as the scanning line 112 and the capacitor line 132. In the (n + 1) frame, as in the n frame, the scanning signals Y1, Y2, Y3,..., Y320, Y321 are sequentially at the H level, so that the operation in each row is 1, 2, 3,. The processing is also performed in order for the 320 rows of pixels.

したがって、本実施形態では、負極性書込を指定する（ｎ＋１）フレームにおけるデータ線の電圧範囲ａは、正極性書込を指定するｎフレームと同じであるが、シフト後における画素電極１１８の電圧が、階調に応じた負極性電圧となる。これにより、本実施形態によれば、データ線駆動回路１９０を構成する素子の耐圧が狭くて済むだけでなく、容量が寄生するデータ線１１４における電圧振幅も狭くなるので、その寄生容量により無駄に電力が消費されることもなくなる。
すなわち、コモン電極１０８が電圧ＬＣc omに保たれるとともに、容量線１３２の電圧を、各フレームにわたって一定とした構成において、画素容量１２０を交流駆動する場合、画素電極１１８に、あるフレームにおいて階調に応じて正極性の電圧Ｖw(+)から電圧Ｖb(+)までの範囲の電圧で書き込んだときには、階調に変化がなければ、次のフレームにおいて負極性に対応した電圧Ｖw(-)から電圧Ｖb(-)までの範囲であって、電圧ＬＣcomを基準に反転させた電圧を書き込まなければならない。このため、コモン電極１０８の電圧が一定である構成において、容量線１３２の電圧一定としたとき、データ信号の電圧が図において範囲ｂにわたるので、データ線駆動回路１９０を構成する素子の耐圧も範囲ｂに対応させる必要がある。さらに、容量が寄生するデータ線１１４において範囲ｂで電圧が変化すると、その寄生容量により無駄に電力が消費されることにもなるが、本実施形態では、このような不都合が解消されるのである。 Therefore, in this embodiment, the voltage range a of the data line in the (n + 1) frame designating the negative polarity writing is the same as the n frame designating the positive polarity writing, but the voltage of the pixel electrode 118 after the shift. Becomes a negative voltage corresponding to the gradation. Thus, according to the present embodiment, not only the withstand voltage of the elements constituting the data line driving circuit 190 is reduced, but also the voltage amplitude in the data line 114 where the capacitance is parasitic is reduced, so that the parasitic capacitance is wasteful. Power is not consumed.
That is, when the common capacitance 108 is maintained at the voltage LCcom and the voltage of the capacitor line 132 is constant over each frame, and the pixel capacitor 120 is AC driven, the pixel electrode 118 has a gray level in a certain frame. If the gradation is not changed when the voltage is written in the voltage range from the positive voltage Vw (+) to the voltage Vb (+) according to the voltage Vw (−) corresponding to the negative polarity in the next frame. The voltage up to the voltage Vb (−) and the voltage inverted with respect to the voltage LCcom must be written. For this reason, in the configuration in which the voltage of the common electrode 108 is constant, when the voltage of the capacitor line 132 is constant, the voltage of the data signal covers the range b in the figure, so that the breakdown voltage of the elements constituting the data line driving circuit 190 is also in the range It is necessary to correspond to b. Further, if the voltage changes in the range b in the data line 114 having parasitic capacitance, power is wasted due to the parasitic capacitance, but in this embodiment, such inconvenience is solved. .

さらに、本実施形態によれば、図７に示されるように、正極性書込を指示するフレームにおいてｉ行目の容量線１３２の電圧Ｃｉは、走査信号ＹｉがＨレベルになったときにＴＦＴ１５１がオンすることにより第１給電線１６５の電圧Ｖslとなり、その次の走査信号Ｙ（ｉ＋１）がＨレベルになったときにＴＦＴ１５２がオンすることにより第２給電線１６７の電圧Ｖslとなる。このため、ｉ行目の容量線１３２の電圧Ｃｉは、正極性書込を指示するフレームにおいて走査信号Ｙ（ｉ＋１）がＨレベルになったタイミングでは電圧変化しない。
一方、負極性書込を指示するフレームにおいてｉ行目の容量線１３２の電圧Ｃｉは、走査信号ＹｉがＨレベルになったときにＴＦＴ１５１がオンすることにより第１給電線１６５の電圧Ｖshとなり、その次の走査信号Ｙ（ｉ＋１）がＨレベルになったときにＴＦＴ１５２がオンすることにより第２給電線１６７の電圧Ｖslとなる。このため、ｉ行目の容量線１３２の電圧Ｃｉは、負極性書込を指示するフレームにおいて走査信号Ｙ（ｉ＋１）がＨレベルになったタイミングにて電圧ΔＶだけ低下する。
本実施形態では、このように１行分の容量線１３２を駆動するのに、２つのＴＦＴ１５１、１５２で足り、さらに、別途の制御信号や制御電圧も不要である。このため、各行に対応した容量線１３２を駆動する容量線駆動回路１５０の構成が複雑化を回避することも可能である。
なお、図７は、走査信号と容量線と画素電極との電圧関係を示す図であり、ｉ行ｊ列の画素電極１１８の電圧変化をＰix（i,j)で示している。 Furthermore, according to the present embodiment, as shown in FIG. 7, the voltage Ci of the capacitance line 132 in the i-th row in the frame instructing positive polarity writing is the TFT 151 when the scanning signal Yi becomes H level. Is turned on to become the voltage Vsl of the first feed line 165, and when the next scanning signal Y (i + 1) becomes the H level, the TFT 152 is turned on to become the voltage Vsl of the second feed line 167. For this reason, the voltage Ci of the capacitor line 132 in the i-th row does not change at the timing when the scanning signal Y (i + 1) becomes the H level in the frame instructing the positive writing.
On the other hand, the voltage Ci of the capacitor line 132 in the i-th row in the frame instructing negative polarity writing becomes the voltage Vsh of the first power supply line 165 by turning on the TFT 151 when the scanning signal Yi becomes H level. When the next scanning signal Y (i + 1) becomes the H level, the TFT 152 is turned on, so that the voltage Vsl of the second feed line 167 is obtained. For this reason, the voltage Ci of the capacitance line 132 in the i-th row decreases by the voltage ΔV at the timing when the scanning signal Y (i + 1) becomes H level in the frame instructing negative polarity writing.
In the present embodiment, two TFTs 151 and 152 are sufficient to drive the capacitor line 132 for one row in this way, and no additional control signal or control voltage is required. Therefore, the configuration of the capacitor line driving circuit 150 that drives the capacitor line 132 corresponding to each row can be prevented from becoming complicated.
FIG. 7 is a diagram showing the voltage relationship among the scanning signal, the capacitor line, and the pixel electrode, and the voltage change of the pixel electrode 118 in i row and j column is indicated by Pix (i, j).

ここで、正極性書込が指定されたときのデータ信号の電圧範囲と、負極性書込が指定されたときのデータ信号の電圧範囲とを一致させたが、完全に一致させなくもても、容量線１３２の電圧変化によりデータ信号の電圧振幅を抑えることはできる。   Here, the voltage range of the data signal when the positive polarity writing is designated is matched with the voltage range of the data signal when the negative polarity writing is designated. The voltage amplitude of the data signal can be suppressed by the voltage change of the capacitor line 132.

ところで、走査信号ＹｉがＨレベルになると、ｉ行目に対応するＴＦＴ１１６のオンにより、画素容量１２０と蓄積容量１３０とでは、それぞれデータ信号に応じた電圧が充電される。このとき、蓄積容量１３０への充電電流は、ｉ行目の容量線１３２を介して、オンしたＴＦＴ１５１に流れることになる。ここで、ＴＦＴ１５１のオン抵抗が高いと、ｉ行目の容量線１３２にノイズが発生する可能性がある。
一方、容量線１３２は、１〜２４０列のデータ線１１４とゲート絶縁膜や保護層を介して交差する。このため、これらのデータ線１１４の電圧、すなわち、データ信号Ｘ１〜Ｘ２４０の変化が、寄生容量を介して容量線１３２に伝搬して、ノイズを発生させることになる。
このように各容量線１３２は、主に２つの要因でノイズが発生する。なお、この２つの要因のうち、どちらが支配的であるかについては、パネルの構成や駆動方法などの様々な条件が絡み合うので、一概には言えないが、いずれにしても各容量線１３２ではノイズが発生する、ということができる。 When the scanning signal Yi becomes H level, the TFT 116 corresponding to the i-th row is turned on, and the pixel capacitor 120 and the storage capacitor 130 are charged with voltages corresponding to the data signals, respectively. At this time, the charging current to the storage capacitor 130 flows to the turned-on TFT 151 via the i-th capacitor line 132. Here, if the on-resistance of the TFT 151 is high, noise may occur in the i-th capacitor line 132.
On the other hand, the capacitor line 132 intersects with the data lines 114 of 1 to 240 columns via a gate insulating film or a protective layer. Therefore, the voltage of these data lines 114, that is, changes in the data signals X1 to X240 are propagated to the capacitance line 132 through the parasitic capacitance, and noise is generated.
Thus, noise is generated in each capacitor line 132 mainly due to two factors. Note that which of these two factors is dominant is not clear because various conditions such as the configuration of the panel and the driving method are intertwined with each other. Can occur.

ここで、負極性書込が指定される（ｎ＋１）フレームにおいて、ノイズが発生して、水平走査期間（Ｈ）の終了時、すなわち、いずれかの走査線１１２が選択される期間の終了時に、ｉ行目の容量線１３２が、電圧Ｖshまたは電圧Ｖslからズレてしまうと、走査信号ＹｉがＨレベルとなる期間から走査信号Ｙ（ｉ＋１）がＨレベルとなる期間にかけて、正しく電圧ΔＶだけ変化しないことになる。
例えば図７に示されるように、ｉ行目の容量線１３２の電圧Ｃｉが、走査信号ＹｉがＨレベルとなる期間の終了時に電圧Ｖshからズレて電圧ｐとなった場合、走査信号ＹｉがＨレベルとなる期間から走査信号Ｙ（ｉ＋１）がＨレベルとなる期間にかけて、電圧ΔＶではなく、電圧（ΔＶ＋ΔＶp）だけ変化してしまうことなる。なお、図において、電圧ΔＶpは、電圧Ｖshから電圧ｐにズレたことによる電圧変化分である。 Here, in the (n + 1) frame in which negative polarity writing is designated, noise is generated, and at the end of the horizontal scanning period (H), that is, at the end of the period in which one of the scanning lines 112 is selected, When the capacitance line 132 in the i-th row deviates from the voltage Vsh or the voltage Vsl, the voltage ΔV does not change correctly from the period when the scanning signal Yi becomes H level to the period when the scanning signal Y (i + 1) becomes H level. It will be.
For example, as shown in FIG. 7, when the voltage Ci of the capacitance line 132 in the i-th row is shifted from the voltage Vsh to the voltage p at the end of the period when the scanning signal Yi is at the H level, the scanning signal Yi becomes H From the period when the level is reached to the period when the scanning signal Y (i + 1) is at the H level, the voltage changes not by the voltage ΔV but by the voltage (ΔV + ΔVp). In the figure, the voltage ΔVp is a voltage change due to the deviation from the voltage Vsh to the voltage p.

ここで、ｉ行ｊ列の画素について検討すると、走査信号ＹｉがＨレベルとなる期間においてデータ信号Ｘｊが電圧Ｖｊであるとき、走査信号Ｙ（ｉ＋１）がＨレベルとなる期間にかけてｉ行目の容量線１３２が電圧（ΔＶ＋ΔＶp）だけ低下してしまうと、画素電極１１８の電圧は、
Ｖｊ−｛Ｃs／（Ｃs＋Ｃpix）｝・（ΔＶ＋ΔＶp）
となり、本来の電圧よりも、
｛Ｃs／（Ｃs＋Ｃpix）｝・ΔＶp
だけ過剰に低下して、この電圧に応じた階調となってしまう。
この現象は、ｉ行ｊ列だけでなく、ｉ行目の容量線１３２に対応する画素１行分について同様に発生するので、横方向横方向の表示むらとなって視認されることになる。
なお、電圧ΔＶpは、ｉ行目の走査線１１２が選択される期間におけるデータ信号Ｘ１〜Ｘ２４０の電圧変化、すなわち、ｉ行１列からｉ行２４０列までの画素による表示内容に依存する。このため、表示内容によって画素電極の電圧が変化して、横方向の表示むらが発生することになる。
ここでは、電圧Ｃｉが、走査信号ＹｉがＨレベルとなる期間の終了時に電圧Ｖshから電圧ｐにずれた場合について説明しているが、電圧Ｖshからずれなくても、走査信号Ｙ（ｉ＋１）がＨレベルとなる期間の終了時に電圧Ｖslから電圧ｑにずれてしまえば、同様な問題が発生する。 Here, considering the pixel in the i row and the j column, when the data signal Xj is the voltage Vj in the period in which the scanning signal Yi is at the H level, the i-th row in the period in which the scanning signal Y (i + 1) is in the H level. When the capacitance line 132 decreases by the voltage (ΔV + ΔVp), the voltage of the pixel electrode 118 is
Vj− {Cs / (Cs + Cpix)} · (ΔV + ΔVp)
Than the original voltage,
{Cs / (Cs + Cpix)} · ΔVp
As a result, the gray level is reduced according to this voltage.
This phenomenon occurs not only for i rows and j columns but also for one row of pixels corresponding to the i-th capacitance line 132, so that it is visually recognized as uneven display in the horizontal direction.
The voltage ΔVp depends on the voltage change of the data signals X1 to X240 during the period when the i-th scanning line 112 is selected, that is, the display contents by the pixels from the i-th row 1 column to the i-th row 240 column. For this reason, the voltage of the pixel electrode changes depending on the display content, resulting in uneven display in the horizontal direction.
Although the case where the voltage Ci is shifted from the voltage Vsh to the voltage p at the end of the period when the scanning signal Yi is at the H level is described here, the scanning signal Y (i + 1) is not shifted from the voltage Vsh. If the voltage Vsl shifts to the voltage q at the end of the H level period, the same problem occurs.

本実施形態では、走査信号ＹｉがＨレベルとなる期間についてはＴＦＴ１７６をオンさせることによってｉ行目の容量線１３２が第１検出線１８５に接続される。これにより、第１容量信号出力回路３１は、第１検出線１８５を介して検出した容量線１３２の電圧が第１目標信号Ｖc1refの電圧となるように、第１容量信号Ｖc1を第１給電線１６５に出力するので、（ｎ＋１）フレームにおいて走査信号ＹｉがＨレベルとなる期間で、ｉ行目の容量線１３２は、電圧Ｖshに保たれることになる。
さらに、次の水平走査期間（Ｈ）である走査信号Ｙ（ｉ＋１）がＨレベルとなる期間についてはＴＦＴ１７８をオンさせることによってｉ行目の容量線１３２が第２検出線１８７に接続される。これにより、第２容量信号出力回路３２は、第２検出線１８７を介して検出した容量線１３２の電圧が第２目標信号Ｖc2refの電圧となるように、第２容量信号Ｖc2を第２給電線１６７に出力するので、（ｎ＋１）フレームにおいて走査信号Ｙ（ｉ＋１）がＨレベルとなる期間で、ｉ行目の容量線１３２は、電圧Ｖslに保たれることになる。
したがって、ｉ行目の容量線１３２は、走査信号ＹｉがＨレベルとなる期間から走査信号Ｙ（ｉ＋１）がＨレベルとなる期間にかけて、正しく電圧ΔＶだけ変化することになる。
ここではｉ行目について代表して説明しているが、１〜２４０行目のすべての容量線１３２についても同様である。したがって、本実施形態では、横方向の表示むらの発生を抑えることが可能となる。 In the present embodiment, the i-th capacitor line 132 is connected to the first detection line 185 by turning on the TFT 176 during the period in which the scanning signal Yi is at the H level. Thereby, the first capacitance signal output circuit 31 supplies the first capacitance signal Vc1 to the first power supply line so that the voltage of the capacitance line 132 detected via the first detection line 185 becomes the voltage of the first target signal Vc1ref. Therefore, the i-th capacitor line 132 is kept at the voltage Vsh during the period when the scanning signal Yi is at the H level in the (n + 1) frame.
Further, in the period in which the scanning signal Y (i + 1), which is the next horizontal scanning period (H), is at the H level, the TFT line 178 is turned on to connect the i-th capacitor line 132 to the second detection line 187. Thereby, the second capacitance signal output circuit 32 supplies the second capacitance signal Vc2 to the second feeder line so that the voltage of the capacitance line 132 detected via the second detection line 187 becomes the voltage of the second target signal Vc2ref. Therefore, in the period when the scanning signal Y (i + 1) is at the H level in the (n + 1) frame, the i-th capacitor line 132 is held at the voltage Vsl.
Therefore, the capacitance line 132 in the i-th row correctly changes by the voltage ΔV from the period in which the scanning signal Yi is at the H level to the period in which the scanning signal Y (i + 1) is at the H level.
Here, the i-th row is described as a representative, but the same applies to all the capacitive lines 132 in the 1st to 240th rows. Therefore, in the present embodiment, it is possible to suppress the occurrence of uneven display in the horizontal direction.

なお、ＴＦＴ１５１のオン抵抗を小さくすれば、容量線１３２に発生するノイズを小さくすることができるが、そのためには、ＴＦＴ１５１のトランジスタサイズを大きくする必要がある。ＴＦＴ１５１のトランジスタサイズを大きくすると、素子基板に造り込む構成において、表示領域１００よりも外側の領域がＴＦＴ１５１の分だけ必要となるが、この外側領域は、表示に寄与しないので、表示装置としてみた場合にデッドスペースとなり、１枚のマザー基板からの取り数を低下させる結果、最終的には、コストアップを招くことになる。   Note that if the on-resistance of the TFT 151 is reduced, noise generated in the capacitor line 132 can be reduced. However, for that purpose, the transistor size of the TFT 151 needs to be increased. When the transistor size of the TFT 151 is increased, an area outside the display area 100 is required for the TFT 151 in the structure to be built in the element substrate. However, this outer area does not contribute to display. As a result, the dead space is reduced, and the number of pieces taken from one mother board is reduced, resulting in an increase in cost.

一方、負極性書込が指定される（ｎ＋１）フレームにおいて、水平走査期間（Ｈ）の開始時は、データ信号Ｘ１〜Ｘ２４０の電圧が変化した直後であるから（または、ＴＦＴ１５１がオンした直後であるから）、ノイズが比較的大きいと考えられる。このため、第１容量信号出力回路３１において、水平走査期間（Ｈ）の開始時から負帰還制御を行うような構成を採用すると、ノイズを相殺しようとするため、オペアンプ３００の消費電力が大きくなったり、比較的大きなノイズに対して誤作動しなうようにするために、オペアンプ３００の回路規模や自己消費電力が大きくなってしまったりする可能性がある。
そこで、本実施形態の第１容量信号出力回路３１では、水平走査期間（Ｈ）の前半期間において、スイッチ３１１、３１２をそれぞれオン、オフさせることによって、第１目標信号Ｖc1refを単にバッファリングした第１容量信号Ｖc1を出力することになる（このため、前半期間では、ノイズの発生は抑えられない）。
ただし、第１容量信号出力回路３１では、水平走査期間（Ｈ）の後半期間において、スイッチ３１１、３１２をそれぞれオフ、オンさせることによって、第１検出線１８５の電圧が第１目標信号Ｖc1refの電圧となるように負帰還制御して第１容量信号Ｖc1を出力する構成となっているので、この後半期間においてノイズの発生が抑えられることになる。
第２容量信号出力回路３２も同様な構成であることは上述した通りである。
すなわち、負極性書込が指定される（ｎ＋１）フレームにおいて、ノイズが発生しても、水平走査期間（Ｈ）の終了時までに減衰して目標電圧に達していれば、走査信号ＹｉがＨレベルとなる期間から走査信号Ｙ（ｉ＋１）がＨレベルとなる期間にかけて電圧ΔＶだけ変化するので、本実施形態では、水平走査期間の前半期間においてはノイズの発生を許容しつつ、水平走査期間の後半期間においてはノイズの影響を抑える構成を採用しているのである。
これにより、本実施形態では、第１容量信号出力回路３１および第２容量信号出力回路３２における回路規模の肥大化防止と、これら回路における低消費電力化との両立を図ることが可能となる。
なお、例えば電気光学装置の規模が小型化されたために、蓄積容量１３０の容量値Ｃsが小さければ、水平走査期間（Ｈ）の開始時からオペアンプ３００の開始時から負帰還制御を行うような構成としても良い。この構成では、期間指定信号Ｈaを生成する必要がなくなるだけでなく、スイッチ３１１、３１２、ＮＯＴ回路３１５が不要となるので、その分、回路構成を簡素化することが可能となる。 On the other hand, in the (n + 1) frame in which negative polarity writing is specified, the horizontal scanning period (H) starts immediately after the voltage of the data signals X1 to X240 changes (or immediately after the TFT 151 is turned on). It is considered that the noise is relatively large. For this reason, if the first capacitance signal output circuit 31 adopts a configuration in which negative feedback control is performed from the start of the horizontal scanning period (H), the power consumption of the operational amplifier 300 increases because noise is offset. There is a possibility that the circuit scale and the self-power consumption of the operational amplifier 300 may increase in order to prevent malfunction due to relatively large noise.
Therefore, in the first capacitance signal output circuit 31 of the present embodiment, the first target signal Vc1ref is simply buffered by turning on and off the switches 311 and 312 in the first half of the horizontal scanning period (H). One capacitance signal Vc1 is output (for this reason, noise generation cannot be suppressed in the first half period).
However, in the first capacitance signal output circuit 31, the voltage of the first detection line 185 is changed to the voltage of the first target signal Vc1ref by turning the switches 311 and 312 off and on in the latter half of the horizontal scanning period (H). Thus, the negative feedback control is performed so that the first capacitance signal Vc1 is output, so that the generation of noise is suppressed during this latter half period.
As described above, the second capacitance signal output circuit 32 has the same configuration.
That is, in the (n + 1) frame in which negative polarity writing is designated, even if noise occurs, if the target voltage is attenuated by the end of the horizontal scanning period (H), the scanning signal Yi is H. Since the scanning signal Y (i + 1) changes by the voltage ΔV from the period when the level is changed to the period when the scanning signal Y (i + 1) is the H level, in the present embodiment, noise generation is allowed in the first half period of the horizontal scanning period, and In the second half period, a configuration that suppresses the influence of noise is adopted.
Thereby, in the present embodiment, it is possible to achieve both prevention of enlargement of the circuit scale in the first capacitance signal output circuit 31 and the second capacitance signal output circuit 32 and reduction in power consumption in these circuits.
For example, if the capacity of the storage capacitor 130 is small because the size of the electro-optical device has been reduced, negative feedback control is performed from the start of the horizontal scanning period (H) from the start of the operational amplifier 300. It is also good. In this configuration, it is not only necessary to generate the period specifying signal Ha, but the switches 311 and 312 and the NOT circuit 315 are not required, and thus the circuit configuration can be simplified correspondingly.

なお、第１実施形態では、ｉ行目の容量線１３２についてみたとき、走査信号ＹｉがＨレベルとなる期間の電圧Ｃｉを第１目標信号Ｖc1refの電圧とするだけでなく、次の走査信号Ｙ（ｉ＋１）がＨレベルとなる期間の電圧Ｃｉについても第２目標信号Ｖc2refの電圧とする構成とした。ただし、両者の重要度は同じではなく、時間的後方である方が、ノイズの減衰が進行しているであろう、と考えると、後者の、第２容量信号出力回路３２を省略することは可能である。第２容量信号出力回路３２を省略する場合には、第２目標信号Ｖc2refをそのまま第２容量信号Ｖc2として出力すれば良い。   In the first embodiment, when the capacitance line 132 in the i-th row is viewed, not only the voltage Ci during the period in which the scanning signal Yi is at the H level is the voltage of the first target signal Vc1ref, but also the next scanning signal Y The voltage Ci during the period when (i + 1) is at the H level is also set to the voltage of the second target signal Vc2ref. However, considering that the importance of the two is not the same, and that the noise attenuation is progressing in the later time, it is not possible to omit the latter second capacitance signal output circuit 32. Is possible. When the second capacitance signal output circuit 32 is omitted, the second target signal Vc2ref may be output as it is as the second capacitance signal Vc2.

また、第１実施形態では、第２容量信号Ｖc2を電圧Ｖslで一定とすることによって、正極性書込を指定するｎフレームにおいて走査信号Ｙ（ｉ＋１）がＨレベルになったときに、ｉ行目の容量線１３２の電圧を変化させない一方、負極性書込を指定する（ｎ＋１）フレームにおいて走査信号Ｙ（ｉ＋１）がＨレベルになったときに、ｉ行目の容量線１３２を電圧ΔＶだけ低下させて、走査信号ＹｉがＨレベルであったときに書き込んだ画素電極１１８を電圧ΔＶpixだけ低下させたが、これとは反対としても良い。
すなわち、図９に示されるように、第２容量信号を電圧Ｖshで一定とすることによって、負極性書込を指定するフレームにおいて走査信号Ｙ（ｉ＋１）がＨレベルになったときに、ｉ行目の容量線１３２の電圧を変化させない一方、正極性書込を指定するフレームにおいて走査信号Ｙ（ｉ＋１）がＨレベルになったときに、ｉ行目の容量線１３２を電圧ΔＶだけ上昇させて、走査信号ＹｉがＨレベルであったときに書き込んだ画素電極１１８を電圧ΔＶpixだけ上昇させる構成としても良い。
この構成において、データ信号の電圧関係は、図８（ａ）および図８（ｂ）を、電圧ＬＣcomを基準に反転させるとともに、正極性書込を負極性書込に、負極性書込を正極性書込に、それぞれ読み替えれば良い。 In the first embodiment, by setting the second capacitance signal Vc2 to be constant at the voltage Vsl, when the scanning signal Y (i + 1) becomes H level in the n frame designating the positive writing, i rows While the voltage of the capacitance line 132 of the eye is not changed, when the scanning signal Y (i + 1) becomes H level in the (n + 1) frame designating negative polarity writing, the capacitance line 132 of the i-th row is set to the voltage ΔV. The pixel electrode 118 written when the scanning signal Yi is at the H level is lowered by the voltage ΔVpix, but this may be reversed.
That is, as shown in FIG. 9, by making the second capacitance signal constant at the voltage Vsh, when the scanning signal Y (i + 1) becomes H level in the frame designating negative polarity writing, i rows While the voltage of the capacitive line 132 of the eye is not changed, when the scanning signal Y (i + 1) becomes the H level in the frame designating the positive writing, the capacitive line 132 of the i-th row is raised by the voltage ΔV. The pixel electrode 118 written when the scanning signal Yi is at the H level may be raised by the voltage ΔVpix.
In this configuration, the voltage relationship of the data signal is reversed with respect to FIG. 8A and FIG. 8B with reference to the voltage LCcom, and positive writing is set to negative writing and negative writing is set to positive polarity. What is necessary is just to read each for sex writing.

さらに、この説明では、１フレームの期間において画素に書き込む極性をすべて同一とし、この書込極性を１フレームの期間毎に反転させた面反転方式としたが、１行毎に書込極性を反転する走査線（ライン）反転方式としても良い。
走査線反転方式とする場合、極性指示信号Ｐolは、図１０に示されるように、水平走査期間（Ｈ）毎に反転するとともに、隣接するフレーム同士において、同一の走査信号がＨレベルとなる（同一の走査線が選択される）期間でみたときにも反転した関係となる。
また、第１容量信号Ｖc1は、極性指示信号ＰolがＨレベルであるときに電圧Ｖslとなり、極性指示信号ＰolがＬレベルであるときに電圧Ｖshとなる。
これにより、図１０のｎフレームにおいて、奇数（１、３、５、…、３１９）行の容量線１３２は、次の偶数（２、４、６、…、３２０）行の走査線１１２への走査信号がＨレベルになっても電圧変化しないが、偶数行の容量線１３２は、次の奇数行の走査線１１２への走査信号がＨレベルになったときに、電圧ΔＶだけ低下する。したがって、図１０のｎフレームにおいて奇数行では図８（ａ）と同様な正極性書込が実行される一方、偶数行では図８（ｂ）と同様な負極性書込が実行される。
一方、図１０の（ｎ＋１）フレームにおいて、奇数行の容量線１３２は、次の偶数行の走査線１１２への走査信号がＨレベルになったときに、電圧ΔＶだけ低下するが、偶数行の容量線１３２は、次の奇数行の走査線１１２への走査信号がＨレベルになっても電圧変化しない。したがって、図１０の（ｎ＋１）フレームにおいて奇数行では図８（ｂ）と同様な負極性書込が実行される一方、偶数行では図８（ａ）と同様な正極性書込が実行される。
なお、図１０においては、第２容量信号Ｖc2を電圧Ｖslとしたが、電圧Ｖshとして、容量線１３２の電圧をΔＶだけ上昇させる構成としても良い。 Furthermore, in this explanation, the polarity to be written to the pixels in the period of one frame is all the same, and the surface inversion method is used in which the writing polarity is inverted every period of one frame, but the writing polarity is inverted every row. A scanning line (line) inversion method may be used.
When the scanning line inversion method is used, the polarity instruction signal Pol is inverted every horizontal scanning period (H) as shown in FIG. 10, and the same scanning signal becomes H level in adjacent frames ( This relationship is also reversed when viewed during a period in which the same scanning line is selected.
The first capacitance signal Vc1 becomes the voltage Vsl when the polarity instruction signal Pol is at the H level, and becomes the voltage Vsh when the polarity instruction signal Pol is at the L level.
Accordingly, in the n frame of FIG. 10, the odd-numbered (1, 3, 5,..., 319) rows of capacitor lines 132 are transferred to the next even (2, 4, 6,..., 320) rows of scanning lines 112. Even if the scanning signal becomes H level, the voltage does not change, but the capacitor line 132 in the even-numbered row decreases by the voltage ΔV when the scanning signal to the next odd-numbered scanning line 112 becomes H level. Therefore, in the n frame in FIG. 10, the positive polarity writing similar to that in FIG. 8A is executed in the odd-numbered rows, while the negative polarity writing similar to that in FIG. 8B is executed in the even-numbered rows.
On the other hand, in the (n + 1) frame of FIG. 10, the odd-numbered capacitor lines 132 are reduced by the voltage ΔV when the scanning signal to the next even-numbered scanning line 112 becomes H level, The voltage of the capacitor line 132 does not change even when the scanning signal to the next odd-numbered scanning line 112 becomes H level. Therefore, in the (n + 1) frame in FIG. 10, the negative polarity writing similar to that in FIG. 8B is executed in the odd-numbered rows, while the positive polarity writing similar to that in FIG. 8A is executed in the even-numbered rows. .
In FIG. 10, the second capacitance signal Vc2 is the voltage Vsl. However, the voltage Vsh may be used to increase the voltage of the capacitance line 132 by ΔV.

また、このように走査線反転方式とする場合に、図１１に示されるように、第２容量信号Ｖc2を電圧ＬＣcomで一定としても良い。
第２容量信号Ｖc2を電圧ＬＣc omで一定とした場合、図１１のｎフレームにおいて、奇数行の容量線１３２は、次の偶数行の走査線１１２への走査信号がＨレベルになったときに、電圧Ｖslから電圧ＬＣcomに上昇し、偶数行の容量線１３２は、次の奇数行の走査線１１２への走査信号がＨレベルになったときに、電圧Ｖshから電圧ＬＣcomに下降する一方、（ｎ＋１）フレームにおいて、奇数行の容量線１３２は、次の偶数行の走査線１１２への走査信号がＨレベルになったときに、電圧Ｖshから電圧ＬＣcomに下降し、偶数行の容量線１３２は、次の奇数行の走査線１１２への走査信号がＨレベルになったときに、電圧Ｖslから電圧ＬＣcomに上昇する。
ここで、電圧Ｖslから電圧ＬＣcomへの上昇分と、電圧ＬＣcomから電圧Ｖslへの変化分を等しくΔＶとしたとき、図１２に示されるように、ｉ行目の画素電極では、走査信号ＹｉがＨレベルになったときに書き込んだ電圧を、走査信号Ｙ（ｉ＋１）がＨレベルになったときにｉ行目の容量線１３２を電圧ΔＶだけ変化させることによって電圧ΔＶpixだけシフトさせる動作が、正極性書込と負極性書込とで１フレームの期間毎に交互に実行される。 Further, when the scanning line inversion method is used in this way, the second capacitance signal Vc2 may be constant at the voltage LCcom as shown in FIG.
When the second capacitance signal Vc2 is constant at the voltage LCcom, in the n frame of FIG. 11, when the scanning signal to the next even-numbered scanning line 112 becomes H level, When the scanning signal to the next odd-numbered scanning line 112 becomes H level, the even-numbered capacitive line 132 decreases from the voltage Vsh to the voltage LCcom, while the voltage Vsl rises to the voltage LCcom. In the (n + 1) frame, when the scanning signal to the next even-numbered scanning line 112 becomes H level, the odd-numbered capacitive lines 132 drop from the voltage Vsh to the voltage LCcom, and the even-numbered capacitive lines 132 When the scanning signal to the next odd-numbered scanning line 112 becomes H level, the voltage rises from the voltage Vsl to the voltage LCcom.
Here, when the amount of increase from the voltage Vsl to the voltage LCcom and the amount of change from the voltage LCcom to the voltage Vsl are set equal to ΔV, as shown in FIG. The operation of shifting the voltage written when the signal becomes H level by the voltage ΔVpix by changing the capacitance line 132 of the i-th row by the voltage ΔV when the scanning signal Y (i + 1) becomes the H level is positive. The negative writing and the negative writing are alternately executed every frame period.

ここで、データ信号は、正極性書込が指定されたときの電圧範囲ａに、負極性書込が指定されたときの電圧範囲を一致させるようにすれば、図５と同様な効果を奏する。すなわち、図１３に示されるように、正極性書込となるｎフレームにおいて、電圧範囲ａの中心が電圧ＬＣcomに一致するように設定するとともに、電圧ΔＶpixだけ上昇したときに、電圧Ｖw(+)から電圧Ｖb(+)までの範囲にシフトし、電圧ΔＶpixだけ下降したときに、電圧Ｖw(-)から電圧Ｖb(-)までの範囲にシフトするように電圧ΔＶ（＝Ｖsh−ＬＣcom＝ＬＣcom−Ｖsl）を設定すれば良い。
ただし、図１３における電圧範囲ａは、正極性書込が指定される場合、白色ｗ側が低位となり黒色ｂ側が高位となるが、負極性書込が指定される場合、白色ｗ側が高位となり黒色ｂ側が低位となり、階調の関係が逆転する。
なお、正極性書込が指定されたときのデータ信号の電圧範囲と、負極性書込が指定されたときのデータ信号の電圧範囲とを一致させなくても、容量線１３２の電圧変化によりデータ信号の電圧振幅を抑えることはできる。 Here, if the voltage range when the negative polarity writing is designated matches the voltage range a when the positive polarity writing is designated, the data signal has the same effect as FIG. . That is, as shown in FIG. 13, when the center of the voltage range a is set to coincide with the voltage LCcom in the n frame for positive polarity writing, and the voltage Vw (+) increases when the voltage ΔVpix increases. To the voltage Vb (+), and when the voltage ΔVpix falls, the voltage ΔV (= Vsh−LCcom = LCcom−) so as to shift to the range from the voltage Vw (−) to the voltage Vb (−). Vsl) may be set.
However, in the voltage range a in FIG. 13, when positive polarity writing is designated, the white w side is low and the black b side is high, but when negative polarity writing is designated, the white w side is high and black b The side becomes low, and the relationship of gradation is reversed.
Note that even if the voltage range of the data signal when the positive polarity writing is designated and the voltage range of the data signal when the negative polarity writing is designated do not coincide with each other, the data changes due to the voltage change of the capacitor line 132. The voltage amplitude of the signal can be suppressed.

ところで、図３に示されるように、第１給電線１６５と第２給電線１６７とは、走査線１１２と（絶縁を保った上で）交差するために寄生容量が発生する。したがって、第１給電線１６５と第２給電線１６７との電位が変化すると、この寄生容量によって無駄な電力が消費されることになる。一般に、この寄生容量をＣ、変化電圧をＶ、変化頻度（周波数）をｆとすると、消費電力はＣＶ２ｆで表せる。そこで、図１４に示されるように、第２容量信号Ｖc2の電圧波形を第１容量信号Ｖc1と同じとし、その電圧振幅を、図４における第１容量信号Ｖc1の半分にする。すると、図１０（図１１）の場合と同様に、正極性書込と負極性書込とを走査線毎に交互に実行する走査線反転方式が行われることになる。
ここで、第１給電線１６５と第２給電線１６７との寄生容量による消費電力は、それぞれ、
Ｃ（Ｖ／２）２ｆ
となるが、第１給電線１６５と第２給電線１６７との両方が変化するので、結局、
２Ｃ（Ｖ／２）２ｆ＝（１／２）ＣＶ２ｆ
となって、図１０の場合に比べて、第１給電線１６５と第２給電線１６７とによる消費電力を半減することが出来る。
なお、第１容量信号Ｖc1、第２容量信号Ｖc2を図１４に示されるように変化させた場合に、データ信号の電圧は、例えば図１３に示されるように電圧範囲を規定すれば良い。 By the way, as shown in FIG. 3, the first power supply line 165 and the second power supply line 167 intersect with the scanning line 112 (while maintaining insulation), and thus parasitic capacitance is generated. Therefore, when the potentials of the first power supply line 165 and the second power supply line 167 change, useless power is consumed by this parasitic capacitance. In general, if the parasitic capacitance is C, the change voltage is V, and the change frequency (frequency) is f, the power consumption can be expressed by CV 2 f. Therefore, as shown in FIG. 14, the voltage waveform of the second capacitance signal Vc2 is made the same as that of the first capacitance signal Vc1, and its voltage amplitude is made half of the first capacitance signal Vc1 in FIG. Then, as in the case of FIG. 10 (FIG. 11), a scanning line inversion method is performed in which positive polarity writing and negative polarity writing are alternately performed for each scanning line.
Here, the power consumption due to the parasitic capacitances of the first feed line 165 and the second feed line 167, respectively,
C (V / 2) 2 f
However, since both the first feed line 165 and the second feed line 167 change, after all,
2C (V / 2) 2 f = (1/2) CV 2 f
Thus, compared with the case of FIG. 10, the power consumption by the first feeder 165 and the second feeder 167 can be halved.
Note that, when the first capacitance signal Vc1 and the second capacitance signal Vc2 are changed as shown in FIG. 14, the voltage range of the data signal may be defined as shown in FIG. 13, for example.

一方、図３に示されるように、容量線１３２は、第２給電線１６７と（絶縁を保った上で）交差するが、第１給電線１６５とは交差しない。ただし、図３に示される構成以外の構成をとった場合（例えば、容量線１３２が、第２給電線１６７のみならず、第１給電線１６５とも交差するような構成をとった場合）、容量線１３２は、第１給電線１６５と第２給電線１６７との双方に対し、それぞれ寄生容量を介して電気的に結合することになる。
特に、本実施形態において、走査信号Ｙｉ、Ｙ（ｉ＋１）がいずれもＬレベルであれば、ｉ行目の容量線１３２は、ハイ・インピーダンス状態となるので、第１給電線１６５、第２給電線１６７が電圧変化した場合、その電圧変化が寄生容量を介して容量線１３２に伝搬して、ハイ・インピーダンス状態の電位を変動させてしまう可能性がある。走査信号Ｙｉ、Ｙ（ｉ＋１）がいずれもＬレベルである場合に、ｉ行目の容量線１３２が電位変動すると、画素容量１２０において蓄積された電荷が移動して、階調に応じた電圧から外れてしまうので、このような電圧変動はできるだけ抑えたい。
そこで、特に図に示さないが、ｉ行目のＴＦＴ１５１のゲート電極を（ｉ＋１）行目の走査線１１２ではなく、もう１行下の（ｉ＋２）行目の走査線１１２に接続した構造にした上で、図１５に示されるように、第１容量信号Ｖc1として、極性指示信号ＰolがＨレベルであるときに電圧Ｖslとし、極性指示信号ＰolがＬレベルであるときに電圧Ｖshとしたときに、第２容量信号Ｖc2の電圧として、第１容量信号Ｖc1の電圧Ｖsl、Ｖshを入れ替えた関係としても良い。
なお、第１容量信号Ｖc1、第２容量信号Ｖc2を図１５に示されるように変化させた場合に、データ信号の電圧は、例えば図１３に示されるように、電圧範囲を規定すれば良い。 On the other hand, as shown in FIG. 3, the capacitor line 132 intersects with the second feeder line 167 (while maintaining insulation), but does not intersect with the first feeder line 165. However, when a configuration other than the configuration shown in FIG. 3 is employed (for example, when the configuration is such that the capacitive line 132 intersects not only the second feeder 167 but also the first feeder 165), the capacitance The line 132 is electrically coupled to both the first power supply line 165 and the second power supply line 167 via parasitic capacitances.
In particular, in this embodiment, if both the scanning signals Yi and Y (i + 1) are at the L level, the capacitor line 132 in the i-th row is in a high impedance state. When the voltage of the electric wire 167 changes, the voltage change may propagate to the capacitance line 132 through the parasitic capacitance, and the potential in the high impedance state may be changed. When both the scanning signals Yi and Y (i + 1) are at the L level, if the potential of the capacitor line 132 in the i-th row fluctuates, the charge accumulated in the pixel capacitor 120 moves, and the voltage corresponding to the gradation is changed. I want to suppress such voltage fluctuations as much as possible.
Therefore, although not particularly shown in the figure, the gate electrode of the TFT 151 in the i-th row is connected to the scanning line 112 in the (i + 2) -th row, not the (i + 1) -th row, instead of the scanning line 112 in the (i + 1) -th row. As shown in FIG. 15, when the polarity instruction signal Pol is at the H level, the voltage Vsl is set as the first capacitance signal Vc1, and when the polarity instruction signal Pol is at the L level, the voltage Vsh is set. The voltage Vsl and Vsh of the first capacitance signal Vc1 may be interchanged as the voltage of the second capacitance signal Vc2.
In addition, when the first capacitance signal Vc1 and the second capacitance signal Vc2 are changed as shown in FIG. 15, the voltage of the data signal may be defined as a voltage range as shown in FIG. 13, for example.

このように、第１容量信号Ｖc1が電圧Ｖslであるときに第２容量信号Ｖc2が電圧Ｖshとなり、第１容量信号Ｖc1が電圧Ｖshであるときに第２容量信号Ｖc2が電圧Ｖslとなるような相補的な関係に設定すると、第１容量信号Ｖc1の電圧が変化するときには、第２容量信号Ｖc2が同じ電圧だけ反対方向に変化する。
このため、容量線１３２と第１給電線１６５との寄生容量と、容量線１３２と第２給電線１６７との寄生容量とが同一であれば、第１給電線１６５の電圧変化が容量線１３２に及ぼす影響は、第２給電線１６７の電圧変化が容量線１３２に及ぼす影響により相殺されるので、ハイ・インピーダンス状態における容量線１３２の電位変動を抑えることができる。 Thus, when the first capacitance signal Vc1 is the voltage Vsl, the second capacitance signal Vc2 is the voltage Vsh, and when the first capacitance signal Vc1 is the voltage Vsh, the second capacitance signal Vc2 is the voltage Vsl. When the complementary relationship is set, when the voltage of the first capacitance signal Vc1 changes, the second capacitance signal Vc2 changes in the opposite direction by the same voltage.
For this reason, if the parasitic capacitance between the capacitor line 132 and the first feeder line 165 and the parasitic capacitance between the capacitor line 132 and the second feeder line 167 are the same, the voltage change of the first feeder line 165 causes the capacitance line 132 to change. Is offset by the influence of the voltage change of the second power supply line 167 on the capacitance line 132. Therefore, the potential fluctuation of the capacitance line 132 in the high impedance state can be suppressed.

なお、図１５に示されるようにした場合、ｉ行目の容量線１３２の電圧ΔＶは、第１容量信号Ｖc1と第２容量信号Ｖc2との相対変化で決まる。このため、第２容量信号Ｖc2の電圧を一定として第１容量信号Ｖc1の電圧を変化させたときの構成（図５、図９、図１０、図１１）と比較して、容量信号の振幅が半分となる（この点については、図１４も同様である）。
なお、容量線１３２と第１給電線１６５との寄生容量と、容量線１３２と第２給電線１６７との寄生容量とが相違するのであれば、この寄生容量の大きさに応じて、第１容量信号Ｖc1の電圧振幅と第２容量信号Ｖc2の電圧振幅とを異ならせれば良い。 In the case shown in FIG. 15, the voltage ΔV of the capacitance line 132 in the i-th row is determined by the relative change between the first capacitance signal Vc1 and the second capacitance signal Vc2. Therefore, the amplitude of the capacitance signal is larger than that of the configuration (FIGS. 5, 9, 10, and 11) in which the voltage of the first capacitance signal Vc1 is changed while the voltage of the second capacitance signal Vc2 is constant. (This is the same in FIG. 14).
If the parasitic capacitance between the capacitor line 132 and the first feeder line 165 is different from the parasitic capacitance between the capacitor line 132 and the second feeder line 167, the first capacitance is changed according to the magnitude of the parasitic capacitance. The voltage amplitude of the capacitance signal Vc1 may be different from the voltage amplitude of the second capacitance signal Vc2.

＜第２実施形態＞
次に、本発明の第２実施形態について説明する。図１６は、本発明の第２実施形態に係る電気光学装置の構成を示すブロック図である。
この図に示される構成が第１実施形態（図１参照）と主に相違する部分は、検出回路１７０において、各行に対応して容量１７９が設けられている点である。
詳細には、奇数（１、３、５、…、３１９）行に対応する容量１７９は、その一端が当該行の容量線１３２に接続され、その他端が第１検出線１８６に接続される一方、偶数（２、４、６、…、３２０）行に対応する容量１７９は、その一端が当該行の容量線１３２に接続され、その他端が第２検出線１８８に接続されている。制御回路２０は、奇数行の走査線１１２を選択する場合にはＨレベルとなり、偶数行の走査線１１２を選択する場合にはＬレベルとなるような行指定信号Ｏeを出力する。
スイッチ３５は、行指定信号ＯeがＨレベルであれば、図に示されるように第１検出線１８６を選択する一方、行指定信号ＯeがＬレベルであれば、第２検出線１８８を選択する。
第２実施形態において、第１容量信号出力回路３６は、スイッチ３５により選択された第１検出線１８６または第２検出線１８８に現れるノイズの反転信号を第１目標信号Ｖc1refに加算して、第１容量信号Ｖc1として出力するものである。
なお、この第２実施形態では、上述した理由により、第２容量信号出力回路３２を省略しているので、第２目標信号Ｖc2refがそのまま第２容量信号Ｖc2として出力される構成となっている。 <Second Embodiment>
Next, a second embodiment of the present invention will be described. FIG. 16 is a block diagram illustrating a configuration of an electro-optical device according to the second embodiment of the invention.
The main difference between the configuration shown in this figure and the first embodiment (see FIG. 1) is that the detection circuit 170 is provided with capacitors 179 corresponding to the respective rows.
Specifically, the capacitor 179 corresponding to the odd (1, 3, 5,..., 319) row has one end connected to the capacitor line 132 of the row and the other end connected to the first detection line 186. The capacitors 179 corresponding to the even (2, 4, 6,..., 320) rows have one end connected to the capacitor line 132 of the row and the other end connected to the second detection line 188. The control circuit 20 outputs a row designation signal Oe that is at the H level when the odd-numbered scanning lines 112 are selected and at the L level when the even-numbered scanning lines 112 are selected.
The switch 35 selects the first detection line 186 as shown in the figure if the row designation signal Oe is at the H level, while selecting the second detection line 188 if the row designation signal Oe is at the L level. .
In the second embodiment, the first capacitance signal output circuit 36 adds the inverted signal of noise appearing on the first detection line 186 or the second detection line 188 selected by the switch 35 to the first target signal Vc1ref, This is output as one capacitance signal Vc1.
In the second embodiment, the second capacitance signal output circuit 32 is omitted for the reason described above, so that the second target signal Vc2ref is directly output as the second capacitance signal Vc2.

図１７は、第２実施形態において、素子基板のうち、容量線駆動回路１５０と検出回路１７０と表示領域１００の周辺付近との構成を示す平面図である。
この図に示されるように、検出回路１７０において容量線１３２が幅広となるように形成されるとともに、第１検出線１８６および第２検出線１８８が、第３導電層となる金属層のパターニングによって、容量線１３２の幅広部分と重なるように設けられている。したがって、容量１７９は、容量線１３２と第１検出線１８６または第２検出線１８８とによりゲート絶縁膜を誘電体として挟持した構成となる。 FIG. 17 is a plan view showing configurations of the capacitive line driving circuit 150, the detection circuit 170, and the vicinity of the display area 100 in the element substrate in the second embodiment.
As shown in this figure, in the detection circuit 170, the capacitance line 132 is formed to be wide, and the first detection line 186 and the second detection line 188 are formed by patterning the metal layer that becomes the third conductive layer. The capacitor line 132 is provided so as to overlap the wide portion. Therefore, the capacitor 179 has a structure in which the gate insulating film is sandwiched between the capacitor line 132 and the first detection line 186 or the second detection line 188 as a dielectric.

第２実施形態によれば、奇数行の走査線１１２が選択される水平走査期間（Ｈ）において、当該選択走査線に対応する容量線１３２にノイズが発生した場合、当該ノイズは、当該容量線１３２に対応する容量１７９を介して第１検出線１８６に伝搬する。奇数行の走査線１１２が選択される水平走査期間（Ｈ）では、スイッチ３５は、第１検出線１８６を選択するので、第１容量信号出力回路３６が、伝搬したノイズの反転信号を第１目標信号Ｖc1refに加算して第１容量信号Ｖc1として出力すると、当該容量線１３２において発生したノイズが相殺されることになる。
一方、偶数行の走査線１１２が選択される水平走査期間（Ｈ）において、当該選択走査線に対応する容量線１３２にノイズが発生した場合、当該ノイズは、当該容量線１３２に対応する容量１７９を介して第２検出線１８８に伝搬する。偶数行の走査線１１２が選択される水平走査期間（Ｈ）では、スイッチ３５は、第２検出線１８８を選択するので、第１容量信号出力回路３６が、伝搬したノイズの反転信号を第１目標信号Ｖc1refに加算して第１容量信号Ｖc 1として出力すると、当該容量線１３２において発生したノイズが相殺されることになる。
これにより、第２実施形態においても、選択された走査線に対応する容量線１３２においてノイズが相殺されるので、横方向の表示むらの発生を抑えることが可能となる。 According to the second embodiment, when noise occurs in the capacitance line 132 corresponding to the selected scanning line in the horizontal scanning period (H) in which the odd-numbered scanning lines 112 are selected, the noise is It propagates to the first detection line 186 through the capacitor 179 corresponding to 132. In the horizontal scanning period (H) in which the odd-numbered scanning lines 112 are selected, the switch 35 selects the first detection line 186. Therefore, the first capacitance signal output circuit 36 outputs the inverted signal of the propagated noise to the first. When added to the target signal Vc1ref and output as the first capacitance signal Vc1, the noise generated in the capacitance line 132 is canceled out.
On the other hand, in the horizontal scanning period (H) in which the even-numbered scanning lines 112 are selected, when noise occurs in the capacitor line 132 corresponding to the selected scanning line, the noise corresponds to the capacitor 179 corresponding to the capacitor line 132. Is propagated to the second detection line 188 via. In the horizontal scanning period (H) in which the even-numbered scanning lines 112 are selected, the switch 35 selects the second detection line 188, so that the first capacitance signal output circuit 36 outputs the inverted signal of the propagated noise to the first. When added to the target signal Vc1ref and output as the first capacitance signal Vc1, the noise generated in the capacitance line 132 is canceled out.
Thereby, also in the second embodiment, noise is canceled out in the capacitance line 132 corresponding to the selected scanning line, so that it is possible to suppress the occurrence of uneven display in the horizontal direction.

＜第３実施形態＞
上述した第１、第２実施形態では、ｉ行目の容量線１３２は、（ｉ＋１）行目の走査線の選択終了して走査信号Ｙ（ｉ＋１）がＬレベルになると、以降１フレームの期間経過して、再び走査信号ＹｉがＨレベルになるまで、ハイ・インピーダンス状態となる。容量線１３２は、交差する（または、近接する）他の配線と寄生容量を介して結合するので、これらの配線の電圧変動の影響を受けやすい（図１５の例を除く）。
そこで、容量線１３２をハイ・インピーダンス状態とさせずに、電圧の安定化を図った第３実施形態について説明することにする。 <Third Embodiment>
In the first and second embodiments described above, when the selection of the scanning line of the (i + 1) th row is completed and the scanning signal Y (i + 1) becomes the L level, the i-th capacitance line 132 is thereafter in a period of one frame. After that, the high impedance state is maintained until the scanning signal Yi becomes H level again. Since the capacitance line 132 is coupled to other wirings that intersect (or are close to each other) via parasitic capacitance, the capacitance line 132 is easily affected by voltage fluctuations of these wirings (except for the example of FIG. 15).
Therefore, a third embodiment in which the voltage is stabilized without setting the capacitor line 132 in the high impedance state will be described.

図１８は、本発明の第３実施形態に係る電気光学装置の構成を示すブロック図である。
この図に示されるように、第３実施形態では、まず、容量線駆動回路１５０および検出回路１７０の構成が第１実施形態と相違する。
詳細には、第３実施形態における容量線駆動回路１５０は、１〜３２０行目の容量線１３２に対し、ｎチャネル型のＴＦＴ１５１、１５２に加えて、ＴＦＴ１５３、１５４の組から構成される。
ここで、ｉ行目の容量線１３２に対応するＴＦＴ１５１〜１５４について説明すると、当該ＴＦＴ１５１のゲート電極は、ｉ行目の走査線１１２に接続され、そのソース電極は、第１給電線１６５に接続されているが、ＴＦＴ１５２のゲート電極は、ＴＦＴ１５３、１５４のドレイン電極に共通接続されている。なお、ＴＦＴ１５２のソース電極は、第２給電線１６７に接続され、また、ＴＦＴ１５１、１５２のドレイン電極同士がｉ行目の容量線１３２に共通接続されている。
ｉ行目のＴＦＴ１５３（第３トランジスタ）のゲート電極は、ｉ行目の走査線１１２に接続され、そのソース電極は、オフ電圧給電線１６１に接続され、また、ＴＦＴ１５４のゲート電極は、（ｉ＋１）行目の走査線１１２に接続され、そのソース電極は、オン電圧給電線１６３に接続されている。
オフ電圧給電線１６１には信号Ｖoffが供給され、その信号Ｖoffの電圧は、それがＴＦＴ１５２のゲート電極に印加されたとしても、当該ＴＦＴ１５２をオフ（ソース・ドレイン間が非導通）状態とさせる電圧である。また、オン電圧給電線１６３には信号Ｖonが供給され、その信号Ｖonの電圧は、それがＴＦＴ１５２のゲート電極に印加されたときに、当該ＴＦＴ１５２をオン（ソース・ドレイン間が導通）状態とさせる電圧である。 FIG. 18 is a block diagram illustrating a configuration of an electro-optical device according to the third embodiment of the invention.
As shown in this figure, in the third embodiment, first, the configurations of the capacitor line driving circuit 150 and the detection circuit 170 are different from those of the first embodiment.
Specifically, the capacitor line driving circuit 150 according to the third embodiment includes a set of TFTs 153 and 154 in addition to the n-channel TFTs 151 and 152 for the capacitor lines 132 in the first to 320th rows.
Here, the TFTs 151 to 154 corresponding to the i-th capacitor line 132 will be described. The gate electrode of the TFT 151 is connected to the i-th scanning line 112, and its source electrode is connected to the first power supply line 165. However, the gate electrode of the TFT 152 is commonly connected to the drain electrodes of the TFTs 153 and 154. The source electrode of the TFT 152 is connected to the second power supply line 167, and the drain electrodes of the TFTs 151 and 152 are commonly connected to the i-th capacitor line 132.
The gate electrode of the i-th TFT 153 (third transistor) is connected to the i-th scanning line 112, its source electrode is connected to the off-voltage power supply line 161, and the TFT 154 has a gate electrode of (i + 1). ) Connected to the scanning line 112 in the row, and its source electrode is connected to the on-voltage power supply line 163.
A signal Voff is supplied to the off-voltage power supply line 161, and the voltage of the signal Voff is a voltage that turns off the TFT 152 (the source and the drain are not conducting) even when the signal Voff is applied to the gate electrode of the TFT 152. It is. Further, a signal Von is supplied to the on-voltage power supply line 163, and the voltage of the signal Von turns on the TFT 152 (conduction between the source and drain) when it is applied to the gate electrode of the TFT 152. Voltage.

一方、第３実施形態における検出回路１７０では、１〜３２０行目の容量線１３２に対し、ｎチャネル型のＴＦＴ１７６のみを有し、ＴＦＴ１７８を有しない。このため、ＴＦＴ１７６のドレイン電極に接続される第１検出線１８５のみが設けられ、第２検出線１８７が設けられていない。
なお、この第３実施形態では、第２容量信号出力回路３２が省略されているので、第２目標信号Ｖc2refがそのまま第２容量信号Ｖc2として出力される構成となっている。 On the other hand, the detection circuit 170 according to the third embodiment has only the n-channel TFT 176 and does not have the TFT 178 for the capacitor lines 132 in the first to 320th rows. For this reason, only the first detection line 185 connected to the drain electrode of the TFT 176 is provided, and the second detection line 187 is not provided.
In the third embodiment, since the second capacitance signal output circuit 32 is omitted, the second target signal Vc2ref is output as it is as the second capacitance signal Vc2.

図１９は、第３実施形態において、素子基板のうち、容量線駆動回路１５０と検出回路１７０と表示領域１００の周辺付近との構成を示す平面図である。
この図に示されるように、ｉ行目のＴＦＴ１５３のゲート電極は、ｉ行目の走査線１１２からＹ（下）方向にＴ字状に分岐した部分であり、同じくｉ行目に対応するＴＦＴ１５４のゲート電極は、（ｉ＋１）行目の走査線１１２からＹ（上）方向にＴ字状に分岐した部分である。ＴＦＴ１５３、１５４の共通ドレイン電極は、コンタクトホールを介してＴＦＴ１５２のゲート電極に接続されている。
また、ｉ行目のＴＦＴ１７６のドレイン電極は、コンタクトホール１７６ａを介して、一旦、ゲート電極層をパターニングした配線１７６ｂに接続され、さらに、この配線１７６ｂは、コンタクトホール１７６ｃを介して、第１検出線１８５に接続されている。 FIG. 19 is a plan view showing a configuration of the capacitive line driving circuit 150, the detection circuit 170, and the vicinity of the display area 100 in the element substrate in the third embodiment.
As shown in this figure, the gate electrode of the TFT 153 in the i-th row is a portion branched in a T-shape in the Y (downward) direction from the scanning line 112 in the i-th row, and the TFT 154 corresponding to the i-th row in the same manner. The gate electrode is a portion branched from the scanning line 112 in the (i + 1) th row in the Y (up) direction in a T shape. The common drain electrode of the TFTs 153 and 154 is connected to the gate electrode of the TFT 152 through a contact hole.
In addition, the drain electrode of the TFT 176 in the i-th row is once connected to the wiring 176b obtained by patterning the gate electrode layer through the contact hole 176a. The wiring 176b is further connected to the first detection through the contact hole 176c. Connected to line 185.

第３実施形態によれば、走査信号ＹｉがＨレベルとなると、当該水平走査期間（Ｈ）にわたって、ｉ行目の１５３がオンする。このため、ｉ行目のＴＦＴ１５２は、ゲート電極にオフ電圧給電線１６１の信号Ｖoffが印加されるので、オフとなる。また、ｉ行目の１５１、１７６がオンするので、ｉ行目の容量線１３２は、第１給電線１６５とともに、第１検出線１８５に接続されるので、第１目標信号Ｖc1refの電圧となるように、第１容量信号出力回路３１によって制御される。
次に、走査信号ＹｉがＬレベルとなり、走査信号Ｙ（ｉ＋１）がＨレベルになると、当該水平走査期間（Ｈ）にわたって、ｉ行目の１５３がオフとなり、ＴＦＴ１５４がオンする。このため、ｉ行目のＴＦＴ１５２は、ゲート電極にオン電圧給電線１６３の信号Ｖonが印加されるので、オンとなる。このため、ｉ行目の容量線１３２は、第２給電線１６７の第２目標信号Ｖc2refの電圧となる。
続いて、走査信号Ｙ（ｉ＋１）がＬレベルとなり、走査信号Ｙ（ｉ＋２）がＨレベルになると、ｉ行目の１５４がオフとなるので、ＴＦＴ１５２のゲート電極は、ハイ・インピーダンス状態となるが、その寄生容量によって、直前状態である信号Ｖonの電圧に保持される。このため、ＴＦＴ１５２ではオン状態が継続されるので、ｉ行目の容量線１３２は、第２給電線１６７の第２目標信号Ｖc2refの電圧を維持することになる。すなわち、ｉ行目の容量線１３２は、ｉ行目の走査線１１２が非選択であっても、第２容量信号Ｖc2の電圧を維持することになる。
ここで、非選択期間は、選択期間に比べて遙かに長いので、ノイズが発生しても、その影響を無視できるほどに減衰する。このため、第３実施形態では、第２検出線で検出した電圧が第２目標信号Ｖc2refの電圧となるように第２容量信号Ｖc2を出力する第２容量信号出力回路３２について、不要しているのである。
なお、第３実施形態では、第１目標信号Ｖc1refおよび第２目標信号Ｖc2refについて、図５、図９、図１０、図１１で示した波形を採用することができる。すなわち、第２目標信号Ｖc2refとしては、電圧変化しない波形を採用することができる。 According to the third embodiment, when the scanning signal Yi becomes H level, the i-th row 153 is turned on over the horizontal scanning period (H). For this reason, the TFT 152 in the i-th row is turned off because the signal Voff of the off-voltage power supply line 161 is applied to the gate electrode. Since the i-th row 151 and 176 are turned on, the i-th capacitance line 132 is connected to the first detection line 185 together with the first power supply line 165, and thus becomes the voltage of the first target signal Vc1ref. As described above, the first capacitance signal output circuit 31 is controlled.
Next, when the scanning signal Yi becomes L level and the scanning signal Y (i + 1) becomes H level, the i-th row 153 is turned off and the TFT 154 is turned on over the horizontal scanning period (H). For this reason, the TFT 152 in the i-th row is turned on because the signal Von of the on-voltage power supply line 163 is applied to the gate electrode. For this reason, the capacitor line 132 in the i-th row becomes the voltage of the second target signal Vc2ref of the second feeder line 167.
Subsequently, when the scanning signal Y (i + 1) becomes L level and the scanning signal Y (i + 2) becomes H level, the i-th row 154 is turned off, so that the gate electrode of the TFT 152 is in a high impedance state. The voltage of the signal Von that is in the immediately preceding state is held by the parasitic capacitance. For this reason, since the ON state is continued in the TFT 152, the capacitor line 132 in the i-th row maintains the voltage of the second target signal Vc2ref of the second power feed line 167. That is, the i-th capacitance line 132 maintains the voltage of the second capacitance signal Vc2 even if the i-th scanning line 112 is not selected.
Here, since the non-selection period is much longer than the selection period, even if noise occurs, the influence is attenuated so that the influence can be ignored. Therefore, in the third embodiment, the second capacitance signal output circuit 32 that outputs the second capacitance signal Vc2 so that the voltage detected by the second detection line becomes the voltage of the second target signal Vc2ref is unnecessary. It is.
In the third embodiment, the waveforms shown in FIGS. 5, 9, 10, and 11 can be employed for the first target signal Vc1ref and the second target signal Vc2ref. That is, as the second target signal Vc2ref, a waveform with no voltage change can be employed.

上述した実施形態では、容量線駆動回路１５０において、ｉ行目の容量線１３２に対応するＴＦＴ１５２（第３実施形態では、ＴＦＴ１５２、１５４）のゲート電極を、次の（ｉ＋１）行の走査線１１２に接続したが、（ｉ＋１）行目以降の走査線１１２のように一定の行数ｍ（ｍは２以上の整数）だけ離間した走査線１１２に接続する構成であれば足りる。ただし、ｍが多くなると、ｉ行目の容量線１３２に対応するＴＦＴ１５２のゲート電極を、（ｉ＋ｍ）行目の走査線１１２に接続する必要があり、配線が複雑化する。
また、最終の３２０行目の容量線１３２に対応するＴＦＴ１５２（１５４）までを駆動するために、ダミーの走査線１１２がｍ行必要となる。ただし、各実施形態のようにｍが「１」であれば、帰線期間をなくして、３２０行目の容量線１３２に対応するＴＦＴ１５２（１５４）のゲート電極を、１行目の走査線１１２に接続する構成とすれば、また、例えばｍが「２」であれば、帰線期間をなくして、３１９、３２０行目の容量線１３２に対応するＴＦＴ１５２（１５４）のゲート電極を、それぞれ１、２行目の走査線１１２に接続する構成とすれば、あえてダミーの走査線を設ける必要もない。
さらに、コモン電極１０８の電圧Ｖcomを、正極性書込が指定されたときに低位とし、負極性書込が指定されたときに高位として切り替える構成でも良い。 In the embodiment described above, in the capacitor line drive circuit 150, the gate electrode of the TFT 152 (TFT 152, 154 in the third embodiment) corresponding to the i-th capacitor line 132 is used as the next (i + 1) -th scan line 112. However, it is sufficient that the scanning line 112 is connected to the scanning lines 112 separated by a certain number of rows m (m is an integer of 2 or more) like the scanning lines 112 in the (i + 1) th and subsequent rows. However, if m increases, it is necessary to connect the gate electrode of the TFT 152 corresponding to the capacitor line 132 in the i-th row to the scanning line 112 in the (i + m) -th row, and the wiring becomes complicated.
In addition, in order to drive up to the TFT 152 (154) corresponding to the capacitor line 132 of the final 320th row, m dummy scanning lines 112 are required. However, if m is “1” as in each embodiment, the blanking period is eliminated, and the gate electrode of the TFT 152 (154) corresponding to the 320th row capacitor line 132 is replaced by the first row scanning line 112. For example, if m is “2”, the blanking period is eliminated and the gate electrode of the TFT 152 (154) corresponding to the capacitor line 132 in the 319th and 320th rows is set to 1 respectively. If it is configured to connect to the scanning line 112 in the second row, there is no need to provide a dummy scanning line.
Further, the voltage Vcom of the common electrode 108 may be switched to a low level when the positive polarity writing is designated and switched to a high level when the negative polarity writing is designated.

また、各実施形態では、画素容量１２０として画素電極１１８とコモン電極１０８とで液晶１０５を挟持して、液晶にかかる電界方向を基板面垂直方向とした構成としたが、画素電極、絶縁層およびコモン電極とを積層して、液晶にかかる電界方向を基板面水平方向とした構成としても良い。
一方、各実施形態では、垂直走査方向を図１において上から下方向に向かった方向としているので、ｉ行目の容量線１３２に対応するＴＦＴ１５２のゲート電極を、（ｉ＋１）行目の走査線１１２に接続したが、垂直走査方向を下から上方向に向かった方向とした場合には（ｉ−１）行目の走査線１１２に接続すれば良い。すなわち、ｉ行目の容量線１３２に対応するＴＦＴ１５２のゲート電極については、ｉ行目の走査線以外の走査線であって、ｉ行目の走査線が選択された後に選択される走査線１１２に接続される構成であれば良い。 In each embodiment, the liquid crystal 105 is sandwiched between the pixel electrode 118 and the common electrode 108 as the pixel capacitor 120, and the electric field direction applied to the liquid crystal is set to the substrate surface vertical direction. A common electrode may be stacked so that the direction of the electric field applied to the liquid crystal is the horizontal direction of the substrate surface.
On the other hand, in each embodiment, since the vertical scanning direction is a direction from the top to the bottom in FIG. 1, the gate electrode of the TFT 152 corresponding to the i-th capacitor line 132 is used as the (i + 1) -th scanning line. 112, but when the vertical scanning direction is the direction from the bottom to the top, it may be connected to the scanning line 112 in the (i-1) th row. That is, the gate electrode of the TFT 152 corresponding to the i-th capacitor line 132 is a scanning line other than the i-th scanning line, and is selected after the i-th scanning line is selected. Any configuration may be used as long as it is connected.

また、上述した各実施形態では、画素容量１２０を単位としてみたときに、１フレームの期間毎に書込極性を反転したが、その理由は、画素容量１２０を交流駆動するために過ぎないので、その反転周期は２フレームの期間以上の周期であっても良い。
さらに、画素容量１２０はノーマリーホワイトモードとしたが、電圧無印加状態において暗い状態となるノーマリーブラックモードとしても良い。また、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３画素で１ドットを構成して、カラー表示を行うとしても良いし、さらに、別の色（例えばシアン（Ｃ））を追加し、これらの４色の画素で１ドットを構成して、色再現性を向上させる構成としても良い。 In each of the above-described embodiments, when the pixel capacitor 120 is taken as a unit, the writing polarity is inverted every frame period, because the pixel capacitor 120 is only for AC driving. The inversion period may be a period of two frames or more.
Furthermore, although the pixel capacitor 120 is in the normally white mode, it may be in a normally black mode in which the pixel capacitor 120 becomes dark when no voltage is applied. In addition, one dot may be configured by three pixels of R (red), G (green), and B (blue) to perform color display, and another color (for example, cyan (C)) is added. However, it is also possible to construct one dot with these four color pixels to improve color reproducibility.

上述した説明では、書込極性の基準をコモン電極１０８に印加される電圧ＬＣcomとしているが、これは、画素１１０におけるＴＦＴ１１６が理想的なスイッチとして機能する場合であり、実際には、ＴＦＴ１１６のゲート・ドレイン間の寄生容量に起因して、オンからオフに状態変化するときにドレイン（画素電極１１８）の電位が低下する現象（プッシュダウン、突き抜け、フィールドスルーなどと呼ばれる）が発生する。液晶の劣化を防止するため、画素容量１２０については交流駆動としなければならないが、コモン電極１０８への印加電圧ＬＣcomを書込極性の基準として交流駆動すると、プッシュダウンのために、負極性書込による画素容量１２０の電圧実効値が、正極性書込による実効値よりも若干大きくなってしまう（ＴＦＴ１１６がｎチャネルの場合）。このため、実際には、書込極性の基準電圧とコモン電極１０８の電圧ＬＣcomとを別々とし、詳細には、書込極性の基準電圧を、プッシュダウンの影響が相殺されるように、電圧ＬＣcomよりも高位側にオフセットして設定するようにしても良い。
さらに、蓄積容量１３０は、直流的には絶縁されているので、第１給電線１６５と第２給電線１６７に印加されている電位差だけが上述の関係となっていればよく、例えば電圧ＬＣcomとの電位差は何ボルトであっても構わない。 In the above description, the reference of the writing polarity is the voltage LCcom applied to the common electrode 108. This is a case where the TFT 116 in the pixel 110 functions as an ideal switch. -Due to the parasitic capacitance between the drains, a phenomenon that the potential of the drain (pixel electrode 118) decreases when the state changes from on to off (referred to as push-down, penetration, field-through, etc.) occurs. In order to prevent the deterioration of the liquid crystal, the pixel capacitor 120 must be AC driven. However, if the AC driving is performed with the applied voltage LCcom applied to the common electrode 108 as a reference for the writing polarity, the negative polarity writing is performed for pushdown. The effective voltage value of the pixel capacitor 120 due to is slightly larger than the effective value due to positive polarity writing (when the TFT 116 is n-channel). For this reason, in actuality, the reference voltage of the write polarity and the voltage LCcom of the common electrode 108 are separated, and more specifically, the reference voltage of the write polarity is set to the voltage LCcom so that the influence of pushdown is offset. Alternatively, the offset may be set to a higher position.
Further, since the storage capacitor 130 is insulated in terms of direct current, it is sufficient that only the potential difference applied to the first feeder 165 and the second feeder 167 has the above-described relationship, for example, the voltage LCcom and The potential difference may be any number of volts.

＜電子機器＞
次に、上述した実施形態に係る電気光学装置１０を表示装置として有する電子機器について説明する。図２０は、いずれかの実施形態に係る電気光学装置１０を用いた携帯電話１２００の構成を示す図である。
この図に示されるように、携帯電話１２００は、複数の操作ボタン１２０２のほか、受話口１２０４、送話口１２０６とともに、上述した電気光学装置１０を備えるものである。なお、電気光学装置１０のうち、表示領域１００に相当する部分の構成要素については外観としては現れない。 <Electronic equipment>
Next, an electronic apparatus having the electro-optical device 10 according to the above-described embodiment as a display device will be described. FIG. 20 is a diagram illustrating a configuration of a mobile phone 1200 using the electro-optical device 10 according to any of the embodiments.
As shown in this figure, a cellular phone 1200 includes the electro-optical device 10 described above together with a plurality of operation buttons 1202, an earpiece 1204 and a mouthpiece 1206. Note that the components of the electro-optical device 10 corresponding to the display region 100 do not appear as appearance.

なお、電気光学装置１０が適用される電子機器としては、図２０に示される携帯電話の他にも、デジタルスチルカメラや、ノートパソコン、液晶テレビ、ビューファインダ型（またはモニタ直視型）のビデオレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種電子機器の表示装置として、上述した電気光学装置１が適用可能であることは言うまでもない。   As an electronic apparatus to which the electro-optical device 10 is applied, in addition to the mobile phone shown in FIG. 20, a digital still camera, a notebook personal computer, a liquid crystal television, a viewfinder type (or monitor direct view type) video recorder. , Car navigation devices, pagers, electronic notebooks, calculators, word processors, workstations, videophones, POS terminals, devices equipped with touch panels, and the like. Needless to say, the above-described electro-optical device 1 is applicable as a display device of these various electronic devices.

本発明の第１実施形態に係る電気光学装置の構成を示す図である。1 is a diagram illustrating a configuration of an electro-optical device according to a first embodiment of the invention. FIG. 同電気光学装置における画素の構成を示す図である。It is a figure which shows the structure of the pixel in the same electro-optical apparatus. 同電気光学装置の表示領域の周辺構成を示す図である。FIG. 3 is a diagram illustrating a peripheral configuration of a display area of the electro-optical device. 同電気光学装置の第１（第２）容量信号出力回路の構成を示す図である。FIG. 3 is a diagram showing a configuration of a first (second) capacitance signal output circuit of the same electro-optical device. 同電気光学装置の動作を説明するための図である。FIG. 6 is a diagram for explaining an operation of the electro-optical device. 同電気光学装置の負極性書込を示す図である。It is a figure which shows the negative polarity writing of the same electro-optical apparatus. 同電気光学装置の動作を説明するための電圧波形図である。FIG. 6 is a voltage waveform diagram for explaining the operation of the same electro-optical device. 同電気光学装置のデータ信号と保持電圧との関係を示す図である。It is a figure which shows the relationship between the data signal and holding voltage of the same electro-optical device. 同電気光学装置の別動作（その１）を説明するための図である。FIG. 6 is a diagram for explaining another operation (part 1) of the electro-optical device. 同電気光学装置の別動作（その２）を説明するための図である。FIG. 10 is a diagram for explaining another operation (part 2) of the same electro-optical device. 同電気光学装置の別動作（その３）を説明するための図である。FIG. 11 is a diagram for explaining another operation (part 3) of the same electro-optical device. 別動作（その３）を説明するための電圧波形図である。It is a voltage waveform diagram for demonstrating another operation | movement (the 3). 別動作（その３）におけるデータ信号と保持電圧との関係を示す図である。It is a figure which shows the relationship between the data signal and holding voltage in another operation | movement (the 3). 同電気光学装置のさらに別動作（その４）を説明するための図である。FIG. 11 is a diagram for explaining yet another operation (part 4) of the same electro-optical device. 同電気光学装置のさらに別動作（その５）を説明するための図である。FIG. 11 is a diagram for explaining yet another operation (No. 5) of the electro-optical device. 本発明の第２実施形態に係る電気光学装置の構成を示す図である。FIG. 6 is a diagram illustrating a configuration of an electro-optical device according to a second embodiment of the invention. 同電気光学装置の表示領域の周辺構成を示す図である。FIG. 3 is a diagram illustrating a peripheral configuration of a display area of the electro-optical device. 本発明の第３実施形態に係る電気光学装置の構成を示す図である。FIG. 6 is a diagram illustrating a configuration of an electro-optical device according to a third embodiment of the invention. 同電気光学装置の表示領域の周辺構成を示す図である。FIG. 3 is a diagram illustrating a peripheral configuration of a display area of the electro-optical device. 実施形態に係る電気光学装置を用いた携帯電話を示す図である。It is a figure which shows the mobile telephone using the electro-optical apparatus which concerns on embodiment.

符号の説明Explanation of symbols

１０…電気光学装置、２０…制御回路、３１…第１容量信号出力回路、３２…第２容量信号出力回路、１００…表示領域、１０８…コモン電極、１１０…画素、１１２…走査線、１１４…データ線、１１６…ＴＦＴ、１２０…画素容量、１３０…蓄積容量、１３２…容量線、１４０…走査線駆動回路、１５０…容量線駆動回路、１５１〜１５４…ＴＦＴ、１６５…第１給電線、１６７…第２給電線、１７０…検出回路、１７６、１７８…ＴＦＴ、１７９…容量、１８５、１８６…第１検出線、１８７、１８８…第２検出線、１２００…携帯電話 DESCRIPTION OF SYMBOLS 10 ... Electro-optical device, 20 ... Control circuit, 31 ... 1st capacity | capacitance signal output circuit, 32 ... 2nd capacity | capacitance signal output circuit, 100 ... Display area, 108 ... Common electrode, 110 ... Pixel, 112 ... Scanning line, 114 ... Data line 116... TFT, 120... Capacitor capacity 130... Storage capacity 132 132 Capacity line 140 Scan line drive circuit 150 Capacitance line drive circuit 151 to 154 TFT 165 First feed line 167 ... second feeder line, 170 ... detection circuit, 176, 178 ... TFT, 179 ... capacitance, 185,186 ... first detection line, 187,188 ... second detection line, 1200 ... cell phone

Claims (3)

複数行の走査線と、
複数列のデータ線と、
前記複数行の走査線に対応して設けられた複数の容量線と、
前記複数行の走査線と前記複数列のデータ線との交差に対応して設けられ、各々は、一端が自身に対応するデータ線に接続されるとともに、自身に対応する走査線が選択されたときに導通状態となる画素スイッチング素子と、一端が前記画素スイッチング素子の他端に接続され、他端がコモン電極である画素容量と、前記画素容量の一端と前記走査線に対応して設けられた容量線との間に介挿された蓄積容量と、を含む画素と、
を有する電気光学装置の駆動回路であって、
所定の順番で、奇数行の前記走査線と偶数行の前記走査線とを交互に選択する走査線駆動回路と、
一の走査線に対応して設けられた容量線に対し、当該一の走査線が選択されたときに第１容量信号を供給し、前記所定の順番に従って次の走査線が選択されたときに前記第１容量信号の電圧から所定値だけ変化させた第２容量信号を供給する容量線駆動回路と、
奇数行の前記走査線に対応して設けられた容量線に対し、容量を介して結合する第１検出線と、
偶数行の前記走査線に対応して設けられた容量線に対し、容量を介して結合する第２検出線と、
当該一の走査線が選択されたときは、当該一の走査線が奇数行のときは前記第１検出線に、当該一の走査線が偶数行のときは前記第２検出線に接続し、接続された前記第１検出線または前記第２検出線に現れたノイズ成分を打ち消すように前記第１容量信号を出力する第１容量信号出力回路と、
選択された走査線に対応する画素に対し、当該画素の階調に応じた電圧のデータ信号を、データ線を介して供給するデータ線駆動回路と、
を有する電気光学装置の駆動回路。 Multiple rows of scanning lines;
Multiple columns of data lines;
A plurality of capacitance lines provided corresponding to the plurality of rows of scanning lines;
Provided corresponding to the intersection of the plurality of rows of scanning lines and the plurality of columns of data lines, each of which has one end connected to the data line corresponding to itself and the scanning line corresponding to itself selected A pixel switching element that is sometimes conductive; one end connected to the other end of the pixel switching element; the other end connected to a common electrode; one end of the pixel capacity; and the scanning line A storage capacitor interposed between the capacitance line and a pixel,
A drive circuit for an electro-optical device having:
In Jo Tokoro order, a scanning line driving circuit for selecting said scanning lines of the scanning lines and the even lines of odd rows alternately,
Capacitance-lines provided to correspond to one scanning line, when the one scanning line supplying a first capacitance signal when selected, the next scanning line is selected in accordance with the predetermined order before SL and the capacitor line drive circuit for supplying a second capacitance signal is varied by a predetermined value from the voltage of the first capacitance signal,
A first detection line coupled via a capacitor to a capacitor line provided corresponding to the scan line in an odd row ;
A second detection line coupled via a capacitor to a capacitor line provided corresponding to the scan line in an even row;
When the one scanning line is selected , the first scanning line is connected to the first detection line when the one scanning line is an odd row, and the second detection line is connected when the one scanning line is an even row, A first capacitance signal output circuit that outputs the first capacitance signal so as to cancel a noise component that appears in the connected first detection line or the second detection line ;
A data line driving circuit for supplying a data signal of a voltage corresponding to the gradation of the pixel to the pixel corresponding to the selected scanning line via the data line;
A drive circuit for an electro-optical device. 複数行の走査線と、
複数列のデータ線と、
前記複数行の走査線に対応して設けられた複数の容量線と、
前記複数行の走査線と前記複数列のデータ線との交差に対応して設けられ、各々は、一端が自身に対応するデータ線に接続されるとともに、自身に対応する走査線が選択されたときに導通状態となる画素スイッチング素子と、一端が前記画素スイッチング素子の他端に接続され、他端がコモン電極である画素容量と、前記画素容量の一端と前記走査線に対応して設けられた容量線との間に介挿された蓄積容量と、を含む画素と、
所定の順番で、奇数行の前記走査線と偶数行の前記走査線とを交互に選択する走査線駆動回路と、
一の走査線に対応して設けられた容量線に対し、当該一の走査線が選択されたときに第１容量信号を供給し、前記所定の順番に従って次の走査線が選択されたときに前記第１容量信号の電圧から所定値だけ変化させた第２容量信号を供給する容量線駆動回路と、
奇数行の前記走査線に対応して設けられた容量線に対し、容量を介して結合する第１検出線と、
偶数行の前記走査線に対応して設けられた容量線に対し、容量を介して結合する第２検出線と、
当該一の走査線が選択されたときは、当該一の走査線が奇数行のときは前記第１検出線に、当該一の走査線が偶数行のときは前記第２検出線に接続し、接続された前記第１検出線または前記第２検出線に現れたノイズ成分を打ち消すように前記第１容量信号を出力する第１容量信号出力回路と、
選択された走査線に対応する画素に対し、当該画素の階調に応じた電圧のデータ信号を、データ線を介して供給するデータ線駆動回路と、
を有する電気光学装置。 Multiple rows of scanning lines;
Multiple columns of data lines;
A plurality of capacitance lines provided corresponding to the plurality of rows of scanning lines;
Provided corresponding to the intersection of the plurality of rows of scanning lines and the plurality of columns of data lines, each of which has one end connected to the data line corresponding to itself and the scanning line corresponding to itself selected A pixel switching element that is sometimes conductive; one end connected to the other end of the pixel switching element; the other end connected to a common electrode; one end of the pixel capacity; and the scanning line A storage capacitor interposed between the capacitance line and a pixel,
In Jo Tokoro order, a scanning line driving circuit for selecting said scanning lines of the scanning lines and the even lines of odd rows alternately,
Capacitance-lines provided to correspond to one scanning line, when the one scanning line supplying a first capacitance signal when selected, the next scanning line is selected in accordance with the predetermined order before SL and the capacitor line drive circuit for supplying a second capacitance signal is varied by a predetermined value from the voltage of the first capacitance signal,
A first detection line coupled via a capacitor to a capacitor line provided corresponding to the scan line in an odd row ;
A second detection line coupled via a capacitor to a capacitor line provided corresponding to the scan line in an even row;
When the one scanning line is selected , the first scanning line is connected to the first detection line when the one scanning line is an odd row, and the second detection line is connected when the one scanning line is an even row, A first capacitance signal output circuit that outputs the first capacitance signal so as to cancel a noise component that appears in the connected first detection line or the second detection line ;
A data line driving circuit for supplying a data signal of a voltage corresponding to the gradation of the pixel to the pixel corresponding to the selected scanning line via the data line;
An electro-optical device. 請求項２に記載の電気光学装置を有する
電子機器。 The electro-optical device according to claim 2.
Electronic equipment.
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