JP2009175278A - Electro-optical device, drive circuit and electronic equipment - Google Patents

Electro-optical device, drive circuit and electronic equipment Download PDF

Info

Publication number
JP2009175278A
JP2009175278A JP2008011895A JP2008011895A JP2009175278A JP 2009175278 A JP2009175278 A JP 2009175278A JP 2008011895 A JP2008011895 A JP 2008011895A JP 2008011895 A JP2008011895 A JP 2008011895A JP 2009175278 A JP2009175278 A JP 2009175278A
Authority
JP
Japan
Prior art keywords
line
voltage
capacitance
scanning
capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2008011895A
Other languages
Japanese (ja)
Inventor
Katsunori Yamazaki
克則 山崎
Yukiya Hirabayashi
幸哉 平林
Koji Shimizu
公司 清水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Epson Imaging Devices Corp
Original Assignee
Epson Imaging Devices Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Epson Imaging Devices Corp filed Critical Epson Imaging Devices Corp
Priority to JP2008011895A priority Critical patent/JP2009175278A/en
Publication of JP2009175278A publication Critical patent/JP2009175278A/en
Withdrawn legal-status Critical Current

Links

Images

Abstract

<P>PROBLEM TO BE SOLVED: To suppress display irregularity generated in a transverse direction in a configuration for changing the voltage of a capacitance line 132. <P>SOLUTION: A pixel 110 includes a pixel capacitor and a storage capacity whose one end is connected to a pixel electrode and the other end is connected to a capacitance line 132. Capacitance lines 132 are provided so as to respectively correspond to 1 to 320 rows, and in each capacitance line 132; a TFT 151a is provided on one-end side of the capacitance line 132 and a TFT 176b is formed on the other end side. When a selection voltage is applied to a certain i-th row scanning line 112, the voltage of the capacitance line 132 of the i-th line appears on a detection line 185b by turning on the TFT 176b. Accordingly, an operational amplifier 30 supplies a first capacitance signal Vc1 controlled so that the voltage of the capacitance line 132 of the i-th row which is detected on the other end side may become a voltage of a target signal Vc1ref from the one-end side of the capacitance line 132 of the i-th row via the TFT 151a which is turned on. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、液晶などの電気光学装置において容量線の電圧を変化させる場合に、横方向に発生する表示むらを抑える技術に関する。   The present invention relates to a technique for suppressing display unevenness that occurs in a horizontal direction when a voltage of a capacitor line is changed in an electro-optical device such as a liquid crystal.

液晶などの電気光学装置では、走査線とデータ線との交差に対応して画素容量（液晶容量）が設けられるが、この画素容量を交流駆動するためには、データ信号の電圧として正負の両極性が必要となり、電圧振幅が広くなる。このため、データ線にデータ信号を供給するデータ線駆動回路においては、構成素子に電圧振幅に対応した耐圧が要求される。
そこで、画素容量に並列して蓄積容量を設けるとともに、各行において蓄積容量を共通接続した容量線を、走査線の選択に同期させて２値電圧で駆動することにより、データ信号の電圧振幅を狭める技術が提案されている（特許文献１参照）。
特開２００１−８３９４３号公報参照 In an electro-optical device such as a liquid crystal, a pixel capacitor (liquid crystal capacitor) is provided corresponding to the intersection of a scanning line and a data line. To drive this pixel capacitor with alternating current, both positive and negative polarities are used as data signal voltages. And the voltage amplitude becomes wide. For this reason, in a data line driving circuit that supplies a data signal to the data line, a breakdown voltage corresponding to the voltage amplitude is required for the constituent elements.
Therefore, a storage capacitor is provided in parallel with the pixel capacitor, and a capacitor line commonly connected to the storage capacitor in each row is driven with a binary voltage in synchronization with the selection of the scanning line, thereby narrowing the voltage amplitude of the data signal. A technique has been proposed (see Patent Document 1).
See JP 2001-83943 A

ところで、この技術では、画素容量への電圧書き込み時において、容量線の電圧が、ノイズ等の重畳によって所定電圧から乖離してしまうと、当該容量線に対応した画素は、目的とする階調とならなくなる。１行の容量線には多数の画素に対応しており、これらの画素がすべて目標とする階調にならなくなるので、表示ムラが容量線・走査線の延在方向である横方向に沿って現れることになる。
本発明は、このような事情に鑑みてなされたもので、その目的の１つは、容量線の電圧を変化させる構成において、横方向に発生する表示むらを抑える技術を提供することにある。 By the way, in this technique, when the voltage of the capacitor line deviates from a predetermined voltage due to superposition of noise or the like at the time of writing the voltage to the pixel capacitor, the pixel corresponding to the capacitor line has the target gradation. No longer. Since one row of capacitor lines corresponds to a large number of pixels, and all of these pixels do not have the target gradation, display unevenness occurs along the horizontal direction, which is the extending direction of the capacitor lines / scanning lines. Will appear.
The present invention has been made in view of such circumstances, and one of its purposes is to provide a technique for suppressing display unevenness that occurs in the horizontal direction in a configuration in which the voltage of a capacitor line is changed.

上記目的を達成するために、本発明に係る電気光学装置の駆動回路は、複数の走査線と、複数のデータ線と、前記複数の走査線に対応して設けられた複数の容量線と、前記複数の走査線と前記複数のデータ線との交差に対応して設けられ、各々は、一端が前記データ線に接続されるとともに、前記走査線に選択電圧が印加されたときに導通状態となる画素スイッチング素子と、一端が前記画素スイッチング素子の他端に接続され、他端がコモン電極に接続された画素容量と、前記画素容量の一端と前記走査線に対応して設けられた容量線との間に電気的に介挿された蓄積容量と、を含む画素と、を有する電気光学装置の駆動回路であって、前記複数の走査線を所定の順番で選択し、選択した走査線に選択電圧を印加する走査線駆動回路と、一の容量線に対し、当該一の容量線に対応する走査線に選択電圧が印加される期間に所定電圧を印加し、前記選択電圧の印加が終了した後に、前記所定電圧から予め定められた値だけ相違した電圧を印加する容量線駆動回路であって、前記複数の容量線の各々に対応して、少なくとも第１および他端側検出トランジスタの組を含み、一の容量線に対応する前記第１および他端側検出トランジスタのゲート電極が当該一の容量線に対応する走査線にそれぞれ接続され、前記第１トランジスタのソース電極が第１給電線に接続され、前記第１トランジスタのドレイン電極が前記画素の配列領域に対して当該一の容量線の一端側に接続され、前記他端側検出トランジスタのソース電極が前記配列領域に対して当該一の容量線の他端側に接続され、前記他端側検出トランジスタのドレイン電極が検出線に接続されて、前記選択電圧が印加された走査線に対応する容量線に対し、前記第１トランジスタを介して前記所定電圧を印加する容量線駆動回路と、前記検出線の電圧が前記所定電圧となるように前記第１給電線に給電する電圧を制御する容量信号出力回路と、前記選択電圧が印加された走査線に対応する画素に対し、当該画素の階調に応じた電圧のデータ信号を、データ線を介して供給するデータ線駆動回路と、を具備することを特徴とする。本発明によれば、画素容量に電圧を書き込むために走査線に選択電圧が印加される期間において、当該走査線に対応する容量線に一端側の第１トランジスタを介して、所定電圧を供給する一方、当該容量線の電圧を、他端側検出トランジスタを介して検出し、検出した電圧が所定電圧となるように制御する。このため、当該容量線に生じた実際の電圧変動を相殺するように、当該容量線に対して正確に所定電圧を印加することができる。   In order to achieve the above object, a drive circuit for an electro-optical device according to the present invention includes a plurality of scanning lines, a plurality of data lines, and a plurality of capacitance lines provided corresponding to the plurality of scanning lines, Provided corresponding to the intersection of the plurality of scanning lines and the plurality of data lines, each of which is connected to the data line and is in a conductive state when a selection voltage is applied to the scanning line. A pixel switching element, one end of which is connected to the other end of the pixel switching element and the other end of which is connected to a common electrode, and a capacitance line provided corresponding to one end of the pixel capacity and the scanning line And a pixel including a storage capacitor electrically interposed between the plurality of scanning lines, wherein the plurality of scanning lines are selected in a predetermined order, and the selected scanning lines are selected. A scanning line driving circuit for applying a selection voltage; A predetermined voltage is applied to the capacitance line during a period in which the selection voltage is applied to the scanning line corresponding to the one capacitance line, and after the application of the selection voltage is completed, a predetermined value from the predetermined voltage is applied. A capacitor line driving circuit for applying different voltages, wherein the first line corresponding to one capacitor line includes at least a pair of first and other end side detection transistors corresponding to each of the plurality of capacitor lines. And the gate electrode of the other end side detection transistor is connected to the scanning line corresponding to the one capacitance line, the source electrode of the first transistor is connected to the first feeder, and the drain electrode of the first transistor is Connected to one end side of the one capacitor line with respect to the array region of pixels, and connected to the other end side of the one capacitor line with respect to the array region, the source electrode of the other end side detection transistor, A capacitance line driving circuit for applying the predetermined voltage via the first transistor to a capacitance line corresponding to the scanning line to which the selection voltage is applied, the drain electrode of the end-side detection transistor being connected to a detection line; A capacitance signal output circuit that controls a voltage supplied to the first power supply line so that the voltage of the detection line becomes the predetermined voltage, and a pixel corresponding to the scanning line to which the selection voltage is applied. And a data line driving circuit for supplying a data signal having a voltage corresponding to the gray level through the data line. According to the present invention, in a period in which a selection voltage is applied to a scanning line in order to write a voltage to the pixel capacitor, a predetermined voltage is supplied to the capacitance line corresponding to the scanning line via the first transistor on one end side. On the other hand, the voltage of the capacitor line is detected via the other end side detection transistor, and the detected voltage is controlled to be a predetermined voltage. For this reason, the predetermined voltage can be accurately applied to the capacitance line so as to cancel the actual voltage fluctuation generated in the capacitance line.

本発明において、一の画素容量では、前記コモン電極に対する画素電極の電位が高位側となる正極性書込と低位側となる負極性書込とが交互に実行され、前記容量線駆動回路は、前記正極性書込となる画素容量の容量線に対し前記所定電圧として低位電圧を印加し、前記負極性書込となる画素容量の容量線に対し前記所定電圧として高位電圧を印加する構成が好ましい。
また、本発明において、前記容量線駆動回路は、前記容量線の各々に対応して、前記第１および他端側検出トランジスタに加え、第２乃至第４トランジスタを含み、一の容量線に対応する第１、他端側検出、第２乃至第４トランジスタのうち、前記第２トランジスタは、ゲート電極が前記第３および第４トランジスタの共通ドレイン電極に接続され、ソース電極が前記所定電圧から予め定められた値だけ相違した電圧を給電する第２給電線に接続され、ドレイン電極が前記第１トランジスタのドレイン電極とともに当該一の容量線に接続され、前記第３トランジスタは、ゲート電極が当該一の容量線に対応する走査線に接続され、ソース電極が前記第２トランジスタをオフさせるためのオフ電圧を給電するオフ電圧給電線に接続され、前記第４トランジスタは、ゲート電極が当該一の走査線に対して所定数行だけ離間した走査線に接続され、ソース電極が前記第２トランジスタをオンさせるためのオン電圧を給電するオン電圧給電線に接続された構成としても良い。この構成によれば、容量線の電位が不確定となる期間をなくす、または、極力少なくすることができる。
さらに、前記容量線駆動回路は、前記容量線の各々に対応して設けられた複数の一端側検出トランジスタを含み、一の容量線に対応する前記一端側検出トランジスタは、ゲート電極が当該一の容量線に対応する走査線に接続され、ソース電極が前記配列領域に対して当該一の容量線の一端側に接続され、ドレイン電極が前記検出線に接続された構成としても良い。この構成によれば、容量線の一端側と他端側とで検出した電圧の平均値が所定電圧となるように制御するので、表示むらの程度が左右で異なってしまう現象を抑えることが可能となる。
なお、本発明は、電気光学装置の駆動回路のみならず、駆動方法としても、電気光学装置としても、さらには、当該電気光学装置を有する電子機器としても概念することが可能である。 In the present invention, in one pixel capacitor, positive polarity writing in which the potential of the pixel electrode with respect to the common electrode is on the higher side and negative polarity writing on the lower side are alternately performed, and the capacitance line driving circuit It is preferable that a low voltage is applied as the predetermined voltage to the capacitor line of the pixel capacity for the positive polarity writing, and a high voltage is applied as the predetermined voltage to the capacitor line of the pixel capacity for the negative polarity writing. .
In the present invention, the capacitance line driving circuit includes second to fourth transistors in addition to the first and second end side detection transistors corresponding to each of the capacitance lines, and corresponds to one capacitance line. Of the first, second end detection, and second to fourth transistors, the second transistor has a gate electrode connected to a common drain electrode of the third and fourth transistors, and a source electrode pre-determined from the predetermined voltage. The drain electrode is connected to the one capacitor line together with the drain electrode of the first transistor, and the gate electrode of the third transistor is connected to the one of the first power lines. A source electrode connected to an off-voltage power supply line that supplies an off-voltage for turning off the second transistor, The transistor has a gate electrode connected to a scanning line separated by a predetermined number of rows from the one scanning line, and a source electrode connected to an on-voltage power supply line that supplies an on-voltage for turning on the second transistor. It is good also as a composition. According to this configuration, the period during which the potential of the capacitor line is indefinite can be eliminated or minimized.
Further, the capacitance line driving circuit includes a plurality of one end side detection transistors provided corresponding to each of the capacitance lines, and the one end side detection transistor corresponding to one capacitance line has a gate electrode corresponding to the one end side detection transistor. The scanning line corresponding to the capacitor line may be connected, the source electrode may be connected to one end side of the one capacitor line with respect to the arrangement region, and the drain electrode may be connected to the detection line. According to this configuration, since the average value of the voltages detected at the one end side and the other end side of the capacitance line is controlled to be a predetermined voltage, it is possible to suppress a phenomenon in which the degree of display unevenness varies from left to right. It becomes.
The present invention can be conceptualized not only as a driving circuit for an electro-optical device, but also as a driving method, an electro-optical device, and an electronic apparatus having the electro-optical device.

以下、本発明の実施の形態について図面を参照して説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

＜第１実施形態＞
まず、本発明の第１実施形態について説明する。図１は、本発明の第１実施形態に係る電気光学装置の構成を示すブロック図である。
この図に示されるように、電気光学装置１０は、表示領域１００の周辺に、走査線駆動回路１４０や、容量線駆動回路１５０ａ、１５０ｂ、データ線駆動回路１９０などが配置するとともに、制御回路２０が、これらの各部をそれぞれ制御する構成となっている。 <First Embodiment>
First, a first embodiment of the present invention will be described. FIG. 1 is a block diagram showing the configuration of the electro-optical device according to the first embodiment of the invention.
As shown in this figure, the electro-optical device 10 includes a scanning line driving circuit 140, capacitive line driving circuits 150a and 150b, a data line driving circuit 190, and the like around the display region 100, and a control circuit 20. However, it has the structure which controls each of these each part.

表示領域１００は、画素１１０が配列する領域であり、本実施形態では、１行目から３２１行目までの計３２１行の走査線１１２が行（Ｘ）方向に延在するように設けられ、また、２４０列のデータ線１１４が列（Ｙ）方向に延在するように設けられている。そして、図１において最も下の３２１行目を除いた１〜３２０行目の走査線１１２と１〜２４０列目のデータ線１１４との交差に対応して、画素１１０がそれぞれ配列している。
したがって、本実施形態では、画素１１０が表示領域１００において縦３２０行×横２４０列でマトリクス状に配列することになる。ただし、本発明をこの配列に限定する趣旨ではない。 The display area 100 is an area where the pixels 110 are arranged. In the present embodiment, the display area 100 is provided so that a total of 321 scanning lines 112 from the first line to the 321st line extend in the row (X) direction. In addition, 240 data lines 114 are provided so as to extend in the column (Y) direction. Then, the pixels 110 are arranged corresponding to the intersections of the scanning lines 112 in the 1st to 320th lines excluding the lowermost 321st line in FIG. 1 and the data lines 114 in the 1st to 240th columns.
Therefore, in the present embodiment, the pixels 110 are arranged in a matrix of 320 vertical rows × 240 horizontal columns in the display area 100. However, the present invention is not intended to be limited to this arrangement.

３２１行目の走査線１１２は、画素１１０に対応していないので、ダミー走査線として機能する。このため、３２１行目の走査線１１２は、表示領域１００の垂直走査（走査線に順番に選択電圧を印加する動作）において、選択されても画素１１０に対する電圧書込にはなんら寄与しない。
また、１〜３２０行目の走査線１１２に対応して、それぞれ容量線１３２がＸ方向に延在して設けられている。このため、本実施形態において、容量線１３２については、ダミーとなる３２１行目の走査線１１２を除いた１〜３２０行目の走査線１１２に対応して設けられることになる。 Since the scanning line 112 in the 321st row does not correspond to the pixel 110, it functions as a dummy scanning line. For this reason, even if the scanning line 112 in the 321st row is selected in the vertical scanning of the display region 100 (operation of sequentially applying the selection voltage to the scanning line), it does not contribute to voltage writing to the pixel 110 at all.
In addition, corresponding to the scanning lines 112 in the first to 320th rows, capacitance lines 132 are provided extending in the X direction, respectively. For this reason, in the present embodiment, the capacitor line 132 is provided corresponding to the 1st to 320th scanning lines 112 excluding the dummy 321st scanning line 112.

ここで、画素１１０の詳細な構成について説明する。図２は、画素１１０の構成を示す図であり、ｉ行及びこれに下方向で隣接する（ｉ＋１）行と、ｊ列及びこれに右方向で隣接する（ｊ＋１）列との交差に対応する２×２の計４画素分の構成が示されている。
なお、ｉ、（ｉ＋１）は、画素１１０が配列する行を一般的に示す場合の記号であって、１以上３２０以下の整数であり、ｊ、（ｊ＋１）は、画素１１０が配列する列を一般的に示す場合の記号であって、１以上２４０以下の整数である。ここで、ｉ、（ｉ＋１）については、画素１１０が配列する行を一般的に示す場合には、１以上３２０以下の整数であるが、走査線１１２の行を説明する場合には、ダミーである３２１行目を含める場合があるので１以上３２１以下の整数となる。 Here, a detailed configuration of the pixel 110 will be described. FIG. 2 is a diagram showing the configuration of the pixel 110, corresponding to the intersection of the i row and the (i + 1) row adjacent thereto in the downward direction and the j column and the (j + 1) column adjacent thereto in the right direction. A 2 × 2 configuration for a total of four pixels is shown.
Note that i and (i + 1) are symbols for generally indicating a row in which the pixels 110 are arranged, and are integers of 1 to 320, and j and (j + 1) are columns in which the pixels 110 are arranged. It is a symbol in the case of showing generally, and is an integer of 1 or more and 240 or less. Here, i and (i + 1) are integers of 1 or more and 320 or less when generally indicating the row in which the pixels 110 are arranged, but are dummy when describing the row of the scanning line 112. Since there is a case where a certain 321st line is included, it is an integer of 1 to 321.

図２に示されるように、各画素１１０は、画素スイッチング素子として機能するｎチャネル型の薄膜トランジスタ（thin film transistor：以下単に「ＴＦＴ」と略称する）１１６と、画素容量（液晶容量）１２０と、蓄積容量１３０とを有する。各画素１１０については互いに同一構成なので、ｉ行ｊ列に位置するもので代表して説明すると、当該ｉ行ｊ列の画素１１０において、ＴＦＴ１１６のゲート電極はｉ行目の走査線１１２に接続される一方、そのソース電極はｊ列目のデータ線１１４に接続され、そのドレイン電極は画素容量１２０の一端たる画素電極１１８に接続されている。
また、画素容量１２０の他端はコモン電極１０８に接続されている。このコモン電極１０８は、図１に示されるように全ての画素１１０にわたって共通であり、コモン信号Ｖcomが制御回路２０から供給される。なお、本実施形態においてコモン信号Ｖcomは、時間的に電圧ＬＣcomで一定である。
なお、図２において、Ｙｉ、Ｙ（ｉ＋１）は、それぞれｉ、（ｉ＋１）行目の走査線１１２に供給される走査信号を示し、また、Ｃｉ、Ｃ（ｉ＋１）は、それぞれｉ、（ｉ＋１）行目の容量線１３２の電圧を示している。 As shown in FIG. 2, each pixel 110 includes an n-channel thin film transistor (hereinafter simply referred to as “TFT”) 116 that functions as a pixel switching element, a pixel capacitor (liquid crystal capacitor) 120, And a storage capacitor 130. Since each pixel 110 has the same configuration, a description will be given by representatively assuming that the pixel 110 is located in i row and j column. In the pixel 110 in the i row and j column, the gate electrode of the TFT 116 is connected to the scanning line 112 in the i row. On the other hand, the source electrode is connected to the data line 114 in the j-th column, and the drain electrode is connected to the pixel electrode 118 that is one end of the pixel capacitor 120.
The other end of the pixel capacitor 120 is connected to the common electrode 108. As shown in FIG. 1, the common electrode 108 is common to all the pixels 110, and a common signal Vcom is supplied from the control circuit 20. In the present embodiment, the common signal Vcom is constant at the voltage LCcom over time.
In FIG. 2, Yi and Y (i + 1) indicate scanning signals supplied to the i and (i + 1) th scanning lines 112, respectively, and Ci and C (i + 1) indicate i and (i + 1), respectively. ) The voltage of the capacitor line 132 in the row is shown.

表示領域１００は、特に図示はしないが、画素電極１１８が形成された素子基板とコモン電極１０８が形成された対向基板との一対の基板同士を、電極形成面が互いに対向するように一定の間隙を保って貼り合わせるとともに、この間隙に液晶１０５を封止した構成となっている。このため、画素容量１２０は、画素電極１１８とコモン電極１０８とで誘電体の一種である液晶１０５を挟持したものとなり、画素電極１１８とコモン電極１０８との差電圧を保持することになる。この構成において、画素容量１２０では、その透過光量が当該保持電圧の実効値に応じて変化する。
なお、本実施形態では説明の便宜上、画素容量１２０において保持される電圧実効値がゼロに近ければ、光の透過率が最大となって白色表示になる一方、電圧実効値が大きくなるにつれて透過する光量が減少して、ついには透過率が最小の黒色表示になるノーマリーホワイトモードとする。 Although not shown in particular, the display region 100 has a pair of substrates, ie, an element substrate on which the pixel electrode 118 is formed and a counter substrate on which the common electrode 108 is formed, with a certain gap so that the electrode formation surfaces face each other. And the liquid crystal 105 is sealed in the gap. Therefore, the pixel capacitor 120 sandwiches the liquid crystal 105 that is a kind of dielectric between the pixel electrode 118 and the common electrode 108, and holds the differential voltage between the pixel electrode 118 and the common electrode 108. In this configuration, in the pixel capacitor 120, the amount of transmitted light changes according to the effective value of the holding voltage.
In the present embodiment, for convenience of explanation, if the effective voltage value held in the pixel capacitor 120 is close to zero, the light transmittance is maximized to display white, while the effective voltage value is increased. The normally white mode in which the amount of light decreases and finally the black display with the minimum transmittance is achieved.

また、ｉ行ｊ列の画素１１０における蓄積容量１３０は、一端が画素電極１１８（ＴＦＴ１１６のドレイン電極）に接続されるとともに、他端がｉ行目の容量線１３２に接続されている。ここで、画素容量１２０および蓄積容量１３０における容量値を、それぞれＣpixおよびＣsとする。   The storage capacitor 130 in the pixel 110 in the i row and j column has one end connected to the pixel electrode 118 (the drain electrode of the TFT 116) and the other end connected to the i-th capacitor line 132. Here, the capacitance values in the pixel capacitor 120 and the storage capacitor 130 are Cpix and Cs, respectively.

説明を再び図１に戻すと、制御回路２０は、各種の制御信号を出力して電気光学装置１０における各部の制御等をするとともに、信号Ｖoffをオフ電圧給電線１６１に供給し、信号Ｖonをオン電圧給電線１６３に供給し、目標信号Ｖc1refを出力し、第２容量信号Ｖc2を第２給電線１６７に供給し、さらにコモン信号Ｖcomをコモン電極１０８に供給する。なお、これらの信号については後述する。   Returning to FIG. 1 again, the control circuit 20 outputs various control signals to control each part in the electro-optical device 10 and supplies the signal Voff to the off-voltage power supply line 161. The on-voltage power supply line 163 is supplied, the target signal Vc1ref is output, the second capacitance signal Vc2 is supplied to the second power supply line 167, and the common signal Vcom is supplied to the common electrode 108. These signals will be described later.

表示領域１００の周辺には、上述したように、走査線駆動回路１４０や、容量線駆動回路１５０ａ、１５０ｂ、データ線駆動回路１９０などの周辺回路が設けられている。
このうち、走査線駆動回路１４０は、制御回路２０による制御にしたがって、１フレームの期間において、走査信号Ｙ１、Ｙ２、Ｙ３、…、Ｙ３２０、Ｙ３２１を、それぞれ１、２、３、…、３２０、３２１行目の走査線１１２に供給するものである。詳細には、走査線駆動回路１４０は、走査線１１２を図１において上から数えて１、２、３、…、３２０、３２１行目という順番で選択して、選択した走査線への走査信号を選択電圧Ｖddに相当するＨレベルとし、それ以外の走査線への走査信号を非選択電圧Ｖssに相当するＬレベルとする。 As described above, peripheral circuits such as the scanning line driving circuit 140, the capacitor line driving circuits 150a and 150b, and the data line driving circuit 190 are provided around the display region 100.
Among these, the scanning line driving circuit 140 sends the scanning signals Y1, Y2, Y3,..., Y320, Y321 to 1, 2, 3,. This is supplied to the scanning line 112 in the 321st row. Specifically, the scanning line driving circuit 140 selects the scanning lines 112 in the order of the first, second, third,..., 320, and 321st rows from the top in FIG. Is set to the H level corresponding to the selection voltage Vdd, and the scanning signals to the other scanning lines are set to the L level corresponding to the non-selection voltage Vss.

なお、走査線駆動回路１４０は、図３に示されるように、制御回路２０から供給されるスタートパルスＤyを、クロック信号Ｃlyにしたがって順次シフトすること等によって、走査信号Ｙ１、Ｙ２、Ｙ３、Ｙ４、…、Ｙ３２０、Ｙ３２１を出力する また、本実施形態において１フレームの期間には、走査信号Ｙ１がＨレベルになってから走査信号Ｙ３２０がＬレベルになるまでの有効走査期間Ｆaのほか、それ以外の垂直帰線期間が含まれる。なお、１行の走査線１１２が選択されて選択電圧が印加される期間が水平走査期間（Ｈ）である。   As shown in FIG. 3, the scanning line driving circuit 140 sequentially shifts the start pulse Dy supplied from the control circuit 20 in accordance with the clock signal Cly, etc., thereby scanning signals Y1, Y2, Y3, Y4. ,..., Y320, Y321 are output. In this embodiment, in the period of one frame, in addition to the effective scanning period Fa from when the scanning signal Y1 becomes H level to when the scanning signal Y320 becomes L level, Other vertical blanking periods are included. Note that a period during which one row of scanning lines 112 is selected and a selection voltage is applied is a horizontal scanning period (H).

容量線駆動回路１５０ａは、表示領域１００に対して一端側に設けられ、この第１実施形態では、１〜３２０行の容量線１３２に対応して設けられたｎチャネル型のＴＦＴ１５１ａ、１５２〜１５４の組から構成される。一方、容量線駆動回路１５０ｂは、表示領域１００に対して容量線駆動回路１５０ａとは反対の他端側に設けられ、各行の容量線１３２に対応して設けられたＴＦＴ１７６ｂから構成される。   The capacitor line driving circuit 150a is provided on one end side with respect to the display region 100. In the first embodiment, the n-channel TFTs 151a and 152 to 154 provided corresponding to the capacitor lines 132 of 1 to 320 rows are provided. It is composed of a set of On the other hand, the capacitor line driving circuit 150b is provided on the other end side opposite to the capacitor line driving circuit 150a with respect to the display region 100, and includes TFTs 176b provided corresponding to the capacitor lines 132 in each row.

ここで、ｉ行目の容量線１３２に対応する各ＴＦＴについて説明すると、ｉ行目のＴＦＴ１５１ａ（第１トランジスタ）は、そのゲート電極がｉ行目の走査線１１２に接続され、そのソース電極が第１給電線１６５に接続されている。ｉ行目のＴＦＴ１５２（第２トランジスタ）は、そのゲート電極がｉ行目のＴＦＴ１５３、１５４の共通ドレイン電極に接続され、そのソース電極が第２給電線１６７に接続されている。そして、ＴＦＴ１５１ａ、１５２の共通ドレイン電極がｉ行目の容量線１３２に接続されている。
ｉ行目のＴＦＴ１５３（第３トランジスタ）は、そのゲート電極がｉ行目の走査線１１２に接続され、そのソース電極がオフ電圧給電線１６１に接続され、また、ＴＦＴ１５４（第４トランジスタ）は、そのゲート電極が（ｉ＋１）行目の走査線１１２に接続され、そのソース電極がオン電圧給電線１６３に接続されている。
一方、ｉ行目のＴＦＴ１７６ｂ（検出トランジスタ）は、そのゲート電極がｉ行目の走査線１１２に接続され、そのソース電極がｉ行目の容量線１３２に接続され、そのドレイン電極が検出線１８５ｂに接続されている。 Here, each TFT corresponding to the i-th capacitor line 132 will be described. The i-th TFT 151a (first transistor) has a gate electrode connected to the i-th scanning line 112 and a source electrode connected to the TFT 151a. The first power supply line 165 is connected. The i-th TFT 152 (second transistor) has a gate electrode connected to the common drain electrode of the i-th TFTs 153 and 154, and a source electrode connected to the second feeder 167. The common drain electrode of the TFTs 151 a and 152 is connected to the i-th capacitor line 132.
The i-th TFT 153 (third transistor) has its gate electrode connected to the i-th scanning line 112, its source electrode connected to the off-voltage power supply line 161, and the TFT 154 (fourth transistor) The gate electrode is connected to the scanning line 112 in the (i + 1) th row, and the source electrode is connected to the on-voltage power supply line 163.
On the other hand, the i-th TFT 176b (detection transistor) has a gate electrode connected to the i-th scanning line 112, a source electrode connected to the i-th capacitance line 132, and a drain electrode connected to the detection line 185b. It is connected to the.

ここで、オフ電圧給電線１６１は、制御回路２０から供給される信号Ｖoffの電圧に保たれる。この信号Ｖoffの電圧は、それがＴＦＴ１５２のゲート電極に印加されたとしても、当該ＴＦＴ１５２をオフ（ソース・ドレイン間が非導通）状態とさせる電圧である。また、オン電圧給電線１６３は、制御信号２０から供給される信号Ｖonの電圧に保たれる。この信号Ｖonの電圧は、それがＴＦＴ１５２のゲート電極に印加されたときに、当該ＴＦＴ１５２をオン（ソース・ドレイン間が導通）状態とさせる電圧である。   Here, the off-voltage power supply line 161 is maintained at the voltage of the signal Voff supplied from the control circuit 20. The voltage of the signal Voff is a voltage that turns off the TFT 152 (the source and the drain are not conducting) even if it is applied to the gate electrode of the TFT 152. The on-voltage power supply line 163 is kept at the voltage of the signal Von supplied from the control signal 20. The voltage of the signal Von is a voltage that, when applied to the gate electrode of the TFT 152, turns on the TFT 152 (the source and drain are conductive).

また、オペアンプ３０は、第１給電線１６５に第１容量信号Ｖc1を供給するものである。詳細には、オペアンプ３０は、その反転入力端（−）が検出線１８５ｂに接続される一方、その非反転入力端（＋）には制御回路２０からの目標信号Ｖc1refが供給され、その出力端が第１給電線１６５に接続されている。
ここで、抵抗素子３２は、オペアンプ３０の出力端と反転入力端（−）との間に介挿されている。 The operational amplifier 30 supplies the first capacitance signal Vc1 to the first power supply line 165. Specifically, the operational amplifier 30 has its inverting input terminal (−) connected to the detection line 185b, while its non-inverting input terminal (+) is supplied with the target signal Vc1ref from the control circuit 20 and its output terminal. Is connected to the first power supply line 165.
Here, the resistance element 32 is interposed between the output terminal of the operational amplifier 30 and the inverting input terminal (−).

ところで、画素容量１２０については、直流成分の印加による液晶の劣化を防止するために交流駆動する必要がある。ここで、画素を交流駆動する際に、１フレームの期間において各画素１１０に対して、どのような極性とするかについては、第１実施形態にあっては、走査線毎に反転する走査線反転方式とする。
画素に対する書込極性は、制御回路２０によって出力される極性指定信号Ｐolによって指定される。詳細には、極性指定信号Ｐolは、本実施形態では図３に示されるように、ある１フレームの期間（「ｎフレーム」と表記）において、奇数１、３、５、…、３１９行への走査信号がＨレベルとなる水平走査期間（Ｈ）にＨレベルとなって正極性書込を指定し、偶数２、４、６、…、３２０行への走査信号がＨレベルとなる期間にＬレベルとなって負極性書込を指定する。また、極性指示信号Ｐolは、次の（ｎ＋１）フレームにおいて、奇数行への走査信号がＨレベルとなる水平走査期間（Ｈ）にＬレベルとなり、偶数行への走査信号がＨレベルとなる水平走査期間（Ｈ）にＨレベルとなって、ｎフレームと比較して各行について書込極性が反転する。
なお、画素に対する書込極性については、コモン電極１０８の電圧ＬＣcomよりも画素電極１１８の電位を高位側とする場合を正極性とし、低位側とする場合を負極性とする。また、本実施形態において電圧については、特に説明のない限り、図示しない電源の接地電位を電圧ゼロの基準としている。 Incidentally, the pixel capacitor 120 needs to be AC driven in order to prevent deterioration of the liquid crystal due to application of a DC component. Here, in the first embodiment, when the pixels are AC-driven, the polarity of each pixel 110 in one frame period is the scanning line that is inverted for each scanning line in the first embodiment. Inversion method.
The writing polarity for the pixel is designated by a polarity designation signal Pol output by the control circuit 20. Specifically, in the present embodiment, the polarity designation signal Pol is supplied to odd-numbered lines 1, 3, 5,..., 319 in a period of one frame (denoted as “n frame”) as shown in FIG. In the horizontal scanning period (H) in which the scanning signal is at the H level, the positive writing is designated at the H level, and the scanning signal to the even 2, 4, 6,. Level is specified and negative polarity writing is designated. Further, the polarity instruction signal Pol becomes L level in the horizontal scanning period (H) in which the scanning signal to the odd-numbered row becomes H level and the scanning signal to the even-numbered row becomes H level in the next (n + 1) frame. It becomes H level during the scanning period (H), and the writing polarity is inverted for each row as compared with the n frame.
Note that the writing polarity for the pixel is positive when the potential of the pixel electrode 118 is higher than the voltage LCcom of the common electrode 108, and is negative when the potential is lower. In the present embodiment, the voltage is based on the ground potential of a power source (not shown) unless otherwise specified.

目標信号Ｖc1refは、極性指示信号Ｐolによって、ある行の画素に対して正極性書込が指定されていれば、図３に示されるように当該行への走査信号がＨレベルとなる水平走査期間（Ｈ）において電圧Ｖslとなる一方、ある行の画素に対して負極性書込が指定されていれば、当該行への走査信号がＨレベルとなる走査期間期間（Ｈ）において電圧Ｖshとなる。
また、第２容量信号Ｖc2は、この第１実施形態では極性指示信号Ｐolで指定される書込極性にかかわらず、同図に示されるように電圧ＬＣcomで一定である。なお、この電圧ＬＣcomは、上述したようにコモン電極１０８に印加される電圧である。
ここで、電圧Ｖsl、Ｖshは、（Ｖss≦）Ｖsl＜Ｖsh（≦Ｖdd）という関係にあり、電圧Ｖslが、電圧Ｖshよりも相対的に低い電圧となっている。また、本実施形態では、電圧Ｖslと電圧ＬＣcomとの差、および、電圧Ｖshと電圧ＬＣcomとの差をそれぞれΔＶとしている。このため、電圧Ｖslおよび電圧Ｖshとは、それぞれ電圧ＬＣcomを基準にして対称の位置関係にある。 As shown in FIG. 3, the target signal Vc1ref is a horizontal scanning period in which the scanning signal to the row becomes H level as shown in FIG. If the negative voltage writing is designated for a pixel in a row while the voltage Vsl is in (H), it becomes the voltage Vsh in the scanning period (H) in which the scanning signal to the row is at the H level. .
Further, in the first embodiment, the second capacitance signal Vc2 is constant at the voltage LCcom as shown in the figure regardless of the writing polarity specified by the polarity instruction signal Pol. The voltage LCcom is a voltage applied to the common electrode 108 as described above.
Here, the voltages Vsl and Vsh have a relationship of (Vss ≦) Vsl <Vsh (≦ Vdd), and the voltage Vsl is relatively lower than the voltage Vsh. In the present embodiment, the difference between the voltage Vsl and the voltage LCcom and the difference between the voltage Vsh and the voltage LCcom are respectively set to ΔV. For this reason, the voltage Vsl and the voltage Vsh are in a symmetrical positional relationship with respect to the voltage LCcom.

データ線駆動回路１９０は、走査線駆動回路１４０によってＨレベルの走査信号が供給される走査線（選択走査線）に位置する画素１１０に対して、階調に応じた電圧であって、かつ、極性指示信号Ｐolで指定された極性に応じた電圧（詳細については後述する）のデータ信号をデータ線１１４に供給するものである。
ここで、データ線駆動回路１９０は、縦３２０行×横２４０列のマトリクス配列に対応した記憶領域（図示省略）を有し、各記憶領域には、それぞれ対応する画素１１０の階調値（明るさ）を指定する表示データＤaが記憶される。各記憶領域に記憶される表示データＤaは、表示内容に変更が生じたとき、制御回路２０によって変更後の表示データＤaが供給されて記憶領域の内容が書き換えられる。
データ線駆動回路１９０は、選択走査線に位置する画素１１０の表示データＤaを記憶領域から１行分読み出すとともに、当該読み出した表示データで指定された階調および指定された極性に応じた電圧のデータ信号に変換し、データ線１１４に供給する動作を、選択走査線位置する１〜２４０列のそれぞれについて実行する。 The data line driving circuit 190 is a voltage corresponding to the gradation with respect to the pixel 110 located on the scanning line (selected scanning line) to which the H level scanning signal is supplied by the scanning line driving circuit 140, and A data signal having a voltage (details will be described later) corresponding to the polarity designated by the polarity instruction signal Pol is supplied to the data line 114.
Here, the data line driving circuit 190 has storage areas (not shown) corresponding to a matrix arrangement of 320 rows × 240 columns, and each storage area has a gradation value (brightness) of the corresponding pixel 110. Display data Da for designating the data is stored. The display data Da stored in each storage area is supplied with the changed display data Da by the control circuit 20 when the display contents are changed, and the contents of the storage area are rewritten.
The data line driving circuit 190 reads out the display data Da of the pixels 110 located on the selected scanning line for one row from the storage area, and at a voltage corresponding to the gradation specified by the read display data and the specified polarity. The operation of converting to a data signal and supplying it to the data line 114 is executed for each of the 1st to 240th columns positioned at the selected scanning line.

なお、制御回路２０は、クロック信号Ｃlyの論理レベルが遷移するタイミングにおいてラッチパルスＬpをデータ線駆動回路１９０に供給する。上述したように、走査線駆動回路１４０は、スタートパルスＤyをクロック信号Ｃlyにしたがって順次シフトすること等によって、走査信号Ｙ１、Ｙ２、Ｙ３、Ｙ４、…、Ｙ３２０、Ｙ３２１を出力するので、走査線がＨレベルとなる期間の開始タイミングは、クロック信号Ｃlyの論理レベルが遷移するタイミングである。したがって、データ線駆動回路１９０は、例えばラッチパルスＬpを１フレームの期間にわたってカウントし続けることによって何行目の走査信号がＨレベルとなるのか、および、ラッチパルスＬpの供給タイミングによってＨレベルとなる期間の開始タイミングを知ることができる。   The control circuit 20 supplies the latch pulse Lp to the data line driving circuit 190 at the timing when the logic level of the clock signal Cly changes. As described above, the scanning line driving circuit 140 outputs the scanning signals Y1, Y2, Y3, Y4,..., Y320, Y321 by sequentially shifting the start pulse Dy according to the clock signal Cly. The start timing of the period during which becomes H level is the timing at which the logic level of the clock signal Cly transitions. Therefore, the data line driving circuit 190 becomes H level depending on, for example, which row scanning signal becomes H level by continuously counting the latch pulse Lp over a period of one frame and the supply timing of the latch pulse Lp. You can know the start timing of the period.

次に、第１実施形態に係る電気光学装置１０の動作について説明する。
ｎフレームにおいて、走査線駆動回路１４０は、走査信号Ｙ１、Ｙ２、Ｙ３、…、Ｙ３２１を順番にＨレベルとする。そこでまず、これらの各行のうち、代表してｉ行目および（ｉ＋１）行目の動作について説明する。また、ここでは、ｉを奇数とし、（ｉ＋１）を偶数として、ｉ行目の画素に対して正極性書込が指定されるものとする。 Next, the operation of the electro-optical device 10 according to the first embodiment will be described.
In the n frame, the scanning line driving circuit 140 sequentially sets the scanning signals Y1, Y2, Y3,. First, of these rows, the operations of the i-th row and the (i + 1) -th row will be described as a representative. Here, it is assumed that i is an odd number, (i + 1) is an even number, and positive writing is designated for the pixel in the i-th row.

走査信号ＹｉがＨレベルになると、ｉ行ｊ列のＴＦＴ１１６がオンするので、正極性のデータ信号Ｘｊが画素容量１２０の一端（画素電極１１８）と蓄積容量１３０の一端とにそれぞれ印加される。
また、走査信号ＹｉがＨレベルであれば、ｉ行目に対応するＴＦＴ１５３がオンするので、ｉ行目のＴＦＴ１５２のゲート電極には、当該オン状態にあるＴＦＴ１５３を介してオフ電圧給電線１６１の信号Ｖoffが印加される。このため、当該ＴＦＴ１５２はオフする。
さらに、走査信号ＹｉがＨレベルであれば、ｉ行目おいてＴＦＴ１５１ａ、１７６ｂもそれぞれオンする。
このため、図６に示されるように、当該ｉ行目の容量線１３２は、その一端側において第１給電線１６５に接続される一方、その他端側において検出線１８５ｂに接続された状態となる。 When the scanning signal Yi becomes H level, the TFTs 116 in the i-th row and j-th column are turned on, so that the positive data signal Xj is applied to one end of the pixel capacitor 120 (pixel electrode 118) and one end of the storage capacitor 130, respectively.
If the scanning signal Yi is at the H level, the TFT 153 corresponding to the i-th row is turned on. Therefore, the gate electrode of the TFT 152 in the i-th row is connected to the off-voltage power supply line 161 via the TFT 153 in the on state. A signal Voff is applied. Therefore, the TFT 152 is turned off.
Further, if the scanning signal Yi is at the H level, the TFTs 151a and 176b are also turned on in the i-th row.
For this reason, as shown in FIG. 6, the capacitance line 132 in the i-th row is connected to the first power supply line 165 at one end thereof, and is connected to the detection line 185b at the other end. .

ここで、ｉ行目に対して正極性書込が指定されているので、走査信号ＹｉがＨレベルとなる水平走査期間（Ｈ）において、制御回路２０から供給される目標信号Ｖc1refは電圧Ｖslとなる。このため、ｉ行目の容量線１３２は、電圧Ｖslとなるようにオペアンプ３０によって負帰還制御される。
したがって、このときのデータ信号Ｘｊの電圧をＶｊとすれば、走査信号ＹｉがＨレベルとなる期間の終了時には、図４（ａ）に示されるようにｉ行ｊ列における画素容量１２０には電圧（Ｖｊ−ＬＣcom）が充電され、蓄積容量１３０には電圧（Ｖｊ−Ｖsl）が充電されることになる。 Here, since positive polarity writing is designated for the i-th row, the target signal Vc1ref supplied from the control circuit 20 is the voltage Vsl in the horizontal scanning period (H) in which the scanning signal Yi is at the H level. Become. For this reason, the capacity line 132 of the i-th row is subjected to negative feedback control by the operational amplifier 30 so as to become the voltage Vsl.
Therefore, if the voltage of the data signal Xj at this time is Vj, the voltage is applied to the pixel capacitor 120 in the i row and j column as shown in FIG. (Vj−LCcom) is charged, and the storage capacitor 130 is charged with the voltage (Vj−Vsl).

次に走査信号ＹｉがＬレベルになるとともに、走査信号Ｙ（ｉ＋１）がＨレベルになる。走査信号ＹｉがＬレベルになると、ｉ行１列〜ｉ行２４０列の画素におけるＴＦＴ１１６がオフする。
一方、走査信号ＹｉがＬレベルとなり、走査信号Ｙ（ｉ＋１）がＨレベルになると、ｉ行目においてＴＦＴ１５１ａがオフし、ＴＦＴ１５４がオンするので、ｉ行目のＴＦＴ１５２のゲート電極には、当該オン状態にあるＴＦＴ１５４を介してオン電圧給電線１６３の信号Ｖonが印加される。このため、図７に示されるように、当該ｉ行目の容量線１３２は、第２給電線１６７に接続された状態となり、電圧ＬＣcomに上昇する。
したがって、図４（ｂ）に示されるように、画素容量１２０と蓄積容量１３０との直列接続において、画素容量１２０の他端（コモン電極）が電圧ＬＣcomに保たれたまま、蓄積容量１３０の他端が電圧Ｖslから電圧ＬＣcomに電圧ΔＶだけ上昇するので、電荷の再配分により画素電極１１８の電圧も上昇する。 Next, the scanning signal Yi becomes L level and the scanning signal Y (i + 1) becomes H level. When the scanning signal Yi becomes L level, the TFTs 116 in the pixels in the i row 1 column to the i row 240 column are turned off.
On the other hand, when the scanning signal Yi becomes the L level and the scanning signal Y (i + 1) becomes the H level, the TFT 151a is turned off and the TFT 154 is turned on in the i-th row. The signal Von of the on-voltage power supply line 163 is applied through the TFT 154 in the state. For this reason, as shown in FIG. 7, the capacitor line 132 in the i-th row is connected to the second power supply line 167 and rises to the voltage LCcom.
Therefore, as shown in FIG. 4B, in the serial connection of the pixel capacitor 120 and the storage capacitor 130, the other end (common electrode) of the pixel capacitor 120 is kept at the voltage LCcom, and the other of the storage capacitor 130. Since the end rises from the voltage Vsl to the voltage LCcom by the voltage ΔV, the voltage of the pixel electrode 118 also rises due to charge redistribution.

詳細には、当該直列の接続点である画素電極１１８の電圧は、
Ｖｊ＋｛Ｃs／（Ｃs＋Ｃpix）｝・ΔＶ
となり、走査信号ＹｉがＨレベルであったときのデータ信号の電圧Ｖｊよりも、ｉ行目の容量線１３２の電圧変化分であるΔＶに、画素容量１２０および蓄積容量１３０の容量比｛Ｃs／（Ｃs＋Ｃpix）｝を乗じた値だけ上昇することになる。
換言すれば、ｉ行目の容量線１３２の電圧ＣｉがΔＶだけ上昇すると、画素電極１１８の電圧は、走査信号ＹｉがＨレベルであったときのデータ信号の電圧Ｖｊよりも、｛Ｃs／（Ｃs＋Ｃpix）｝・ΔＶ（＝ΔＶpixとする）だけ上昇することになる。なお、各部の寄生容量は無視している。 Specifically, the voltage of the pixel electrode 118 which is the series connection point is
Vj + {Cs / (Cs + Cpix)} · ΔV
Thus, the capacitance ratio {Cs / the capacitance of the pixel capacitor 120 and the storage capacitor 130 is set to ΔV, which is the voltage change of the capacitor line 132 in the i-th row, than the voltage Vj of the data signal when the scanning signal Yi is at the H level. It will increase by a value multiplied by (Cs + Cpix)}.
In other words, when the voltage Ci of the capacitance line 132 in the i-th row increases by ΔV, the voltage of the pixel electrode 118 becomes {Cs / () than the voltage Vj of the data signal when the scanning signal Yi is at the H level. Cs + Cpix)}. DELTA.V (= .DELTA.Vpix). Note that the parasitic capacitance of each part is ignored.

続いて、走査信号Ｙ（ｉ＋１）がＨレベルからＬレベルになると、ｉ行目に対応するＴＦＴ１５３、１５４がいずれもオフする。このため、ｉ行目のＴＦＴ１５２のゲート電極は、電気的にいずれにも接続されない状態（ハイ・インピーダンス状態）となるが、走査信号Ｙ（ｉ＋１）がＬレベルになる直前の電圧状態、すなわち信号Ｖonの電圧を、寄生容量によって保持しているので、当該ＴＦＴ１５２はオン状態を維持する。
このため、図８に示されるように、当該ｉ行目の容量線１３２は、第２給電線１６７に接続された状態を保ち、電圧ＬＣcomを維持することになる。
以後、本実施形態においてｉ行目の容量線１３２は、再度、走査信号ＹｉがＨレベルとなるまで寄生容量によって電圧ＬＣcomに維持されるので、画素容量１２０によって保持される電圧は、電圧ΔＶpixだけ上昇した画素電極１１８の電圧とコモン電極１０８の電圧ＬＣcomとの差電圧ということになる。 Subsequently, when the scanning signal Y (i + 1) changes from the H level to the L level, the TFTs 153 and 154 corresponding to the i-th row are all turned off. Therefore, the gate electrode of the TFT 152 in the i-th row is not electrically connected to any one (high impedance state), but the voltage state immediately before the scanning signal Y (i + 1) becomes L level, that is, the signal Since the voltage Von is held by the parasitic capacitance, the TFT 152 is kept on.
For this reason, as shown in FIG. 8, the capacitor line 132 in the i-th row is kept connected to the second power feed line 167 and maintains the voltage LCcom.
Thereafter, in the present embodiment, the capacitance line 132 in the i-th row is maintained at the voltage LCcom by the parasitic capacitance until the scanning signal Yi becomes the H level again. Therefore, the voltage held by the pixel capacitor 120 is only the voltage ΔVpix. This is a difference voltage between the increased voltage of the pixel electrode 118 and the voltage LCcom of the common electrode 108.

このため、データ線駆動回路１９０は、正極性書込が指定される場合に、走査信号ＹｉがＨレベルのときのデータ信号Ｘｊを、画素電極１１８が電圧ΔＶpixだけ上昇することを見越した電圧とする。すなわち、データ線駆動回路１９０は、データ信号Ｘｊを、上昇後の画素電極１１８の電圧がコモン電極１０８の電圧ＬＣcomよりも高位であって両者の差電圧がｉ行ｊ列の階調に応じた値となるような電圧とする。
詳細には、図５に示されるように、電圧ΔＶpixだけ上昇したときに、画素電極は、白色ｗに相当する電圧Ｖw(+)から黒色ｂに相当する電圧Ｖb(+)までの範囲ｃであって、階調が低く（暗く）なるにつれて電圧Ｖw(+)から高位側の電圧となるので、電圧ΔＶpixだけ上昇する前に画素電極に印加すべきデータ信号は、範囲ｃをΔＶpixだけ下降させた範囲ｄであって、低い階調を指定するにつれて高位側とした電圧となる。 Therefore, the data line driving circuit 190 uses the data signal Xj when the scanning signal Yi is at the H level as a voltage in anticipation that the pixel electrode 118 rises by the voltage ΔVpix when positive polarity writing is designated. To do. That is, the data line driving circuit 190 determines that the data signal Xj has a voltage of the pixel electrode 118 after the rise is higher than the voltage LCcom of the common electrode 108, and the difference voltage between the two corresponds to the gray level of i row and j column. Set the voltage to a value.
Specifically, as shown in FIG. 5, when the voltage ΔVpix increases, the pixel electrode has a range c from a voltage Vw (+) corresponding to white w to a voltage Vb (+) corresponding to black b. Since the voltage becomes higher from the voltage Vw (+) as the gray level becomes lower (darker), the data signal to be applied to the pixel electrode before rising by the voltage ΔVpix lowers the range c by ΔVpix. Within the range d, the voltage becomes higher as the lower gradation is designated.

ところで一方、ｉ行目の画素に対して正極性書込が指定されると、次の（ｉ＋１）行目の画素に対しては負極性書込が指定される。走査信号Ｙ（ｉ＋１）がＨレベルになると、（ｉ＋１）行ｊ列のＴＦＴ１１６がオンして、負極性のデータ信号Ｘｊが画素容量１２０の一端（画素電極１１８）と蓄積容量１３０の一端とにそれぞれ印加される。
走査信号Ｙ（ｉ＋１）がＨレベルであれば、走査信号Ｙ（ｉ＋２）はＬレベルであるから、（ｉ＋１）行目においてＴＦＴ１５１ａ、１７６ｂがそれぞれオンし、ＴＦＴ１５２がオフするので、当該（ｉ＋１）行目の容量線１３２は、その一端側において第１給電線１６５に接続される一方、その他端側において検出線１８５ｂに接続された状態となる。ここで、（ｉ＋１）行目に対して負極性書込が指定されているので、走査信号Ｙ（ｉ＋１）がＨレベルとなる水平走査期間（Ｈ）において目標信号Ｖc1refは電圧Ｖshとなる。このため、ｉ行目の容量線１３２は、電圧Ｖshとなるようにオペアンプ３０によって負帰還制御される。
したがって、このときのデータ信号Ｘｊの電圧をＶｊとすれば、走査信号ＹｉがＨレベルとなる期間の終了時には、図４（ｃ）に示されるように（ｉ＋１）行ｊ列における画素容量１２０には電圧（ＬＣcom−Ｖｊ）が充電され、蓄積容量１３０には電圧（Ｖsh−Ｖｊ）が充電される。 On the other hand, when the positive polarity writing is designated for the pixel in the i-th row, the negative polarity writing is designated for the pixel in the next (i + 1) -th row. When the scanning signal Y (i + 1) becomes H level, the TFT 116 in (i + 1) rows and j columns is turned on, and the negative data signal Xj is supplied to one end of the pixel capacitor 120 (pixel electrode 118) and one end of the storage capacitor 130. Each is applied.
If the scanning signal Y (i + 1) is at the H level, the scanning signal Y (i + 2) is at the L level. Therefore, in the (i + 1) th row, the TFTs 151a and 176b are turned on and the TFT 152 is turned off. The capacitor line 132 in the row is connected to the first power supply line 165 on one end side, and is connected to the detection line 185b on the other end side. Here, since negative polarity writing is designated for the (i + 1) th row, the target signal Vc1ref becomes the voltage Vsh in the horizontal scanning period (H) in which the scanning signal Y (i + 1) is at the H level. For this reason, the capacity line 132 of the i-th row is subjected to negative feedback control by the operational amplifier 30 so as to become the voltage Vsh.
Therefore, if the voltage of the data signal Xj at this time is Vj, at the end of the period in which the scanning signal Yi is at the H level, as shown in FIG. Is charged with the voltage (LCcom−Vj), and the storage capacitor 130 is charged with the voltage (Vsh−Vj).

走査信号Ｙ（ｉ＋１）がＬレベルになると、（ｉ＋１）行１列〜（ｉ＋１）行２４０列の画素におけるＴＦＴ１１６がオフする。また、走査信号Ｙ（ｉ＋１）がＬレベル、走査信号Ｙ（ｉ＋２）がＨレベルであれば、（ｉ＋１）行目においてＴＦＴ１５１ａがオフし、ＴＦＴ１５４のオンによりＴＦＴ１５２がオンするので、当該（ｉ＋１）行目の容量線１３２は、第２給電線１６７に接続された状態となり、電圧ＬＣcomに下降する。このため、図４（ｄ）に示されるように画素容量１２０と蓄積容量１３０との直列接続において、画素容量１２０の他端（コモン電極）が電圧ＬＣcomに保たれたまま、蓄積容量１３０の他端が電圧Ｖshから電圧ＬＣcomに電圧ΔＶだけ下降するので、電荷の再配分により画素電極１１８の電圧も下降する。   When the scanning signal Y (i + 1) becomes L level, the TFTs 116 in the pixels in the (i + 1) row 1 column to the (i + 1) row 240 column are turned off. If the scanning signal Y (i + 1) is L level and the scanning signal Y (i + 2) is H level, the TFT 151a is turned off in the (i + 1) th row, and the TFT 152 is turned on when the TFT 154 is turned on. The capacitor line 132 in the row is connected to the second power supply line 167 and drops to the voltage LCcom. For this reason, as shown in FIG. 4D, in the serial connection of the pixel capacitor 120 and the storage capacitor 130, the other end (common electrode) of the pixel capacitor 120 is maintained at the voltage LCcom, and the other of the storage capacitor 130. Since the end decreases from the voltage Vsh to the voltage LCcom by the voltage ΔV, the voltage of the pixel electrode 118 also decreases due to the charge redistribution.

詳細には、画素電極１１８の電圧は、
Ｖｊ−｛Ｃs／（Ｃs＋Ｃpix）｝・ΔＶ
となり、走査信号Ｙ（ｉ＋１）がＨレベルであったときのデータ信号の電圧Ｖｊよりも、（ｉ＋１）行目の容量線１３２の電圧変化分ΔＶに、容量比｛Ｃs／（Ｃs＋Ｃpix）｝を乗じた値だけ下降することになる。 Specifically, the voltage of the pixel electrode 118 is
Vj− {Cs / (Cs + Cpix)} · ΔV
Thus, the capacitance ratio {Cs / (Cs + Cpix)} is set to the voltage change ΔV of the capacitor line 132 in the (i + 1) th row, rather than the voltage Vj of the data signal when the scanning signal Y (i + 1) is at the H level. Decrease by the multiplied value.

このため、データ線駆動回路１９０は、負極性書込が指定される場合に、走査信号ＹｉがＨレベルのときのデータ信号Ｘｊを、画素電極１１８が電圧ΔＶpixだけ下降することを見越した電圧とする。すなわち、データ線駆動回路１９０は、データ信号Ｘｊを、下降後の画素電極１１８の電圧がコモン電極１０８の電圧ＬＣcomよりも高位であって両者の差電圧がｉ行ｊ列の階調に応じた値となるような電圧とする。詳細には、図５に示されるように、電圧ΔＶpixだけ下降したときに、画素電極は、白色ｗに相当する電圧Ｖw(-)から黒色ｂに相当する電圧Ｖb(-)までの範囲ｅであって、階調が低く（暗く）なるにつれて電圧Ｖw(-)から低位側の電圧となるので、電圧ΔＶpixだけ下降する前に画素電極に印加すべきデータ信号は、範囲ｅをΔＶpixだけ上昇させた範囲ｆであって、低い階調を指定するにつれて低位側とした電圧となる。   Therefore, when the negative polarity writing is designated, the data line driving circuit 190 uses the data signal Xj when the scanning signal Yi is at the H level as a voltage in anticipation that the pixel electrode 118 drops by the voltage ΔVpix. To do. That is, the data line driving circuit 190 determines that the data signal Xj is a voltage corresponding to the gray level of the i row and j column when the voltage of the pixel electrode 118 after the drop is higher than the voltage LCcom of the common electrode 108. Set the voltage to a value. Specifically, as shown in FIG. 5, when the voltage ΔVpix falls, the pixel electrode has a range e from a voltage Vw (−) corresponding to white w to a voltage Vb (−) corresponding to black b. Since the voltage becomes lower from the voltage Vw (−) as the gradation becomes lower (darker), the data signal to be applied to the pixel electrode before dropping by the voltage ΔVpix increases the range e by ΔVpix. Within the range f, the voltage becomes lower as the lower gradation is designated.

なお、図９は、走査信号と容量線と画素電極との電圧関係を示す図であり、ｉ行ｊ列の画素電極１１８の電圧変化をＰix（i,j)で示し、ｉ行（ｊ＋１）列の画素電極１１８の電圧変化をＰix（i+1,j)で示している。
この図に示されるように、ｉ行目に正極性書込が指定されている場合、ｉ行目の容量線１３２の電圧Ｃｉは、走査信号ＹｉがＨレベルとなる水平走査期間（Ｈ）において電圧Ｖslとなるように制御され、当該水平走査期間（Ｈ）が終了したときに（次の走査信号Ｙ（ｉ＋１）がＨレベルになったときに）電圧ＬＣcomとなって電圧ΔＶだけ上昇する。
一方、ｉ行目に正極性書込が指定されている場合、（ｉ＋１）行目には負極性書込が指定されるので、（ｉ＋１）行目の容量線１３２の電圧Ｃ（ｉ＋１）は、走査信号Ｙ（ｉ＋１）がＨレベルとなる水平走査期間（Ｈ）において電圧Ｖshとなるように制御され、当該水平走査期間が終了したときに電圧ＬＣcomとなって電圧ΔＶだけ下降する。 FIG. 9 is a diagram showing the voltage relationship among the scanning signal, the capacitor line, and the pixel electrode. The voltage change of the pixel electrode 118 in i row and j column is indicated by Pix (i, j) and i row (j + 1). The voltage change of the pixel electrode 118 in the column is indicated by Pix (i + 1, j).
As shown in this figure, when positive polarity writing is designated in the i-th row, the voltage Ci of the capacitance line 132 in the i-th row is in the horizontal scanning period (H) in which the scanning signal Yi is at the H level. When the horizontal scanning period (H) ends (when the next scanning signal Y (i + 1) becomes H level), the voltage becomes LCcom and increases by the voltage ΔV.
On the other hand, when positive polarity writing is designated in the i-th row, negative polarity writing is designated in the (i + 1) -th row, so that the voltage C (i + 1) of the capacitor line 132 in the (i + 1) -th row is The horizontal scanning period (H) when the scanning signal Y (i + 1) is at the H level is controlled to become the voltage Vsh, and when the horizontal scanning period ends, the voltage becomes LCcom and decreases by the voltage ΔV.

次に、ｎフレームにおいて、各行の実際の動作について順番に説明する。最初に走査線駆動回路１４０によって走査信号Ｙ１がＨレベルになる。一方、走査信号Ｙ１がＨレベルになるタイミングにおいてラッチパルスＬpが出力されると、データ線駆動回路１９０は、１行目であって１〜２４０列目の画素の表示データＤaを読み出すとともに、当該表示データＤaで指定された階調および正極性に応じた電圧（ΔＶpixの上昇を見越して、範囲ｄであって低い階調を指定するにつれて高位側とした電圧）のデータ信号Ｘ１〜Ｘ２４０に変換し、それぞれ１〜２４０列のデータ線１１４に供給する。走査信号Ｙ１がＨレベルになると、１行１列〜１行２４０列の画素におけるＴＦＴ１１６がオンするので、これらの画素電極１１８には、データ信号Ｘ１〜Ｘ２４０が印加される。このため、走査信号Ｙ１がＨレベルとなる期間において、１行１列〜１行２４０列の画素容量１２０には、それぞれデータ信号Ｘ１〜Ｘ２４０の電圧とコモン電極１０８の電圧ＬＣcomとの差電圧が書き込まれることになる。   Next, the actual operation of each row in n frames will be described in order. First, the scanning signal drive circuit 140 changes the scanning signal Y1 to the H level. On the other hand, when the latch pulse Lp is output at the timing when the scanning signal Y1 becomes H level, the data line driving circuit 190 reads the display data Da of the pixels in the first row and the first to 240th columns, and Converted to data signals X1 to X240 of the voltage specified by the display data Da and the voltage corresponding to the positive polarity (the voltage that is higher as the lower gradation is specified in the range d in anticipation of the rise of ΔVpix) Then, the data lines 114 are supplied to the data lines 114 of 1 to 240 columns. When the scanning signal Y1 becomes H level, the TFTs 116 in the pixels in the 1st row and 1st column to the 1st row and 240th column are turned on, so that the data signals X1 to X240 are applied to these pixel electrodes 118. For this reason, during the period in which the scanning signal Y1 is at the H level, the voltage difference between the voltage of the data signals X1 to X240 and the voltage LCcom of the common electrode 108 is applied to the pixel capacitors 120 in the first row and first column to the first row and 240 columns, respectively. Will be written.

一方、走査信号Ｙ１がＨレベルであれば、走査信号Ｙ２はＬレベルである。このため、１行目の容量線１３２は、ＴＦＴ１５１ａのオンにより第１給電線１６５に接続され、ＴＦＴ１７６ｂのオンにより検出線１８５ｂに接続されるので、走査信号Ｙ１がＨレベルとなる水平走査期間（Ｈ）において電圧Ｖslとなるようにオペアンプ３０により制御される。したがって、当該水平走査期間（Ｈ）において、１行１列〜１行２４０列の蓄積容量１３０には、それぞれデータ信号Ｘ１〜Ｘ２４０の電圧と電圧Ｖslとの差電圧が書き込まれることになる。   On the other hand, if the scanning signal Y1 is H level, the scanning signal Y2 is L level. Therefore, the capacitor line 132 in the first row is connected to the first power supply line 165 when the TFT 151a is turned on, and is connected to the detection line 185b when the TFT 176b is turned on, so that the horizontal scanning period in which the scanning signal Y1 is at the H level ( In step H), the operational amplifier 30 controls the voltage Vsl. Therefore, in the horizontal scanning period (H), the difference voltage between the voltage of the data signals X1 to X240 and the voltage Vsl is written in the storage capacitor 130 of the first row and the first column to the first row and the 240th column, respectively.

次に走査信号Ｙ１がＬレベルになるとともに、走査信号Ｙ２がＨレベルになる。
走査信号Ｙ１がＬレベルになると、１行１列〜１行２４０列の画素におけるＴＦＴ１１６がオフする。
また、走査信号Ｙ１がＬレベルになり、走査信号Ｙ２がＨレベルになると、１行目のＴＦＴ１５４のオンにより、ＴＦＴ１５２のゲート電極に信号Ｖo nが印加されるので、当該ＴＦＴ１５２もオンする。このため、１行目の容量線１３２は第２給電線１６７に接続されて、電圧Ｖslから電圧ＬＣcomに電圧ΔＶだけ上昇する。これにより、１行目における画素電極１１８は、電圧ΔＶpixだけ上昇して、指定する階調が低くなるにつれて高位側の電圧にシフトし、画素容量１２０で保持される電圧が階調に応じた差電圧となる。
なお、１行目のＴＦＴ１５２のゲート電極には、信号Ｖonが寄生容量によって保持されるので、ＴＦＴ１５４がオフしても、以降、再び走査信号Ｙ１がＨレベルとなるまで、当該ＴＦＴ１５２はオンし続ける。このため、１行目の容量線１３２は電圧ＬＣcomに確定して保持される。 Next, the scanning signal Y1 becomes L level and the scanning signal Y2 becomes H level.
When the scanning signal Y1 becomes L level, the TFTs 116 in the pixels in the first row and first column to the first row and 240th column are turned off.
Further, when the scanning signal Y1 becomes L level and the scanning signal Y2 becomes H level, the signal Von is applied to the gate electrode of the TFT 152 by turning on the TFT 154 in the first row, so that the TFT 152 is also turned on. For this reason, the capacitor line 132 in the first row is connected to the second power supply line 167 and increases from the voltage Vsl to the voltage LCcom by the voltage ΔV. As a result, the pixel electrode 118 in the first row rises by the voltage ΔVpix and shifts to a higher voltage as the designated gradation becomes lower, and the voltage held in the pixel capacitor 120 is different depending on the gradation. Voltage.
Since the signal Von is held by the parasitic capacitance at the gate electrode of the TFT 152 in the first row, even if the TFT 154 is turned off, the TFT 152 continues to be turned on thereafter until the scanning signal Y1 becomes H level again. . Therefore, the capacitor line 132 in the first row is determined and held at the voltage LCcom.

一方、走査信号Ｙ２がＨレベルになるタイミングにおいてラッチパルスＬpが出力されると、データ線駆動回路１９０は、２行目であって１〜２４０列目の画素の表示データＤaを読み出すとともに、当該表示データＤaで指定された階調および負極性に応じた電圧（ΔＶpixの下降を見越して、範囲ｆであって低い階調を指定するにつれて低位側とした電圧）のデータ信号Ｘ１〜Ｘ２４０に変換し、それぞれ１〜２４０列のデータ線１１４に供給する。走査信号Ｙ２がＨレベルになると、２行１列〜２行２４０列の画素におけるＴＦＴ１１６がオンするので、これらの画素電極１１８には、データ信号Ｘ１〜Ｘ２４０が印加される。このため、走査信号Ｙ２がＨレベルとなる期間において、２行１列〜２行２４０列の画素容量１２０には、それぞれデータ信号Ｘ１〜Ｘ２４０の電圧とコモン電極１０８の電圧ＬＣcomとの差電圧が書き込まれることになる。   On the other hand, when the latch pulse Lp is output at the timing when the scanning signal Y2 becomes H level, the data line driving circuit 190 reads the display data Da of the pixels in the second row and the first to 240th columns, and Converted to data signals X1 to X240 of a voltage corresponding to the gradation specified by the display data Da and the negative polarity (a voltage that becomes lower as the lower gradation is specified in the range f in anticipation of the fall of ΔVpix) Then, the data lines 114 are supplied to the data lines 114 of 1 to 240 columns. When the scanning signal Y2 becomes H level, the TFTs 116 in the pixels in the 2nd row and the 1st column to the 2nd row and the 240th column are turned on, so that the data signals X1 to X240 are applied to these pixel electrodes 118. For this reason, during the period in which the scanning signal Y2 is at the H level, the voltage difference between the voltage of the data signals X1 to X240 and the voltage LCcom of the common electrode 108 is respectively applied to the pixel capacitors 120 in the 2nd row and 1st column to the 2nd row and 240th column. Will be written.

走査信号Ｙ２がＨレベルであれば、走査信号Ｙ３はＬレベルである。このため、２行目の容量線１３２は、ＴＦＴ１５１ａ、１７６ｂのオンにより、走査信号Ｙ２がＨレベルとなる水平走査期間（Ｈ）において電圧Ｖshとなるようにオペアンプ３０により制御される。したがって、当該水平走査期間（Ｈ）において、２行１列〜２行２４０列の蓄積容量１３０には、それぞれデータ信号Ｘ１〜Ｘ２４０の電圧と電圧Ｖshとの差電圧が書き込まれることになる。   If the scanning signal Y2 is H level, the scanning signal Y3 is L level. For this reason, the capacitor line 132 in the second row is controlled by the operational amplifier 30 so that the TFT 151a and 176b are turned on to be at the voltage Vsh in the horizontal scanning period (H) in which the scanning signal Y2 is at the H level. Therefore, in the horizontal scanning period (H), the differential voltages between the voltages of the data signals X1 to X240 and the voltage Vsh are written in the storage capacitors 130 of 2 rows 1 column to 2 rows 240 columns, respectively.

続いて、走査信号Ｙ２がＬレベルになるとともに、走査信号Ｙ３がＨレベルになる。走査信号Ｙ２がＬレベルになると、２行１列〜２行２４０列の画素におけるＴＦＴ１１６がオフする。また、走査信号Ｙ２がＬレベルとなり、走査信号Ｙ３がＨレベルになると、２行目の容量線１３２は、ＴＦＴ１５２、１５４のオンにより第２給電線１６７に接続されて、電圧Ｖshから電圧ＬＣcomに電圧ΔＶだけ下降する。これにより、２行目における画素電極１１８は、電圧ΔＶpixだけ下降して、指定する階調が低くなるにつれて低位側の電圧にシフトし、画素容量１２０で保持される電圧が階調に応じた差電圧となる。
なお、２行目のＴＦＴ１５２のゲート電極には信号Ｖonが保持されるので、以降、再び走査信号Ｙ２がＨレベルとなるまで、２行目の容量線１３２は、電圧ＬＣcomに確定して保持される。 Subsequently, the scanning signal Y2 becomes L level and the scanning signal Y3 becomes H level. When the scanning signal Y2 becomes L level, the TFTs 116 in the pixels of 2 rows and 1 column to 2 rows and 240 columns are turned off. When the scanning signal Y2 becomes L level and the scanning signal Y3 becomes H level, the capacitor line 132 in the second row is connected to the second power supply line 167 by turning on the TFTs 152 and 154, and the voltage Vsh is changed to the voltage LCcom. The voltage drops by ΔV. As a result, the pixel electrode 118 in the second row drops by the voltage ΔVpix and shifts to a lower voltage as the designated gradation becomes lower, and the voltage held in the pixel capacitor 120 differs depending on the gradation. Voltage.
Since the signal Von is held in the gate electrode of the TFT 152 in the second row, thereafter, the capacitor line 132 in the second row is fixed and held at the voltage LCcom until the scanning signal Y2 becomes H level again. The

ｎフレームでは、以降同様にして書き込み動作および容量線の電圧シフト動作が３２０行目まで実行される。これにより、ｎフレームにおいて、奇数１、３、５、…、３１９行目の画素容量１２０には、容量線１３２の電圧ΔＶの上昇後に、階調に応じた正極性電圧が保持される一方、偶数２、４、６、…、３２０行目の画素容量１２０には、容量線１３２の電圧ΔＶの下降後に階調に応じた負極性電圧が保持されることになる。
次の（ｎ＋１）フレームでも同様な動作が繰り返されるが、各行の書込極性が反転されるので、奇数行目の画素容量１２０には、容量線１３２の電圧ΔＶの下降後に、階調に応じた負極性電圧が保持される一方、偶数行目の画素容量１２０には、容量線１３２の電圧ΔＶの上昇後に階調に応じた正極性電圧が保持されることになる。 In the nth frame, the write operation and the capacitor line voltage shift operation are executed up to the 320th row in the same manner. Thereby, in the n frames, the pixel capacitors 120 in the odd-numbered 1, 3, 5,..., 319 rows hold the positive voltage corresponding to the gradation after the voltage ΔV of the capacitor line 132 is increased. In the pixel capacitors 120 in the even-numbered 2, 4, 6,..., 320th row, the negative voltage corresponding to the gradation is held after the voltage ΔV of the capacitor line 132 is lowered.
The same operation is repeated in the next (n + 1) frame, but since the writing polarity of each row is inverted, the pixel capacitance 120 in the odd-numbered row has a voltage corresponding to the gradation after the voltage ΔV of the capacitance line 132 drops. While the negative voltage is held, the pixel capacitors 120 in the even-numbered rows hold the positive voltage corresponding to the gradation after the voltage ΔV of the capacitor line 132 rises.

画素容量１２０の交流駆動では、電圧ＬＣcomに一定に保たれたコモン電極１０８に対して、画素電極１１８に正極性および負極性の電圧を交互に印加するので、画素電極１１８の電圧は、ノーマリーホワイトモードであれば、図５に示されるように、負極性の黒色に相当する電圧Ｖb(-)から正極性の黒色に相当する電圧Ｖb(+)までの範囲Ｐにわたる。
これに対して、本実施形態では、画素電極を正極性の電圧範囲ｃとする場合には、データ線を介して印加するデータ信号の電圧を容量線の電圧シフトにより電圧ΔＶpixだけ上昇させる一方、画素電極を電圧範囲ｅとする場合には、データ信号の電圧を容量線の電圧シフトにより電圧ΔＶpixだけ下降させるので、データ信号の電圧範囲は狭くて済む。
このため、本実施形態によれば、データ線駆動回路１９０を構成する素子の耐圧が低く抑えられるだけでなく、データ線の寄生容量により無駄に消費される電力も少なくて済むことになる。 In the AC driving of the pixel capacitor 120, positive and negative voltages are alternately applied to the pixel electrode 118 with respect to the common electrode 108 kept constant at the voltage LCcom, so that the voltage of the pixel electrode 118 is normally set. In the white mode, as shown in FIG. 5, the voltage ranges from a voltage Vb (−) corresponding to negative black to a voltage Vb (+) corresponding to positive black.
On the other hand, in the present embodiment, when the pixel electrode is in the positive voltage range c, the voltage of the data signal applied via the data line is increased by the voltage ΔVpix by the voltage shift of the capacitance line, When the pixel electrode is in the voltage range e, the voltage of the data signal is lowered by the voltage ΔVpix by the voltage shift of the capacitor line, so that the voltage range of the data signal may be narrow.
For this reason, according to the present embodiment, not only the breakdown voltage of the elements constituting the data line driving circuit 190 can be kept low, but also the power consumed wastefully due to the parasitic capacitance of the data line can be reduced.

また、本実施形態において、ｉ行目でいえば、走査信号ＹｉがＨレベルになると、ｉ行目の容量線１３２は、他端側においてオンしたＴＦＴ１７６ｂおよび検出線１８５ｂを介してオペアンプ３０の反転入力端（−）に接続される一方、オペアンプ３０から出力される第１容量信号Ｖc1は、第１給電線１６５および一端側においてオンしたＴＦＴ１５１ａを介して当該ｉ行目の容量線１３２に供給され、これにより、オペアンプ３０は、ｉ行目の容量線１３２の電圧が目標信号Ｖc1の電圧Ｖslまたは電圧Ｖshとなるように制御する。
ここで、本実施形態において、当該容量線１３２の電圧検出ポイントを、第１容量信号Ｖc1の供給側であるＴＦＴ１５１ａと反対側のＴＦＴ１７６ｂとしている理由について以下説明する。 In the present embodiment, in the i-th row, when the scanning signal Yi becomes H level, the capacitance line 132 in the i-th row is inverted by the operational amplifier 30 via the TFT 176b and the detection line 185b that are turned on at the other end side. The first capacitance signal Vc1 output from the operational amplifier 30 while being connected to the input terminal (−) is supplied to the i-th capacitance line 132 via the first power supply line 165 and the TFT 151a turned on at one end side. Thus, the operational amplifier 30 controls the voltage of the capacitor line 132 in the i-th row to be the voltage Vsl or the voltage Vsh of the target signal Vc1.
Here, in the present embodiment, the reason why the voltage detection point of the capacitance line 132 is the TFT 176b on the opposite side to the TFT 151a on the supply side of the first capacitance signal Vc1 will be described below.

ｉ行目の容量線１３２は、ｉ行目の走査信号ＹｉがＨレベルとなったときに、ｉ行目のＴＦＴ１５１ａのオンによって第１給電線１６５に接続され、走査信号ＹｉがＬレベルになるとともに走査信号Ｙ（ｉ＋１）がＨレベルとなったときに、電圧ΔＶの変化を与えるべく、第２給電線１６７に接続される。
ただし、各行の容量線１３２には、実際には、様々な容量が寄生するとともに、配線抵抗やＴＦＴ１５１ａのオン抵抗等によって、一種の積分回路が形成されるので、走査信号がＨレベルとなったときに電圧ＬＣcomから電圧Ｖslまたは電圧Ｖshへは、理想的にパルス的ではなく積分波形的に変化して、波形鈍りが生じる。
さらに、１〜３２０行目の容量線１３２は、それぞれ１〜２４０列目のデータ線１１４と電気的な絶縁を保ちつつ交差するので、図２において破線で示されるように、各列のデータ線１１４と容量を介して結合する。このため、各行の容量線１３２は、データ線１１４の電圧変化の影響も受けることにもなる。
なお、波形鈍りとデータ線の電圧変化とでは、どちらの影響が支配的であるかについては、パネルの構成や駆動方法などの様々な条件が絡み合うので、一概には言えない。 When the i-th row scanning signal Yi becomes H level, the i-th row capacitance line 132 is connected to the first power supply line 165 by turning on the i-th row TFT 151a, and the scanning signal Yi becomes L level. At the same time, when the scanning signal Y (i + 1) becomes the H level, it is connected to the second feeder 167 in order to change the voltage ΔV.
However, in reality, various capacitances are parasitic on the capacitance lines 132 of each row, and a kind of integration circuit is formed by the wiring resistance, the on-resistance of the TFT 151a, and the like, so that the scanning signal becomes H level. Sometimes the voltage LCcom changes to the voltage Vsl or the voltage Vsh ideally in an integrated waveform rather than in a pulse form, resulting in waveform dullness.
Further, since the capacitor lines 132 in the 1st to 320th rows intersect with the data lines 114 in the 1st to 240th columns respectively while maintaining electrical insulation, the data lines in the respective columns as shown by broken lines in FIG. It couple | bonds with 114 through a capacity | capacitance. For this reason, the capacitor line 132 of each row is also affected by the voltage change of the data line 114.
Note that the influence of the waveform dullness or the data line voltage change is dominant because various conditions such as the configuration of the panel and the driving method are intertwined, so it cannot be generally said.

ここで、ｉ行目の容量線１３２が、波形鈍りやデータ線の電圧変化等の影響によって、ｉ行目の水平走査期間の終了時に電圧Ｖslまたは電圧Ｖshからずれていると、当該行の水平走査期間後に電圧ΔＶだけ変化しない状態が発生する。
ｉ行目の容量線が例えば電圧Ｖslから電圧ΔＶpだけ高い状態で、走査信号ＹｉがＨレベルからＬレベルになるとともに、走査信号Ｙ（ｉ＋１）がＨレベルになると、当該ｉ行目の容量線１３２の電圧変化は、ΔＶpだけ少ない（ΔＶ−ΔＶp）しか変化しないことになる。
ここで、ｉ行ｊ列の画素について検討すると、走査信号ＹｉがＨレベルとなる期間においてデータ信号Ｘｊが電圧Ｖｊであるとき、走査信号Ｙ（ｉ＋１）がＨレベルとなったときにｉ行目の容量線１３２が電圧（ΔＶ−ΔＶp）しか変化しないと、画素電極１１８の電圧は、
Ｖｊ＋｛Ｃs／（Ｃs＋Ｃpix）｝・（ΔＶ−ΔＶp）
となり、本来の電圧よりも、
｛Ｃs／（Ｃs＋Ｃpix）｝・ΔＶp
だけ少なく変化し、この電圧に応じた階調となってしまう。 Here, if the capacitance line 132 in the i-th row deviates from the voltage Vsl or the voltage Vsh at the end of the horizontal scanning period in the i-th row due to waveform dullness or voltage change of the data line, the horizontal line of the row A state occurs in which the voltage ΔV does not change after the scanning period.
For example, when the scanning signal Yi changes from H level to L level and the scanning signal Y (i + 1) changes to H level while the i-th capacitance line is higher than the voltage Vsl by the voltage ΔVp, the i-th capacitance line The voltage change of 132 changes only by ΔVp (ΔV−ΔVp).
Here, considering the pixel in the i-th row and j-th column, when the data signal Xj is the voltage Vj during the period in which the scanning signal Yi is at the H level, the i-th row is obtained when the scanning signal Y (i + 1) is at the H level. When the capacitance line 132 of the pixel changes only by the voltage (ΔV−ΔVp), the voltage of the pixel electrode 118 is
Vj + {Cs / (Cs + Cpix)}. (ΔV−ΔVp)
Than the original voltage,
{Cs / (Cs + Cpix)} · ΔVp
The gradation changes according to this voltage.

この現象は、ｉ行ｊ列だけでなく、ｉ行目の容量線１３２に対応する画素１行分について同様に発生するので、横方向の表示むらとなって視認されることになる。
なお、この説明では、ｉ行目に対して正極性が指定された場合であって、ｉ行目の容量線がｉ行目の水平走査期間の終了時に電圧Ｖslから電圧ΔＶpだけ高い状態を例にとって説明したが、負極性が指定された場合であって、ｉ行目の容量線がｉ行目の水平走査期間の終了時に電圧Ｖshから電圧ΔＶpだけ低い状態でも同様な横方向の表示むらが発生する。 This phenomenon occurs not only for i rows and j columns but also for one row of pixels corresponding to the capacitance line 132 of the i row, so that it is visually recognized as uneven display in the horizontal direction.
In this description, the positive polarity is designated for the i-th row, and the i-th capacitance line is higher than the voltage Vsl by the voltage ΔVp at the end of the horizontal scanning period of the i-th row. As described above, even when the negative polarity is designated, the same horizontal display unevenness occurs even when the i-th capacitance line is lower than the voltage Vsh by the voltage ΔVp at the end of the i-th horizontal scanning period. appear.

ここで、容量線１３２は、実際には少なからず配線抵抗を有するので、波形鈍りの程度は、第１容量信号Ｖc1が供給されるＴＦＴ１５１ａの側では小さく、それと反対側では逆に大きくなると考えられる。
また、容量線１３２は、一端側から他端側までの全域にわたって１〜２４０列のデータ線１１４と交差しているので、第１容量信号Ｖc1の供給側であるＴＦＴ１５１ａと同じ側で容量線の電圧を検出しても、データ線による電圧変化の影響を適切に反映していない電圧を検出してしまうと考えられる。
そこで、本実施形態では、当該容量線１３２の電圧検出ポイントを、第１容量信号Ｖc1の供給側であるＴＦＴ１５１ａとは反対側のＴＦＴ１７６ｂとして、容量線の波形鈍りやデータ線の電圧変化による影響を適切に反映した実際的な電圧を検出し、この電圧が目標信号Ｖc1refの電圧ＶslまたはＶshとなるように制御し、この後、電圧ＬＣcomに変化させるので、より正確に電圧ΔＶの変化を容量線に与えることができる。したがって、本実施形態では、上述した横方向の表示むらの発生を抑えることができるのである。 Here, since the capacitance line 132 actually has a wiring resistance, the degree of waveform dullness is considered to be small on the TFT 151a side to which the first capacitance signal Vc1 is supplied and on the opposite side, on the contrary. .
Further, since the capacitor line 132 intersects with the data lines 114 of 1 to 240 columns throughout the entire region from one end side to the other end side, the capacitor line 132 is connected to the same side as the TFT 151a on the supply side of the first capacitor signal Vc1. Even if the voltage is detected, it is considered that a voltage that does not appropriately reflect the influence of the voltage change caused by the data line is detected.
Therefore, in the present embodiment, the voltage detection point of the capacitor line 132 is set to the TFT 176b on the side opposite to the TFT 151a on the supply side of the first capacitor signal Vc1, and the influence of the waveform line dullness or the data line voltage change is affected. A practically reflected actual voltage is detected, and this voltage is controlled to become the voltage Vsl or Vsh of the target signal Vc1ref, and then changed to the voltage LCcom, so that the change in the voltage ΔV can be more accurately detected. Can be given to. Therefore, in the present embodiment, the occurrence of the uneven display in the horizontal direction described above can be suppressed.

＜第１実施形態の応用・変形＞
上述した第１実施形態では、次のような応用・変形が可能である。 <Application and modification of the first embodiment>
In the first embodiment described above, the following applications and modifications are possible.

走査線反転方式に限られず、フレーム期間における書込極性を各行にわたって同一とする面反転（フレーム反転）方式としても良い。フレーム反転方式とする場合、極性指定信号Ｐol、目標信号Ｖc1ref（第１容量信号Ｖc1）および第２容量信号Ｖc2については、例えば図１０に示されるようなものとなる。
すなわち、面反転方式とする場合、極性指定信号Ｐolはフレーム期間毎に極性反転し、目標信号Ｖc1refは、正極性書込が指定されたフレームにおいて電圧Ｖslとなり、負極性書込が指定されたフレームにおいて電圧Ｖshとなる。なお、第２容量信号Ｖc2は、電圧ＬＣcomで一定として良い。 The present invention is not limited to the scanning line inversion method, and may be a surface inversion (frame inversion) method in which the writing polarity in the frame period is the same for each row. In the case of the frame inversion method, the polarity designation signal Pol, the target signal Vc1ref (first capacitance signal Vc1), and the second capacitance signal Vc2 are as shown in FIG. 10, for example.
That is, in the case of the surface inversion method, the polarity designation signal Pol is inverted every frame period, and the target signal Vc1ref becomes the voltage Vsl in the frame in which the positive polarity writing is designated, and the frame in which the negative polarity writing is designated. At voltage Vsh. The second capacitance signal Vc2 may be constant at the voltage LCcom.

また、容量線駆動回路１５０ａについては、ｉ行目でいえば、走査信号Ｙ（ｉ＋１）がＨレベルからＬレベルに変化した後の期間においてｉ行目の容量線１３２を第２給電線１６７に接続するために、ＴＦＴ１５１ａに加えてＴＦＴ１５３、１５４を設けたが、ｉ行目のＴＦＴ１５２のゲート電極を、次の（ｉ＋１）行目の走査線に接続して、ＴＦＴ１５３、１５４を省略しても良い。ただし、省略した構成にすると、ｉ行目でいえば、走査信号Ｙ（ｉ＋１）がＨレベルからＬレベルに変化した後の期間において、ｉ行目の容量線１３２が電気的にどこにも接続されない状態となるので、例えば、データ線の電圧変化の影響を受けて横方向の表示むらが発生する可能性が高くなる。   For the capacitor line driving circuit 150a, in the i-th row, the i-th capacitor line 132 is changed to the second power supply line 167 in the period after the scanning signal Y (i + 1) changes from the H level to the L level. In order to connect, TFTs 153 and 154 are provided in addition to the TFT 151a, but the gate electrode of the TFT 152 in the i-th row may be connected to the next (i + 1) -th scanning line and the TFTs 153 and 154 may be omitted. good. However, in the omitted configuration, in the i-th row, the i-th capacitance line 132 is not electrically connected anywhere in the period after the scanning signal Y (i + 1) changes from the H level to the L level. Thus, for example, there is a high possibility that display unevenness in the horizontal direction occurs due to the influence of the voltage change of the data line.

＜第２実施形態＞
次に、本発明の第２実施形態に係る電気光学装置について説明する。図１１は、第２実施形態に係る電気光学装置の構成を示すブロック図である。
図１１に示す構成が図１に示した第１実施形態と相違する部分は、主に各行に対応してＴＦＴ１７６ａが設けられている点である。そこで以下については、これらの相違点を中心に説明することにする。 Second Embodiment
Next, an electro-optical device according to a second embodiment of the invention will be described. FIG. 11 is a block diagram illustrating a configuration of the electro-optical device according to the second embodiment.
The configuration shown in FIG. 11 is different from the first embodiment shown in FIG. 1 in that TFTs 176a are mainly provided for each row. Therefore, the following will be described focusing on these differences.

まず、表示領域１００に対して一端側に設けられる容量線駆動回路１５０ａには、各行の容量線１３２に対応して一端側検出トランジスタとして機能するＴＦＴ１７６ａがそれぞれ設けられている。ここで、ｉ行目のＴＦＴ１７６ａのゲート電極はｉ行目の走査線に１１２に接続され、ソース電極はｉ行目の容量線１３２に接続され、ドレイン電極は検出線１８５ａに接続されている。
なお、検出線１８５ａは、各行のＴＦＴ１７６ａのドレイン電極に共通接続されている。また、この検出線１８５ａは、検出線１８５ｂに接続されて、オペアンプ３０の反転入力端（−）にも接続されている。 First, the capacitor line driving circuit 150a provided on one end side with respect to the display region 100 is provided with a TFT 176a that functions as one end side detection transistor corresponding to the capacitor line 132 of each row. Here, the gate electrode of the i-th TFT 176a is connected to the i-th scanning line 112, the source electrode is connected to the i-th capacitance line 132, and the drain electrode is connected to the detection line 185a.
The detection line 185a is commonly connected to the drain electrode of the TFT 176a in each row. The detection line 185a is connected to the detection line 185b and is also connected to the inverting input terminal (−) of the operational amplifier 30.

この第２実施形態によれば、例えば走査信号ＹｉがＨレベルとなったとき、ｉ行目のＴＦＴ１７６ａ、１７６ｂがオンするので、ｉ行目の容量線１３２が一端側および他端側の両端でそれぞれ電圧検出される。ここで、検出線１８５ａ、１８５ｂは共通接続されているので、一端側で検出された電圧と他端側で検出された電圧との平均値がオペアンプ３０の反転入力端（−）に供給される。
このため、第２実施形態によれば、容量線の波形鈍りやデータ線の電圧変化による影響を一端側と他端側とで平均化するとともに、その平均値が電圧Ｖslまたは電圧Ｖshとなるように制御するので、表示むらの程度が左右で異なってしまう現象を抑えることが可能となる。 According to the second embodiment, for example, when the scanning signal Yi becomes H level, the i-th TFTs 176a and 176b are turned on, so that the i-th capacitor line 132 is at both ends on one end side and the other end side. Each voltage is detected. Here, since the detection lines 185a and 185b are connected in common, the average value of the voltage detected on one end side and the voltage detected on the other end side is supplied to the inverting input terminal (−) of the operational amplifier 30. .
For this reason, according to the second embodiment, the influence of the waveform dullness of the capacitance line and the voltage change of the data line are averaged at the one end side and the other end side, and the average value becomes the voltage Vsl or the voltage Vsh. Therefore, it is possible to suppress a phenomenon in which the degree of display unevenness differs between right and left.

＜第３実施形態＞
次に、本発明の第３実施形態に係る電気光学装置について説明する。図１２は、第３実施形態に係る電気光学装置の構成を示すブロック図である。
第１実施形態では、各行の容量線１３２の他端側で電圧を検出し、第２実施形態では、各行の容量線１３２の両端側で電圧を検出して、それぞれ検出した電圧が目標信号Ｖc1refの電圧となるように制御した第１容量信号Ｖc1を一端側に供給する構成としたが、この図に示される第３実施形態では、各行の容量線１３２における電圧検出・第１容量信号Ｖc1の供給を、一端側と他端側とでそれぞれ独立して行う構成としたものである。 <Third Embodiment>
Next, an electro-optical device according to a third embodiment of the invention will be described. FIG. 12 is a block diagram illustrating a configuration of the electro-optical device according to the third embodiment.
In the first embodiment, the voltage is detected at the other end side of the capacitor line 132 in each row, and in the second embodiment, the voltage is detected at both ends of the capacitor line 132 in each row, and the detected voltage is the target signal Vc1ref. The first capacitance signal Vc1 controlled so as to have the same voltage is supplied to one end side. However, in the third embodiment shown in this figure, the voltage detection / first capacitance signal Vc1 in the capacitance line 132 of each row is shown. The supply is performed independently at one end and the other end.

詳細には、第３実施形態では、第２実施形態と比べると、容量線駆動回路１５０ｂにおいて各行にＴＦＴ１５１ｂがそれぞれ設けられる。
このうち、各行におけるＴＦＴ１５１ｂは、そのゲート電極が対応する走査線１１２に接続され、そのソース電極が他端側の第１給電線１６５ｂに接続され、そのドレイン電極が対応する容量線１３２の他端に接続されている。また、各行におけるＴＦＴ１７６ｂのドレイン電極は他端側の検出線１８５ｂに共通接続され、当該検出線１８５ｂがオペアンプ３０ｂの反転入力端（−）に接続される一方、オペアンプ３０ｂの出力端が第１給電線１６５ｂに接続されるとともに、抵抗素子３２ｂを介して反転入力端（−）に帰還されている。
なお、オペアンプ３０ａは、その反転入力端（−）に、抵抗素子３２ａおよび一端側の検出線１８５ａのみが接続されて、その出力端は、一端側の第１給電線１６５ａに接続される。また、オペアンプ３０ａ、３０ｂの非反転入力端（＋）には、それぞれ目標信号Ｖc1refが供給されている。 More specifically, in the third embodiment, the TFT 151b is provided in each row in the capacitor line driving circuit 150b as compared with the second embodiment.
Among these, the TFT 151b in each row has its gate electrode connected to the corresponding scanning line 112, its source electrode connected to the first power supply line 165b on the other end side, and its drain electrode connected to the other end of the corresponding capacitor line 132. It is connected to the. Further, the drain electrode of the TFT 176b in each row is commonly connected to the detection line 185b on the other end side, and the detection line 185b is connected to the inverting input terminal (−) of the operational amplifier 30b, while the output terminal of the operational amplifier 30b is the first supply. While being connected to the electric wire 165b, it is fed back to the inverting input terminal (−) through the resistance element 32b.
In the operational amplifier 30a, only the resistance element 32a and the detection line 185a on one end side are connected to the inverting input terminal (−), and the output terminal is connected to the first power supply line 165a on one end side. The target signal Vc1ref is supplied to the non-inverting input terminals (+) of the operational amplifiers 30a and 30b.

第３実施形態によれば、容量線１３２の電圧を一端側および他端側でそれぞれ検出し、一端側で検出した電圧が目標信号Ｖc1refとなるように一端側の第１給電線１６５ａの電圧を制御するとともに、他端側で検出した電圧が目標信号Ｖc1refとなるように他端側の第１給電線１６５ｂの電圧を制御するので、第２実施形態と比較して、横方向に発生する表示むらの発生や、特に当該表示むら程度が左右で異なる現象を、さらに確実に抑えることが可能となる。   According to the third embodiment, the voltage of the capacitance line 132 is detected on one end side and the other end side, and the voltage of the first power supply line 165a on one end side is set so that the voltage detected on one end side becomes the target signal Vc1ref. In addition to controlling, the voltage of the first power supply line 165b on the other end side is controlled so that the voltage detected on the other end side becomes the target signal Vc1ref, so that the display generated in the horizontal direction compared to the second embodiment It is possible to more reliably suppress the occurrence of unevenness and, in particular, a phenomenon in which the degree of display unevenness differs between right and left.

＜第１乃至第３実施形態の関連事項＞
上述した実施形態において、容量線駆動回路１５０ａ、１５０ｂの構成素子については薄膜トランジスタとしてＴＦＴ１１６と共通プロセスで素子基板に形成する構成を例にとって説明したが、別体のＩＣチップを素子基板に実装して、トランジスタとして構成しても良い。また、ＩＣチップを素子基板側に実装する際には、容量線駆動回路１５０ａを、走査線駆動回路１４０、データ線駆動回路１９０とともに半導体チップとしてまとめても良いし、それぞれ別々のチップとしても良い。また、制御回路２０についても素子基板に造り込む構成としても良い。
また、画素容量１２０については、透過型ではなく、反射型として良いし、透過型および反射型の両者を組み合わせた、いわゆる半透過半反射型としても良い。 <Related matters of the first to third embodiments>
In the above-described embodiment, the constituent elements of the capacitor line driving circuits 150a and 150b have been described by taking as an example a configuration in which the thin film transistors are formed on the element substrate in a common process with the TFT 116. The transistor may be configured as a transistor. When the IC chip is mounted on the element substrate side, the capacitor line driving circuit 150a may be integrated as a semiconductor chip together with the scanning line driving circuit 140 and the data line driving circuit 190, or may be separate chips. . Further, the control circuit 20 may be built in the element substrate.
The pixel capacitor 120 may be a reflective type instead of a transmissive type, or a so-called transflective type that combines both a transmissive type and a reflective type.

上述した実施形態では、容量線駆動回路１５０ａにおいて、ｉ行目の容量線１３２に対応するＴＦＴ１５４のゲート電極を、次の（ｉ＋１）行の走査線１１２に接続したが、一定の行数ｍ（ｍは２以上の整数）だけ離間した走査線１１２に接続する構成でも良い。ただし、離間行数ｍが多くなると、ｉ行目のＴＦＴ１５４のゲート電極を、（ｉ＋ｍ）行目の走査線１１２に接続する必要があり、配線が複雑化する。
また、最終の３２０行目の容量線１３２に対応するＴＦＴ１５４までを駆動するために、ダミーの走査線１１２がｍ行必要となる。ただし、各実施形態のようにｍが「１」であれば、垂直帰線期間をなくして、３２０行目の容量線１３２に対応するＴＦＴ１５４のゲート電極を、１行目の走査線１１２に接続する構成とすれば、また、例えばｍが「２」であれば、垂直帰線期間をなくして、３１９、３２０行目の容量線１３２に対応するＴＦＴ１５４のゲート電極を、それぞれ１、２行目の走査線１１２に接続する構成とすれば、あえてダミーの走査線を設ける必要もない。
また、垂直帰線期間においては書込極性を指定することは無意味であるので、極性指定信号Ｐolなどの論理信号を一定のレベルに固定しても良い。さらに、コモン電極１０８の信号Ｖcomを、正極性書込が指定されたときに低位とし、負極性書込が指定されたときに高位として切り替える構成でも良い。 In the embodiment described above, in the capacitor line driving circuit 150a, the gate electrode of the TFT 154 corresponding to the i-th capacitor line 132 is connected to the next (i + 1) -th scanning line 112. The configuration may be such that m is connected to the scanning lines 112 separated by an integer of 2 or more. However, when the number m of separated rows increases, it is necessary to connect the gate electrode of the TFT 154 in the i-th row to the scanning line 112 in the (i + m) -th row, and the wiring becomes complicated.
Further, in order to drive up to the TFT 154 corresponding to the capacitor line 132 in the final 320th row, m dummy scanning lines 112 are required. However, if m is “1” as in the embodiments, the vertical blanking period is eliminated and the gate electrode of the TFT 154 corresponding to the capacitor line 132 in the 320th row is connected to the scanning line 112 in the first row. For example, if m is “2”, the vertical blanking period is eliminated, and the gate electrodes of the TFTs 154 corresponding to the capacitor lines 132 in the 319th and 320th rows are respectively connected to the first and second rows. If the scanning line 112 is connected, there is no need to provide a dummy scanning line.
Further, since it is meaningless to specify the writing polarity in the vertical blanking period, a logic signal such as the polarity specifying signal Pol may be fixed at a certain level. Further, the signal Vcom of the common electrode 108 may be switched to a low level when the positive polarity writing is designated and switched to a high level when the negative polarity writing is designated.

また、各実施形態では、画素容量１２０として画素電極１１８とコモン電極１０８とで液晶１０５を挟持して、液晶にかかる電界方向を基板面垂直方向とした構成としたが、画素電極、絶縁層およびコモン電極とを積層して、液晶にかかる電界方向を基板面水平方向とした構成としても良い。
一方、各実施形態では、垂直走査方向を図１において上から下方向に向かった方向としているので、ｉ行目の容量線１３２に対応するＴＦＴ１５２のゲート電極を、（ｉ＋１）行目の走査線１１２に接続したが、垂直走査方向を下から上方向に向かった方向とした場合には（ｉ−１）行目の走査線１１２に接続すれば良い。すなわち、ｉ行目の容量線１３２に対応するＴＦＴ１５２のゲート電極については、ｉ行目の走査線以外の走査線であって、ｉ行目の走査線に選択電圧の印加終了後に、選択電圧が印加される走査線１１２に接続される構成であれば良い。 Further, in each embodiment, the liquid crystal 105 is sandwiched between the pixel electrode 118 and the common electrode 108 as the pixel capacitor 120, and the electric field direction applied to the liquid crystal is set to be the direction perpendicular to the substrate surface. A common electrode may be stacked so that the direction of the electric field applied to the liquid crystal is the horizontal direction of the substrate surface.
On the other hand, in each embodiment, since the vertical scanning direction is a direction from the top to the bottom in FIG. 1, the gate electrode of the TFT 152 corresponding to the i-th capacitor line 132 is used as the (i + 1) -th scanning line. In the case where the vertical scanning direction is the direction from the bottom to the top, it is only necessary to connect to the scanning line 112 in the (i-1) th row. That is, the gate electrode of the TFT 152 corresponding to the i-th capacitance line 132 is a scanning line other than the i-th scanning line, and the selection voltage is applied after the application of the selection voltage to the i-th scanning line is completed. Any structure connected to the scanning line 112 to be applied may be used.

さらに、画素容量１２０はノーマリーホワイトモードとしたが、電圧無印加状態において暗い状態となるノーマリーブラックモードとしても良い。また、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３画素で１ドットを構成して、カラー表示を行うとしても良いし、さらに、例えばＧを、ＹＧ（黄緑）およびＥＧ（エメラルドグリーン）に分けて、これらの４色の画素で１ドットを構成して、広色帯化を図った構成としても良い。   Furthermore, although the pixel capacitor 120 is in the normally white mode, it may be in a normally black mode in which the pixel capacitor 120 becomes dark when no voltage is applied. In addition, one dot may be formed by three pixels of R (red), G (green), and B (blue), and color display may be performed. Further, for example, G is changed to YG (yellowish green) and EG ( It is also possible to make a wide color band by forming one dot with these four color pixels.

上述した説明では、書込極性の基準をコモン電極１０８に印加される電圧ＬＣcomとしているが、これは、画素１１０におけるＴＦＴ１１６が理想的なスイッチとして機能する場合であり、実際には、ＴＦＴ１１６のゲート・ドレイン間の寄生容量に起因して、オンからオフに状態変化するときにドレイン電極（画素電極１１８）の電位が低下する現象（プッシュダウン、突き抜け、フィールドスルーなどと呼ばれる）が発生する。液晶の劣化を防止するためには、上述したように画素容量１２０については交流駆動としなければならないが、コモン電極１０８への印加電圧ＬＣcomを書込極性の基準として交流駆動すると、プッシュダウンのために、負極性書込による画素容量１２０の電圧実効値が、正極性書込による実効値よりも若干大きくなってしまう（ＴＦＴ１１６がｎチャネルの場合）。このため、実際には、書込極性の基準電圧とコモン電極１０８の電圧ＬＣcomとを別々として、書込極性の基準電圧を、プッシュダウンの影響が相殺されるように、電圧ＬＣcomよりも高位側にオフセットして設定するようにしても良い。
さらに、蓄積容量１３０は、直流的には絶縁されているので、第１給電線１６５と第２給電線１６７に印加されている電位差だけが上述の関係となっていれば良いので、例えば電圧ＬＣcomとの電位差は何ボルトであっても構わない。 In the above description, the reference of the writing polarity is the voltage LCcom applied to the common electrode 108. This is a case where the TFT 116 in the pixel 110 functions as an ideal switch. -Due to the parasitic capacitance between the drains, a phenomenon in which the potential of the drain electrode (pixel electrode 118) decreases when the state changes from on to off (referred to as push-down, penetration, field-through, etc.) occurs. In order to prevent the deterioration of the liquid crystal, the pixel capacitor 120 must be AC driven as described above. However, if AC driving is performed with the applied voltage LCcom applied to the common electrode 108 as a reference for the writing polarity, pushdown is performed. In addition, the effective voltage value of the pixel capacitor 120 by the negative polarity writing is slightly larger than the effective value by the positive polarity writing (when the TFT 116 is n-channel). Therefore, in actuality, the reference voltage of the write polarity and the voltage LCcom of the common electrode 108 are separated from each other, and the reference voltage of the write polarity is set higher than the voltage LCcom so that the influence of pushdown is offset. You may make it set by offsetting.
Further, since the storage capacitor 130 is insulated in terms of direct current, it is sufficient that only the potential difference applied to the first feeder 165 and the second feeder 167 has the above-described relationship. The potential difference between and may be any number of volts.

＜電子機器＞
次に、上述した実施形態に係る電気光学装置１０を表示装置として有する電子機器について説明する。図１３は、いずれかの実施形態に係る電気光学装置１０を用いた携帯電話１２００の構成を示す図である。
この図に示されるように、携帯電話１２００は、複数の操作ボタン１２０２のほか、受話口１２０４、送話口１２０６とともに、上述した電気光学装置１０を備えるものである。なお、電気光学装置１０のうち、表示領域１００に相当する部分の構成要素については外観としては現れない。 <Electronic equipment>
Next, an electronic apparatus having the electro-optical device 10 according to the above-described embodiment as a display device will be described. FIG. 13 is a diagram illustrating a configuration of a mobile phone 1200 using the electro-optical device 10 according to any of the embodiments.
As shown in this figure, a mobile phone 1200 includes the electro-optical device 10 described above, together with a plurality of operation buttons 1202, an earpiece 1204 and a mouthpiece 1206. Note that the components of the electro-optical device 10 corresponding to the display region 100 do not appear as appearance.

なお、電気光学装置１０が適用される電子機器としては、図１３に示される携帯電話の他にも、デジタルスチルカメラや、ノートパソコン、液晶テレビ、ビューファインダ型（またはモニタ直視型）のビデオレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、フォトストレージビューワ、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種電子機器の表示装置として、上述した電気光学装置１０が適用可能であることは言うまでもない。   As an electronic apparatus to which the electro-optical device 10 is applied, in addition to the mobile phone shown in FIG. 13, a digital still camera, a notebook personal computer, a liquid crystal television, a viewfinder type (or monitor direct view type) video recorder. And car navigation devices, pagers, electronic notebooks, calculators, word processors, workstations, videophones, POS terminals, photo storage viewers, devices equipped with touch panels, and the like. Needless to say, the electro-optical device 10 described above can be applied as a display device of these various electronic devices.

本発明の第１実施形態に係る電気光学装置の構成を示す図である。1 is a diagram illustrating a configuration of an electro-optical device according to a first embodiment of the invention. FIG. 同電気光学装置における画素の構成を示す図である。It is a figure which shows the structure of the pixel in the same electro-optical apparatus. 同電気光学装置の動作を説明するための図である。FIG. 6 is a diagram for explaining an operation of the electro-optical device. 同電気光学装置において容量線の電圧シフトを示す図である。It is a figure which shows the voltage shift of a capacitive line in the same electro-optical apparatus. 同電気光学装置のデータ信号の電圧と画素電極の電圧との関係を示す図である。It is a figure which shows the relationship between the voltage of the data signal of the same electro-optical apparatus, and the voltage of a pixel electrode. 同電気光学装置の動作を説明するための簡易回路図である。FIG. 6 is a simplified circuit diagram for explaining an operation of the electro-optical device. 同電気光学装置の動作を説明するための簡易回路図である。FIG. 6 is a simplified circuit diagram for explaining an operation of the electro-optical device. 同電気光学装置の動作を説明するための簡易回路図である。FIG. 6 is a simplified circuit diagram for explaining an operation of the electro-optical device. 同電気光学装置の動作を説明するための電圧波形図である。FIG. 6 is a voltage waveform diagram for explaining the operation of the same electro-optical device. 同電気光学装置の別動作を説明するための図である。FIG. 6 is a diagram for explaining another operation of the electro-optical device. 本発明の第２実施形態に係る電気光学装置の構成を示す図である。FIG. 6 is a diagram illustrating a configuration of an electro-optical device according to a second embodiment of the invention. 本発明の第３実施形態に係る電気光学装置の構成を示す図である。FIG. 6 is a diagram illustrating a configuration of an electro-optical device according to a third embodiment of the invention. 実施形態に係る電気光学装置を用いた携帯電話を示す図である。It is a figure which shows the mobile telephone using the electro-optical apparatus which concerns on embodiment.

符号の説明Explanation of symbols

１０…電気光学装置、２０…制御回路、３０…オペアンプ、３２…抵抗素子、１００…表示領域、１０８…コモン電極、１１０…画素、１１２…走査線、１１４…データ線、１１６…ＴＦＴ、１２０…画素容量、１３０…蓄積容量、１３２…容量線、１４０…走査線駆動回路、１５０ａ、１５０ｂ…容量線駆動回路、１５１ａ、１５１ｂ、１５２〜１５４、１７６ａ、１７６ｂ…ＴＦＴ、１６５…第１給電線、１６７…第２給電線、１８５ａ、１８５ｂ…検出線、１２００…携帯電話 DESCRIPTION OF SYMBOLS 10 ... Electro-optical apparatus, 20 ... Control circuit, 30 ... Operational amplifier, 32 ... Resistive element, 100 ... Display area, 108 ... Common electrode, 110 ... Pixel, 112 ... Scan line, 114 ... Data line, 116 ... TFT, 120 ... Pixel capacitance, 130 ... Storage capacitor, 132 ... Capacitor line, 140 ... Scanning line drive circuit, 150a, 150b ... Capacitance line drive circuit, 151a, 151b, 152-154, 176a, 176b ... TFT, 165 ... First feed line, 167 ... second feeder, 185a, 185b ... detection line, 1200 ... mobile phone

Claims (6)

複数の走査線と、
複数のデータ線と、
前記複数の走査線に対応して設けられた複数の容量線と、
前記複数の走査線と前記複数のデータ線との交差に対応して設けられ、
各々は、
一端が前記データ線に接続されるとともに、前記走査線に選択電圧が印加されたときに導通状態となる画素スイッチング素子と、
一端が前記画素スイッチング素子の他端に接続され、他端がコモン電極に接続された画素容量と、
前記画素容量の一端と前記走査線に対応して設けられた容量線との間に電気的に介挿された蓄積容量と、
を含む画素と、
を有する電気光学装置の駆動回路であって、
前記複数の走査線を所定の順番で選択し、選択した走査線に選択電圧を印加する走査線駆動回路と、
一の容量線に対し、
当該一の容量線に対応する走査線に選択電圧が印加される期間に所定電圧を印加し、
前記選択電圧の印加が終了した後に、前記所定電圧から予め定められた値だけ相違した電圧を印加する容量線駆動回路であって、
前記複数の容量線の各々に対応して、少なくとも第１トランジスタおよび他端側検出トランジスタの組を含み、
一の容量線に対応する前記第１トランジスタおよび前記他端側検出トランジスタのゲート電極が当該一の容量線に対応する走査線にそれぞれ接続され、
前記第１トランジスタのソース電極が第１給電線に接続され、前記第１トランジスタのドレイン電極が前記画素の配列領域に対して当該一の容量線の一端側に接続され、
前記他端側検出トランジスタのソース電極が前記配列領域に対して当該一の容量線の他端側に接続され、前記他端側検出トランジスタのドレイン電極が検出線に接続されて、
前記選択電圧が印加された走査線に対応する容量線に対し、前記第１トランジスタを介して前記所定電圧を印加する容量線駆動回路と、
前記検出線の電圧が前記所定電圧となるように前記第１給電線に給電する電圧を制御する容量信号出力回路と、
前記選択電圧が印加された走査線に対応する画素に対し、当該画素の階調に応じた電圧のデータ信号を、データ線を介して供給するデータ線駆動回路と、
を具備することを特徴とする電気光学装置の駆動回路。 A plurality of scan lines;
Multiple data lines,
A plurality of capacitance lines provided corresponding to the plurality of scanning lines;
Provided corresponding to the intersection of the plurality of scanning lines and the plurality of data lines;
Each is
One end of the pixel switching element is connected to the data line and becomes conductive when a selection voltage is applied to the scanning line;
A pixel capacitor having one end connected to the other end of the pixel switching element and the other end connected to a common electrode;
A storage capacitor electrically interposed between one end of the pixel capacitor and a capacitor line provided corresponding to the scanning line;
A pixel containing
A drive circuit for an electro-optical device having:
A scanning line driving circuit for selecting the plurality of scanning lines in a predetermined order and applying a selection voltage to the selected scanning lines;
For one capacitance line
A predetermined voltage is applied during a period in which the selection voltage is applied to the scanning line corresponding to the one capacitance line,
A capacitor line driving circuit for applying a voltage different from the predetermined voltage by a predetermined value after the application of the selection voltage is completed;
Corresponding to each of the plurality of capacitance lines, at least a set of a first transistor and the other end side detection transistor,
Gate electrodes of the first transistor and the other end side detection transistor corresponding to one capacitance line are respectively connected to scanning lines corresponding to the one capacitance line;
A source electrode of the first transistor is connected to a first feeder line, and a drain electrode of the first transistor is connected to one end side of the one capacitor line with respect to the arrangement region of the pixels;
The source electrode of the other end side detection transistor is connected to the other end side of the one capacitance line with respect to the arrangement region, and the drain electrode of the other end side detection transistor is connected to the detection line,
A capacitor line driving circuit that applies the predetermined voltage to the capacitor line corresponding to the scanning line to which the selection voltage is applied via the first transistor;
A capacitance signal output circuit for controlling a voltage supplied to the first power supply line so that the voltage of the detection line becomes the predetermined voltage;
A data line driving circuit for supplying a data signal of a voltage corresponding to the gradation of the pixel to the pixel corresponding to the scanning line to which the selection voltage is applied via the data line;
A drive circuit for an electro-optical device, comprising: 一の画素容量では、前記コモン電極に対する画素電極の電位が高位側となる正極性書込と低位側となる負極性書込とが交互に実行され、
前記容量線駆動回路は、
前記正極性書込となる画素容量の容量線に対し前記所定電圧として低位電圧を印加し、
前記負極性書込となる画素容量の容量線に対し前記所定電圧として高位電圧を印加する
ことを特徴とする請求項１に記載の電気光学装置の駆動回路。 In one pixel capacitance, positive polarity writing in which the potential of the pixel electrode with respect to the common electrode is on the higher side and negative polarity writing on the lower side are alternately performed,
The capacitor line driving circuit includes:
Applying a lower voltage as the predetermined voltage to the capacitor line of the pixel capacity that is the positive polarity writing,
The drive circuit of the electro-optical device according to claim 1, wherein a high voltage is applied as the predetermined voltage to a capacitance line of a pixel capacitor that is the negative polarity writing. 前記容量線駆動回路は、
前記容量線の各々に対応して、前記第１トランジスタおよび他端側検出トランジスタに加え、第２乃至第４トランジスタを含み、
一の容量線に対応する第１、検出、第２乃至第４トランジスタのうち、
前記第２トランジスタは、ゲート電極が前記第３および第４トランジスタの共通ドレイン電極に接続され、ソース電極が前記所定電圧から予め定められた値だけ相違した電圧を給電する第２給電線に接続され、ドレイン電極が前記第１トランジスタのドレイン電極とともに当該一の容量線に接続され、
前記第３トランジスタは、ゲート電極が当該一の容量線に対応する走査線に接続され、ソース電極が前記第２トランジスタをオフさせるためのオフ電圧を給電するオフ電圧給電線に接続され、
前記第４トランジスタは、ゲート電極が当該一の走査線に対して所定数行だけ離間した走査線に接続され、ソース電極が前記第２トランジスタをオンさせるためのオン電圧を給電するオン電圧給電線に接続された
ことを特徴とする請求項１に記載の電気光学装置の駆動回路。 The capacitor line driving circuit includes:
In correspondence to each of the capacitance lines, in addition to the first transistor and the other end side detection transistor, including second to fourth transistors,
Among the first, detection, and second to fourth transistors corresponding to one capacitance line,
The second transistor has a gate electrode connected to a common drain electrode of the third and fourth transistors, and a source electrode connected to a second feed line that feeds a voltage different from the predetermined voltage by a predetermined value. The drain electrode is connected to the one capacitor line together with the drain electrode of the first transistor;
The third transistor has a gate electrode connected to a scanning line corresponding to the one capacitor line, and a source electrode connected to an off-voltage power supply line that supplies an off-voltage for turning off the second transistor,
In the fourth transistor, a gate electrode is connected to a scanning line separated by a predetermined number of rows from the one scanning line, and a source electrode supplies an on-voltage power supply line for supplying an on-voltage for turning on the second transistor. The drive circuit for the electro-optical device according to claim 1, wherein the drive circuit is connected to the drive circuit. 前記容量線駆動回路は、さらに、
前記容量線の各々に対応して設けられた複数の一端側検出トランジスタを含み、
一の容量線に対応する前記一端側検出トランジスタは、ゲート電極が当該一の容量線に対応する走査線に接続され、ソース電極が前記配列領域に対して当該一の容量線の一端側に接続され、ドレイン電極が前記検出線に接続された
ことを特徴とする請求項３に記載の電気光学装置の駆動回路。 The capacitor line driving circuit further includes:
A plurality of one end side detection transistors provided corresponding to each of the capacitance lines,
The one end side detection transistor corresponding to one capacitance line has a gate electrode connected to a scanning line corresponding to the one capacitance line, and a source electrode connected to one end side of the one capacitance line with respect to the arrangement region. The drive circuit of the electro-optical device according to claim 3, wherein a drain electrode is connected to the detection line. 複数の走査線と、
複数のデータ線と、
前記複数の走査線に対応して設けられた複数の容量線と、
前記複数の走査線と前記複数のデータ線との交差に対応して設けられ、
各々は、
一端が前記データ線に接続されるとともに、前記走査線に選択電圧が印加されたときに導通状態となる画素スイッチング素子と、
一端が前記画素スイッチング素子の他端に接続され、他端がコモン電極に接続された画素容量と、
前記画素容量の一端と前記走査線に対応して設けられた容量線との間に電気的に介挿された蓄積容量と、
を含む画素と、
前記複数の走査線を所定の順番で選択し、選択した走査線に選択電圧を印加する走査線駆動回路と、
一の容量線に対し、
当該一の容量線に対応する走査線に選択電圧が印加される期間に所定電圧を印加し、
前記選択電圧の印加が終了した後に、前記所定電圧から予め定められた値だけ相違した電圧を印加する容量線駆動回路であって、
前記複数の容量線の各々に対応して、少なくとも第１トランジスタおよび他端側検出トランジスタの組を含み、
一の容量線に対応する前記第１トランジスタおよび前記他端側検出トランジスタのゲート電極が当該一の容量線に対応する走査線にそれぞれ接続され、
前記第１トランジスタのソース電極が第１給電線に接続され、前記第１トランジスタのドレイン電極が前記画素の配列領域に対して当該一の容量線の一端側に接続され、
前記他端側検出トランジスタのソース電極が前記配列領域に対して当該一の容量線の他端側に接続され、前記他端側検出トランジスタのドレイン電極が検出線に接続されて、
前記選択電圧が印加された走査線に対応する容量線に対し、前記第１トランジスタを介して前記所定電圧を印加する容量線駆動回路と、
前記検出線の電圧が前記所定電圧となるように前記第１給電線に給電する電圧を制御する容量信号出力回路と、
前記選択電圧が印加された走査線に対応する画素に対し、当該画素の階調に応じた電圧のデータ信号を、データ線を介して供給するデータ線駆動回路と、
を具備することを特徴とする電気光学装置。 A plurality of scan lines;
Multiple data lines,
A plurality of capacitance lines provided corresponding to the plurality of scanning lines;
Provided corresponding to the intersection of the plurality of scanning lines and the plurality of data lines;
Each is
One end of the pixel switching element is connected to the data line and becomes conductive when a selection voltage is applied to the scanning line;
A pixel capacitor having one end connected to the other end of the pixel switching element and the other end connected to a common electrode;
A storage capacitor electrically interposed between one end of the pixel capacitor and a capacitor line provided corresponding to the scanning line;
A pixel containing
A scanning line driving circuit for selecting the plurality of scanning lines in a predetermined order and applying a selection voltage to the selected scanning lines;
For one capacitance line
A predetermined voltage is applied during a period in which the selection voltage is applied to the scanning line corresponding to the one capacitance line,
A capacitor line driving circuit for applying a voltage different from the predetermined voltage by a predetermined value after the application of the selection voltage is completed;
Corresponding to each of the plurality of capacitance lines, at least a set of a first transistor and the other end side detection transistor,
Gate electrodes of the first transistor and the other end side detection transistor corresponding to one capacitance line are respectively connected to scanning lines corresponding to the one capacitance line;
A source electrode of the first transistor is connected to a first feeder line, and a drain electrode of the first transistor is connected to one end side of the one capacitor line with respect to the arrangement region of the pixels;
The source electrode of the other end side detection transistor is connected to the other end side of the one capacitance line with respect to the arrangement region, and the drain electrode of the other end side detection transistor is connected to the detection line,
A capacitor line driving circuit that applies the predetermined voltage to the capacitor line corresponding to the scanning line to which the selection voltage is applied via the first transistor;
A capacitance signal output circuit for controlling a voltage supplied to the first power supply line so that the voltage of the detection line becomes the predetermined voltage;
A data line driving circuit for supplying a data signal of a voltage corresponding to the gradation of the pixel to the pixel corresponding to the scanning line to which the selection voltage is applied via the data line;
An electro-optical device comprising: 請求項５に記載の電気光学装置を有する
ことを特徴とする電子機器。 An electronic apparatus comprising the electro-optical device according to claim 5.
JP2008011895A 2008-01-22 2008-01-22 Electro-optical device, drive circuit and electronic equipment Withdrawn JP2009175278A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008011895A JP2009175278A (en) 2008-01-22 2008-01-22 Electro-optical device, drive circuit and electronic equipment

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008011895A JP2009175278A (en) 2008-01-22 2008-01-22 Electro-optical device, drive circuit and electronic equipment

Publications (1)

Publication Number Publication Date
JP2009175278A true JP2009175278A (en) 2009-08-06

Family

ID=41030468

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008011895A Withdrawn JP2009175278A (en) 2008-01-22 2008-01-22 Electro-optical device, drive circuit and electronic equipment

Country Status (1)

Country Link
JP (1) JP2009175278A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012102236A1 (en) * 2011-01-28 2012-08-02 シャープ株式会社 Display device
WO2012102225A1 (en) * 2011-01-25 2012-08-02 シャープ株式会社 Display device
US8994712B2 (en) 2011-04-13 2015-03-31 Samsung Display Co., Ltd. Liquid crystal display

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012102225A1 (en) * 2011-01-25 2012-08-02 シャープ株式会社 Display device
WO2012102236A1 (en) * 2011-01-28 2012-08-02 シャープ株式会社 Display device
US8994712B2 (en) 2011-04-13 2015-03-31 Samsung Display Co., Ltd. Liquid crystal display

Similar Documents

Publication Publication Date Title
KR100949636B1 (en) Electro-optical device, driving circuit of electro-optical device, and electronic apparatus
JP4277894B2 (en) Electro-optical device, drive circuit, and electronic device
JP4241781B2 (en) Electro-optical device, drive circuit, and electronic device
US20120146983A1 (en) Low-leakage gate lines driving circuit for display device
US7928941B2 (en) Electro-optical device, driving circuit and electronic apparatus
JP4254824B2 (en) Electro-optical device, drive circuit, and electronic device
JP4670834B2 (en) ELECTRO-OPTICAL DEVICE, ELECTRIC OPTICAL DEVICE DRIVE CIRCUIT, AND ELECTRIC DEVICE
JP2006292854A (en) Electrooptical device, method for driving the same, and electronic appliance
JP2008102242A (en) Electro-optical device, drive circuit, and electronic equipment
JP4957169B2 (en) Electro-optical device, scanning line driving circuit, and electronic apparatus
JP2009175278A (en) Electro-optical device, drive circuit and electronic equipment
JP4192980B2 (en) Electro-optical device, drive circuit, and electronic device
JP4428401B2 (en) Electro-optical device, drive circuit, and electronic device
JP4215109B2 (en) Electro-optical device, drive circuit, and electronic device
JP2009192666A (en) Electrooptical device, driving circuit and electronic apparatus
JP4929852B2 (en) Electro-optical device, drive circuit, and electronic device
JP2009223173A (en) Electro-optical device, driving circuit, and electronic device
JP2008040202A (en) Electrooptical device, driving circuit, and electronic equipment
JP2009192625A (en) Electrooptical device, driving circuit and electronic apparatus
JP2009175277A (en) Electro-optical device, drive circuit and electronic equipment
JP2009162982A (en) Electro-optical device, driving circuit, driving method, and electronic device
JP2009205044A (en) Electrooptical device, drive circuit, and electronic equipment
JP2008292536A (en) Electrooptical device, drive circuit, and electronic equipment
JP4858521B2 (en) Electro-optical device, drive circuit, and electronic device
JP4811445B2 (en) Electro-optical device, drive circuit, and electronic device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100113

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20100716