JP2008015400A - Electro-optical device, driving circuit and electronic apparatus - Google Patents
Electro-optical device, driving circuit and electronic apparatus Download PDFInfo
- Publication number
- JP2008015400A JP2008015400A JP2006188920A JP2006188920A JP2008015400A JP 2008015400 A JP2008015400 A JP 2008015400A JP 2006188920 A JP2006188920 A JP 2006188920A JP 2006188920 A JP2006188920 A JP 2006188920A JP 2008015400 A JP2008015400 A JP 2008015400A
- Authority
- JP
- Japan
- Prior art keywords
- line
- voltage
- scanning
- capacitor
- scanning line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
Description
本発明は、液晶などの電気光学装置において、データ線の電圧振幅を一部抑えるとともに表示品位の低下を防止する技術に関する。 The present invention relates to a technique for suppressing a part of voltage amplitude of a data line and preventing deterioration of display quality in an electro-optical device such as a liquid crystal.
液晶などの電気光学装置では、走査線とデータ線との交差に対応して画素容量（液晶容量）が設けられるが、この画素容量を交流駆動する必要がある場合、データ信号の電圧振幅が正負の両極性となるので、データ線にデータ信号を供給するデータ線駆動回路においては、構成素子に電圧振幅に対応した耐圧が要求される。このため、画素容量に並列して蓄積容量を設けるとともに、各行において蓄積容量を共通接続した容量線を、走査線の選択に同期させて２値で駆動することにより、データ信号の電圧振幅を抑える技術が提案されている（特許文献１参照）。
ところで、近年の電気光学装置においては、ビデオカメラやデジタルスチルカメラなどのビューファインダなどでは、表示パネルを１８０度回転可能とするタイプが登場しつつある。ここで、表示パネルの回転角度が０度である場合と、１８０度である場合とでは、パネルの固定点からみたときに垂直走査方向が逆転する関係となる。このため、走査線を駆動する走査線駆動回路（実質的にはシフトレジスタ）は、走査線を選択する順序を、一方から他方に向かう場合と、他方から一方に向かう場合との双方向で切替可能とする構成が必要となる。
上記技術では、容量線を駆動する回路が、走査線を駆動する走査線駆動回路と同等なシフトレジスタで構成されるので、容量線を駆動するための回路においても、走査線の選択方向に合わせて双方向で切替可能とする構成が必要となり、複雑化してしまう。
本発明は、このような事情に鑑みてなされたもので、その目的とするところは、走査線の選択方向にかかわらず、回路構成の複雑化を抑えつつ、データ線の電圧振幅を抑えることが可能な電気光学装置、その駆動回路および電子機器を提供することにある。
By the way, in recent electro-optical devices, in a viewfinder such as a video camera or a digital still camera, a type in which a display panel can be rotated by 180 degrees is emerging. Here, when the rotation angle of the display panel is 0 degree and when it is 180 degrees, the vertical scanning direction is reversed when viewed from a fixed point of the panel. For this reason, the scanning line driving circuit (substantially shift register) that drives the scanning lines switches the selection order of the scanning lines bi-directionally from one to the other and from the other to the other. A possible configuration is required.
In the above technique, since the circuit for driving the capacitor line is configured by a shift register equivalent to the scanning line driving circuit for driving the scanning line, the circuit for driving the capacitor line also matches the selection direction of the scanning line. Therefore, a configuration that can be switched bidirectionally is required, which complicates.
The present invention has been made in view of such circumstances, and an object thereof is to suppress the voltage amplitude of the data line while suppressing the complexity of the circuit configuration regardless of the scanning line selection direction. It is an object to provide a possible electro-optical device, a driving circuit thereof, and an electronic apparatus.
上記目的を達成するために、本発明に係る電気光学装置の駆動回路は、複数行の走査線と、複数列のデータ線と、前記複数行の走査線に対応して設けられた複数の容量線と、前記複数行の走査線と前記複数列のデータ線との交差に対応して設けられた複数の画素を備えた電気光学装置の駆動回路であって、前記複数の画素の各々は、画素スイッチング素子と、画素容量と、蓄積容量とを有し、前記画素スイッチング素子は、一端が自身に対応するデータ線に接続されるとともに、自身に対応する走査線が選択されたときに一端と他端との間で導通状態となり、前記画素容量の一端は、前記画素スイッチング素子の他端に接続され、前記画素容量の他端はコモン電極であり、前記蓄積容量は、前記画素容量の一端と前記走査線に対応して設けられた容量線との間に介挿され、前記走査線を所定の順番で選択する走査線駆動回路と、前記一の走査線に対応して設けられた一の容量線に対し、当該一の走査線が選択されたときに第１給電線を選択し、当該一の走査線から所定行下および上に離間した走査線が選択されたときに第２給電線を選択して、それぞれ選択した給電線の電圧を印加する容量線駆動回路と、を具備することを特徴とする。本発明によれば、容量線駆動回路の構成の複雑化を抑えつつ、走査線の選択方向にかかわらず、データ線の電圧振幅を抑えることが可能となる。
なお、本発明において、下および上とは走査線の行に対して直交する方向を示す便宜的
なものに過ぎない。
In order to achieve the above object, a drive circuit for an electro-optical device according to the present invention includes a plurality of scanning lines, a plurality of data lines, and a plurality of capacitors provided corresponding to the plurality of scanning lines. A drive circuit of an electro-optical device including a plurality of pixels provided corresponding to intersections of a line, the plurality of rows of scanning lines, and the plurality of columns of data lines, each of the plurality of pixels including: A pixel switching element; a pixel capacitor; and a storage capacitor. The pixel switching element has one end connected to a data line corresponding to the pixel switching element and one end when a scanning line corresponding to the pixel switching element is selected. The other end of the pixel capacitor is connected to the other end of the pixel switching element, the other end of the pixel capacitor is a common electrode, and the storage capacitor is one end of the pixel capacitor. And provided corresponding to the scanning line. A scanning line driving circuit for selecting the scanning lines in a predetermined order, and one capacitance line provided corresponding to the one scanning line. The first power supply line is selected when the line is selected, and the second power supply line is selected when the scanning line separated from the one scanning line by a predetermined row and above is selected. And a capacitor line driving circuit for applying a voltage of the electric wire. According to the present invention, it is possible to suppress the voltage amplitude of the data line regardless of the selection direction of the scanning line while suppressing the complicated configuration of the capacitor line driving circuit.
In the present invention, the terms “below” and “above” are merely conveniences indicating directions orthogonal to the scanning line rows.
本発明において、前記容量線駆動回路は、当該一の容量線を、当該一の走査線に対し下または上方向の一方で所定行離間した走査線の選択が終了してから、当該一の走査線に対して下または上方向の他方で所定行離間した走査線が選択されるまで、ハイ・インピーダンス状態とする構成としても良い。また、本発明では、前記容量線駆動回路は、前記容量線の各々に対応して、第１、第２および第３トランジスタを有し、一の容量線に対応する前記第１トランジスタは、ゲート電極が当該一の容量線に対応する走査線に接続され、ソース電極が前記第１給電線に接続され、前記第２トランジスタは、ゲート電極が当該一の走査線に対して下または上方向の一方で所定行離間した走査線に接続され、ソース電極が前記第２給電線に接続され、前記第３トランジスタは、ゲート電極が当該一の走査線に対して下または上方向の他方で所定行離間した走査線に接続され、ソース電極が前記第２給電線に接続されて、前記第１、第２および第３トランジスタのドレイン電極が当該一の容量線に共通接続された構成としても良い。
一方、本発明において、前記容量線駆動回路は、当該一の走査線に対して下または上方向の一方で所定行離間した走査線が選択されてから、当該一の走査線に対して下または上方向の他方で所定行離間した走査線が選択されるまで、前記第２給電線を選択し続ける構成としても良い。また、本発明では、前記容量線駆動回路は、前記容量線の各々に対応して、第１乃至第５トランジスタを有し、一の容量線に対応する前記第１トランジスタは、ゲート電極が当該一の容量線に対応する走査線に接続され、ソース電極が前記第１給電線に接続され、前記第２トランジスタのソース電極は、前記第２給電線に接続され、前記第３トランジスタは、ゲート電極が当該一の走査線に対応する走査線に接続され、ソース電極が、オフ電圧が給電されるオフ電圧給電線に接続され、前記第４トランジスタは、ゲート電極が当該一の走査線に対して下または上方向の一方で所定行離間した走査線に接続され、ソース電極が、オン電圧または前記オフ電圧のいずれかが給電される第１ゲート信号線に接続され、前記第５トランジスタは、ゲート電極が当該一の走査線に対して下または上方向の他方で所定行離間した走査線に接続され、ソース電極が、前記オン電圧または前記オフ電圧のいずれかが給電される第２ゲート信号線に接続され、前記第３乃至第５トランジスタのドレイン電極が前記第２トランジスタのゲート電極に共通接続され、前記第１および第２トランジスタのドレイン電極が当該一の容量線に共通接続された構成としても良い。ここで、この構成において、前記第１および前記第２ゲート信号線が共通化されて、前記オン電圧が給電されても良い。
なお、本発明は、電気光学装置の駆動回路のみならず、電気光学装置としても、さらには、当該電気光学装置を有する電子機器としても概念することが可能である。
In the present invention, the capacitor line driving circuit may perform the one scan after the selection of the scan line in which the one capacitor line is separated from the one scan line by one predetermined line in the lower or upper direction. A configuration may be adopted in which a high impedance state is maintained until a scanning line separated by a predetermined row in the other of the lower or upper direction with respect to the line is selected. In the present invention, the capacitor line driving circuit includes first, second, and third transistors corresponding to each of the capacitor lines, and the first transistor corresponding to one capacitor line includes a gate The electrode is connected to the scanning line corresponding to the one capacitance line, the source electrode is connected to the first power supply line, and the gate electrode of the second transistor is below or above the one scanning line. On the other hand, it is connected to a scanning line separated by a predetermined row, the source electrode is connected to the second power supply line, and the third transistor has a gate electrode on the other side in the lower or upper direction with respect to the one scanning line. A configuration may be adopted in which the source electrode is connected to the second power supply line and the drain electrodes of the first, second, and third transistors are commonly connected to the one capacitor line, connected to the scanning lines that are separated from each other.
On the other hand, in the present invention, the capacitor line driving circuit is configured such that the scanning line separated from the scanning line by one predetermined line in the lower or upper direction with respect to the one scanning line is selected below or lower than the one scanning line. A configuration may be adopted in which the second power supply line is continuously selected until a scanning line separated by a predetermined line on the other side in the upward direction is selected. In the present invention, the capacitor line driving circuit includes first to fifth transistors corresponding to each of the capacitor lines, and the gate electrode of the first transistor corresponding to one capacitor line Connected to a scanning line corresponding to one capacitor line, a source electrode is connected to the first power supply line, a source electrode of the second transistor is connected to the second power supply line, and the third transistor is a gate An electrode is connected to a scan line corresponding to the one scan line, a source electrode is connected to an off-voltage feed line to which an off-voltage is fed, and the fourth transistor has a gate electrode with respect to the one scan line Connected to a scanning line separated by a predetermined row in one of the lower and upper directions, a source electrode is connected to a first gate signal line supplied with either an on-voltage or the off-voltage, and the fifth transistor is Game A second gate signal line in which an electrode is connected to a scanning line separated by a predetermined number of rows in the lower or upper direction with respect to the one scanning line, and a source electrode is supplied with either the on voltage or the off voltage The drain electrodes of the third to fifth transistors are commonly connected to the gate electrode of the second transistor, and the drain electrodes of the first and second transistors are commonly connected to the one capacitor line. Also good. Here, in this configuration, the first and second gate signal lines may be shared, and the on-voltage may be supplied.
The present invention can be conceptualized not only as a drive circuit for an electro-optical device, but also as an electro-optical device, and further as an electronic apparatus having the electro-optical device.
以下、本発明の実施の形態について図面を参照して説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
＜第１実施形態＞
まず、本発明の第１実施形態について説明する。図１は、本発明の第１実施形態に係る電気光学装置の構成を示すブロック図である。
この図に示されるように、電気光学装置１０は、表示領域１００を有し、この表示領域１００の周辺に制御回路２０、走査線駆動回路１４０、容量線駆動回路１５０、データ線駆動回路１９０が配置した構成となっている。このうち、表示領域１００は、画素１１０が配列する領域であり、本実施形態では、０行目から３２１行目までの計３２２行の走査線１１２が行（Ｘ）方向に延在する一方、２４０列のデータ線１１４が列（Ｙ）方向に延在するように、それぞれ設けられ、このうち、図１において最も上の０行目および最も下の３２１行目を除いた１〜３２０行目の走査線１１２と１〜２４０列目のデータ線１１４との交差に対応して、画素１１０がそれぞれ配列している。したがって、本実施形態では、画素１１０が表示領域１００において縦３２０行×横２４０列でマトリクス状に配列す
ることになるが、本発明をこの配列に限定する趣旨ではない。
ここで、０および３２１行目の走査線１１２は、画素１１０に対応していないので、ダミー走査線として機能することなる。すなわち、０および３２１行目の走査線１１２は、表示領域１００の垂直走査（走査線を順番に選択する動作）において、選択されても画素１１０に対する電圧書込にはなんら寄与しない。
また、１〜３２０行目の走査線１１２に対応して、それぞれ容量線１３２がＸ方向に延在して設けられている。このため、本実施形態において、容量線１３２については、ダミーとなる０行目および３２１行目の走査線１１２を除いた１〜３２０行分が設けられる。
なお、本実施形態では、後述するように、走査線を選択する順番（垂直走査方向）が下方向に向かう場合と上方向に向かう場合とがあるので、走査線の行については、図１において上から０、１、２、３、…、３２０、３２１行目として特定することにする。
<First Embodiment>
First, a first embodiment of the present invention will be described. FIG. 1 is a block diagram showing the configuration of the electro-optical device according to the first embodiment of the invention.
As shown in this figure, the electro-
Here, since the
In addition, corresponding to the
In the present embodiment, as will be described later, the order of selecting scanning lines (vertical scanning direction) may be downward or upward, so the rows of scanning lines are shown in FIG. The 0th, 1st, 2nd, 3rd, ..., 320th and 321st lines are specified from the top.
ここで、画素１１０の詳細な構成について説明する。
図２は、画素１１０の構成を示す図であり、ｉ行及びこれに隣接する（ｉ＋１）行と、ｊ列及びこれに隣接する（ｊ＋１）列との交差に対応する２×２の計４画素分の構成が示されている。
なお、ｉは、画素１１０が配列する行を一般的に示す場合の記号であって、１以上３２０以下の整数であり、ｊ、（ｊ＋１）は、画素１１０が配列する列を一般的に示す場合の記号であって、１以上２４０以下の整数である。ここで、ｉ、（ｉ＋１）については、画素１１０が配列する行を一般的に示す場合には、１以上３２０以下の整数であるが、走査線１１２の行を説明する場合には、ダミーである０行目および３２１行目を含める必要があるので０以上３２１以下の整数となる。
Here, a detailed configuration of the
FIG. 2 is a diagram illustrating the configuration of the
Note that i is a symbol generally indicating a row in which the
図２に示されるように、各画素１１０は、画素スイッチング素子として機能するｎチャネル型の薄膜トランジスタ（thin film transistor：以下単に「ＴＦＴ」と略称する）１１６と、画素容量（液晶容量）１２０と、蓄積容量１３０とを有する。各画素１１０については互いに同一構成なので、ｉ行ｊ列に位置するもので代表して説明すると、当該ｉ行ｊ列の画素１１０において、ＴＦＴ１１６のゲート電極はｉ行目の走査線１１２に接続される一方、そのソース電極はｊ列目のデータ線１１４に接続され、そのドレイン電極は画素容量１２０の一端たる画素電極１１８に接続されている。
また、画素容量１２０の他端はコモン電極１０８である。このコモン電極１０８は、図１に示されるように全ての画素１１０にわたって共通であり、コモン信号Ｖcomが供給さ
れる。なお、本実施形態においてコモン信号Ｖcomは、後述するように時間的に電圧ＬＣcomで一定である。
なお、図２において、Ｙｉ、Ｙ（ｉ＋１）は、それぞれｉ、（ｉ＋１）行目の走査線１１２に供給される走査信号を示し、また、Ｃｉ、Ｃ（ｉ＋１）は、それぞれｉ、（ｉ＋１）行目の容量線１３２の電圧を示している。
As shown in FIG. 2, each
The other end of the
In FIG. 2, Yi and Y (i + 1) indicate scanning signals supplied to the i and (i + 1)
表示領域１００は、画素電極１１８が形成された素子基板とコモン電極１０８が形成された対向基板との一対の基板同士を、電極形成面が互いに対向するように一定の間隙を保って貼り合わせるとともに、この間隙に液晶１０５を封止した構成となっている。このため、画素容量１２０は、画素電極１１８とコモン電極１０８とで誘電体の一種である液晶１０５を挟持したものとなり、画素電極１１８とコモン電極１０８との差電圧を保持する構成となっている。この構成において、画素容量１２０では、その透過光量が当該保持電圧の実効値に応じて変化する。なお、本実施形態では説明の便宜上、画素容量１２０において保持される電圧実効値がゼロに近ければ、光の透過率が最大となって白色表示になる一方、電圧実効値が大きくなるにつれて透過する光量が減少して、ついには透過率が最小の黒色表示になるノーマリーホワイトモードであるとする。
In the
また、ｉ行ｊ列の画素１１０における蓄積容量１３０は、一端が画素電極１１８（ＴＦ
Ｔ１１６のドレイン電極）に接続されるとともに、他端がｉ行目の容量線１３２に接続されている。ここで、画素容量１２０および蓄積容量１３０における容量値を、それぞれＣpixおよびＣsとする。
Further, one end of the
(The drain electrode of T116) and the other end is connected to the i-
説明を再び図１に戻すと、制御回路２０は、各種の制御信号を出力して電気光学装置１０における各部の制御等をするとともに、第１容量信号Ｖc1を第１給電線１６５に、第２容量信号Ｖc2を第２給電線１６７に、それぞれ供給する。また、制御回路２０は、コモン信号Ｖcomをコモン電極１０８に供給する。
表示領域１００の周辺には、走査線駆動回路１４０や、容量線駆動回路１５０、データ線駆動回路１９０などの周辺回路が設けられている。
Returning again to FIG. 1, the
Around the
このうち、走査線駆動回路１４０は、制御回路２０による制御にしたがって、１フレームの期間にわたって走査信号Ｙ０、Ｙ１、Ｙ２、Ｙ３、…、Ｙ３２０、Ｙ３２１を、それぞれ０、１、２、３、…、３２０、３２１行目の走査線１１２に供給するものである。詳細には、走査線駆動回路１４０は、垂直走査方向を下方向、上方向のいずれにも設定することが可能な双方向切替タイプであり、垂直走査方向を下方向とする場合には、走査線１１２を０、１、２、３、…、３２０、３２１行目という順番で選択する一方、垂直走査方向を上方向とする場合には、走査線１１２を３１２、３２０、…、３、２、１、０行目という順番で選択して、それぞれ選択した走査線への走査信号を選択電圧Ｖddに相当するＨレベルとし、それ以外の走査線への走査信号を非選択電圧（接地電位Ｇnd）に相当するＬレベルとする。
Among these, the scanning
なお、走査線駆動回路１４０は、図４に示されるように、制御回路２０から供給されるスタートパルスＤyを、図示しない転送方向信号により指定された方向に、クロック信号
Ｃlyにしたがって順次シフトすること等によって、走査信号Ｙ０、Ｙ１、Ｙ２、Ｙ３、Ｙ４、…、Ｙ３２０、Ｙ３２１を、この順番で、または、これとは反対の順番で出力する また、本実施形態において１フレームの期間には、図４に示されるように、下方向走査の場合には、走査信号Ｙ１がＨレベルになってから走査信号Ｙ３２０がＬレベルになるまでの有効走査期間Ｆa（上方向走査の場合には、走査信号Ｙ３２０がＨレベルになってから
走査信号Ｙ１がＬレベルになるまでの有効走査期間Ｆa）のほか、それ以外の帰線期間が
含まれる。また、１行の走査線１１２が選択される期間が水平走査期間（Ｈ）である。
As shown in FIG. 4, the scanning
容量線駆動回路１５０は、本実施形態では、１〜３２０行目の容量線１３２に対応して設けられたｎチャネル型のＴＦＴ１５１、１５３、１５５の組から構成される。ここで、ｉ行目の容量線１３２に対応するＴＦＴ１５１、１５３、１５５について説明すると、当該ＴＦＴ１５１（第１トランジスタ）のゲート電極は、ｉ行目の走査線１１２に接続され、そのソース電極は、第１給電線１６５に接続される一方、ＴＦＴ１５３（第２トランジスタ）のゲート電極は、（ｉ＋１）行目の走査線１１２に接続され、そのソース電極は、第２給電線１６７に接続されている。また、ＴＦＴ１５５（第３トランジスタ）のゲート電極は、（ｉ−１）行目の走査線１１２に接続され、そのソース電極は、第２給電線１６７に接続されている。そして、ＴＦＴ１５１、１５３、１５５のドレイン電極同士がｉ行目の容量線１３２に共通接続されている。
In the present embodiment, the capacitor
データ線駆動回路１９０は、走査線駆動回路１４０により選択される走査線１１２に位置する画素１１０の階調に応じた電圧であって、極性指示信号Ｐolで指定された極性に応じた電圧のデータ信号に変換して、データ線１１４に供給する動作を、選択される走査線１１２に位置する１〜２４０列のそれぞれについて実行するものである。
ここで、データ線駆動回路１９０は、縦３２０行×横２４０列のマトリクス配列に対応した記憶領域（図示省略）を有し、各記憶領域には、それぞれ対応する画素１１０の階調値（明るさ）を指定する表示データＤaが記憶される。各記憶領域に記憶される表示デー
タＤaは、表示内容に変更が生じた場合に、制御回路２０によってアドレスとともに変更
後の表示データＤaが供給されて書き換えられる。
データ線駆動回路１９０は、選択される走査線１１２に位置する画素１１０の表示データＤaを記憶領域から読み出すとともに、当該読み出した表示データで指定された階調に
応じた電圧であって指定された極性に応じた電圧のデータ信号に変換し、データ線１１４に供給することとなる。
The data line driving
Here, the data
The data line driving
ここで、極性指示信号Ｐolは、Ｈレベルであれば正極性書込を指定し、Ｌレベルであれば負極性書込を指定する信号であり、図４に示されるように、本実施形態では、１フレームの期間毎に極性反転する。すなわち、本実施形態では、１フレームの期間において画素に書き込む極性をすべて同一とし、この書込極性を１フレームの期間毎に反転させた面反転方式とする。このように極性反転する理由は、直流成分の印加による液晶の劣化を防止するためである。
また、本実施形態における書込極性については、画素容量１２０に対して階調に応じた電圧を保持させる際に、コモン電極１０８の電圧ＬＣcomよりも画素電極１１８の電位を
高位側とする場合を正極性といい、低位側とする場合を負極性という。一方、電圧については、特に説明のない限り、電源の接地電位Ｇndを電圧ゼロの基準としている。
Here, the polarity instruction signal Pol is a signal for designating positive polarity writing when it is at the H level, and for designating negative polarity writing when it is at the L level. In this embodiment, as shown in FIG. The polarity is inverted every frame period. That is, in this embodiment, the surface inversion method is used in which all the polarities to be written to the pixels in the period of one frame are the same, and the writing polarity is inverted every period of one frame. The reason for polarity inversion is to prevent deterioration of the liquid crystal due to application of a DC component.
As for the writing polarity in the present embodiment, when the voltage corresponding to the gradation is held in the
なお、制御回路２０は、クロック信号Ｃlyの論理レベルが遷移するタイミングにおいてラッチパルスＬpをデータ線駆動回路１９０に供給する。上述したように、走査線駆動回
路１４０は、スタートパルスＤyをクロック信号Ｃlyにしたがって順次シフトすること等
によって、走査信号Ｙ１、Ｙ２、Ｙ３、Ｙ４、…、Ｙ３２０、Ｙ３２１を、この順番で、または、その反対の順番で出力するので、走査線が選択される期間の開始タイミングは、クロック信号Ｃlyの論理レベルが遷移するタイミングである。したがって、データ線駆動回路１９０は、例えばラッチパルスＬpを１フレームの期間にわたってカウントし続ける
ことによって、また上記転送方向信号によってアップカウントするのか、ダウンカウントするのかを切り替えることによって、何行目の走査線が選択されるのか、および、ラッチパルスＬpの供給タイミングによって、各行の選択の開始タイミングを知ることができる
。
The
なお、本実施形態において、素子基板には、表示領域１００における走査線１１２や、データ線１１４、ＴＦＴ１１６、画素電極１１８、蓄積容量１３０に加えて、容量線駆動回路１５０におけるＴＦＴ１５１、１５３、１５５、第１給電線１６５、第２給電線１６７なども形成される。
In this embodiment, the element substrate includes the
図３は、このような素子基板のうち、容量線駆動回路１５０と表示領域１００との境界付近の構成を示す平面図である。
この図に示されるように、本実施形態では、ＴＦＴ１１６、１５１、１５３、１５５は、アモルファスシリコン型であって、そのゲート電極が半導体層よりも下側に位置するボトムゲート型である。詳細には、第１導電層となるゲート電極層のパターニングにより走査線１１２および容量線１３２が形成され、その上にゲート絶縁膜（図示省略）が形成され、さらにＴＦＴ１１６、１５１、１５３、１５５の半導体層が島状に形成されている。この半導体層の上には、保護層を介して第２導電層となるＩＴＯ（indium tin oxide）層のパターニングにより、矩形形状の画素電極１１８が形成され、さらに、第３導電層となるアルミニウムなどの金属層のパターニングによって、ＴＦＴ１１６、１５１、１５３、１５５のソース・ドレイン電極や、データ線１１４、第１給電線１６５、第２給電線１６７等が形成されている。
FIG. 3 is a plan view showing a configuration in the vicinity of the boundary between the capacitive
As shown in this figure, in this embodiment, the
ここで、容量線駆動回路１５０において、ｉ行目に対応するＴＦＴ１５１のゲート電極は、ｉ行目の走査線１１２からＹ（下）方向にＴ字状に分岐した部分であり、同じくｉ行
目に対応するＴＦＴ１５３のゲート電極は、（ｉ＋１）行目の走査線１１２からＹ（上）方向にＴ字状に分岐した部分である。また、ｉ行目に対応するＴＦＴ１５５のゲート電極は、上記第３導電層をパターニングした電極１５５ｇの一端と、上記ゲート絶縁膜を貫通するコンタクトホール（図において×印）を介して電気的に接続されている。この電極１５５ｇは、ｉ行目の走査線１１２をオーバークロスして、その他端が、コンタクトホールを介して、１行上の（ｉ−１）行目の走査線１１２から下方向にＴ字状に分岐した部分に接続されている。
一方、表示領域１００において、蓄積容量１３０は、画素電極１１８の下層において幅広となるように形成された容量線１３２の部分と当該画素電極１１８とにより上記ゲート絶縁膜を誘電体として挟持した構成である。このため、蓄積容量１３０の他端は、容量線１３２そのものとなる。また、ＴＦＴ１５１、１５３、１５５の共通ドレイン電極と容量線１３２とは、上記ゲート絶縁膜を貫通するコンタクトホールを介して、電気的な接続が図られている。
なお、画素電極１１８と対向するコモン電極１０８は、対向基板に形成されるので、素子基板の平面図を示す図３には現れない。
Here, in the capacitor
On the other hand, in the
Note that the
図３に示す構成は、あくまでも一例であり、ＴＦＴの型については他の構造、例えばゲート電極の配置でいえばトップゲート型としても良いし、プロセスでいえばポリシリコン型としても良い。また、容量線駆動回路１５０の素子を表示領域１００に造り込むのではなく、ＩＣチップを素子基板側に実装する構成としても良い。
ＩＣチップを素子基板側に実装する場合、走査線駆動回路１４０、容量線駆動回路１５０を、データ線駆動回路１９０とともに半導体チップとしてまとめても良いし、それぞれ別々のチップとしても良い。また、制御回路２０については、ＦＰＣ（flexible printed
circuit）基板等を介して接続しても良いし、半導体チップとして素子基板に実装する構成としても良い。
また、本実施形態を透過型ではなく反射型とする場合には、画素電極１１８について反射性の導電層をパターニングしたものとしても良いし、別途の反射性金属層を持たせても良い。さらに、透過型および反射型の両者を組み合わせた、いわゆる半透過半反射型としても良い。
The configuration shown in FIG. 3 is merely an example, and the TFT type may be another structure, for example, a top gate type in terms of arrangement of gate electrodes, or a polysilicon type in terms of process. Further, instead of building the element of the capacitor
When the IC chip is mounted on the element substrate side, the scanning
circuit) may be connected via a substrate or the like, or may be configured to be mounted on an element substrate as a semiconductor chip.
When the present embodiment is a reflective type instead of a transmissive type, the reflective conductive layer may be patterned for the
次に、本実施形態に係る電気光学装置１０の動作について、まず、下方向走査の場合を例にとって説明する。
上述したように本実施形態では、面反転方式としている。このため、制御回路２０は、極性指示信号Ｐolについて、図４に示されるように、あるフレーム（「ｎフレーム」と表記している）の期間においてＨレベルとして正極性書込を指定し、次の（ｎ＋１）フレームの期間においてＬレベルとして負極性書込を指定して、以下同様に１フレームの期間毎に書込極性を反転させる。
また、制御回路２０は、ｎフレームにおいて、第１容量信号Ｖc1および第２容量信号Ｖc2を互いに同電位とする一方、（ｎ＋１）フレームにおいて、第１容量信号Ｖc1を、第２容量信号Ｖc2よりも電圧ΔＶだけ相対的に上昇させる。このため、図４に示されるように、第２容量信号Ｖc2が電圧Ｖslで書込極性に拘わらずに一定としたとき、第１容量信号Ｖc1は、ｎフレームにおいて同じ電圧Ｖslであり、（ｎ＋１）フレームにおいて電圧ＶslよりもΔＶだけ高い電圧Ｖshとなる。
Next, the operation of the electro-
As described above, in this embodiment, the surface inversion method is used. Therefore, the
Further, the
さて、下方向走査の場合、ｎフレームにおいては、走査線駆動回路１４０によって最初に走査信号Ｙ０がＨレベルになる。ただし、この走査信号Ｙ０が供給される走査線１１２は、画素１１０が対応しないダミーであるので、データ線駆動回路１９０は、データ線１１４になんら電圧を供給しない。
一方、走査信号Ｙ０がＨレベルになると、１行目に対応するＴＦＴ１５５がオン状態（ソース・ドレイン電極間が導通状態）となり、ＴＦＴ１５３、１５５はオフ状態（ソース
・ドレイン電極間が非導通状態）であるので、１行目の容量線１３２は、第２給電線１６７に供給された第２容量信号Ｖc2の電圧Ｖslとなる。
In the case of downward scanning, in the n frame, the scanning
On the other hand, when the scanning signal Y0 becomes H level, the
次に、走査信号Ｙ０がＬレベルになるとともに、走査信号Ｙ１がＨレベルになる。ここで、走査信号Ｙ１がＨレベルになるタイミングにおいてラッチパルスＬpが出力されると
、データ線駆動回路１９０は、１行目であって１、２、３、…、２４０列目の画素の表示データＤaを読み出すとともに、当該表示データＤaで指定された電圧だけ、電圧ＬＣcom
を基準に高位側とした電圧のデータ信号Ｘ１、Ｘ２、Ｘ３、…、Ｘ２４０に変換し、それぞれ１、２、３、…、２４０列のデータ線１１４に供給する。
これにより例えば、ｊ列目のデータ線１１４には、１行ｊ列の画素１１０の表示データＤaで指定された電圧だけ電圧ＬＣcomよりも高位側とした正極性の電圧がデータ信号Ｘｊとして印加される。
さて、走査信号Ｙ１がＨレベルになると、１行１列〜１行２４０列の画素におけるＴＦＴ１１６がオンするので、これらの画素電極１１８には、データ信号Ｘ１、Ｘ２、Ｘ３、…、Ｘ２４０が印加される。このため、１行１列〜１行２４０列の画素容量１２０は、一端である画素電極１１８にそれぞれ階調に応じた正極性の電圧が書き込まれるので、当該正極性電圧と電圧ＬＣcomとの差電圧を保持することになる。
Next, the scanning signal Y0 becomes L level and the scanning signal Y1 becomes H level. Here, when the latch pulse Lp is output at the timing when the scanning signal Y1 becomes the H level, the data
Are converted to data signals X1, X2, X3,..., X240 having voltages on the higher side, and supplied to the
Thus, for example, a positive voltage that is higher than the voltage LCcom by the voltage specified by the display data Da of the
Now, when the scanning signal Y1 becomes the H level, the
一方、走査信号Ｙ１がＨレベルであれば、容量線駆動回路１５０では、１行目の容量線１３２に対応するＴＦＴ１５１がオンするが、１行目のＴＦＴ１５５がオフになり、ＴＦＴ１５７はオフのままであるので、当該１行目の容量線１３２は、第１給電線１６５に接続された状態となって電圧Ｖslとなる。このため、１行１列〜１行２４０列の蓄積容量１３０は、一端にそれぞれ階調に応じた正極性電圧が書き込まれるので、当該正極性電圧と電圧Ｖslとの差電圧を保持することになる。
なお、走査信号Ｙ１がＨレベルになると、容量線駆動回路１５０では、２行目に対応するＴＦＴ１５５がオンするので、２行目の容量線１３２は、第２給電線１６７の電圧Ｖslとなる。
On the other hand, if the scanning signal Y1 is at the H level, in the capacitor
Note that when the scanning signal Y1 becomes H level, in the capacitor
続いて、走査信号Ｙ１がＬレベルになるとともに、走査信号Ｙ２がＨレベルになる。
走査信号Ｙ１がＬレベルになると、１行１列〜１行２４０列の画素におけるＴＦＴ１１６がオフする。また、走査信号Ｙ１がＬレベル、走査信号Ｙ２がＨレベルであれば、容量線駆動回路１５０では、１行目に対応するＴＦＴ１５１がオフし、ＴＦＴ１５３がオンするので、当該１行目の容量線１３２は、第２給電線１６７に接続された状態となるが、正極性書込を指定するｎフレームにおいては、当該第２給電線１６７は第１給電線１６５と同じ電圧Ｖslであるために電位変動しない。
このため、極性指示信号ＰolがＨレベルあって正極性書込が指示されていれば、走査信号Ｙ２がＨレベルになっても、１行１列〜１行２４０列の画素容量１２０および蓄積容量１３０においてそれぞれ保持された電圧に変化は生じない。
Subsequently, the scanning signal Y1 becomes L level and the scanning signal Y2 becomes H level.
When the scanning signal Y1 becomes L level, the
Therefore, if the polarity instruction signal Pol is at the H level and the positive polarity writing is instructed, even if the scanning signal Y2 becomes the H level, the
一方、走査信号Ｙ２がＨレベルになるタイミングにおいてラッチパルスＬpが出力され
ると、データ線駆動回路１９０は、２行目であって１、２、３、…、２４０列目の画素の階調に応じた正極性電圧のデータ信号Ｘ１、Ｘ２、Ｘ３、…、Ｘ２４０を、それぞれ１、２、３、…、２４０列のデータ線１１４に供給する。走査信号Ｙ２がＨレベルになると、２行１列〜２行２４０列の画素におけるＴＦＴ１１６がオンするので、これらの画素電極１１８には、データ信号Ｘ１、Ｘ２、Ｘ３、…、Ｘ２４０が印加される。この結果、２行１列〜２行２４０列の画素容量１２０は、一端である画素電極１１８にそれぞれ階調に応じた正極性の電圧が書き込まれるので、当該正極性電圧と電圧ＬＣcomとの差電圧を保持
することになる。
On the other hand, when the latch pulse Lp is output at the timing when the scanning signal Y2 becomes H level, the data
また、走査信号Ｙ２がＨレベルであれば、容量線駆動回路１５０において、２行目にあ
っては、ＴＦＴ１５１がオンし、ＴＦＴ１５５がオフするので、当該２行目の容量線１３２は、第２給電線１６７の電圧Ｖslとなる。このため、２行１列〜２行２４０列の蓄積容量１３０は、一端にそれぞれ階調に応じた正極性電圧が書き込まれるので、当該正極性電圧と電圧Ｖslとの差電圧を保持することになる。
If the scanning signal Y2 is at the H level, in the capacitor
次に走査信号Ｙ２がＬレベルになるとともに、走査信号Ｙ３がＨレベルになる。
走査信号Ｙ２がＬレベルになると、容量線駆動回路１５０では、１行目に対応するＴＦＴ１５３がオフし、ＴＦＴ１５１、１５５もオフであるので、当該１行目の容量線１３２は、電気的にどこにも接続されないハイ・インピーダンス状態となる。このため、当該１行目の容量線１３２は、その寄生容量によってＴＦＴ１５３のオフ直前の状態である電圧Ｖslに保持されるので、１行１列〜１行２４０列の画素容量１２０および蓄積容量１３０において保持された電圧は以後についても変化が生じないことになる。
結局、１行１列〜１行２４０列の画素容量１２０は、それぞれ走査信号Ｙ１がＨレベルとなったときに画素電極１１８に印加されたデータ信号の電圧とコモン電極１０８の電圧ＬＣcomとの差電圧、すなわち、階調に応じた電圧を保持し続けることになる。
また、走査信号Ｙ３がＨレベルになるタイミングにおいてラッチパルスＬpが出力され
ると、データ線駆動回路１９０は、３行目であって１、２、３、…、２４０列目の画素の階調に応じた正極性電圧のデータ信号Ｘ１、Ｘ２、Ｘ３、…、Ｘ２４０を、それぞれ１、２、３、…、２４０列のデータ線１１４に供給し、これにより、３行１列〜３行２４０列の画素容量１２０は、画素電極１１８にそれぞれ階調に応じた正極性の電圧が書き込まれるので、当該正極性電圧と電圧ＬＣcomとの差電圧を保持することになる。
なお、走査信号Ｙ２がＨレベルであれば、容量線駆動回路１５０の３行目にあっては、ＴＦＴ１５１がオンし、ＴＦＴ１５５がオフするので、当該３行目の容量線１３２は、第２給電線１６７の電圧Ｖslとなる。このため、３行１列〜３行２４０列の蓄積容量１３０は、一端にそれぞれ階調に応じた正極性電圧が書き込まれるので、当該正極性電圧と電圧Ｖslとの差電圧を保持することになる。
Next, the scanning signal Y2 becomes L level and the scanning signal Y3 becomes H level.
When the scanning signal Y2 becomes L level, in the capacitor
After all, the
Further, when the latch pulse Lp is output at the timing when the scanning signal Y3 becomes H level, the data
If the scanning signal Y2 is at the H level, in the third row of the capacitor
極性指示信号ＰolがＨレベルとなるｎフレームの期間では、以下同様な動作が、走査信号Ｙ３２１がＨレベルとなるまで繰り返され、これにより、すべての画素容量１２０は、画素電極１１８に印加されたデータ信号の電圧とコモン電極１０８の電圧ＬＣcomとの差
電圧を保持し続けることになる。
In the n-frame period in which the polarity instruction signal Pol is at the H level, the same operation is repeated until the scanning signal Y321 is at the H level, whereby all the
次に、制御回路２０は、下方向走査の場合であって、極性信号ＰolがＬレベルとなる（ｎ＋１）フレームの動作について説明する。
この（ｎ＋１）フレームの動作は、主に次の２点においてｎフレームの動作と相違する。すなわち、第１に、制御回路２０は、第１容量信号Ｖc1を、図４に示されるように、電圧ＶslよりもΔＶだけ高い電圧Ｖshとする点と、第２に、走査信号ＹｉがＨレベルになるタイミングにおいてラッチパルスＬpが出力されると、データ線駆動回路１９０は、ｉ行
目であって、１、２、３、…、２４０列目の画素の表示データＤaを読み出す点までｎフ
レームと一緒であるが、データ信号Ｘ１、Ｘ２、Ｘ３、…、Ｘ２４０として、当該表示データＤaに対応し、かつ、負極性に対応した電圧（この意味については後述する）とする
点とにおいてｎフレームの動作と相違する。
そこで、（ｎ＋１）フレームにおける動作については、この相違点を中心にして、走査信号ＹｉがＨレベルとなったときにｉ行ｊ列の画素容量１２０に書き込んだ電圧が、走査信号Ｙ（ｉ＋１)がＨレベルとなったときにどのように変化するのか、という観点で説明
することにする。
Next, the
The operation of the (n + 1) frame is different from the operation of the n frame mainly in the following two points. That is, first, the
Therefore, with respect to the operation in the (n + 1) frame, the voltage written in the
図５は、（ｎ＋１）フレームにおけるｉ行ｊ列の画素容量１２０の電圧変化を説明するための図である。
まず、走査信号ＹｉがＨレベルになると、図５（ａ）に示されるように、ｉ行ｊ列のＴ
ＦＴ１１６がオンするので、データ信号Ｘｊの電圧が画素容量１２０の一端（画素電極１１８）と蓄積容量１３０の一端とにそれぞれ印加される。一方、走査信号ＹｉがＨレベルであれば、容量線駆動回路１５０においてｉ行目に対応するＴＦＴ１５１がオンし、ＴＦＴ１５３がオフのままでＴＦＴ１５５がオンからオフになるので、ｉ行目の容量線１３２の電圧Ｃｉは、第１給電線１６５の電圧Ｖshとなる。なお、コモン電極１０８は電圧ＬＣcomで一定である。
したがって、このときのデータ信号Ｘｊの電圧をＶｊとすれば、ｉ行ｊ列における画素容量１２０には電圧（Ｖｊ−ＬＣcom）が充電され、蓄積容量１３０には電圧（Ｖｊ−Ｖsh）が充電される。
FIG. 5 is a diagram for explaining a voltage change of the
First, when the scanning signal Yi becomes H level, as shown in FIG.
Since the
Therefore, if the voltage of the data signal Xj at this time is Vj, the
次に、走査信号ＹｉがＬレベルになると、図５（ｂ）に示されるように、ｉ行ｊ列のＴＦＴ１１６がオフする。また、走査信号ＹｉがＬレベルになると、次の走査信号Ｙ（ｉ＋１）がＨレベルになるので（図５（ｂ）においては（ｉ＋１）行を図示省略）、容量線駆動回路１５０においてｉ行目に対応するＴＦＴ１５１がオンからオフに変化し、ＴＦＴ１５３がオフからオンに変化し、ＴＦＴ１５５はオフのままであるので、ｉ行目の容量線１３２の電圧Ｃｉは、第２給電線１６７の電圧Ｖslとなり、走査信号ＹｉがＨレベルであったときと比較すると、電圧ΔＶだけ低下するが、コモン電極１０８は電圧ＬＣcomで一定
である。したがって、画素容量１２０に蓄えられた電荷は、蓄積容量１３０に移動するので、画素電極１１８の電圧が低下する。
詳細には、画素容量１２０と蓄積容量１３０との直列接続において、画素容量１２０の他端（コモン電極）が電圧一定に保たれたまま、蓄積容量１３０の他端が電圧ΔＶだけ低下するので、画素電極１１８の電圧も低下する。
このため、当該直列接続点である画素電極１１８の電圧は、
Ｖｊ−｛Ｃs／（Ｃs＋Ｃpix）｝・ΔＶ
となり、走査信号ＹｉがＨレベルであったときのデータ信号の電圧Ｖｊよりも、ｉ行目の容量線１３２の電圧変化分ΔＶに、画素容量１２０および蓄積容量１３０の容量比｛Ｃs／（Ｃs＋Ｃpix）｝を乗じた値だけ低下することになる。すなわち、ｉ行目の容量線１
３２の電圧ＣｉがΔＶだけ低下すると、画素電極１１８の電圧は、走査信号ＹｉがＨレベルであったときのデータ信号の電圧Ｖｊよりも、｛Ｃs／（Ｃs＋Ｃpix）｝・ΔＶ（＝Δ
Ｖpixとする）だけ低下する。ただし、各部の寄生容量は無視している。
Next, when the scanning signal Yi becomes L level, as shown in FIG. 5B, the
Specifically, in the serial connection of the
Therefore, the voltage of the
Vj− {Cs / (Cs + Cpix)} · ΔV
Therefore, the capacitance ratio {Cs / (Cs + Cpix) of the
When the voltage Ci of 32 is reduced by ΔV, the voltage of the
Vpix). However, the parasitic capacitance of each part is ignored.
ここで、負極性書込が指定される（ｎ＋１）フレームにおいて、走査信号ＹｉがＨレベルのときのデータ信号Ｘｊは、画素電極１１８が電圧ΔＶpixだけ低下することを見越し
て電圧Ｖｊに設定される。すなわち、低下した後の画素電極１１８の電圧がコモン電極１０８の電圧ＬＣcomよりも低位であって両者の差電圧がｉ行ｊ列の階調に応じた値となる
ように設定される。
詳細には、本実施形態では、図７に示されるように、正極性書込となるｎフレームにおいて、データ信号が白色ｗに相当する電圧Ｖw(+)から黒色ｂに相当する電圧Ｖb(+)までの範囲であって、階調が低く（暗く）なるにつれて電圧ＬＣcomよりも高位側の電圧となる
場合に、負極性書込となる（ｎ＋１）フレームにおいて画素を白色ｗするときには電圧Ｖb(+)とし、画素を黒色ｂとする場合には電圧Ｖw(+)となるように正極性の電圧範囲と同一であって、その階調関係を逆転させた設定とする。第２に、（ｎ＋１）フレームにおいてデータ信号の電圧を書き込んだ後、画素電極１１８が電圧ΔＶpixだけ低下したときに、
当該画素電極１１８の電圧が負極性の白色に相当する電圧Ｖw(-)から黒色に相当する電圧Ｖb(-)までの範囲であって、電圧ＬＣcomを基準にして正極性の電圧と対称となるように
、容量線１３２の電圧ΔＶの低下分を設定する。
これにより、負極性書込を指定する（ｎ＋１）フレームにおいて、電圧ΔＶpixだけ低
下したときの画素電極１１８の電圧は、階調に応じた負極性の電圧、すなわち、白色ｗに相当する電圧Ｖw(-)から黒色ｂに相当する電圧Ｖb(-)までの範囲であって、階調が低く（暗く）なるにつれて電圧ＬＣcomよりも低位側の電圧にシフトする。
なお、図５では、ｉ行ｊ列の画素容量１２０および蓄積容量１３０について説明しているが、同様な動作は、走査線１１２および容量線１３２を兼用するｉ行の他の列についても同様に実行される。また、（ｎ＋１）フレームにおいては、ｎフレームと同様に、走査信号Ｙ０、１、Ｙ２、Ｙ３、…、Ｙ３２０、Ｙ３２１がこの順番にＨレベルとなるので、各行における動作は、１、２、３、…、３２０行の画素についても順番に実行される。
Here, in the (n + 1) frame in which negative polarity writing is designated, the data signal Xj when the scanning signal Yi is at the H level is set to the voltage Vj in anticipation that the
Specifically, in the present embodiment, as shown in FIG. 7, in the n frame for positive polarity writing, the data signal has a voltage Vb (+) corresponding to black b from a voltage Vw (+) corresponding to white w. ), And when the voltage becomes higher than the voltage LCcom as the gradation becomes lower (darker), the voltage Vb ( When the pixel is black b, the voltage range is the same as the positive voltage range so that the voltage Vw (+) is obtained, and the gradation relationship is reversed. Second, after writing the voltage of the data signal in the (n + 1) frame, when the
The voltage of the
As a result, in the (n + 1) frame designating negative polarity writing, the voltage of the
In FIG. 5, the
したがって、本実施形態では、負極性書込を指定する（ｎ＋１）フレームにおけるデータ線の電圧範囲ａは、正極性書込を指定するｎフレームと同じであるが、シフト後における画素電極１１８の電圧が、階調に応じた負極性電圧となる。これにより、本実施形態によれば、データ線駆動回路１９０を構成する素子の耐圧が狭くて済むだけでなく、容量が寄生するデータ線１１４における電圧振幅も狭くなるので、その寄生容量により無駄に電力が消費されることもなくなる。
すなわち、コモン電極１０８が電圧ＬＣcomに保たれるとともに、容量線１３２の電圧
を、各フレームにわたって一定とした構成において、画素容量１２０を交流駆動する場合、画素電極１１８に、あるフレームにおいて階調に応じて正極性の電圧Ｖw(+)から電圧Ｖb(+)までの範囲の電圧で書き込んだときには、階調に変化がなければ、次のフレームにおいて負極性に対応した電圧Ｖw(-)から電圧Ｖb(-)までの範囲であって、電圧ＬＣcomを基
準に反転させた電圧を書き込まなければならない。このため、コモン電極１０８の電圧が一定である構成において、容量線１３２の電圧一定としたとき、データ信号の電圧が図において範囲ｂにわたるので、データ線駆動回路１９０を構成する素子の耐圧も範囲ｂに対応させる必要があるだけでなく、容量が寄生するデータ線１１４において範囲ｂで電圧が変化すると、その寄生容量により無駄に電力が消費されることにもなるが、本実施形態では、このような不都合が解消されるのである。
Therefore, in this embodiment, the voltage range a of the data line in the (n + 1) frame designating the negative polarity writing is the same as the n frame designating the positive polarity writing, but the voltage of the
That is, when the
なお、本実施形態において、下方向走査の場合、図６に示されるように、正極性書込を指示するｎフレームにおいてｉ行目の容量線１３２の電圧Ｃｉは、１行上の走査信号Ｙ（ｉ−１）がＨレベルになったときにＴＦＴ１５５がオンすることにより第２給電線１６７の電圧Ｖslとなり、走査信号ＹｉがＨレベルになったときにＴＦＴ１５１がオンすることにより第１給電線１６５の電圧Ｖslとなり、１行下の走査信号Ｙ（ｉ＋１）がＨレベルになったときにＴＦＴ１５３がオンすることにより第２給電線１６７の電圧Ｖslとなる。このため、ｉ行目の容量線１３２の電圧Ｃｉは、正極性書込を指示するフレームにおいて電圧変化しない。
一方、負極性書込を指示するフレームにおいてｉ行目の容量線１３２の電圧Ｃｉは、１行下の走査信号Ｙ（ｉ＋１）がＨレベルになったときにＴＦＴ１５３がオンすることにより第２給電線１６７の電圧Ｖslとなり、走査信号ＹｉがＨレベルになったときにＴＦＴ１５１がオンすることにより第１給電線１６５の電圧Ｖshとなり、１行上の走査信号Ｙ（ｉ＋１）がＨレベルになったときにＴＦＴ１５３がオンすることにより第２給電線１６７の電圧Ｖslとなる。
このため、ｉ行目の容量線１３２の電圧Ｃｉは、負極性書込を指示するフレームにおいて、１行前の走査線が選択されたときに電圧変化せず、ｉ行目の走査線が選択されたときに電圧ΔＶだけ上昇し、１行後の走査線が選択されたときに電圧ΔＶだけ低下するので、正極性書込と負極性書込とにおいて、１つ前の走査線が選択されても電圧変化しないことになる。
なお、図６は、走査信号と容量線と画素電極との電圧関係を示す図であり、ｉ行ｊ列の画素電極１１８の電圧変化をＰix（i,j)で示している。
In the present embodiment, in the case of downward scanning, as shown in FIG. 6, the voltage Ci of the
On the other hand, in the frame instructing negative polarity writing, the voltage Ci of the
Therefore, the voltage Ci of the
FIG. 6 is a diagram showing the voltage relationship among the scanning signal, the capacitor line, and the pixel electrode, and the voltage change of the
以上の動作は、走査線１１２が０、１、２、３、…、３２０、３２１行目という順番で選択される下方向走査の場合の動作であったが、３２１、３２０、…、３、２、１、０行目の順番で選択される上方向走査の場合における動作については、第１に、走査線駆動回路１４０が、図４の括弧で示されるように、走査信号Ｙ３２１、Ｙ３２０、Ｙ３１９、Ｙ
１、Ｙ２、Ｙ３、Ｙ４、…、Ｙ１、Ｙ０を、この順番でＨレベルとする点と、容量線駆動回路１５０の動作については、ＴＦＴ１５３、１５５のオンオフの関係が逆となる点とにおいて、下方向転送の場合の動作と相違するが、他の点については、データ線駆動回路１９０の動作を含めて下方向走査の場合と共通である。
ここで、第２の点について説明すると、上方向走査の場合、例えばｉ行目に着目したときに、（ｎ＋１）フレームにおいてｉ行目の容量線１３２は、ｉ行目の走査線１１２が選択されて走査信号ＹｉがＨレベルになると、ｉ行目に対応するＴＦＴ１５１がオンするので、第１給電線１６５に供給される第１容量信号Ｖc1の電圧Ｖshとなり、次の（ｉ−１）行目の走査線１１２が選択されて走査信号Ｙ（ｉ−１）がＨレベルになると、ｉ行目に対応するＴＦＴ１５５がオンするので、第２給電線１６７に供給される第２容量信号Ｖc2の電圧Ｖslとなって、電圧ΔＶだけ低下する。このため、上方向走査の場合であっても、ある行に対応する容量線１３２は、自身に対応する行が選択された後、次の行が選択されると、電圧ΔＶだけ低下するので、下方向走査の場合と同様となる。
The above operation is an operation in the case of the downward scanning in which the
1, Y 2,
Here, the second point will be described. In the case of upward scanning, for example, when focusing on the i-th row, the i-
このように、本実施形態では、下方向走査でも、上方向走査でも、１行分の容量線１３２を駆動するのに、３つのＴＦＴ１５１、１５３、１５５で足り、さらに、別途の制御信号や制御電圧も不要である。このため、各行に対応した容量線１３２を駆動する容量線駆動回路１５０の構成が複雑化を回避した上で、下方向走査にも上方向走査にも対応することも可能である。
As described above, in this embodiment, three
なお、第１実施形態においては、図７に示されるように、正極性書込が指定されたときのデータ信号の電圧範囲と、負極性書込が指定されたときのデータ信号の電圧範囲とを一致させたが、完全に一致させなくても、容量線１３２の電圧変化によりデータ信号の電圧振幅を抑えることはできる。
In the first embodiment, as shown in FIG. 7, the voltage range of the data signal when the positive polarity writing is designated, and the voltage range of the data signal when the negative polarity writing is designated, However, the voltage amplitude of the data signal can be suppressed by the voltage change of the
なお、この説明では、第２容量信号Ｖc2を電圧Ｖslで一定とすることによって、正極性書込を指定するｎフレームにおいて走査信号Ｙ（ｉ＋１）がＨレベルになったときに、ｉ行目の容量線１３２の電圧を変化させない一方、負極性書込を指定する（ｎ＋１）フレームにおいて走査信号Ｙ（ｉ＋１）がＨレベルになったときに、ｉ行目の容量線１３２を電圧ΔＶだけ低下させて、走査信号ＹｉがＨレベルであったときに書き込んだ画素電極１１８を電圧ΔＶpixだけ低下させたが、これとは反対としても良い。
すなわち、図８に示されるように、第２容量信号Ｖc2を電圧Ｖshで一定とすることによって、負極性書込を指定するフレームにおいて走査信号Ｙ（ｉ＋１）がＨレベルになったときに、ｉ行目の容量線１３２の電圧を変化させない一方、正極性書込を指定するフレームにおいて走査信号Ｙ（ｉ＋１）がＨレベルになったときに、ｉ行目の容量線１３２を電圧ΔＶだけ上昇させて、走査信号ＹｉがＨレベルであったときに書き込んだ画素電極１１８を電圧ΔＶpixだけ上昇させる構成としても良い。
この構成において、データ信号の電圧関係は、図７（ａ）および図７（ｂ）を、電圧ＬＣcomを基準に反転させるとともに、正極性書込を負極性書込に、負極性書込を正極性書
込に、それぞれ読み替えれば良い。
In this description, by setting the second capacitance signal Vc2 to be constant at the voltage Vsl, when the scanning signal Y (i + 1) becomes H level in the n frame designating the positive writing, the i-th row While the voltage of the
That is, as shown in FIG. 8, by setting the second capacitance signal Vc2 to be constant at the voltage Vsh, when the scanning signal Y (i + 1) becomes H level in the frame designating negative polarity writing, i While the voltage of the
In this configuration, the voltage relationship of the data signal is reversed with respect to FIG. 7A and FIG. 7B with reference to the voltage LCcom, and positive writing is set to negative writing and negative writing is set to positive polarity. What is necessary is just to read each for sex writing.
さらに、この説明では、１フレームの期間において画素に書き込む極性をすべて同一とし、この書込極性を１フレームの期間毎に反転させた面反転方式としたが、１行毎に書込極性を反転する走査線（ライン）反転方式としても良い。
走査線反転方式とする場合、極性指示信号Ｐolは、図９に示されるように、水平走査期間（Ｈ）毎に反転するとともに、隣接するフレーム同士において、同一の走査信号がＨレベルとなる（同一の走査線が選択される）期間でみたときにも反転した関係となる。
また、第１容量信号Ｖc1は、極性指示信号ＰolがＬレベルであるときに電圧Ｖslとなり、極性指示信号ＰolがＨレベルであるときに電圧Ｖshとなる。
これにより、図９のｎフレームにおいて、奇数（１、３、５、…、３１９）行の容量線
１３２は、次の偶数（２、４、６、…、３２０）行の走査線１１２への走査信号がＨレベルになっても電圧変化しないが、偶数行の容量線１３２は、次の奇数行の走査線１１２への走査信号がＨレベルになったときに、電圧ΔＶだけ低下する。したがって、図９のｎフレームにおいて奇数行では図７（ａ）と同様な正極性書込が実行される一方、偶数行では図７（ｂ）と同様な負極性書込が実行される。
一方、図９の（ｎ＋１）フレームにおいて、奇数行の容量線１３２は、次の偶数行の走査線１１２への走査信号がＨレベルになったときに、電圧ΔＶだけ低下するが、偶数行の容量線１３２は、次の奇数行の走査線１１２への走査信号がＨレベルになっても電圧変化しない。したがって、図９の（ｎ＋１）フレームにおいて奇数行では図７（ｂ）と同様な負極性書込が実行される一方、偶数行では図７（ａ）と同様な正極性書込が実行される。
なお、図９においては、第２容量信号Ｖc2を電圧Ｖslとしたが、電圧Ｖshとして、容量線１３２の電圧をΔＶだけ上昇させる構成としても良い。
Furthermore, in this explanation, the polarity to be written to the pixels in the period of one frame is all the same, and the surface inversion method is used in which the writing polarity is inverted every period of one frame, but the writing polarity is inverted every row. A scanning line (line) inversion method may be used.
When the scanning line inversion method is used, the polarity instruction signal Pol is inverted every horizontal scanning period (H) as shown in FIG. 9, and the same scanning signal becomes H level in adjacent frames ( This relationship is also reversed when viewed during a period in which the same scanning line is selected.
The first capacitance signal Vc1 becomes the voltage Vsl when the polarity instruction signal Pol is at the L level, and becomes the voltage Vsh when the polarity instruction signal Pol is at the H level.
Accordingly, in the n frame of FIG. 9, the odd-numbered (1, 3, 5,..., 319) rows of
On the other hand, in the (n + 1) frame in FIG. 9, the odd-numbered
In FIG. 9, the second capacitance signal Vc2 is the voltage Vsl. However, the voltage Vsh may be used to increase the voltage of the
また、このように走査線反転方式とする場合に、図１０に示されるように、第２容量信号Ｖc2を電圧ＬＣcomで一定としても良い。
第２容量信号Ｖc2を電圧ＬＣcomで一定とした場合、図１０のｎフレームにおいて、奇
数行の容量線１３２は、次の偶数行の走査線１１２への走査信号がＨレベルになったときに、電圧Ｖslから電圧ＬＣcomに上昇し、偶数行の容量線１３２は、次の奇数行の走査線
１１２への走査信号がＨレベルになったときに、電圧Ｖshから電圧ＬＣcomに下降する一
方、（ｎ＋１）フレームにおいて、奇数行の容量線１３２は、次の偶数行の走査線１１２への走査信号がＨレベルになったときに、電圧Ｖshから電圧ＬＣcomに下降し、偶数行の
容量線１３２は、次の奇数行の走査線１１２への走査信号がＨレベルになったときに、電圧Ｖslから電圧ＬＣcomに上昇する。
ここで、電圧Ｖslから電圧ＬＣcomへの上昇分と、電圧ＬＣcomから電圧Ｖslへの変化分を等しくΔＶとしたとき、図１１に示されるように、ｉ行目の画素電極では、走査信号ＹｉがＨレベルになったときに書き込んだ電圧を、走査信号Ｙ（ｉ＋１）がＨレベルになったときにｉ行目の容量線１３２を電圧ΔＶだけ変化させることによって、電圧ΔＶpixだ
けシフトさせる動作が、正極性書込と負極性書込とで１フレームの期間毎に交互に実行される。
Further, when the scanning line inversion method is used in this way, the second capacitance signal Vc2 may be constant at the voltage LCcom as shown in FIG.
When the second capacitance signal Vc2 is constant at the voltage LCcom, in the n frame of FIG. 10, when the scanning signal to the next even-numbered
Here, when the amount of increase from the voltage Vsl to the voltage LCcom and the amount of change from the voltage LCcom to the voltage Vsl are equally ΔV, as shown in FIG. The operation of shifting the voltage written when the signal becomes H level by the voltage ΔVpix by changing the
ここで、データ信号は、正極性書込が指定されたときの電圧範囲ａに、負極性書込が指定されたときの電圧範囲を一致させるようにすれば、図４と同様な効果を奏する。すなわち、図１２に示されるように、正極性書込となるｎフレームにおいて、電圧範囲ａの中心が電圧ＬＣcomに一致するように設定するとともに、電圧ΔＶpixだけ上昇したときに、電圧Ｖw(+)から電圧Ｖb(+)までの範囲にシフトし、電圧ΔＶpixだけ下降したときに、電圧
Ｖw(-)から電圧Ｖb(-)までの範囲にシフトするように電圧ΔＶ（＝Ｖsh−ＬＣcom＝ＬＣcom−Ｖsl）を設定すれば良い。ただし、図１２における電圧範囲ａは、正極性書込が指定される場合、白色ｗ側が低位となり黒色ｂ側が高位となるが、負極性書込が指定される場合、白色ｗ側が高位となり黒色ｂ側が低位となり、階調の関係が逆転する。
なお、正極性書込が指定されたときのデータ信号の電圧範囲と、負極性書込が指定されたときのデータ信号の電圧範囲とを一致させなくても、容量線１３２の電圧変化によりデータ信号の電圧振幅を抑えることはできる。
Here, the data signal has the same effect as in FIG. 4 if the voltage range a when the negative polarity writing is designated matches the voltage range a when the positive polarity writing is designated. . That is, as shown in FIG. 12, when the center of the voltage range a is set to coincide with the voltage LCcom in the n frame for positive polarity writing, and the voltage Vw (+) increases when the voltage ΔVpix increases. To the voltage Vb (+), and when the voltage ΔVpix falls, the voltage ΔV (= Vsh−LCcom = LCcom−) so as to shift to the range from the voltage Vw (−) to the voltage Vb (−). Vsl) may be set. However, in the voltage range a in FIG. 12, when positive polarity writing is specified, the white w side is low and the black b side is high, but when negative polarity writing is specified, the white w side is high and black b The side becomes low, and the relationship of gradation is reversed.
Note that even if the voltage range of the data signal when the positive polarity writing is designated and the voltage range of the data signal when the negative polarity writing is designated do not coincide with each other, the data changes due to the voltage change of the
ところで、図３に示されるように、第１給電線１６５と第２給電線１６７とは、走査線１１２と（絶縁を保った上で）交差するために寄生容量が発生する。したがって、第１給電線１６５と第２給電線１６７との電位が変化すると、この寄生容量によって無駄な電力が消費されることになる。一般に、この寄生容量をＣ、変化電圧をＶ、変化頻度（周波数）をｆとすると、消費電力はＣＶ２ｆで表せる。そこで、図１３に示されるように、第２容量信号Ｖc2の電圧波形を第１容量信号Ｖc1と同じとし、その電圧振幅を、図４における第１容量信号Ｖc1の半分にする。すると、図９の場合と同様に、正極性書込と負極性書込
とを走査線毎に交互に実行する走査線反転方式が行われることになる。
ここで、第１給電線１６５と第２給電線１６７との寄生容量による消費電力は、それぞれ、
Ｃ（Ｖ／２）２ｆ
となるが、第１給電線１６５と第２給電線１６７との両方が変化するので、結局、
２Ｃ（Ｖ／２）２ｆ＝（１／２）ＣＶ２ｆ
となって、図９の場合に比べて、第１給電線１６５と第２給電線１６７とによる消費電力を半減することが出来る。
なお、第１容量信号Ｖc1、第２容量信号Ｖc2を図１３に示されるように変化させた場合に、データ信号の電圧は、例えば図１２に示されるように電圧範囲を規定すれば良い。
By the way, as shown in FIG. 3, the first
Here, the power consumption due to the parasitic capacitances of the
C (V / 2) 2 f
However, since both the
2C (V / 2) 2 f = (1/2) CV 2 f
Thus, compared with the case of FIG. 9, the power consumption by the
Note that when the first capacitance signal Vc1 and the second capacitance signal Vc2 are changed as shown in FIG. 13, the voltage range of the data signal may be defined as shown in FIG. 12, for example.
また、図１３に示されるように、第１容量信号Ｖc1、第２容量信号Ｖc2を変化させる場合、下方向走査の場合に例えば１行目に着目したとき、（ｎ＋１）フレームにおいて、１つ前の走査信号Ｙ０がＨレベルになると、１行目に対応するＴＦＴ１５５がオンするので、１行目の容量線１３２が、ハイ・インピーダンス状態における保持電圧Ｖslから電圧Ｖshに電圧ΔＶだけ上昇する。この電圧ΔＶの上昇により、１行目の画素容量１２０は階調に応じた電圧からシフトしてしまうことになる。
一方、ｎフレームにおいて、１行目の容量線１３２は、走査信号Ｙ０がＨレベルとなったときに、ハイ・インピーダンス状態における保持電圧Ｖshから電圧Ｖslに電圧ΔＶだけ低下するので、この電圧ΔＶの低下により、１行目の画素容量１２０は階調に応じた電圧からシフトする。
このため、（ｎ＋１）フレームと、ｎフレームとにおいて、直前の走査線による選択によって容量線の電圧変動は、結局打ち消し合うので、階調に応じた電圧からシフトするものの、画素容量１２０に直流成分が印加されることはない。
また、階調に応じた電圧からシフトすることになるが、このシフト期間は、水平走査期間（Ｈ）に過ぎない。この期間（Ｈ）は、電圧実効値の単位期間である１フレームの期間の１／３２２以下（走査線全数の逆数以下）であるので、画素容量１２０の電圧実効値に与える影響はほとんど無視できるほど小さい、といって良い。
Further, as shown in FIG. 13, when changing the first capacitance signal Vc1 and the second capacitance signal Vc2, when focusing on the first row in the case of downward scanning, for example, in the (n + 1) frame, the previous one When the scanning signal Y0 becomes H level, the
On the other hand, in the n frame, when the scanning signal Y0 becomes the H level, the
For this reason, in the (n + 1) frame and the n frame, the voltage variation of the capacitance line is canceled by the selection by the immediately preceding scanning line. Is not applied.
Further, the voltage is shifted from the voltage corresponding to the gradation, but this shift period is only the horizontal scanning period (H). Since this period (H) is 1/322 or less (less than the reciprocal of the total number of scanning lines) of one frame period which is a unit period of the voltage effective value, the influence on the voltage effective value of the
＜第２実施形態＞
上述した第１実施形態では、ｉ行目の容量線１３２は、走査信号Ｙ（ｉ−１）、Ｙｉ、Ｙ（ｉ＋１）がいずれもＬレベルであれば、ハイ・インピーダンス状態となるので、寄生容量を介して結合する部分の電圧変動の影響を受けやすくなる。
そこで、容量線１３２をハイ・インピーダンス状態とさせずに電位を確定させた第２実施形態について説明する。
<Second Embodiment>
In the first embodiment described above, the
Therefore, a second embodiment in which the potential is determined without setting the
図１４は、本発明の第２実施形態に係る電気光学装置の構成を示すブロック図であり、図１５は、第２実施形態における素子基板のうち、容量線駆動回路１５０と表示領域１００との境界付近の構成を示す平面図である。
第２実施形態に係る電気光学装置が、図１に示した第１実施形態に係る電気光学装置と相違する点は、主に、容量線駆動回路１５０において、行毎に、さらにＴＦＴ１５７、１５９が設けられている点（相違点１）と、第２に、第１ゲート信号線１６１、第２ゲート線１６２およびオフ電圧給電線１６３が設けられている点（相違点２）とである。
FIG. 14 is a block diagram showing a configuration of the electro-optical device according to the second embodiment of the present invention. FIG. 15 shows the capacitance
The electro-optical device according to the second embodiment is different from the electro-optical device according to the first embodiment shown in FIG. 1 mainly in that, in the capacitor
ここで、相違点１についてｉ行目で詳述すると、まず、ＴＦＴ１５３のゲート電極と、ＴＦＴ１５５のソース電極およびドレイン電極との接続先が変更されている。すなわち、ＴＦＴ１５３のゲート電極は、ＴＦＴ１５５、１５７、１５９の共通ドレイン電極に接続され、ＴＦＴ１５５のソース電極は、第２ゲート線１６２に接続されている。
一方、ＴＦＴ１５７（第４トランジスタ）のゲート電極は、ｉ行目の走査線１１２に接続され、そのソース電極は、オフ電圧給電線１６３に接続されている。ＴＦＴ１５９（第
５トランジスタ）のゲート電極は、（ｉ＋１）行目の走査線１１２に接続され、そのソース電極は、第１ゲート信号線１６１に接続されている。
Here, the
On the other hand, the gate electrode of the TFT 157 (fourth transistor) is connected to the i-
次に、相違点２について説明すると、制御回路２０は、第１ゲート信号線１６１にオン電圧Ｖonを供給し、第２ゲート信号線１６２にオン電圧Ｖonまたはオフ電圧Ｖoffを供給
し、オフ電圧給電線１６３にオフ電圧Ｖoffを供給する。なお、ここでは、第２ゲート信
号線１６２にオン電圧Ｖonを供給する場合を想定する。
なお、オン電圧Ｖonとは、それがＴＦＴ１５３のゲート電極に印加された場合に当該ＴＦＴ１５３をオンさせる電圧（例えば電圧Ｖdd）であり、オフ電圧Ｖoffとは、それがＴ
ＦＴ１５３のゲート電極に印加されたとしても、当該ＴＦＴ１５３がオフにさせる電圧（例えば接地電位Ｇnd）である。
Next, the difference 2 will be described. The
The on-voltage Von is a voltage (for example, voltage Vdd) that turns on the
Even if it is applied to the gate electrode of the
この第２実施形態は、第１形態において容量線１３２をハイ・インピーダンス状態とさせずに第２給電線の電圧に確定させるものである。ここで、容量線１３２の電圧が非選択期間において変化すると、画素容量１２０に保持される電圧実効値が変化してしまうので、第２実施形態では、第１実施形態における図４と同様に、第１容量信号Ｖc1が、正極性書込が指定されるフレームの期間では電圧Ｖslとなる一方、負極性書込が指定されるフレームの期間では電圧Ｖshとなり、第２容量信号Ｖc2が電圧Ｖslで一定とする。
In the second embodiment, the voltage of the second feeder line is determined without setting the
第２実施形態の動作について、下方向走査であって、正極性書込が指定されるフレームの期間である場合に、ｉ行目について説明する。
まず、ｉ行目よりも１行上の（ｉ−１）行目の走査線１１２が選択されて走査信号Ｙ（ｉ−１）がＨレベルになると、ｉ行目のＴＦＴ１５５がオンするので、ＴＦＴ１５３のゲート電極が第２ゲート信号線１６２のオン電圧Ｖonとなる。このため、ＴＦＴ１５３がオンとなるので、ｉ行目の容量線１３２は、第２給電線１６７の電圧Ｖslとなる。
次に、ｉ行目の走査線１１２が選択されると、走査信号Ｙ（ｉ−１）がＬレベルになるので、ｉ行目にあってはＴＦＴ１５５がオフする。また、ｉ行目の走査線１１２が選択されると、走査信号ＹｉがＨレベルになるので、ｉ行目のＴＦＴ１５１、１５７がオンになる。ＴＦＴ１５７がオン、ＴＦＴ１５５がオフであるので、ＴＦＴ１５３のゲート電極は、オフ電圧給電線１６３の電圧Ｖoffとなる。このため、ＴＦＴ１５３がオフとなる一方
、ＴＦＴ１５１がオンであるので、ｉ行目の容量線１３２は、第１給電線１６５の電圧Ｖslとなる。
The operation of the second embodiment will be described for the i-th row when it is a downward scanning and is a period of a frame in which positive polarity writing is designated.
First, when the (i−1) -
Next, when the
続いて、ｉ行目よりも１行下の走査線１１２が選択されると、走査信号ＹｉがＬレベルになるので、ｉ行目にあってはＴＦＴ１５１、１５７がオフする。また、（ｉ＋１）行目の走査線１１２が選択されると、走査信号Ｙ（ｉ＋１）がＨレベルになるので、ｉ行目のＴＦＴ１５９がオンになる。ＴＦＴ１５７がオフ、ＴＦＴ１５９がオンであるので、ＴＦＴ１５３のゲート電極は、第１ゲート信号線１６１の電圧Ｖonとなる。このため、ＴＦＴ１５３がオンとなる一方、ＴＦＴ１５１がオフであるので、ｉ行目の容量線１３２は、第２給電線１６７の電圧Ｖslとなる。
Subsequently, when the
さらに、ｉ行目よりも２行下の走査線１１２が選択されると、走査信号Ｙ（ｉ＋１）がＬレベルになるので、ｉ行目にあってはＴＦＴ１５９がオフする。このため、ｉ行目のＴＦＴ１５３のゲート電極は、どこにも接続されないハイ・インピーダンス状態となるが、その寄生容量によって直前状態である電圧Ｖonに保持される。したがって、ＴＦＴ１５３のオン状態が継続するので、ｉ行目の容量線１３２は、第２給電線１６７の電圧Ｖslに維持される。
Further, when the
このように、第２実施形態では、下方向走査の場合に、走査信号Ｙ（ｉ−１）→Ｙｉ→Ｙ（ｉ＋１）が順番にＨレベルとなったとき、ｉ行目の容量線１３２は、第２給電線１６
７→第１給電線１６５→第２給電線１６７という順番に接続されて、以降、第２給電線１６７への接続が継続するが、正極性書込が指定されるフレームの期間である場合、第１給電線１６５に供給される第１容量信号Ｖc1の電圧は、第２給電線１６７に供給される第２容量信号Ｖc2と等しい電圧Ｖslであるので、電圧変化が生じない。
一方、下方向走査の場合に、負極性書込が指定されるフレームの期間である場合にも、ｉ行目の容量線１３２は、同じように第１給電線１６５および第２給電線１６７に接続される。ただし、負極性書込が指定されるフレームの期間である場合、第１容量信号Ｖc1の電圧Ｖslとなるので、ｉ行目の容量線１３２は、走査信号ＹｉがＨレベルになったときに電圧ΔＶだけ上昇し、走査信号Ｙ（ｉ＋１）がＨレベルになったときに電圧ΔＶだけ下降する。
As described above, in the second embodiment, when the scanning signal Y (i−1) → Yi → Y (i + 1) sequentially becomes H level in the case of downward scanning, the i-
7 → first
On the other hand, in the case of the downward scanning, the i-
したがって、第２実施形態においても、第１実施形態と同様な動作となる。加えて、第２実施形態では、容量線１３２は、第１給電線１６５または第２給電線１６７に接続されて、ハイ・インピーダンス状態にはならない。このため、第１実施形態のように、ハイ・インピーダンス状態であるときに、寄生容量を介して結合する部分（走査線１１２やデータ線１１４など）の電圧変化により、容量線１３２が電圧変動して、画素容量１２０に保持電圧に影響を与える、という懸念がない。
また、第２実施形態では、非選択期間において第２容量信号Ｖc2の電圧が変化しなければ良いので、図４に示すほか、図８、図９、図１０に示した波形としても良い。
Therefore, also in the second embodiment, the operation is the same as that of the first embodiment. In addition, in the second embodiment, the
In the second embodiment, since the voltage of the second capacitance signal Vc2 does not have to change during the non-selection period, the waveforms shown in FIGS. 8, 9, and 10 may be used in addition to those shown in FIG.
なお、上述した例では、第２ゲート信号線１６２にオン電圧Ｖonを供給する構成で説明したが、オフ電圧Ｖoffを供給しても良い場合を後述するために、敢えて第２ゲート信号
線１６２を、第１ゲート信号線１６１とを別々の信号線とした。
このため、ＴＦＴ１５５のソース電極にオン電圧Ｖonを供給するのであれば、図１６に示されるように、第１ゲート信号線１６１と第２ゲート信号線１６２とを、オン電圧Ｖonを供給する共通ゲート信号線１６１ｂとして兼用する構成としても良い。図１７は、共通ゲート信号線１６１ｂとして兼用する構成における素子基板のうち、容量線駆動回路１５０と表示領域１００との境界付近の構成を示す平面図であり、図１５に示す例として比較して、容量線駆動回路１５０への信号線を１本省略することが可能となる。
In the example described above, the ON voltage Von is supplied to the second
Therefore, if the ON voltage Von is supplied to the source electrode of the
一方、第２実施形態において、第２ゲート信号線１６２にオフ電圧Ｖoffを供給しても
良い。第２ゲート信号線１６２にオフ電圧Ｖo ffを供給すると、例えば下方向走査の場合に、ｉ行目でみれば、１行上の走査信号Ｙ（ｉ−１）がＨレベルになったとき、ｉ行目のＴＦＴ１５３がオフする。このため、ｉ行目の容量線１３２は、走査信号Ｙ（ｉ−１）がＨレベルになる期間だけ、一時的にハイ・インピーダンス状態となるが、この期間は、非選択期間の末端であり、１水平走査期間（Ｈ）に過ぎないので、仮に容量線１３２が電圧変動しても、画素容量１２０の電圧実効値には与える影響は極めて小さい。
ここで、第１ゲート線１６１と第２ゲート線１６２とは、機能的にみると、下方向走査と上方向走査とで互いの関係が逆転するので、第１ゲート信号線１６１にオフ電圧Ｖoff
を供給しても良いことになる。
On the other hand, in the second embodiment, the off voltage Voff may be supplied to the second
Here, the
May be supplied.
なお、上述した容量線駆動回路１５０において、第１実施形態（図１）においては、ｉ行目に対応するＴＦＴ１５３のゲート電極を（ｉ＋１）行目の走査線１１２に接続し、第２実施形態（図１４）においては、ｉ行目に対応するＴＦＴ１５９のゲート電極を（ｉ＋１）行目の走査線１１２に接続した。一方、第１および第２実施形態では、ｉ行目に対応するＴＦＴ１５５のゲート電極を（ｉ−１）行目の走査線１１２に接続した。すなわち、ｉ行目に対して、１行上の（ｉ−１）行目および１行下の（ｉ＋１）行目の走査線が選択されたときに、ｉ行目の容量線１３２を第２給電線１６７に接続する構成とした。
本発明は、ｉ行目の容量線１３２を第２給電線１６７に接続するタイミングを、ｉ行目に隣接する（ｉ−１）行目および（ｉ＋１）行目の走査線１１２が選択するタイミングと
したが、すなわち、「１」だけ離間した行の走査線が選択されるタイミングとしたが、離間する行は「１」に限られず、一定の行数ｍ（ｍは２以上の整数）だけ離間しても良い。
ただし、ｍが多くなると、例えばｍが「３」であれば、第１実施形態でいえば、ｉ行目のＴＦＴ１５３のゲート電極を（ｉ＋３）行目の走査線１１２に接続し、さらに、ｉ行目のＴＦＴ１５５のゲート電極を（ｉ−３）行目の走査線１１２に接続する必要があるために配線が複雑化するだけでなく、３１８〜３２０行目の容量線１３２に対応するＴＦＴ１５３を駆動するために、３２１〜３２３行目のダミー走査線が、１、２、３行目に容量線１３２に対応するＴＦＴ１５５を駆動するために、「−２」、「−１」、「０」行目のダミーの走査線１１２が、それぞれ必要となる。
一方、各実施形態のようにｍが「１」であれば、帰線期間をなくして、第１実施形態でいえば、３２０行目に対応するＴＦＴ１５３のゲート電極を、１行目の走査線１１２に接続し、１行目に対応するＴＦＴ１５５のゲート電極を、３２０行目の走査線１１２に接続して循環させる構成とすれば、ダミーの走査線を設ける必要がなくなる。
さらに、コモン電極１０８の電圧Ｖcomを、正極性書込が指定されたときに低位とし、
負極性書込が指定されたときに高位として切り替える構成でも良い。
In the capacitance
In the present invention, the timing at which the (i−1) -th row and the (i + 1) -
However, when m increases, for example, if m is “3”, in the first embodiment, the gate electrode of the
On the other hand, if m is “1” as in each embodiment, the blanking period is eliminated, and in the first embodiment, the gate electrode of the
Furthermore, the voltage Vcom of the
A configuration may be adopted in which high-order switching is performed when negative polarity writing is designated.
また、各実施形態では、画素容量１２０として画素電極１１８とコモン電極１０８とで液晶１０５を挟持して、液晶にかかる電界方向を基板面垂直方向とした構成としたが、画素電極、絶縁層およびコモン電極とを積層して、液晶にかかる電界方向を基板面水平方向とした構成としても良い。
また、上述した各実施形態では、画素容量１２０を単位としてみたときに、１フレームの期間毎に書込極性を反転したが、その理由は、画素容量１２０を交流駆動するために過ぎないので、その反転周期は２フレームの期間以上の周期であっても良い。
さらに、画素容量１２０はノーマリーホワイトモードとしたが、電圧無印加状態において暗い状態となるノーマリーブラックモードとしても良い。また、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３画素で１ドットを構成して、カラー表示を行うとしても良いし、さらに、別の１色（例えばシアン（Ｃ））を追加し、これらの４色の画素で１ドットを構成して、色再現性を向上させる構成としても良い。
In each embodiment, the
In each of the above-described embodiments, when the
Furthermore, although the
上述した説明では、書込極性の基準をコモン電極１０８に印加される電圧ＬＣcomとし
ているが、これは、画素１１０におけるＴＦＴ１１６が理想的なスイッチとして機能する場合であり、実際には、ＴＦＴ１１６のゲート・ドレイン電極間の寄生容量に起因して、オンからオフに状態変化するときにドレイン（画素電極１１８）の電位が低下する現象（プッシュダウン、突き抜け、フィールドスルーなどと呼ばれる）が発生する。液晶の劣化を防止するため、画素容量１２０については交流駆動としなければならないが、コモン電極１０８への印加電圧ＬＣcomを書込極性の基準として交流駆動すると、プッシュダウン
のために、負極性書込による画素容量１２０の電圧実効値が、正極性書込による実効値よりも若干大きくなってしまう（ＴＦＴ１１６がｎチャネルの場合）。このため、実際には、書込極性の基準電圧とコモン電極１０８の電圧ＬＣcomとを別々とし、詳細には、書込
極性の基準電圧を、プッシュダウンの影響が相殺されるように、電圧ＬＣcomよりも高位
側にオフセットして設定するようにしても良い。
さらに、蓄積容量１３０は、直流的には絶縁されているので、第１給電線１６５と第２給電線１６７に印加されている電位差だけが上述の関係となっていればよく、例えば電圧ＬＣcomとの電位差は何ボルトであっても構わない。
In the above description, the reference of the writing polarity is the voltage LCcom applied to the
Further, since the
＜電子機器＞
次に、上述した実施形態に係る電気光学装置１０を表示装置として有する電子機器について説明する。図１８は、いずれかの実施形態に係る電気光学装置１０を、ビューファインダに適用したビデオカメラの構成を示す斜視図である。
この図に示されるように、ビデオカメラ２２００の本体２２１０には、ビューファイン
ダとして用いられる電気光学装置１０のほか、光学系２２１２、ハンドグリップ２２１４などが設けられる。ここで、電気光学装置１０の表示領域１００は、軸２２２４を中心に回動自在となるように、ヒンジ２２１６に取り付けられ、さらに、ヒンジ２２１６は、軸２２２２を中心にして、本体２２１０に対し開閉する構造となっている。
<Electronic equipment>
Next, an electronic apparatus having the electro-
As shown in this figure, the
このため、電気光学装置１０は、図に示される態様と、撮影者が図の奥側に位置してファインダとして用いる態様とでは、表示画像の上下左右が反転した関係にさせる必要がある。ここで、本実施形態では、上述したように走査線駆動回路１４０による垂直走査方向を逆向きとし、さらに、データ線駆動回路１９０による水平走査方向を逆向きとすれば、表示画像の上下左右を反転させることができる。
For this reason, the electro-
なお、電気光学装置１０が適用される電子機器としては、図１８に示されるビデオカメラの他にも、垂直走査方向の切り替える必要のある機器、例えば、携帯電話や、デジタルスチルカメラ、ノートパソコン、液晶テレビ、ビデオレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネル等などの機器が挙げられる。そして、これらの各種電子機器の表示装置として、上述した電気光学装置１０が適用可能であることは言うまでもない。
As an electronic apparatus to which the electro-
１０…電気光学装置、２０…制御回路、１００…表示領域、１０８…コモン電極、１１０…画素、１１２…走査線、１１４…データ線、１１６…ＴＦＴ、１２０…画素容量、１３０…蓄積容量、１３２…容量線、１４０…走査線駆動回路、１５０…容量線駆動回路、１５１、１５３、１５５、１５７、１５９…ＴＦＴ、１６１…第１ゲート信号線、１６１ｂ…共通ゲート信号線、１６２…第２ゲート信号線、１６３…オフ電圧給電線、１６５…第１給電線、１６７…第２給電線、２２００…ビデオカメラ
DESCRIPTION OF
Claims (8)
複数列のデータ線と、
前記複数行の走査線に対応して設けられた複数の容量線と、
前記複数行の走査線と前記複数列のデータ線との交差に対応して設けられた複数の画素と、
を備えた電気光学装置の駆動回路であって、
前記複数の画素の各々は、
画素スイッチング素子と、画素容量と、蓄積容量とを有し、
前記画素スイッチング素子は、一端が自身に対応するデータ線に接続されるとともに、自身に対応する走査線が選択されたときに一端と他端との間で導通状態となり、
前記画素容量の一端は、前記画素スイッチング素子の他端に接続され、前記画素容量の他端はコモン電極であり、
前記蓄積容量は、前記画素容量の一端と前記走査線に対応して設けられた容量線との間に介挿され、
前記走査線を所定の順番で選択する走査線駆動回路と、
前記一の走査線に対応して設けられた一の容量線に対し、
当該一の走査線が選択されたときに第１給電線を選択し、当該一の走査線から所定行下および上に離間した走査線が選択されたときに第２給電線を選択して、それぞれ選択した給電線の電圧を印加する容量線駆動回路と、
を具備することを特徴とする記載の電気光学装置の駆動回路。 Multiple rows of scanning lines;
Multiple columns of data lines;
A plurality of capacitance lines provided corresponding to the plurality of rows of scanning lines;
A plurality of pixels provided corresponding to intersections of the plurality of rows of scanning lines and the plurality of columns of data lines;
A drive circuit for an electro-optical device comprising:
Each of the plurality of pixels is
A pixel switching element, a pixel capacitor, and a storage capacitor;
The pixel switching element has one end connected to a data line corresponding to itself, and becomes conductive between the one end and the other end when a scanning line corresponding to the pixel switching element is selected,
One end of the pixel capacitor is connected to the other end of the pixel switching element, and the other end of the pixel capacitor is a common electrode,
The storage capacitor is interposed between one end of the pixel capacitor and a capacitor line provided corresponding to the scanning line,
A scanning line driving circuit for selecting the scanning lines in a predetermined order;
For one capacitance line provided corresponding to the one scanning line,
When the one scanning line is selected, the first feeding line is selected, and when the scanning line separated from the one scanning line by a predetermined row and above is selected, the second feeding line is selected, A capacitive line drive circuit for applying the voltage of each selected feeder line;
A drive circuit for an electro-optical device according to claim 1.
当該一の容量線を、
当該一の走査線に対し下または上方向の一方で所定行離間した走査線の選択が終了してから、当該一の走査線に対して下または上方向の他方で所定行離間した走査線が選択されるまで、
ハイ・インピーダンス状態とする
ことを特徴とする請求項１に記載の電気光学装置の駆動回路。 The capacitor line driving circuit includes:
The one capacitance line
After the selection of the scanning line separated by a predetermined line in one of the downward or upward directions with respect to the one scanning line is completed, the scanning line separated by a predetermined line in the other of the downward or upward direction with respect to the one scanning line Until selected
The drive circuit of the electro-optical device according to claim 1, wherein the driving circuit is in a high impedance state.
前記容量線の各々に対応して、第１、第２および第３トランジスタを有し、
一の容量線に対応する前記第１トランジスタは、ゲート電極が当該一の容量線に対応する走査線に接続され、ソース電極が前記第１給電線に接続され、
前記第２トランジスタは、ゲート電極が当該一の走査線に対して下または上方向の一方で所定行離間した走査線に接続され、ソース電極が前記第２給電線に接続され、
前記第３トランジスタは、ゲート電極が当該一の走査線に対して下または上方向の他方で所定行離間した走査線に接続され、ソース電極が前記第２給電線に接続されて、
前記第１、第２および第３トランジスタのドレイン電極が当該一の容量線に共通接続された
ことを特徴とする請求項１に記載の電気光学装置の駆動回路。 The capacitor line driving circuit includes:
Corresponding to each of the capacitance lines, there are first, second and third transistors,
The first transistor corresponding to one capacitance line has a gate electrode connected to a scanning line corresponding to the one capacitance line, a source electrode connected to the first power supply line,
In the second transistor, a gate electrode is connected to a scanning line that is spaced apart by a predetermined row in one of the lower and upper directions with respect to the one scanning line, a source electrode is connected to the second feeding line,
The third transistor has a gate electrode connected to a scanning line spaced apart by a predetermined row on the other side in the lower or upper direction with respect to the one scanning line, and a source electrode connected to the second feeding line,
The drive circuit of the electro-optical device according to claim 1, wherein drain electrodes of the first, second, and third transistors are commonly connected to the one capacitor line.
当該一の走査線に対して下または上方向の一方で所定行離間した走査線が選択されてから、当該一の走査線に対して下または上方向の他方で所定行離間した走査線が選択されるまで、前記第２給電線を選択し続ける
ことを特徴とする請求項１に記載の電気光学装置の駆動回路。 The capacitor line driving circuit includes:
A scanning line separated by a predetermined line in one of the downward or upward directions with respect to the one scanning line is selected, and then a scanning line separated by a predetermined line in the other of the downward or upward direction with respect to the one scanning line is selected. The drive circuit for the electro-optical device according to claim 1, wherein the second feeder line is continuously selected until the second feeder line is selected.
前記容量線の各々に対応して、第１乃至第５トランジスタを有し、
一の容量線に対応する前記第１トランジスタは、ゲート電極が当該一の容量線に対応する走査線に接続され、ソース電極が前記第１給電線に接続され、
前記第２トランジスタのソース電極は、前記第２給電線に接続され、
前記第３トランジスタは、ゲート電極が当該一の走査線に対応する走査線に接続され、ソース電極が、オフ電圧が給電されるオフ電圧給電線に接続され、
前記第４トランジスタは、ゲート電極が当該一の走査線に対して下または上方向の一方で所定行離間した走査線に接続され、ソース電極が、オン電圧または前記オフ電圧のいずれかが給電される第１ゲート信号線に接続され、
前記第５トランジスタは、ゲート電極が当該一の走査線に対して下または上方向の他方で所定行離間した走査線に接続され、ソース電極が、前記オン電圧または前記オフ電圧のいずれかが給電される第２ゲート信号線に接続され、
前記第３乃至第５トランジスタのドレイン電極が前記第２トランジスタのゲート電極に共通接続され、
前記第１および第２トランジスタのドレイン電極が当該一の容量線に共通接続された
ことを特徴とする請求項１に記載の電気光学装置の駆動回路。 The capacitor line driving circuit includes:
Corresponding to each of the capacitance lines, there are first to fifth transistors,
The first transistor corresponding to one capacitance line has a gate electrode connected to a scanning line corresponding to the one capacitance line, a source electrode connected to the first power supply line,
A source electrode of the second transistor is connected to the second feeder;
The third transistor has a gate electrode connected to a scan line corresponding to the one scan line, a source electrode connected to an off-voltage power supply line to which an off-voltage is supplied,
In the fourth transistor, a gate electrode is connected to a scanning line that is spaced apart from the scanning line by one predetermined line in the lower or upper direction, and a source electrode is supplied with either the on-voltage or the off-voltage. Connected to the first gate signal line,
In the fifth transistor, a gate electrode is connected to a scanning line separated by a predetermined row on the other side in the lower or upper direction with respect to the one scanning line, and a source electrode is supplied with either the on-voltage or the off-voltage. Connected to the second gate signal line,
The drain electrodes of the third to fifth transistors are commonly connected to the gate electrode of the second transistor,
The drive circuit of the electro-optical device according to claim 1, wherein drain electrodes of the first and second transistors are commonly connected to the one capacitance line.
ことを特徴とする請求項５に記載の電気光学装置の駆動回路。 The drive circuit of the electro-optical device according to claim 5, wherein the first and second gate signal lines are shared and the on-voltage is supplied.
複数列のデータ線と、
前記複数行の走査線に対応して設けられた複数の容量線と、
前記複数行の走査線と前記複数列のデータ線との交差に対応して設けられた複数の画素と、
を備えた電気光学装置であって、
前記複数の画素の各々は、
画素スイッチング素子と、画素容量と、蓄積容量とを有し、
前記画素スイッチング素子は、一端が自身に対応するデータ線に接続されるとともに、自身に対応する走査線が選択されたときに一端と他端との間で導通状態となり、
前記画素容量の一端は、前記画素スイッチング素子の他端に接続され、前記画素容量の他端はコモン電極であり、
前記蓄積容量は、前記画素容量の一端と前記走査線に対応して設けられた容量線との間に介挿された画素と、
前記走査線を所定の順番で選択する走査線駆動回路と、
前記一の走査線に対応して設けられた一の容量線に対し、
当該一の走査線が選択されたときに第１給電線を選択し、当該一の走査線から所定行上および下に離間した走査線が選択されたときに第２給電線を選択して、それぞれ選択した給電線の電圧を印加する容量線駆動回路と、
を具備することを特徴とする電気光学装置。 Multiple rows of scanning lines;
Multiple columns of data lines;
A plurality of capacitance lines provided corresponding to the plurality of rows of scanning lines;
A plurality of pixels provided corresponding to intersections of the plurality of rows of scanning lines and the plurality of columns of data lines;
An electro-optical device comprising:
Each of the plurality of pixels is
A pixel switching element, a pixel capacitor, and a storage capacitor;
The pixel switching element has one end connected to a data line corresponding to itself, and becomes conductive between the one end and the other end when a scanning line corresponding to the pixel switching element is selected,
One end of the pixel capacitor is connected to the other end of the pixel switching element, and the other end of the pixel capacitor is a common electrode,
The storage capacitor includes a pixel interposed between one end of the pixel capacitor and a capacitor line provided corresponding to the scanning line;
A scanning line driving circuit for selecting the scanning lines in a predetermined order;
For one capacitance line provided corresponding to the one scanning line,
When the one scanning line is selected, the first feeding line is selected, and when the scanning line separated from the one scanning line above and below a predetermined row is selected, the second feeding line is selected, A capacitive line drive circuit for applying the voltage of each selected feeder line;
An electro-optical device comprising:
ことを特徴とする電子機器。 An electronic apparatus comprising the electro-optical device according to claim 7.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006188920A JP2008015400A (en) | 2006-07-10 | 2006-07-10 | Electro-optical device, driving circuit and electronic apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006188920A JP2008015400A (en) | 2006-07-10 | 2006-07-10 | Electro-optical device, driving circuit and electronic apparatus |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2008015400A true JP2008015400A (en) | 2008-01-24 |
Family
ID=39072450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006188920A Withdrawn JP2008015400A (en) | 2006-07-10 | 2006-07-10 | Electro-optical device, driving circuit and electronic apparatus |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2008015400A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010097023A (en) * | 2008-10-17 | 2010-04-30 | Epson Imaging Devices Corp | Electro-optical device and driving circuit |
-
2006
- 2006-07-10 JP JP2006188920A patent/JP2008015400A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010097023A (en) * | 2008-10-17 | 2010-04-30 | Epson Imaging Devices Corp | Electro-optical device and driving circuit |
| US8669975B2 (en) | 2008-10-17 | 2014-03-11 | Japan Display West Inc. | Electro-optical device and driving circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4241781B2 (en) | Electro-optical device, drive circuit, and electronic device | |
| JP4254824B2 (en) | Electro-optical device, drive circuit, and electronic device | |
| TWI399726B (en) | Electro-optical device, driving circuit and electronic apparatus | |
| JP4277891B2 (en) | Electro-optical device, drive circuit, and electronic device | |
| JP2008116694A (en) | Electro-optical device, drive circuit, and electronic apparatus | |
| KR20080028301A (en) | Driving circuit, liquid crystal device, electronic apparatus, and method of driving liquid crystal device | |
| JP4670834B2 (en) | ELECTRO-OPTICAL DEVICE, ELECTRIC OPTICAL DEVICE DRIVE CIRCUIT, AND ELECTRIC DEVICE | |
| JP5446205B2 (en) | Electro-optical device and drive circuit | |
| JP2009020213A (en) | Electro-optical device, drive circuit and electronic device | |
| JP2008096915A (en) | Electro-optic device, scanning line drive circuit and electronic equipment | |
| JP4192980B2 (en) | Electro-optical device, drive circuit, and electronic device | |
| JP4215109B2 (en) | Electro-optical device, drive circuit, and electronic device | |
| JP4428401B2 (en) | Electro-optical device, drive circuit, and electronic device | |
| JP2011013420A (en) | Electro-optical device, method for driving the same, and electronic apparatus | |
| JP4929852B2 (en) | Electro-optical device, drive circuit, and electronic device | |
| JP2008040202A (en) | Electrooptical device, driving circuit, and electronic equipment | |
| JP2008015400A (en) | Electro-optical device, driving circuit and electronic apparatus | |
| JP2009175278A (en) | Electro-optical device, drive circuit and electronic equipment | |
| JP4811445B2 (en) | Electro-optical device, drive circuit, and electronic device | |
| JP2009192666A (en) | Electrooptical device, driving circuit and electronic apparatus | |
| JP2010107808A (en) | Electro-optic device, drive circuit and electronic equipment | |
| JP4858521B2 (en) | Electro-optical device, drive circuit, and electronic device | |
| JP2008292536A (en) | Electrooptical device, drive circuit, and electronic equipment | |
| JP2009162982A (en) | Electro-optical device, driving circuit, driving method, and electronic device | |
| JP2008015399A (en) | Electro-optical device, driving circuit and electronic apparatus |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080918 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20110125 |