JP4349446B2 - Electro-optical device, drive circuit, and electronic device - Google Patents
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Description
本発明は、液晶などの電気光学装置における表示むらを抑える技術に関する。 The present invention relates to a technique for suppressing display unevenness in an electro-optical device such as a liquid crystal.
液晶などの電気光学装置では、走査線とデータ線との交差に対応して画素容量(液晶容量)が設けられるが、この画素容量を交流駆動する際にデータ線の電圧振幅を抑えるため、コモン電極を走査線毎(行毎)に個別化するとともに、走査線に選択電圧が印加されたときに、当該走査線に対応するコモン電極を、書込極性に応じた電圧の給電線にトランジスタを介して接続する技術が知られている(特許文献1参照)。
しかしながら、この技術では、走査線に選択電圧が印加されない非選択期間にて上記トランジスタがオフするので、コモン電極が、電気的に接続されない電圧不確定状態(ハイ・インピーダンス状態)になる。このため、コモン電極は、寄生容量を介してデータ線の電圧変化や、ノイズの影響を受けたりするので、電圧変動しやすくなる。コモン電極が電圧変動すると、その影響が行毎に現れるので、横方向に縞状の表示むらが発生し、表示品位を著しく低回させてしまう、という問題があった。
本発明は、このような事情に鑑みてなされたもので、その目的の一つは、コモン電極を個別に駆動する構成において、表示むらの発生を抑えることが可能な電気光学装置、駆動回路および電子機器を提供することにある。
However, in this technique, since the transistor is turned off in a non-selection period in which the selection voltage is not applied to the scanning line, the common electrode enters a voltage indeterminate state (high impedance state) in which the common electrode is not electrically connected. For this reason, the common electrode is subject to a change in the voltage of the data line and the influence of noise through the parasitic capacitance, and therefore the voltage is likely to fluctuate. When the voltage of the common electrode fluctuates, the effect appears for each row, causing stripe-like display unevenness in the horizontal direction, resulting in a problem that the display quality is remarkably lowered.
The present invention has been made in view of such circumstances, and one of its purposes is an electro-optical device, a driving circuit, and a driving circuit capable of suppressing the occurrence of display unevenness in a configuration in which common electrodes are individually driven. To provide electronic equipment.
上記目的を達成するために、本発明に係る電気光学装置の駆動回路は、複数の走査線と、複数のデータ線と、前記複数の走査線のそれぞれに設けられた複数のコモン電極と、前記走査線と前記データ線との交差に対応して設けられ、各々は、一端が前記データ線に接続されるとともに、前記走査線に選択電圧が印加されたときに導通状態となる画素スイッチング素子と、一端が前記画素スイッチング素子の他端に接続されるとともに、他端が前記コモン電極に接続された画素容量と、を含み、当該画素容量の保持電圧に応じた階調となる画素と、を有する電気光学装置の駆動回路であって、前記複数の走査線に所定の順番で前記選択電圧を印加する走査線駆動回路と、前記複数のコモン電極をそれぞれ個別に駆動するコモン電極駆動回路と、前記選択電圧が印加された走査線に対応する画素に対し、当該画素の階調に応じた電圧のデータ信号を、データ線を介して供給するデータ線駆動回路と、を具備し、前記コモン電極駆動回路は、前記コモン電極毎に、ゲート電極に保持された電圧に応じてオンまたはオフ状態にセットされるとともに、前記オン状態にセットされたときに、低位側または高位側のいずれかの電圧を当該コモン電極に印加するスイッチ回路と、当該コモン電極と対をなす走査線に前記選択電圧が印加されたとき、前記スイッチ回路のゲート電極に、前記スイッチ回路をオン状態にセットするオン電圧を印加する第1印加回路と、前記走査線への選択電圧の印加が終了した後に所定の制御線を介した指示があったとき、前記コモン電極のそれぞれに対し、前記低位側または高位側のいずれかの電圧を再度印加する第2印加回路と、を有することを特徴とする。本発明によれば、走査線への選択電圧の印加が終了した後においても、スイッチ回路がコモン電極を電圧確定状態とするので、コモン電極が電位変動することが防止される。 In order to achieve the above object, a drive circuit for an electro-optical device according to the present invention includes a plurality of scanning lines, a plurality of data lines, a plurality of common electrodes provided on each of the plurality of scanning lines, A pixel switching element provided corresponding to the intersection of the scanning line and the data line, each of which is connected to the data line and is turned on when a selection voltage is applied to the scanning line; A pixel capacitor having one end connected to the other end of the pixel switching element and the other end connected to the common electrode, and a pixel having a gradation according to a holding voltage of the pixel capacitor, A driving circuit for the electro-optical device, the scanning line driving circuit for applying the selection voltage to the plurality of scanning lines in a predetermined order; the common electrode driving circuit for individually driving the plurality of common electrodes; A data line driving circuit for supplying a data signal of a voltage corresponding to the gradation of the pixel to a pixel corresponding to the scanning line to which the selection voltage is applied via the data line, and the common electrode The drive circuit is set to the on or off state for each common electrode according to the voltage held in the gate electrode, and when set to the on state, either the low side voltage or the high side voltage is set. When the selection voltage is applied to a scanning circuit that makes a pair with the common electrode and a scanning line that is paired with the common electrode, an ON voltage that sets the switching circuit to an ON state is applied to the gate electrode of the switching circuit. When there is an instruction through a predetermined control line after the application of the selection voltage to the first application circuit and the scanning line is completed, the lower level is applied to each of the common electrodes. Or and having a second application circuit for applying one of the voltage of the high-side again, the. According to the present invention, even after the application of the selection voltage to the scanning line is completed, the switch circuit sets the common electrode in a voltage-determined state, thereby preventing the common electrode from fluctuating in potential.
本発明において、前記第1印加回路は、第1および第2トランジスタを有し、前記スイッチ回路は、第3および第4トランジスタを有し、前記第2印加回路は、第5トランジスタを有し、前記第1トランジスタにおいて、ゲート電極が前記走査線に接続され、ソース電極が、前記第3トランジスタをオンまたはオフ状態の一方とさせる電圧が給電される第1給電線に接続され、前記第2トランジスタにおいて、ゲート電極が前記走査線に接続され、ソース電極が、前記第4トランジスタをオンまたはオフ状態の他方とさせる電圧が給電される第2給電線に接続され、前記第3トランジスタにおいて、ゲート電極が前記第1トランジスタのドレイン電極に接続され、ソース電極が、低位側または高位側の一方の電圧が給電される第3給電線に接続され、前記第4トランジスタにおいて、ゲート電極が前記第2トランジスタのドレイン電極に接続され、ソース電極が、低位側または高位側の他方の電圧が給電される第4給電線に接続され、前記第3および第4トランジスタのドレイン電極同士が前記コモン電極に接続され、前記第5トランジスタにおいて、ゲート電極が前記制御線に接続され、ソース電極が、低位側または高位側のいずれかの電圧が給電される信号線に接続され、ドレイン電極が前記コモン電極に接続された構成としても良い。この構成によれば、コモン電極駆動回路の構成素子を画素スイッチング素子と同様に形成することが可能となる。 In the present invention, the first application circuit has first and second transistors, the switch circuit has third and fourth transistors, and the second application circuit has fifth transistors, In the first transistor, a gate electrode is connected to the scanning line, a source electrode is connected to a first power supply line to which a voltage for turning the third transistor on or off is supplied, and the second transistor In the third transistor, the gate electrode is connected to the scanning line, the source electrode is connected to a second feeding line to which a voltage for turning the fourth transistor on or off is supplied, Is connected to the drain electrode of the first transistor, and the source electrode is connected to a third feeder line to which one of the low-side and high-side voltages is fed. In the fourth transistor, the gate electrode is connected to the drain electrode of the second transistor, the source electrode is connected to the fourth power supply line to which the other voltage on the lower side or the higher side is supplied, and the third transistor And the drain electrodes of the fourth transistor are connected to the common electrode, and in the fifth transistor, the gate electrode is connected to the control line, and the source electrode is supplied with a voltage on either the lower side or the higher side. The drain electrode may be connected to the signal electrode and the drain electrode may be connected to the common electrode. According to this configuration, the constituent elements of the common electrode driving circuit can be formed in the same manner as the pixel switching elements.
ここで、上記構成において、前記第5トランジスタのソース電極は、前記走査線およびコモン電極の各行において共通の信号線に接続しても良い。さらに、すべての画素を用いて有効な表示を行う第1モードと、一部の走査線に対応する画素のみを用いて有効な表示を行う第2モードとを有し、前記第1モードにおいて、前記走査線駆動回路は、前記複数の走査線に対し順番に前記選択電圧を印加する動作を所定の周期で実行し、前記第1給電線には、前記第3トランジスタをオン状態およびオフ状態とさせる電圧が、前記走査線に選択電圧が印加される毎に反転して供給され、前記第3給電線には、前記低位側または高位側の一方の電圧が少なくとも1フレーム以上の期間にわたって供給され、前記制御線には、前記第5トランジスタをオフ状態とさせる電圧が供給され、前記第2モードにおいて、前記走査線駆動回路は、前記複数の走査線に対し順番に前記選択電圧を印加する第1動作と、前記一部の走査線に対して順番に前記選択電圧を印加する第2動作とを前記所定の周期よりも長い周期で交互に繰り返し、前記第1給電線には、前記第1動作のときに前記第3トランジスタをオン状態とさせる電圧またはオフ状態とさせる電圧の一方が印加され、前記第2動作のときに前記第3トランジスタをオン状態とさせる電圧またはオフ状態とさせる電圧の他方が前記一部の走査線に前記選択電圧が印加される期間にわたって印加され、前記第3給電線には、前記低位側または高位側の一方の電圧が少なくとも1フレーム以上の期間にわたって供給され、前記制御線には、前記第1動作の終了から前記第2動作の開始までの期間の一部または全部にわたって前記第5トランジスタをオン状態とさせる電圧が供給され、それ以外の期間にわたって前記第5トランジスタをオフ状態とさせる電圧が供給される構成が好ましい。この構成によれば、第1モードにおいて画素の一列について着目したときに、行毎に書込極性が反転するので、表示品位が向上する。なお、本発明において奇数、偶数とは、交互に配列する行を特定するための相対的な概念に過ぎない。 Here, in the above configuration, the source electrode of the fifth transistor may be connected to a common signal line in each row of the scanning line and the common electrode. In addition, the first mode in which effective display is performed using all the pixels and the second mode in which effective display is performed using only pixels corresponding to a part of the scanning lines. The scanning line driving circuit performs an operation of sequentially applying the selection voltage to the plurality of scanning lines in a predetermined cycle, and the first power supply line includes the third transistor in an on state and an off state. Each time a selection voltage is applied to the scanning line, the voltage to be inverted is supplied in an inverted manner, and one of the low-side and high-side voltages is supplied to the third power supply line over a period of at least one frame. The control line is supplied with a voltage for turning off the fifth transistor. In the second mode, the scanning line driving circuit applies the selection voltage to the plurality of scanning lines in order. 1 movement And a second operation of sequentially applying the selection voltage to the partial scanning lines in a cycle longer than the predetermined cycle, and the first feeder line includes the first operation. Sometimes, one of a voltage for turning on the third transistor or a voltage for turning off the third transistor is applied, and the other of the voltage for turning on or off the third transistor during the second operation is The selection voltage is applied to a part of the scanning lines over a period of time, and the low voltage side or the high voltage side is supplied to the third feeder line for a period of at least one frame, and the control is performed. The line is supplied with a voltage that turns on the fifth transistor for a part or all of the period from the end of the first operation to the start of the second operation. Configuration voltage for the fifth transistor turned off over the course is supplied is preferable. According to this configuration, when attention is paid to one column of pixels in the first mode, the writing polarity is inverted for each row, so that the display quality is improved. In the present invention, odd numbers and even numbers are merely relative concepts for specifying alternately arranged rows.
また、前記走査線およびコモン電極のうち、奇数行目における第5トランジスタのソース電極は、低位側または高位側の一方の電圧が給電される第1信号線に接続され、偶数行目における第5トランジスタのソース電極は、低位側または高位側の他方の電圧が給電される第2信号線に接続しても良い。さらに、すべての画素を用いて有効な表示を行う第1モードと、一部の走査線に対応する画素のみを用いて有効な表示を行う第2モードとを有し、前記第1モードにおいて、前記走査線駆動回路は、前記複数の走査線に対し順番に前記選択電圧を印加する動作を所定の周期で実行し、前記第1給電線には、前記第3トランジスタをオン状態およびオフ状態とさせる電圧が、前記走査線に選択電圧が印加される毎に反転して供給され、前記第3給電線には、前記低位側または高位側の一方の電圧が少なくとも1フレーム以上の期間にわたって供給され、前記制御線には、前記第5トランジスタをオフ状態とさせる電圧が供給され、前記第2モードにおいて、前記走査線駆動回路は、前記複数の走査線に対し順番に前記選択電圧を印加する第1動作と、前記一部の走査線に対して順番に前記選択電圧を印加する第2動作とを前記所定の周期よりも長い周期で交互に繰り返し、前記第1給電線には、前記第1および第2動作のときに、前記第3トランジスタをオン状態およびオフ状態とさせる電圧が前記走査線に選択電圧が印加される毎に反転して供給され、前記第3給電線には、前記低位側または高位側のいずれかの一方の電圧が少なくとも1フレーム以上の期間にわたって供給され、前記制御線には、前記第1動作の終了から前記第2動作の開始までの期間の一部または全部にわたって前記第5トランジスタをオン状態とさせる電圧が供給され、それ以外の期間にわたって前記第5トランジスタをオフ状態とさせる電圧が供給される構成が好ましい。この構成によれば、第2モードにおいても、有効な表示を行う画素の一列について着目したときに、第1モードと同様に行毎に書込極性が反転するので、表示品位がより向上する。
なお、本発明は、電気光学装置の駆動回路のみならず、電気光学装置としても概念することが可能である。さらに本発明は、電気光学装置のみならず、当該電気光学装置を有する電子機器としても概念することが可能である。
Of the scanning lines and common electrodes, the source electrode of the fifth transistor in the odd-numbered row is connected to the first signal line to which one of the low-side and high-side voltages is fed, and the fifth row in the even-numbered row. The source electrode of the transistor may be connected to a second signal line to which the other voltage on the lower side or the higher side is supplied. In addition, the first mode in which effective display is performed using all the pixels and the second mode in which effective display is performed using only pixels corresponding to a part of the scanning lines. The scanning line driving circuit performs an operation of sequentially applying the selection voltage to the plurality of scanning lines in a predetermined cycle, and the first power supply line includes the third transistor in an on state and an off state. Each time a selection voltage is applied to the scanning line, the voltage to be inverted is supplied in an inverted manner, and one of the low-side and high-side voltages is supplied to the third power supply line over a period of at least one frame. The control line is supplied with a voltage for turning off the fifth transistor. In the second mode, the scanning line driving circuit applies the selection voltage to the plurality of scanning lines in order. 1 movement And a second operation of sequentially applying the selection voltage to the partial scanning lines in a cycle longer than the predetermined cycle, and the first feeder line includes the first and first In the second operation, a voltage for turning on and off the third transistor is supplied by being inverted every time a selection voltage is applied to the scanning line. One of the high-side voltages is supplied for a period of at least one frame, and the control line is supplied with the first voltage over a part or all of the period from the end of the first operation to the start of the second operation. It is preferable that a voltage for turning on the fifth transistor is supplied, and a voltage for turning off the fifth transistor is supplied over the other period. According to this configuration, even in the second mode, when attention is paid to one column of pixels that perform effective display, the writing polarity is inverted for each row as in the first mode, so that the display quality is further improved.
The present invention can be conceptualized not only as a drive circuit for an electro-optical device but also as an electro-optical device. Furthermore, the present invention can be conceptualized not only as an electro-optical device but also as an electronic apparatus having the electro-optical device.
以下、本発明の実施の形態について図面を参照して説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
<第1実施形態>
まず、本発明の第1実施形態について説明する。図1は、本発明の第1実施形態に係る電気光学装置の構成を示すブロック図である。
この図に示されるように、電気光学装置10は、表示領域100を有し、この表示領域100の周辺に、走査線駆動回路140、コモン電極駆動回路170a、170b、データ線駆動回路190が配置した周辺回路内蔵型のパネル構成となっている。また、制御回路20は、上記周辺回路内蔵型のパネルとは、例えばFPC(flexible printed circuit)基板によって接続される。
<First Embodiment>
First, a first embodiment of the present invention will be described. FIG. 1 is a block diagram showing the configuration of the electro-optical device according to the first embodiment of the invention.
As shown in this figure, the electro-
表示領域100は、画素110が配列する領域であり、本実施形態では、1行目から320行目までの走査線112が行(X)方向に延在するように、また、240列のデータ線114が列(Y)方向に延在するように、それぞれ設けられている。そして、これらの1〜320行目の走査線112と1〜240列目のデータ線114との交差に対応して、画素110がそれぞれ配列している。したがって、本実施形態では、表示領域100において画素110が縦320行×横240列でマトリクス状に配列することになるが、本発明を当該配列に限定する趣旨ではない。
また、本実施形態では、1〜320行目の走査線112の各々について、それぞれコモン電極108がX方向に延在して設けられている。このため、コモン電極108については、1〜320行目の各走査線112に対応してそれぞれ設けられることになる。
The
In the present embodiment, the
ここで、画素110の詳細な構成について説明する。図2は、画素110の構成を示す図であり、i行及びこれに下方向で隣接する(i+1)行と、j列及びこれに右方向で隣接する(j+1)列との交差に対応する2×2の計4画素分の構成が示されている。
なお、i、(i+1)は、画素110が配列する行を一般的に示す場合の記号であって、iは、1、3、5、…、319のいずれかの奇数であり、(i+1)は、iに連続する偶数であって2、4、6、…、320のいずれかである。また、j、(j+1)は、画素110が配列する列を一般的に示す場合の記号であって、jは、1、3、5、…、239のいずれかの奇数であり、(j+1)は、jに連続する偶数であって2、4、6、…、240のいずれかである。
Here, a detailed configuration of the
I and (i + 1) are symbols for generally indicating the row in which the
図2に示されるように、各画素110は、画素スイッチング素子として機能するnチャネル型の薄膜トランジスタ(thin film transistor:以下単に「TFT」と略称する)116と、液晶容量(画素容量)120と、蓄積容量130とを有する。各画素110については、本実施形態では互いに同一構成なので、i行j列に位置するもので代表して説明すると、当該i行j列の画素110において、TFT116のゲート電極はi行目の走査線112に接続される一方、そのソース電極はj列目のデータ線114に接続され、そのドレイン電極は液晶容量120の一端としての画素電極118、および、蓄積容量130の一端にそれぞれ接続されている。また、液晶容量120の他端および蓄積容量130の他端は、それぞれコモン電極108に接続されている。
なお、図2において、Yi、Y(i+1)は、それぞれi、(i+1)行目の走査線112に供給される走査信号を示し、また、Ci、C(i+1)は、それぞれi、(i+1)行目のコモン電極108の電圧を示している。液晶容量120の光学特性等については、後述する。
As shown in FIG. 2, each
In FIG. 2, Yi and Y (i + 1) indicate scanning signals supplied to the i and (i + 1)
説明を再び図1に戻すと、制御回路20は、各種制御信号を出力して電気光学装置10における各部の制御等をするものである。なお、各種制御信号については、適宜後述することにする。
また、この電気光学装置10は、縦320行×横240列で配列する画素110のすべてを用いて画像を表示する全画面モード(第1モード)と、上記配列のうち、一部の走査線に対応する画素110のみを用いて有効な画像を表示し、他の画素についてはオフ表示とさせて無効化させる、という部分モード(第2モード)との2通りで動作する。なお、以下の説明においては、部分モードについては例外として扱い、全画面モードを原則として説明する。
Returning to FIG. 1 again, the
In addition, the electro-
表示領域100の周辺には、上述したように、走査線駆動回路140や、コモン電極駆動回路170a、170b、データ線駆動回路190などの周辺回路が設けられている。
このうち、走査線駆動回路140は、全画面モードであれば、1フレームの期間において走査信号Y1、Y2、Y3、…、Y320を、それぞれ1、2、3、…、320行目の走査線112に供給するものである。詳細には、走査線駆動回路140は、図5に示されるように、1フレームの期間において走査線112を1行ずつ図1において上から数えて1、2、3、…、320行目という順番で選択し、選択した走査線への走査信号を、Hレベルに相当する選択電圧Vddとし、それ以外の走査線への走査信号をLレベルに相当する非選択電圧(接地電位Gn d)とする。
As described above, peripheral circuits such as the scanning
Among these, the scanning
ここで、走査線駆動回路140は、例えば制御回路20から供給されるスタートパルスDyを、クロック信号Clyにしたがって順次シフトすること等によって、走査信号Y1、Y2、Y3、Y4、…、Y320を、この順番でHレベルとさせる。なお、図5では、ある走査線への走査信号がHからLレベルに変化するタイミングと、その次の走査線への走査信号がLからHレベルに変化するタイミングとがほぼ同一となっているが、Hレベルとなる期間を狭めるなどしても良い。
本実施形態において1フレームとは、全画面モードにおいて1枚の画像を表示させるのに要する期間をいい、16.7ミリ秒であり、図5に示されるように、走査信号Y1がHレベルになってから走査信号Y320がLレベルになるまでの有効走査期間Faのほか、それ以外の帰線期間が含まれる。なお、帰線期間を設けなくても良い。また、1行の走査線112が選択される期間が水平走査期間(H)である。
ここで、部分モードでは、1フレームにおいて後述するように1枚の画像を表示させない場合もあるので、便宜的に16.7ミリ秒の期間を差す場合がある。
一方、走査線駆動回路140は、部分モードであれば、例えば後述する図8〜図10に示されるように全画面モードにおける走査信号Y1〜Y320の波形のうち、一部のフレームにおいて、全部または一部のみについてHレベルとなる走査信号を出力する。
Here, the scanning
In this embodiment, one frame means a period required to display one image in the full screen mode, which is 16.7 milliseconds. As shown in FIG. 5, the scanning signal Y1 is at the H level. In addition to the effective scanning period Fa from when the scanning signal Y320 becomes L level, other blanking periods are included. It is not necessary to provide a return period. A period during which one row of
Here, in the partial mode, since one image may not be displayed in one frame as will be described later, a period of 16.7 milliseconds may be set for convenience.
On the other hand, if the scanning
コモン電極駆動回路170a、170bは、1〜320行目のコモン電極108を駆動するものであり、便宜的に170a、170bとに分けている。
このうち、コモン電極駆動回路170aは、本実施形態では走査線駆動回路140と表示領域100との間に設けられ、1〜320行目のコモン電極108に対応して設けられたnチャネル型のTFT171〜174の組から構成される。
TFT171〜174の接続は各行にわたって共通なので、i行目で代表して説明すると、i行目のTFT171(第1トランジスタ)のゲート電極はi行目の走査線112に接続され、そのソース電極が第1給電線161に接続され、そのドレイン電極がTFT173のゲート電極に接続されている。同じi行目のTFT172(第2トランジスタ)のゲート電極はi行目の走査線112に接続され、そのソース電極が第2給電線162に接続され、そのドレイン電極がTFT174のゲート電極に接続されている。
i行目のTFT173(第3トランジスタ)のソース電極は、第3給電線163に接続され、同じi行目のTFT174(第4トランジスタ)のソース電極は、第4給電線164に接続されて、TFT173、174のドレイン電極同士が、i行目のコモン電極108に接続されている。
The common
Among these, the common
Since the connections of the
The source electrode of the i-th TFT 173 (third transistor) is connected to the third
コモン電極駆動回路170bは、表示領域100に対してコモン電極駆動回路170aとは反対側に設けられ、1〜320行目のコモン電極108に対応して設けられたnチャネル型のTFT175から構成される。ここで、各行のTFT175(第5トランジスタ)のゲート電極は制御線165に接続され、そのソース電極が信号線167に接続され、そのドレイン電極がコモン電極108に接続されている。
The common
データ線駆動回路190は、走査線駆動回路140により選択電圧が印加された走査線112に位置する画素110に対し、画素の階調に応じた電圧であって、極性指定信号Polで指定された書込極性に応じた電圧のデータ信号を、データ線114に供給するものである。
データ線駆動回路190は、縦320行×横240列の画素マトリクス配列に対応した記憶領域(図示省略)を有し、各記憶領域には、それぞれに対応する画素110の階調(明るさ)を指定する表示データDaが記憶される。ここで、データ線駆動回路190は、ある走査線112に選択電圧が印加される直前において、当該走査線112に位置する画素110の表示データDaを記憶領域から読み出すとともに、当該読み出した表示データで指定された階調および書込極性に応じた電圧に変換し、選択電圧が印加されるタイミングに合わせてデータ信号としてデータ線114に供給する。この供給動作を、データ線駆動回路190は、選択される走査線112に位置する1〜240列のそれぞれについて実行する。
なお、記憶領域に記憶される表示データDaは、表示内容に変更が生じた場合に、制御回路20からアドレスとともに変更後の表示データDaが供給されて書き換えられる。また、データ線駆動回路190は、部分モードであれば、後述するように動作する。
The data line driving
The data line driving
The display data Da stored in the storage area is rewritten when the display content is changed and the display data Da after the change is supplied from the
また、制御回路20は、クロック信号Clyの論理レベルが遷移するタイミングにおいてラッチパルスLpをデータ線駆動回路190に供給する。上述したように、走査線駆動回路140は、スタートパルスDyをクロック信号Clyにしたがって順次シフトすること等によって、走査信号Y1、Y2、Y3、Y4、…、Y320を順番にHレベルとするので、走査線が選択される期間の開始タイミングは、クロック信号Clyの論理レベルが遷移するタイミングとなる。したがって、データ線駆動回路190は、例えばラッチパルスLpを1フレームの期間開始からカウントし続けることによって、何行目の走査線が選択されるのかを知り、さらに、ラッチパルスLpの供給タイミングによって、その選択の開始タイミングを知ることができる。
なお、走査線駆動回路140は、部分モードであっても、上記スタートパルスDyのシフト動作等については実行し、Hレベルとする走査信号を一部制限するのみである。
Further, the
Note that, even in the partial mode, the scanning
極性指定信号Polは、本実施形態では全画面モードにおいて、Hレベルであれば、選択電圧が印加される走査線の画素に対して正極性書込を指定し、Lレベルであれば、当該画素に負極性書込を指定する信号であって、実際には図5に示されるような波形である。詳細には、同図に示されるように、あるフレーム(「nフレーム」と表記)の期間において、奇数(1、3、5、…、319)行目の走査線への走査信号に選択電圧が印加されるときにHレベルとなり、偶数(2、4、6、…、320)行目の走査線への走査信号に選択電圧が印加されるときにLレベルとなる。このため、本実施形態では、全画面モードであれば、画素への書き込み極性が1行毎に反転する行反転(ライン反転、走査線反転ともいう)方式となる。
なお、極性指定信号Polは、全画面モードであれば、次のフレーム(「(n+1)フレーム」と表記)では、同一行で比較したときに論理反転するが、このように書込極性を反転する理由は、直流成分の印加による液晶の劣化を防止するためである。
また、極性指定信号Polは、部分モードであれば、後述する図8〜図10に示されるように、第1フレームの全域にわたってLレベルとなり、第4フレームの一部期間にわたってHレベルとなり、第7フレームの全域にわたってHレベルとなり、第10フレームの一部期間にわたってLレベルとなる。
In this embodiment, the polarity designation signal Pol designates positive polarity writing for the pixel of the scanning line to which the selection voltage is applied if it is H level in the full screen mode, and if it is L level, the pixel concerned. Is a signal designating negative polarity writing, and actually has a waveform as shown in FIG. Specifically, as shown in the figure, in a period of a certain frame (denoted as “n frame”), the selection voltage is applied to the scanning signal to the scanning line of the odd (1, 3, 5,..., 319) rows. Is applied to the H level, and is applied to the scanning signal to the scanning line of the even (2, 4, 6,..., 320) th row, and becomes the L level. Therefore, in the present embodiment, in the full screen mode, a row inversion (also referred to as line inversion or scanning line inversion) method in which the polarity of writing to the pixels is inverted for each row is used.
In the full-screen mode, the polarity designation signal Pol is logically inverted when compared in the same row in the next frame (indicated as “(n + 1) frame”), but the write polarity is thus inverted. The reason for this is to prevent deterioration of the liquid crystal due to application of a direct current component.
In the partial mode, the polarity designation signal Pol becomes L level over the entire first frame, H level over a partial period of the fourth frame, as shown in FIGS. It is at the H level over the entire 7 frames and at the L level over a partial period of the 10th frame.
ここで、本実施形態における書込極性については、液晶容量120に対して階調に応じた電圧を保持させる際に、画素電極118の電位をコモン電極108の電位よりも高位側とする場合を正極性といい、低位側とする場合を負極性という。電圧については、特に説明のない限り、接地電位Gndが論理レベルのLレベルに相当するとともに、電圧ゼロの基準としている。
Here, regarding the writing polarity in the present embodiment, when the voltage corresponding to the gradation is held in the
第1給電線161および第2給電線162には、制御回路20によって信号Vg-a、Vg-bがそれぞれ供給される。ここで、本実施形態では、全画面モードにおいて、信号Vg-aは極性指定信号Polと同一波形であり、信号Vg-bは極性指定信号Polを論理反転した波形である。
論理レベルのHレベルに相当する電圧Vddは、TFT173、174のゲート電極に印加されると、当該TFT173、174のソース・ドレイン電極間を導通(オン)状態とさせるオン電圧である。また、Lレベルは、接地電位Gndであり、TFT173、174のゲート電極に印加されても、当該TFT173、174のソース・ドレイン電極間が非導通(オフ)状態となるオフ電圧である。
The
When applied to the gate electrodes of the
第3給電線163および第4給電線164には、制御回路20によってそれぞれコモン信号Vc-a、Vc-bが供給される。本実施形態では、全画面モードにおいても部分モードにおいても、コモン信号Vc-aは電圧Vslで一定であり、また、コモン信号Vc-bは電圧Vshで一定である。電圧Vsl、Vshは、(Gnd≦)Vsl<Vsh(≦Vdd)という関係にあり、電圧Vslが、電圧Vshよりも相対的に低い電圧となっている(電圧Vshは、電圧Vslよりも相対的に高い電圧となっている)。
また、制御線165には、制御回路20によって制御信号Vg-cが供給される。制御信号Vg-cは、全画面モードであればLレベルであり、部分モードであれば、後述する図8〜図10に示されるように、第2、第3、第8および第9フレームのみにおいてHレベルとなる。さらに、信号線167には、制御回路20によってコモン信号Vcが供給される。コモン信号Vcは、部分モードにおける第2および第3フレームにおいて電圧Vshとなり、第8および第9フレームにおいて電圧Vslとなる。
Common signals Vc-a and Vc-b are supplied to the
Further, the control signal Vg-c is supplied to the
さて、電気光学装置におけるパネルは、素子基板と対向基板との一対の基板が一定の間隙を保って貼り合わせられるとともに、この間隙に液晶が封入された構成となっている。また、素子基板には、上述した走査線112や、データ線114、コモン電極108、画素電極118およびTFT116、171〜175が形成されて、電極形成面が対向基板と対向するように貼り合わせられる。この構成のうち、表示領域100とコモン電極駆動回路170aとの境界付近を平面的に示したものが図3であり、表示領域100とコモン電極駆動回路170bとの境界付近を平面的に示したものが図4である。
Now, the panel in the electro-optical device has a configuration in which a pair of substrates of an element substrate and a counter substrate are bonded together with a certain gap therebetween, and liquid crystal is sealed in this gap. In addition, the
図3および図4からも判るように、表示領域100は、液晶にかかる電界方向を基板面方向としたIPSモードの変形であるFFS(fringe field switching)モードとしたものである。また、本実施形態では、TFT116、171〜175は、アモルファスシリコン型であって、そのゲート電極が半導体層よりも下側(紙面奥側)に位置するボトムゲート型である。
詳細には、第1導電層となる(第1)ITO(indium tin oxide)層のパターニングにより、矩形形状の電極108fが形成され、さらに、第2導電層となるゲート電極層のパターニングによって、走査線112や、制御線165、コモン線108eなどのゲート配線が形成され、その上にゲート絶縁膜(図示省略)が形成され、さらにTFTの半導体層が島状に形成されている。続いて保護絶縁層(図示省略)が形成された後、第3導電層となる(第2)ITO層のパターニングにより、櫛歯形状の画素電極118が形成され、さらに、第4導電層となる金属層のパターニングによって、TFTのソース電極や、ドレイン電極とともに、データ線114、第1給電線161、第2給電線162、第3給電線163、第4給電線164、信号線167のほか、各種の接続電極が形成されている。
なお、図3および図4において、×印は、ゲート電極層からなる配線と、第4導電層からなる配線層とを接続するためのコンタクトホールである。
As can be seen from FIGS. 3 and 4, the
Specifically, a
In FIG. 3 and FIG. 4, a mark X is a contact hole for connecting a wiring made of the gate electrode layer and a wiring layer made of the fourth conductive layer.
図1および図2におけるコモン電極108は、図3および図4においては、走査線112と平行に延在するコモン線108eと、保護絶縁層を介して画素電極118が積層された矩形形状の電極108fとに分かれている。ここで、同一行に位置するコモン線108eおよび電極108f同士は、互いに一部重なり合う部分を有し、電気的に導通している。このため、同一行に位置するコモン線108eおよび電極108fは、電気的には同一であり、区別する必要がないので、構造的な説明でない限り両者を区別しないで単にコモン電極108としている。
1 and 2, the
本実施形態において、蓄積容量130は、電極108fと画素電極118とが保護絶縁層を介した積層構造によって生じる容量成分である。また、素子基板と対向基板との間隙には、液晶も封入されるので、画素電極118と電極108fとの間には、誘電体たる液晶を介した構造によっても容量成分が生じる。この液晶を介したことによる容量成分を、本実施形態では、液晶容量120としている。
この構成においては、液晶容量120と蓄積容量130との並列容量の保持電圧に応じた電界が、素子基板面に沿い、かつ、画素電極118の櫛歯と直交する方向に発生して、液晶の配向状態を変化させる。これにより、偏光子(図示省略)を通過する光量は、当該保持電圧の実効値に応じた値となる。
なお、本実施形態では、FFSモードとしたが、IPSモードとしても良いし、電気的な等価回路が図2で示されるような回路であれば、他のモードであっても良い。
In the present embodiment, the
In this configuration, an electric field according to the holding voltage of the parallel capacitor of the
In this embodiment, the FFS mode is used. However, the IPS mode may be used, and other modes may be used as long as the electrical equivalent circuit is a circuit as shown in FIG.
ここで、上記並列容量の保持電圧は、画素電極118およびコモン電極108(電極108f)の差電圧であるから、i行j列の画素を目的の階調とするには、i行目の走査線112に選択電圧Vddを印加してTFT116を導通(オン)状態とさせるとともに、上記差電圧が画素の階調に応じた値なるような電圧のデータ信号Xjを、j列目のデータ線114とi行j列でオンしたTFT116とを介して画素電極118に供給すれば良いことになる。
なお、本実施形態では説明の便宜上、当該電圧実効値がゼロに近ければ、光の透過率が最小となって黒色表示になる一方、電圧実効値が大きくなるにつれて透過する光量が増加して、ついには透過率が最大の白色表示になるノーマリーブラックモードとする。
また、各行のコモン電極108は、1〜240列目のデータ線114とはゲート絶縁膜等を介して交差するので、図2において破線で示されるように、寄生容量を介して互いに容量結合することになる。
Here, since the holding voltage of the parallel capacitor is a difference voltage between the
In this embodiment, for convenience of explanation, if the voltage effective value is close to zero, the light transmittance is minimized and black display is obtained, while the amount of transmitted light increases as the voltage effective value increases, Finally, the normally black mode in which the white display with the maximum transmittance is achieved.
Further, since the
図3および図4に示した構成は、あくまでも一例であり、TFTの型については他の構造、例えばゲート電極の配置でいえばトップゲート型としても良いし、プロセスでいえばポリシリコン型としても良い。また、コモン電極駆動回路170a、170bの構成素子であるTFT171〜T75を表示領域100と同じプロセスで基板上に造り込むのではなく、ICチップを素子基板に実装する構成としても良い。
ICチップを素子基板に実装する場合、走査線駆動回路140、コモン電極駆動回路170a、107bを、データ線駆動回路190とともに半導体チップとしてまとめても良いし、それぞれ別々のチップとしても良い。一方で、制御回路20については、素子基板に造り込む構成としても良い。
また、走査線112の延在方向に対して、コモン電極駆動回路170aは走査線駆動回路140の側に、また、コモン電極駆動回路170bは走査線駆動回路140の反対側に、それぞれも設けられているが、これとは逆の関係としても良いし、コモン電極駆動回路170a、170bの双方を同じ領域内に設けても良い。
本実施形態については、透過型や、反射型、さらには、透過型および反射型の両者を組み合わせた、いわゆる半透過半反射型としても良い。このため、反射層等については特に言及しない。
The configuration shown in FIGS. 3 and 4 is merely an example, and the TFT type may be another structure, for example, the top gate type in terms of the arrangement of the gate electrode, or the polysilicon type in terms of the process. good. In addition, the
When the IC chip is mounted on the element substrate, the scanning
Further, the common
The present embodiment may be a transmissive type, a reflective type, or a so-called transflective type that combines both a transmissive type and a reflective type. For this reason, no particular reference is made to the reflective layer and the like.
次に、本実施形態に係る電気光学装置10の動作のうち、全画面モードの場合について説明する。
上述したように本実施形態では、全画面モードとするときに、制御回路20が図5に示されるように、nフレームにおいて極性指定信号Pol、信号Vg-a、Vg-bをそれぞれ出力し、コモン信号Vc-aを電圧Vs lとし、コモン信号Vc-bを電圧Vshとして一定化する。
nフレームにおいては、走査線駆動回路140によって最初に1行目の走査線112への走査信号Y1がHレベルになる。また、nフレームにおいて奇数行では正極性書込が指定されるので、走査信号Y1がHレベルになるタイミングにおいてラッチパルスLpが出力されると、データ線駆動回路190は、1行目であって1、2、3、…、240列目の画素の表示データDaで指定された電圧だけ、電圧Vslを基準に高位側とした電圧のデータ信号X1、X2、X3、…、X240を、それぞれ1、2、3、…、240列のデータ線114に供給する。これにより例えば、j列目のデータ線114に供給されるデータ信号Xjは、1行j列の画素110の表示データDaで指定された電圧だけ電圧Vslよりも高位側とした電圧となる。
走査信号Y1がHレベルになると、1行1列〜1行240列の画素におけるTFT116がオンするので、これらの画素電極118には、データ信号X1、X2、X3、…、X240が印加される。
Next, the case of the full screen mode among the operations of the electro-
As described above, in this embodiment, when the full screen mode is set, the
In the n-th frame, the scanning signal Y1 to the
When the scanning signal Y1 becomes the H level, the
一方、走査信号Y1がHレベルになる期間において、コモン電極駆動回路170aでは、1行目のTFT171、172がオンする。ここで、走査信号Y1がHレベルになる期間において、第1給電線161に供給される信号Vg-aはHレベルであり、第2給電線162に供給される信号Vg-bはLレベルであるので、1行目のTFT171、172がそれぞれオンし、これによって、1行目のTFT173のゲート電極にはHレベルのオン電圧が、TFT174のゲート電極にはLレベルのオフ電圧がそれぞれ印加される。このため、1行目のTFT173、174は、それぞれオン、オフするので、1行目のコモン電極108は、第3給電線163に接続されて電圧Vslとなる。
したがって、1行1列〜1行240列の液晶容量120および蓄積容量130の並列容量には、それぞれ階調に応じた正極性の電圧が書き込まれることになる。
なお、全画面モードにおいて、制御信号Vg-cはLレベルであり、コモン電極駆動回路170bでは、すべてのTFT175がオフであるので、コモン電極108の電圧を決定する要因とはならない。
On the other hand, in the period when the scanning signal Y1 is at the H level, the
Therefore, a positive voltage corresponding to the gradation is written in the parallel capacitor of the
In the full screen mode, the control signal Vg-c is at the L level, and in the common
次に、走査信号Y1がLレベルになる一方、走査信号Y2がHレベルになる。
ここで、走査信号Y1がLレベルになると、1行1列〜1行240列の画素におけるTFT116がオフする。このため、1行1列〜1行240列の各画素110にあっては、それぞれ画素電極118が、ハイ・インピーダンス状態になる。
一方、コモン電極駆動回路170aにあっては、走査信号Y1がLレベルになると、1行目のTFT171、172がオフするので、TFT173、174のゲート電極は、ハイ・インピーダンス状態になる。しかしながら、TFT173、174のゲート電極は、その寄生容量によってハイ・インピーダンス状態になる直前状態、すなわち、それぞれH、Lレベルの状態に保持されるので、TFT173、174は、引き続きオン、オフ状態を維持する。このため、1行目のコモン電極108は、走査信号Y1がLレベルとなっても、引き続き第3給電線163に接続されるので、電圧Vslを維持することになる。したがって、1行1列〜1行240列の液晶容量120および蓄積容量130の並列容量の他端が電圧Vslに維持されるので、書き込まれた電圧状態は、変更されることはなく継続することになる。
Next, the scanning signal Y1 becomes L level, while the scanning signal Y2 becomes H level.
Here, when the scanning signal Y1 becomes L level, the
On the other hand, in the common
また、nフレームにおいて偶数行では負極性書込が指定されるので、走査信号Y2がHレベルになるタイミングにおいてラッチパルスLpが出力されると、データ線駆動回路190は、2行目であって1、2、3、…、240列目の画素の表示データDaで指定された電圧だけ、電圧Vshを基準に低位側とした電圧のデータ信号X1、X2、X3、…、X240を出力する。これにより例えば、j列目のデータ線114に供給されるデータ信号Xjは、2行j列の画素110の表示データDaで指定された電圧だけ電圧Vshよりも低位側とした電圧となる。
走査信号Y2がHレベルになると、2行1列〜2行240列の画素におけるTFT116がオンするので、これらの画素電極118には、データ信号X1、X2、X3、…、X240が印加される。
一方、走査信号Y2がHレベルになる期間において、コモン電極駆動回路170aでは、2行目のTFT171、172がオンする。ここで、走査信号Y2がHレベルになる期間において、第1給電線161に供給される信号Vg-aがLレベルに、第2給電線162に供給される信号Vg-bがHレベルに、それぞれ切り替わるので、2行目のTFT173、TFT174は、1行目とは逆に、それぞれオフ、オンする。このため、2行目のコモン電極108は、第4給電線164に接続されて電圧Vshとなる。
したがって、2行1列〜2行240列の液晶容量120および蓄積容量130の並列容量には、それぞれ階調に応じた負極性の電圧が書き込まれることになる。
In addition, since even-numbered writing is designated in the even-numbered row in the n frame, when the latch pulse Lp is output at the timing when the scanning signal Y2 becomes H level, the data
When the scanning signal Y2 becomes H level, the
On the other hand, in the period during which the scanning signal Y2 is at the H level, the
Therefore, a negative voltage corresponding to the gradation is written in the parallel capacitor of the
続いて、走査信号Y2がLレベルになる一方、走査信号Y3がHレベルになる。ここで、走査信号Y2がLレベルになると、2行1列〜2行240列の画素におけるTFT116がオフするので、当該2行1列〜2行240列の各画素110にあっては、それぞれ画素電極118がハイ・インピーダンス状態になる。
一方、コモン電極駆動回路170aにあっては、走査信号Y2がLレベルになると、2行目のTFT171、172もオフするので、TFT173、174のゲート電極は、ハイ・インピーダンス状態になるが、その寄生容量によって、それぞれL、Hレベルに保持されるので、2行目のTFT173、174は、引き続きオフ、オン状態を維持する。このため、2行目のコモン電極108は、走査信号Y2がLレベルになっても、引き続き第4給電線164に接続されるので、電圧Vshを維持することになる。
したがって、2行1列〜2行240列の液晶容量120および蓄積容量130の並列容量の他端が電圧Vshに維持されるので、書き込まれた電圧状態は、変更されることはなく継続することになる。
Subsequently, the scanning signal Y2 becomes L level, while the scanning signal Y3 becomes H level. Here, when the scanning signal Y2 becomes the L level, the
On the other hand, in the common
Therefore, since the other end of the parallel capacitor of the
また、走査信号Y3がHレベルになると、3行目の液晶容量120および蓄積容量130の並列容量には、それぞれ階調に応じた正極性の電圧が書き込まれることになり、次に、走査信号Y4がHレベルになると、4行目の液晶容量120および蓄積容量130の並列容量には、それぞれ階調に応じた負極性の電圧が書き込まれることになる。
以下同様な動作が320行目まで繰り返され、これにより、nフレームにあっては、奇数行目の液晶容量120および蓄積容量130の並列容量には、それぞれ階調に応じた正極性電圧が書き込まれ、偶数行目の液晶容量120および蓄積容量130の並列容量には、それぞれ階調に応じた負極性電圧が書き込まれる。このように、すべての画素における並列容量には、それぞれ階調に応じた電圧が書き込まれるので、表示領域100においては1枚(フレーム)の画像が表示されることになる。
When the scanning signal Y3 becomes H level, a positive voltage corresponding to the gradation is written in the parallel capacitance of the
Thereafter, the same operation is repeated up to the 320th row, and in this way, in the n frame, the positive voltage corresponding to the gradation is written in the parallel capacitance of the
次の(n+1)フレームにおいて、極性指定信号Pol、信号Vg-a、Vg-bは、前のnフレームの論理レベルが反転する関係になるので、奇数行の走査線112が選択されたとき、当該選択された奇数行の走査線に対応するコモン電極108は、第4給電線164に接続されて電圧Vshになるとともに、当該走査線が非選択(走査信号がLレベル)となっても、その接続状態が維持される一方、偶数行の走査線112が選択されたとき、当該選択された偶数行の走査線に対応するコモン電極108は、第3給電線163に接続されて電圧Vslになるとともに、当該走査線が非選択となっても、その接続状態が維持される。
このため、(n+1)フレームにおいて、奇数行目の液晶容量120および蓄積容量130の並列容量には、それぞれ階調に応じた負極性の電圧が書き込まれ、偶数行目の並列容量には、それぞれ階調に応じた正極性の電圧が書き込まれて、それぞれ書き込まれた電圧状態が維持されることなる。
In the next (n + 1) frame, the polarity designation signal Pol and the signals Vg-a and Vg-b are in a relationship in which the logic level of the previous n frame is inverted. Therefore, when the odd-numbered
For this reason, in the (n + 1) frame, a negative voltage corresponding to the gray level is written in each of the parallel capacitors of the odd-numbered
ここで、本実施形態における電圧の書き込みについて図6を参照して説明する。図6は、i行j列の画素電極118における電圧Pix(i,j)と、(i+1)行j列の画素電極118における電圧Pix(i+1,j)とを、それぞれ走査信号Yi、Y(i+1)との関係において示す図である。なお、図6において電圧を示す縦スケールは、便宜的に図5における縦スケールよりも拡大してある。
nフレームでは、奇数i行目の画素に対して正極性書込が指定されるので、走査信号YiがHレベルになる期間において、j列目のデータ線114には、当該電圧Vslよりも、i行j列の画素の階調に応じた電圧だけ高位側の電圧(図6において↑で示される)のデータ信号Xjが供給される。これにより、i行j列の液晶容量120および蓄積容量130の並列容量においては、データ信号Xjの電圧とコモン電極108の電圧Vslとの差電圧、すなわち、階調に応じた正極性電圧が書き込まれることになる。
ここで、走査信号YiがLレベルになると、i行j列の画素電極118はハイ・インピーダンス状態になる。これに対して奇数i行目のコモン電極108は、nフレームにおいて走査信号YiがHレベルとなったときに第3給電線163に接続されるので電圧Vslとなり、この接続状態が、次の(n+1)フレームにおいて再び走査信号YiがHレベルになるまで継続する。このため、i行j列の画素電極118の電圧Pix(i,j)は、走査信号YiがHレベルになったときの電圧(データ信号Xjの電圧)から変動しないことになり、液晶容量120および蓄積容量130の並列容量に保持された電圧実効値(ハッチング部分)に影響を与えることはない。
Here, voltage writing in the present embodiment will be described with reference to FIG. In FIG. 6, the voltage Pix (i, j) at the
In the n frame, since positive polarity writing is designated for the odd-numbered i-th row pixels, the j-
Here, when the scanning signal Yi becomes L level, the
なお、nフレームでは、偶数(i+1)行目の画素に対して負極性書込が指定されるので、走査信号Y(i+1)がHレベルになる期間において、j列目のデータ線114には、当該電圧Vshよりも、(i+1)行j列の画素の階調に応じた電圧だけ低位側の電圧(図6において↓で示される)のデータ信号Xjが供給される。これにより、(i+1)行j列の液晶容量120および蓄積容量130の並列容量においては、階調に応じた負極性電圧が書き込まれることになる。また、偶数(i+1)行目のコモン電極108は、nフレームにおいて走査信号Y(i+1)がHレベルとなったときに第4給電線164に接続されるので電圧Vshとなり、この接続状態が、次の(n+1)フレームにおいて再び走査信号Y(i+1)がHレベルになるまで継続するので、電圧Pix(i+1,j)は、走査信号Y(i+1)がHレベルになったときの電圧(データ信号Xjの電圧)から変動しないことになり、液晶容量120および蓄積容量130の並列容量に保持された電圧実効値(ハッチング部分)に影響を与えることはない。
さらに、次の(n+1)フレームでは、書込極性が反転するので、奇数i行目の画素に対して負極性書込が、偶数(i+1)行目の画素に対して正極性書込が、それぞれ実行される。
このようにして、本実施形態では、全画面モードにおいて書込極性が、走査線毎に反転することになる。
In the n frame, since negative polarity writing is designated for even-numbered (i + 1) -th row pixels, in the period when the scanning signal Y (i + 1) is at the H level, Thus, a data signal Xj having a lower voltage (indicated by ↓ in FIG. 6) by a voltage corresponding to the gradation of the pixel in (i + 1) rows and j columns from the voltage Vsh is supplied. As a result, in the parallel capacitor of the
Further, in the next (n + 1) frame, since the writing polarity is inverted, negative polarity writing is performed on the odd-numbered i-th row pixels, and positive polarity writing is performed on the even-numbered (i + 1) -th row pixels. Each is executed.
In this way, in the present embodiment, the writing polarity is reversed for each scanning line in the full screen mode.
このような実施形態によれば、正極性書込が指定された行のコモン電極108は、当該行の走査線112が選択されたときに相対的に低い電圧Vslとなって、この電圧よりも階調に応じた電圧だけ高位側の電圧がデータ信号として供給される一方、負極性書込が指定された行のコモン電極108は、当該行の走査線112が選択されたときに相対的に高い電圧Vshとなって、この電圧よりも階調に応じた電圧だけ低位側の電圧がデータ信号として供給される。
したがって、データ信号の電圧振幅は、コモン電極108の電圧を一定とした場合と比較して狭くなるので、データ線駆動回路190の構成素子に要求される耐圧性が低く抑えられて、その分構成の簡易化を図ることができるとともに、電圧変化によって無駄に消費される電力を抑えることも可能となる。
According to such an embodiment, the
Therefore, the voltage amplitude of the data signal is narrower than that in the case where the voltage of the
ところで、各行のコモン電極108(コモン線108e)は、上述したように1〜240列のデータ線114とゲート絶縁膜等を介して交差しているので、これらのデータ線114の電圧変化、すなわち、データ信号X1〜X240の変化が、寄生容量を介してコモン電極108に伝搬する。
このため、コモン電極108は電気的にどの部分にも接続されないと、各データ線の電圧変化(データ信号X1〜X240の電圧変化)による影響を受けて、その電位が変動する。コモン電極108は、本実施形態では行毎に独立しているので、コモン電極が行毎に異なる量で電位変動し、表示品位に悪影響を与える可能性が高い。
By the way, since the common electrode 108 (
Therefore, if the
これに対して、本実施形態では、奇数i行目でいえば、例えばnフレームにおいて走査信号YiがHレベルになったときに、i行目のTFT171、172がオンすることによって、TFT173、174をオン、オフさせるとともに、TFT173、174のゲート電極に寄生する容量に対し、それぞれH、Lレベルを書き込み、これにより、走査信号YiがLレベルになっても、i行目のTFT173、174のオン、オフ状態を維持して、結局、奇数i行目のコモン電極108は、第3給電線163に接続された状態が継続される。一方、nフレームにおいて、偶数(i+1)行目のコモン電極は、第4給電線164に接続された状態が継続される。したがって、本実施形態では全画面モードにおいて、各行のコモン電極108は、常に電圧VslまたはVshが印加される状態にあり、ハイ・インピーダンス状態になることはないので、コモン電極の電圧変動に起因する表示品位の低下を未然に防止することにできる。
In contrast, in the present embodiment, in the odd-numbered i-th row, for example, when the scanning signal Yi becomes H level in the n-th frame, the
次に、部分モードの動作について説明する。図7は、部分モードである場合における各フレームの動作の一例を示す図であり、本実施形態において部分モードでは、第1から第12までの12フレームを1単位とした動作が実行される。
この例では、1〜80行目および161〜320行目を非表示行として、この非表示行に対応する画素を無効化し、81〜160行目を表示行として、この表示行に対応する画素のみを用いて有効な表示を行う場合において、1〜320行目の各走査線に位置する画素に対して、どのような極性で電圧書込を行うのかを示している。
なお、部分モードでは、表示行に位置する画素については、単にオンの白色またはオフの黒色のいずれかとする2値表示とする場合もあるが、ここでは、階調表示を行うものとして説明する。
Next, the operation in the partial mode will be described. FIG. 7 is a diagram showing an example of the operation of each frame in the partial mode. In the present embodiment, in the partial mode, an operation with 12 frames from 1st to 12th as one unit is executed.
In this example, the 1st to 80th lines and the 161st to 320th lines are set as non-display lines, the pixels corresponding to the non-display lines are invalidated, and the 81st to 160th lines are set as display lines, and the pixels corresponding to the display lines are displayed. In the case where effective display is performed using only the pixel, it is shown in what polarity voltage writing is performed on the pixels located on the scanning lines in the first to 320th rows.
Note that in the partial mode, the pixels located in the display row may be simply binary display that is either on-white or off-black, but here, description is made assuming that gradation display is performed.
図において、+は正極性で、−は負極性で、それぞれ電圧書込を行う場合を示すが、×は電圧書込をしない状態を示している。
ここで、部分モードの第1および第7フレームでは、非表示行の1〜80行目および161〜320行目において、それぞれ負極性および正極性の電圧書込が行われるが、この電圧書込は、非表示行の画素に対して無効な表示とさせるために、強制的に黒色(オフ)に相当する電圧を書き込むためのものである。一方、部分モードの第1、第4、第7および第10フレームでは、表示行の81〜160行目について、それぞれ負極性、正極性、正極性および負極性の順番で電圧書込が行われる。このため、本実施形態において、部分モードでは、隣接行同士の書込極性は互いに同一となる。
In the figure, + indicates positive polarity, − indicates negative polarity, and each indicates a case where voltage writing is performed, while × indicates a state where voltage writing is not performed.
Here, in the first and seventh frames of the partial mode, negative voltage writing and positive voltage writing are performed on the 1st to 80th lines and the 161st to 320th lines of the non-display lines, respectively. Is for forcibly writing a voltage corresponding to black (off) in order to invalidate the pixels in the non-display row. On the other hand, in the first, fourth, seventh, and tenth frames of the partial mode, voltage writing is performed in the order of negative polarity, positive polarity, positive polarity, and negative polarity in the 81st to 160th display rows. . For this reason, in this embodiment, in the partial mode, the writing polarities of adjacent rows are the same.
このような図7にしたがった部分モードにおける走査信号等の波形について図8〜図10を参照して説明する。ここで、図8は、第1〜第4フレームの走査信号Y1〜Y320の波形等を示し、図9は、第5〜第8フレームの走査信号Y1〜Y320の波形等を示し、図10は、第9〜第12フレームの走査信号Y1〜Y320の波形等を示す図である。
図8に示されるように部分モードの第1フレームでは、走査信号Y1〜Y320が全画面モードと同様である。ただし、本実施形態では、第1フレームにおいて極性指定信号PolがLレベルで一定であるので、1〜80行目および161〜320行目の非表示行では、負極性の黒色(オフ)に相当する電圧が書き込まれ、81〜160行目の表示行では、負極性の階調に応じた電圧が書き込まれる。
部分モードにおける第2および第3フレームでは、走査信号Y1〜Y320がHレベルになることはなく、したがって、なんら書込動作は実行されない。
部分モードにおける第4フレームでは、表示行にかかる走査信号Y81〜Y160だけが順番にHレベルとなる。なお、第4フレームにおいて走査信号Y81〜Y160がHレベルとなる期間にわたって極性指定信号PolはHレベルとなるので、81〜160行目の表示行では、正極性の階調に応じた電圧が書き込まれる。
Waveforms of the scanning signal and the like in the partial mode according to FIG. 7 will be described with reference to FIGS. Here, FIG. 8 shows the waveforms and the like of the scanning signals Y1 to Y320 of the first to fourth frames, FIG. 9 shows the waveforms and the like of the scanning signals Y1 to Y320 of the fifth to eighth frames, and FIG. FIG. 10 is a diagram illustrating waveforms and the like of scanning signals Y1 to Y320 in the ninth to twelfth frames.
As shown in FIG. 8, in the first frame of the partial mode, the scanning signals Y1 to Y320 are the same as in the full screen mode. However, in the present embodiment, since the polarity designation signal Pol is constant at the L level in the first frame, it corresponds to negative black (off) in the 1st to 80th lines and the 161 to 320th non-display lines. In the 81st to 160th display rows, a voltage corresponding to the negative polarity gradation is written.
In the second and third frames in the partial mode, the scanning signals Y1 to Y320 do not become the H level, and therefore no writing operation is executed.
In the fourth frame in the partial mode, only the scanning signals Y81 to Y160 applied to the display row are sequentially set to the H level. Since the polarity designation signal Pol is at the H level during the period in which the scanning signals Y81 to Y160 are at the H level in the fourth frame, the voltage corresponding to the positive tone is written in the 81st to 160th display lines. It is.
次に、図9に示されるように、部分モードにおける第5および第6フレームでは、第2および第3フレームと同様に走査信号Y1〜Y320がHレベルになることはなく、したがって、なんら書込動作は実行されない。
第7フレームでは、走査信号Y1〜Y320は、全画面モードと同様である。ただし、本実施形態では、第7フレームにおいて極性指定信号PolがHレベルで一定であるので、1〜80行目および161〜320行目の非表示行では、正極性の黒色(オフ)に相当する電圧が書き込まれ、81〜160行目の表示行では、正極性の階調に応じた電圧が書き込まれる。
第8フレーム、および、図10に示される第9フレームでは、走査信号Y1〜Y320がHレベルになることはなく、したがって、なんら書込動作は実行されない。部分モードにおける第10フレームでは、表示行にかかる走査信号Y81〜Y160だけが順番にHレベルとなる。なお、第10フレームにおいて走査信号Y81〜Y160がHレベルとなる期間にわたって極性指定信号PolがLレベルとなるので、81〜160行目の表示行では、負極性の階調に応じた電圧が書き込まれる。なお、第11および第12フレームでは、走査信号Y1〜Y320がHレベルになることはなく、したがって、なんら書込動作は実行されない。
以降、部分モードでは、第1〜第12フレームの動作が繰り返される。
Next, as shown in FIG. 9, in the fifth and sixth frames in the partial mode, the scanning signals Y1 to Y320 do not become the H level as in the second and third frames. The action is not performed.
In the seventh frame, the scanning signals Y1 to Y320 are the same as in the full screen mode. However, in the present embodiment, since the polarity designation signal Pol is constant at the H level in the seventh frame, it corresponds to positive black (off) in the 1st to 80th lines and the 161st to 320th non-display lines. The voltage corresponding to the positive polarity gradation is written in the 81st to 160th display rows.
In the eighth frame and the ninth frame shown in FIG. 10, the scanning signals Y1 to Y320 do not become H level, and therefore no writing operation is executed. In the tenth frame in the partial mode, only the scanning signals Y81 to Y160 applied to the display row sequentially become H level. Since the polarity designation signal Pol is at the L level during the period in which the scanning signals Y81 to Y160 are at the H level in the tenth frame, a voltage corresponding to the negative gradation is written in the 81st to 160th display rows. It is. In the eleventh and twelfth frames, the scanning signals Y1 to Y320 do not become H level, and therefore no writing operation is executed.
Thereafter, in the partial mode, the operations of the first to twelfth frames are repeated.
全画面モードにおいて電圧書込はフレーム毎で実行されていたが、部分モードにおいて、非表示行の画素に対するオフ電圧書込は、6フレームで1回という割合で実行され、表示行の画素に対する電圧書込の周期は、3フレームで1回という割合で実行されるので、電圧書込によって消費される電力が抑えられる。 In the full screen mode, the voltage writing is performed for each frame. In the partial mode, the off-voltage writing for the pixels in the non-display row is executed once every six frames, and the voltage for the pixels in the display row is performed. Since the writing cycle is executed once every three frames, the power consumed by the voltage writing can be suppressed.
ところで、全画面モードでは、コモン電極駆動回路170aにおいて、例えばi行目のTFT173、174は、走査信号YiがHレベルであったときにゲート電極に印加されたオンまたはオフ電圧を寄生容量で保持することによって、走査信号YiがLレベルとなってもi行目のコモン電極108の電位を確定させていた。
しかしながら、このような部分モードでは、走査信号がHレベルとなることによって実行される電圧書込の頻度が全画面モードよりも少なくなる。このため、TFT173または174のいずれかのゲート電極に保持されたオン電圧が、リーク等によって徐々に低下し、やがて、しきい値以下となって、オン状態を維持できない事態が発生する可能性がある。
これを回避するためには、TFT173、174のゲート電極に、容量素子を付加して、リークの影響を少なくする構成も考えられるが、当該容量素子を形成するためのスペースが余計に必要となり、それだけ表示領域の外側の、いわゆる額縁領域が広くなってしまう。
By the way, in the full screen mode, in the common
However, in such a partial mode, the frequency of voltage writing executed when the scanning signal becomes H level is lower than in the full screen mode. For this reason, there is a possibility that the on-voltage held in either the gate electrode of the
In order to avoid this, a configuration in which a capacitive element is added to the gate electrodes of the
そこで、本実施形態において部分モードでは、上述したように制御回路20が制御信号Vg-cおよびコモン信号Vcを供給する。すなわち、制御回路20は、制御信号Vg-cを第2、第3、第8および第9フレームのみにおいてHレベルとし、コモン信号Vcを第2および第3フレームにおいて電圧Vshとし、第8および第9フレームにおいて電圧Vslとする。
その前の第1フレームにおいては極性指定信号PolがLレベルであるから、信号Vg-aは同じLレベルであり、信号Vg-bは反転のHレベルである。このため、コモン電極駆動回路170aにおいて、奇数i行目では、走査信号YiがHレベルとなってTFT171、172がオンしたときに、TFT173、174のゲート電極には、それぞれオフ、オン電圧が印加されるので、当該i行目のコモン電極108は、負極性書込に応じて高位側の電圧Vshとなり、同様に偶数(i+1)行目においても、TFT173、174のゲート電極には、それぞれオフ、オン電圧が印加されるので、当該(i+1)行目のコモン電極108は電圧Vshとなる。
第2および第3フレームでは、走査信号がHレベルにならないので、各行のTFT173、174のゲート電圧はリーク等によって低下して、オン状態を維持できない可能性もあるが、コモン電極駆動回路170bにおいて各行のTFT175が、制御信号Vg-cがHレベルとなることによって一斉にオンするので、TFT173、174のゲート電圧にかからわず、すなわち、オンオフにかかわらず、すべてのコモン電極108が、第1フレームと同様にコモン信号Vcの電圧Vshに確定する。
Therefore, in the partial mode in the present embodiment, the
Since the polarity designation signal Pol is at the L level in the first frame before that, the signal Vg-a is the same L level, and the signal Vg-b is the inverted H level. Therefore, in the common
In the second and third frames, since the scanning signal does not become H level, the gate voltages of the
なお、第4フレームにおいては、走査信号Y80〜Y161が順番にHレベルとなる期間において極性指定信号PolがHレベルであるから、信号Vg-aはHレベルであり、信号Vg-bは反転のLレベルである。
コモン電極駆動回路170aにおいては、表示行にかかる走査信号がHレベルとなってTFT171、172がオンしたときに、TFT173、174のゲート電極には、それぞれオン、オフ電圧が印加され、これにより、TFT173、174がそれぞれオン、オフするので、表示行のコモン電極108は、正極性書込に応じて低位側の電圧Vslに切り替わる。
一方、第7〜第10フレームは、第1〜第4フレームにおける極性を反転した関係の動作が実行される。
In the fourth frame, since the polarity designation signal Pol is at the H level during the period when the scanning signals Y80 to Y161 are sequentially at the H level, the signal Vg-a is at the H level and the signal Vg-b is inverted. L level.
In the common
On the other hand, in the seventh to tenth frames, the operation of the relationship in which the polarities in the first to fourth frames are reversed is executed.
このように、本実施形態によれば、部分モードにおいて、全行について電圧書込が行われる第1および第7フレーム以外でも、第2、第3、第8および第9フレームにおいてコモン電極108の電位が確定しているので、その分だけ、表示品位の低下を抑えることが可能となる。
As described above, according to the present embodiment, in the partial mode, the
本実施形態では、第2、第3、第8および第9フレームにおいて制御信号Vg-cをHレベルとして、コモン電極108の電位を確定させているが、全行について電圧書込が行われる第1(第7)フレームよりも後であって、表示行のみの電圧書込が行われる第4(第10)フレームよりも手前のフレームの全部または一部であれば良いので、例えば、第3および第9フレームにおいてのみ制御信号Vg-cをHレベルとしても良い。
In the present embodiment, the control signal Vg-c is set to H level in the second, third, eighth, and ninth frames to determine the potential of the
<第2実施形態>
上述した第1実施形態では、全画面モードでは、画素への書き込み極性が1行毎に反転する行反転方式であったが、部分モードでは、表示行同士で共通の書込極性となるため、表示行の画素で表示される画像の表示品位は、全画面モードの場合と比較して劣ってしまう、という点が否定できない。
そこで、部分モードでも表示行同士で書込極性を走査線毎に反転させた第2実施形態について説明する。
Second Embodiment
In the first embodiment described above, in the full screen mode, the pixel inversion polarity is reversed for each row. However, in the partial mode, the display row has a common writing polarity. It cannot be denied that the display quality of the image displayed by the pixels in the display row is inferior to that in the full screen mode.
Therefore, a second embodiment in which the writing polarity is reversed for each scanning line in the display rows even in the partial mode will be described.
図11は、第2実施形態に係る電気光学装置の構成を示すブロック図である。
この図で示される構成が、図1と相違する点は、コモン電極駆動回路170bにおいて、TFT175のソース電極の接続先を、奇数行と偶数行とで分けている点にある。詳細には、奇数行のTFT175のソース電極は、コモン信号Vc-cが供給される第1信号線167cに接続され、偶数行のTFT175のソース電極は、コモン信号Vc-dが供給される第2信号線167dに接続されている。
FIG. 11 is a block diagram illustrating a configuration of the electro-optical device according to the second embodiment.
The configuration shown in this figure is different from that in FIG. 1 in that the connection destination of the source electrode of the
なお、図12は、第2実施形態の素子基板のうち、表示領域100とコモン電極駆動回路170bとの境界付近を示す平面図である。
この図に示されるように、奇数i行目におけるTFT175のソース電極は、信号線167から分岐した部分が用いられるが、偶数(i+1)行目におけるTFT175のソース電極は、第1信号線167cをアンダークロスする配線を介して第2信号線167dに接続されている。
FIG. 12 is a plan view showing the vicinity of the boundary between the
As shown in this figure, the source electrode of the
なお、第2実施形態において全画面モードの動作は、第1実施形態と同様である。そこで、第2実施形態の動作については部分モードにおける相違点を中心に説明することにする。
図13は、部分モードである場合における各フレームの動作の一例を示す図である。
第2実施形態においても、部分モードでは、第1から第12までの12フレームを1単位とした動作が実行され、また、1〜80行目および161〜320行目を非表示行とし、81〜160行目を表示行として例示する点については第1実施形態(図6参照)と同様である。
図13に示されるように、部分モードでの第1フレームにおける書込極性は、表示行および非表示行の双方について直前の全画面モードの書込極性を反転したものであり、奇数行に対し正極性書込が、偶数行に対し負極性書込が、それぞれ指定されるものとする。また、第7フレームにおける書込極性は、当該第1フレームの書込極性を反転したものである。第1および第7フレームのいずれも行反転方式である。
一方、表示行の第4フレームにおける書込極性は、第1フレームの書込極性を反転したものであり、表示行の第10フレームにおける書込極性は、第7フレームの書込極性を反転したものであり、いずれも行反転方式である。
また、制御回路20は、第2および第3フレームにおいて、コモン信号Vc-cを電圧Vslとし、コモン信号Vc-dを電圧Vshとし、第8および第9フレームにおいて、コモン信号Vc-cを電圧Vshとし、コモン信号Vc-dを電圧Vslとする。
In the second embodiment, the operation in the full screen mode is the same as that in the first embodiment. Therefore, the operation of the second embodiment will be described focusing on the differences in the partial mode.
FIG. 13 is a diagram illustrating an example of the operation of each frame in the partial mode.
Also in the second embodiment, in the partial mode, an operation with 12 frames from 1st to 12th as one unit is executed, and the 1st to 80th lines and the 161st to 320th lines are set as non-display lines, and 81 About the 160th line as a display line, it is the same as that of 1st Embodiment (refer FIG. 6).
As shown in FIG. 13, the writing polarity in the first frame in the partial mode is obtained by inverting the writing polarity in the previous full-screen mode for both the display row and the non-displaying row. Assume that positive polarity writing and negative polarity writing are specified for even-numbered rows, respectively. Further, the writing polarity in the seventh frame is obtained by inverting the writing polarity in the first frame. Both the first and seventh frames are row inversion methods.
On the other hand, the writing polarity in the fourth frame of the display row is the reverse of the writing polarity of the first frame, and the writing polarity in the tenth frame of the display row is the reverse of the writing polarity of the seventh frame. Both are row inversion methods.
The
図13にしたがった部分モードにおける走査信号等の波形について図14〜図16に示す。なお、図13は、第1〜第4フレームの走査信号Y1〜Y320の波形等を示し、図14は、第5〜第8フレームの走査信号Y1〜Y320の波形等を示し、図16は、第9〜第12フレームの走査信号Y1〜Y320の波形等を示す図である。
これらの図に示されるように、部分モードにおいて走査信号Y1〜Y320は、第1実施形態の部分モードと同様である。
Waveforms of the scanning signal and the like in the partial mode according to FIG. 13 are shown in FIGS. 13 shows the waveforms and the like of the scanning signals Y1 to Y320 of the first to fourth frames, FIG. 14 shows the waveforms and the like of the scanning signals Y1 to Y320 of the fifth to eighth frames, and FIG. It is a figure which shows the waveform etc. of the scanning signals Y1-Y320 of the 9th-12th frame.
As shown in these drawings, the scanning signals Y1 to Y320 in the partial mode are the same as those in the partial mode of the first embodiment.
第2実施形態では、第1フレームの動作は、非表示行について強制的に黒色(オフ)に相当する電圧を書き込む以外、全画面モードと同様である。このため、奇数i行目のコモン電極108は、正極性書込に応じて低位側の電圧Vslとなり、偶数(i+1)行目のコモン電極108は、負極性書込に応じて高位側の電圧Vshとなる。
In the second embodiment, the operation of the first frame is the same as that in the full screen mode except that a voltage corresponding to black (off) is forcibly written for a non-display row. For this reason, the odd-numbered i-th
次に部分モードの第2および第3フレームにおいて信号Vg-cがHレベルになると、コモン電極駆動回路170bでは、1〜320行目のTFT175がすべてオンになるので、奇数行目のコモン電極108は、コモン信号Vc-cの電圧Vslとなり、偶数行目のコモン電極108は、コモン信号Vc-dの電圧Vshとなり、それぞれ第1フレームと同一電圧に確定して維持される。
なお、第4フレームにおいては、走査信号Y80〜Y161が順番にHレベルとなる期間のうち、奇数行目の走査信号がHレベルとなる期間では、極性指定信号PolがLレベルであるから、コモン電極駆動回路170aによって、表示行にかかる奇数行のコモン電極108が負極性書込に応じて高位側の電圧Vshに確定する一方、表示行にかかる偶数行のコモン電極108が正極性書込に応じて低位側の電圧Vslに確定する。
第7〜第10フレームにおいて各行では、第1〜第4フレームにおける書込極性を反転した関係の動作が実行される。
Next, when the signal Vg-c becomes H level in the second and third frames of the partial mode, the
In the fourth frame, among the periods in which the scanning signals Y80 to Y161 are sequentially at the H level, the polarity designation signal Pol is at the L level in the period in which the scanning signal in the odd-numbered row is at the H level. By the
In each row in the seventh to tenth frames, the operation of the relationship in which the writing polarity in the first to fourth frames is inverted is executed.
このように、第2実施形態によれば、部分モードにおいて、全行について電圧書込が行われる第1および第7フレーム以外でも、第2、第3、第8および第9フレームにおいてコモン電極108の電位が確定しているので、その分だけ、表示品位の低下を抑えることが可能となる。さらに、第2実施形態によれば、部分モードにおける表示行の書込極性が全画面モードと同様に走査線毎に反転させた行反転方式となるので、部分モードの表示品位を、全画面モードと同等に保つことが可能となる。
As described above, according to the second embodiment, in the partial mode, the
<応用・変形例>
上述した第1および第2実施形態では、いずれも全画面モードであれば、画素への書き込み極性を1行毎に反転させる行反転方式としたが、1列毎に反転させる列反転方式や、1行および1列毎に1画素毎に反転させるドット反転方式としても良い。
列反転方式やドット反転方式とさせるには、例えば図17に示されるように、1行につき、2つのコモン電極108a、108bを設けるとともに、図18に示されるように、奇数j列目の画素110ではコモン電極108aを、偶数(j+1)列目の画素110ではコモン電極108bを、それぞれ対応させればよい。
さらに、コモン電極駆動回路170aにおいては、各行のTFT173、174を、それぞれTFT173a、173bと、TFT174a、174bとで2系列として、いずれか一方の系列がコモン電極108aに電圧Vsl、Vshの一方に確定しているときには、いずれか他方の系列がコモン電極108bに電圧Vsl、Vshの他方に確定する構成とすれば良い。
また、コモン電極駆動回路170bにおいては、TFT175を、それぞれ2つのコモン電極108a、108bのそれぞれに対応するように、TFT175a、175bで2系列化される。詳細には、TFT175aのソース電極はコモン電極108aに接続され、ドレイン電極が第1信号線167cに接続され、TFT175bのソース電極はコモン電極108bに接続され、ドレイン電極が第2信号線167dに接続される。
<Application and modification>
In the first and second embodiments described above, if both are full-screen modes, the row inversion method for inverting the pixel writing polarity for each row is used, but the column inversion method for inverting each column, A dot inversion method in which each pixel is inverted every row and every column may be adopted.
In order to use the column inversion method or the dot inversion method, for example, as shown in FIG. 17, two
Further, in the common
In the common
ここで、列反転方式とするには、例えば奇数列を正極性としたとき、偶数列を負極性とすれば良いので、各行の走査信号がHレベルとなったときに、奇数列に対応するコモン電極108aを正極性に応じて低位側の電圧Vslに確定させ、偶数列に対応するコモン電極108bを負極性に応じて高位側の電圧Vshに確定させれば良い。
一方、ドット反転方式とするには、列反転方式に行反転方式を組み合わせれば良いので、例えば奇数行奇数列を正極性としたとき、奇数行偶数列を負極性とし、次の偶数行奇数列を負極性とし、偶数行偶数列を正極性とする。このためには、奇数行目の走査信号がHレベルとなったときに、奇数列に対応するコモン電極108aを正極性に応じて低位側の電圧Vslに確定させ、偶数列に対応するコモン電極108bを負極性に応じて高位側の電圧Vshに確定させる一方、次の偶数行目の走査信号がHレベルとなったときに、奇数列に対応するコモン電極108aを負極性に応じて電圧Vshに確定させ、偶数列に対応するコモン電極108bを正極性に応じて電圧Vslに確定させれば良い。
なお、列反転方式およびドット反転方式のいずれもおいても、1行の走査線に選択電圧が印加される期間において、奇数列へのデータ信号と偶数列へのデータ信号とを互いに反転させた関係とする。さらに、液晶容量120に直流成分が印加されるのを防ぐために所定のフレーム周期で極性を反転させる必要がある。
Here, in order to use the column inversion method, for example, when the odd number column is positive, the even number column may be negative. Therefore, when the scanning signal of each row becomes H level, it corresponds to the odd number column. The
On the other hand, in order to use the dot inversion method, the row inversion method may be combined with the column inversion method. For example, when the odd-numbered odd-numbered column is positive, the odd-numbered even-numbered column is negative and the next even-numbered odd-numbered Columns are negative and even rows and even columns are positive. For this purpose, when the scanning signal in the odd-numbered row becomes the H level, the
Note that, in both the column inversion method and the dot inversion method, the data signal to the odd-numbered column and the data signal to the even-numbered column are inverted from each other during the period in which the selection voltage is applied to the scanning line of one row. It is related. Furthermore, in order to prevent a DC component from being applied to the
なお、上述した実施形態では、コモン信号Vc -a、Vc-b、信号Vg-a、Vg-bを、それぞれ図5に示されるような波形としたが、コモン信号Vc-a、Vc-bを、例えばフレーム期間毎や水平走査期間(H)毎に反転させる(入れ替える)とともに、この反転に合わせて、信号Vg-a、Vg-bの論理を規定するようにしても良い。
すなわち、ある走査線への走査信号がHレベルとなったときに、その行にコモン電極を、当該行への書込極性に応じた電圧にするとともに、その走査信号がLレベルになっても、当該行のコモン電極が引き続き同電圧で維持される構成であれば良い。
In the embodiment described above, the common signals Vc-a and Vc-b and the signals Vg-a and Vg-b have waveforms as shown in FIG. May be inverted (replaced), for example, every frame period or every horizontal scanning period (H), and the logic of the signals Vg-a and Vg-b may be defined in accordance with this inversion.
That is, when the scanning signal to a certain scanning line becomes H level, the common electrode is set to a voltage corresponding to the writing polarity to the row, and the scanning signal becomes L level. Any configuration may be used as long as the common electrode of the row is continuously maintained at the same voltage.
上述した実施形態では、i行目のTFT171、172については、i行目の走査線が選択されて、走査信号YiがHレベルになったときにオン状態とさせた。ここで、i行目のTFT171、172は、TFT173、174のゲート電極に第1給電線161、第2給電線162を接続して、TFT173、174のどちらか一方をオン状態とさせ、どちらか他方をオフ状態とさせることを決定する点が重要であり、i行目のコモン電極108が書込極性に応じた電位に確定しているのであれば、いつTFT171、172をオンさせるかについては、それほど重要ではない。
また、垂直帰線期間においては書込極性を指定することは無意味であるので、極性指定信号Polやコモン信号Vc-a、Vc-bなどの論理信号を一定のレベルに固定するか、これらの信号線をハイ・インピーダンス状態としても良い。
さらに、実施形態では、液晶容量120をノーマリーブラックモードとしたが、電圧無印加状態において明るい状態となるノーマリーホワイトモードとしても良い。また、R(赤)、G(緑)、B(青)の3画素で1ドットを構成して、カラー表示を行うとしても良いし、さらに、別の1色(例えばシアン(C))を追加し、これらの4色の画素で1ドットを構成して、色再現性を向上させる構成としても良い。
In the above-described embodiment, the i-
In addition, since it is meaningless to specify the writing polarity in the vertical blanking period, the logic signals such as the polarity specifying signal Pol and the common signals Vc-a and Vc-b are fixed to a certain level, or These signal lines may be in a high impedance state.
Furthermore, in the embodiment, the
<電子機器>
次に、上述した実施形態に係る電気光学装置10を表示装置として有する電子機器の例について説明する。
図19は、実施形態に係る電気光学装置10を用いた携帯電話1200の構成を示す図である。この図に示されるように、携帯電話1200は、複数の操作ボタン1202のほか、受話口1204、送話口1206とともに、上述した電気光学装置10を備える。
なお、電気光学装置10が適用される電子機器としては、図19に示した携帯電話の他にも、デジタルスチルカメラ、ノートパソコン、液晶テレビ、ビデオレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、タッチパネル等などの機器が挙げられる。そして、これらの各種電子機器の表示装置として、上述した電気光学装置10が適用可能であることは言うまでもない。
<Electronic equipment>
Next, an example of an electronic apparatus having the electro-
FIG. 19 is a diagram illustrating a configuration of a
Electronic devices to which the electro-
10…電気光学装置、20…制御回路、100…表示領域、108…コモン電極、110…画素、112…走査線、114…データ線、116…TFT、120…液晶容量、130…蓄積容量、140…走査線駆動回路、161…第1給電線、162…第2給電線、163…第3給電線、164…第4給電線、165…制御線、167…信号線、170a、170b…コモン電極駆動回路、171〜175…TFT、190…データ線駆動回路、1200…携帯電話
DESCRIPTION OF
Claims (8)
前記走査線と前記データ線との交差に対応して設けられ、各々は、
一端が前記データ線に接続されるとともに、前記走査線に選択電圧が印加されたときに導通状態となる画素スイッチング素子と、
一端が前記画素スイッチング素子の他端に接続されるとともに、他端が前記コモン電極に接続された画素容量と、
を含み、当該画素容量の保持電圧に応じた階調となる画素と、
を有する電気光学装置の駆動回路であって、
前記複数の走査線に所定の順番で前記選択電圧を印加する走査線駆動回路と、
前記複数のコモン電極をそれぞれ個別に駆動するコモン電極駆動回路と、
前記選択電圧が印加された走査線に対応する画素に対し、当該画素の階調に応じた電圧のデータ信号を、データ線を介して供給するデータ線駆動回路と、
を具備し、
前記コモン電極駆動回路は、前記コモン電極毎に、
ゲート電極に保持された電圧に応じてオンまたはオフ状態にセットされるとともに、前記オン状態にセットされたときに、低位側または高位側のいずれかの電圧を当該コモン電極に印加するスイッチ回路と、
当該コモン電極と対をなす走査線に前記選択電圧が印加されたとき、前記スイッチ回路のゲート電極に、前記スイッチ回路をオン状態にセットするオン電圧を印加する第1印加回路と、
前記走査線への選択電圧の印加が終了した後に所定の制御線を介した指示があったとき、前記コモン電極のそれぞれに対し、前記低位側または高位側のいずれかの電圧を再度印加する第2印加回路と、
を有することを特徴とする電気光学装置の駆動回路。 A plurality of scanning lines, a plurality of data lines, a plurality of common electrodes provided on each of the plurality of scanning lines,
Provided corresponding to the intersection of the scan line and the data line,
One end of the pixel switching element is connected to the data line and becomes conductive when a selection voltage is applied to the scanning line;
A pixel capacitor having one end connected to the other end of the pixel switching element and the other end connected to the common electrode;
A pixel having a gradation according to the holding voltage of the pixel capacitor,
A drive circuit for an electro-optical device having:
A scanning line driving circuit for applying the selection voltage to the plurality of scanning lines in a predetermined order;
A common electrode driving circuit for individually driving the plurality of common electrodes;
A data line driving circuit for supplying a data signal of a voltage corresponding to the gradation of the pixel to the pixel corresponding to the scanning line to which the selection voltage is applied via the data line;
Comprising
The common electrode driving circuit is provided for each common electrode.
A switch circuit that is set to an on or off state according to a voltage held in the gate electrode, and that applies either a low-side voltage or a high-side voltage to the common electrode when the on-state is set. ,
A first application circuit that applies an on-voltage that sets the switch circuit to an on state to the gate electrode of the switch circuit when the selection voltage is applied to a scanning line that is paired with the common electrode;
When there is an instruction through a predetermined control line after the application of the selection voltage to the scanning line is completed, a second voltage is applied to either the low-side or the high-side for each of the common electrodes. Two application circuits;
A drive circuit for an electro-optical device, comprising:
前記スイッチ回路は、第3および第4トランジスタを有し、
前記第2印加回路は、第5トランジスタを有し、
前記第1トランジスタにおいて、ゲート電極が前記走査線に接続され、ソース電極が、前記第3トランジスタをオンまたはオフ状態の一方とさせる電圧が給電される第1給電線に接続され、
前記第2トランジスタにおいて、ゲート電極が前記走査線に接続され、ソース電極が、前記第4トランジスタをオンまたはオフ状態の他方とさせる電圧が給電される第2給電線に接続され、
前記第3トランジスタにおいて、ゲート電極が前記第1トランジスタのドレイン電極に接続され、ソース電極が、低位側または高位側の一方の電圧が給電される第3給電線に接続され、
前記第4トランジスタにおいて、ゲート電極が前記第2トランジスタのドレイン電極に接続され、ソース電極が、低位側または高位側の他方の電圧が給電される第4給電線に接続され、
前記第3および第4トランジスタのドレイン電極同士が前記コモン電極に接続され、
前記第5トランジスタにおいて、ゲート電極が前記制御線に接続され、ソース電極が、低位側または高位側のいずれかの電圧が給電される信号線に接続され、ドレイン電極が前記コモン電極に接続された
ことを特徴とする請求項1に記載の電気光学装置の駆動回路。 The first application circuit includes first and second transistors,
The switch circuit includes third and fourth transistors,
The second application circuit includes a fifth transistor;
In the first transistor, a gate electrode is connected to the scanning line, and a source electrode is connected to a first power supply line to which a voltage for turning the third transistor on or off is supplied.
In the second transistor, a gate electrode is connected to the scanning line, and a source electrode is connected to a second power supply line to which a voltage for turning the fourth transistor on or off is supplied.
In the third transistor, a gate electrode is connected to a drain electrode of the first transistor, and a source electrode is connected to a third feeder line to which one of a low-side voltage and a high-side voltage is fed,
In the fourth transistor, a gate electrode is connected to a drain electrode of the second transistor, and a source electrode is connected to a fourth power supply line to which the other voltage on the lower side or the higher side is supplied,
The drain electrodes of the third and fourth transistors are connected to the common electrode,
In the fifth transistor, a gate electrode is connected to the control line, a source electrode is connected to a signal line to which either a low voltage or a high voltage is supplied, and a drain electrode is connected to the common electrode. The drive circuit of the electro-optical device according to claim 1.
ことを特徴とする請求項2に記載の電気光学装置の駆動回路。 The drive circuit of the electro-optical device according to claim 2, wherein the source electrode of the fifth transistor is connected to a common signal line in each row of the scanning line and the common electrode.
一部の走査線に対応する画素のみを用いて有効な表示を行う第2モードとを有し、
前記第1モードにおいて、
前記走査線駆動回路は、前記複数の走査線に対し順番に前記選択電圧を印加する動作を所定の周期で実行し、
前記第1給電線には、前記第3トランジスタをオン状態およびオフ状態とさせる電圧が、前記走査線に選択電圧が印加される毎に反転して供給され、
前記第3給電線には、前記低位側または高位側の一方の電圧が少なくとも1フレーム以上の期間にわたって供給され、
前記制御線には、前記第5トランジスタをオフ状態とさせる電圧が供給され、
前記第2モードにおいて、
前記走査線駆動回路は、前記複数の走査線に対し順番に前記選択電圧を印加する第1動作と、前記一部の走査線に対して順番に前記選択電圧を印加する第2動作とを前記所定の周期よりも長い周期で交互に繰り返し、
前記第1給電線には、前記第1動作のときに前記第3トランジスタをオン状態とさせる電圧またはオフ状態とさせる電圧の一方が印加され、前記第2動作のときに前記第3トランジスタをオン状態とさせる電圧またはオフ状態とさせる電圧の他方が前記一部の走査線に前記選択電圧が印加される期間にわたって印加され、
前記第3給電線には、前記低位側または高位側の一方の電圧が少なくとも1フレーム以上の期間にわたって供給され、
前記制御線には、前記第1動作の終了から前記第2動作の開始までの期間の一部または全部にわたって前記第5トランジスタをオン状態とさせる電圧が供給され、それ以外の期間にわたって前記第5トランジスタをオフ状態とさせる電圧が供給される
ことを特徴とする請求項3に記載の電気光学装置の駆動回路。 A first mode for performing effective display using all pixels;
A second mode for performing effective display using only pixels corresponding to some scanning lines,
In the first mode,
The scanning line driving circuit executes an operation of sequentially applying the selection voltage to the plurality of scanning lines at a predetermined cycle,
A voltage that turns the third transistor on and off is supplied to the first power supply line by being inverted every time a selection voltage is applied to the scanning line.
The third power supply line is supplied with one voltage on the lower side or the higher side over a period of at least one frame,
A voltage for turning off the fifth transistor is supplied to the control line,
In the second mode,
The scanning line driving circuit includes a first operation for sequentially applying the selection voltage to the plurality of scanning lines, and a second operation for sequentially applying the selection voltage to the partial scanning lines. It repeats alternately with a period longer than a predetermined period,
One of a voltage for turning on the third transistor during the first operation or a voltage for turning off the third transistor during the first operation is applied to the first power supply line, and the third transistor is turned on during the second operation. The other of the voltage to be turned on or the voltage to be turned off is applied over a period of time when the selection voltage is applied to the part of the scanning lines,
The third power supply line is supplied with one voltage on the lower side or the higher side over a period of at least one frame,
The control line is supplied with a voltage for turning on the fifth transistor over a part or all of a period from the end of the first operation to the start of the second operation, and the fifth line is supplied over the other period. The drive circuit for the electro-optical device according to claim 3, wherein a voltage for turning off the transistor is supplied.
奇数行目における第5トランジスタのソース電極は、低位側または高位側の一方の電圧が給電される第1信号線に接続され、
偶数行目における第5トランジスタのソース電極は、低位側または高位側の他方の電圧が給電される第2信号線に接続された
ことを特徴とする請求項2に記載の電気光学装置の駆動回路。 Of the scanning lines and common electrodes,
The source electrode of the fifth transistor in the odd-numbered row is connected to the first signal line to which one of the low and high voltages is supplied,
The drive circuit of the electro-optical device according to claim 2, wherein the source electrode of the fifth transistor in the even-numbered row is connected to a second signal line to which the other voltage on the lower side or the higher side is supplied. .
一部の走査線に対応する画素のみを用いて有効な表示を行う第2モードとを有し、
前記第1モードにおいて、
前記走査線駆動回路は、前記複数の走査線に対し順番に前記選択電圧を印加する動作を所定の周期で実行し、
前記第1給電線には、前記第3トランジスタをオン状態およびオフ状態とさせる電圧が、前記走査線に選択電圧が印加される毎に反転して供給され、
前記第3給電線には、前記低位側または高位側の一方の電圧が少なくとも1フレーム以上の期間にわたって供給され、
前記制御線には、前記第5トランジスタをオフ状態とさせる電圧が供給され、
前記第2モードにおいて、
前記走査線駆動回路は、前記複数の走査線に対し順番に前記選択電圧を印加する第1動作と、前記一部の走査線に対して順番に前記選択電圧を印加する第2動作とを前記所定の周期よりも長い周期で交互に繰り返し、
前記第1給電線には、前記第1および第2動作のときに、前記第3トランジスタをオン状態およびオフ状態とさせる電圧が前記走査線に選択電圧が印加される毎に反転して供給され、
前記第3給電線には、前記低位側または高位側の一方の電圧が少なくとも1フレーム以上の期間にわたって供給され、
前記制御線には、前記第1動作の終了から前記第2動作の開始までの期間の一部または全部にわたって前記第5トランジスタをオン状態とさせる電圧が供給され、それ以外の期間にわたって前記第5トランジスタをオフ状態とさせる電圧が供給される
ことを特徴とする請求項5に記載の電気光学装置の駆動回路。 A first mode for performing effective display using all pixels;
A second mode for performing effective display using only pixels corresponding to some scanning lines,
In the first mode,
The scanning line driving circuit executes an operation of sequentially applying the selection voltage to the plurality of scanning lines at a predetermined cycle,
A voltage that turns the third transistor on and off is supplied to the first power supply line by being inverted every time a selection voltage is applied to the scanning line.
The third power supply line is supplied with one voltage on the lower side or the higher side over a period of at least one frame,
A voltage for turning off the fifth transistor is supplied to the control line,
In the second mode,
The scanning line driving circuit includes a first operation for sequentially applying the selection voltage to the plurality of scanning lines, and a second operation for sequentially applying the selection voltage to the partial scanning lines. It repeats alternately with a period longer than a predetermined period,
During the first and second operations, a voltage that turns the third transistor on and off is inverted and supplied to the first power supply line every time a selection voltage is applied to the scanning line. ,
The third power supply line is supplied with one voltage on the lower side or the higher side over a period of at least one frame,
The control line is supplied with a voltage that turns on the fifth transistor over part or all of the period from the end of the first operation to the start of the second operation, and the fifth line is supplied over the other period. The drive circuit for the electro-optical device according to claim 5, wherein a voltage for turning off the transistor is supplied.
前記走査線と前記データ線との交差に対応して設けられ、各々は、
一端が前記データ線に接続されるとともに、前記走査線に選択電圧が印加されたときに導通状態となる画素スイッチング素子と、
一端が前記画素スイッチング素子の他端に接続されるとともに、他端が前記コモン電極に接続された画素容量と、
を含み、当該画素容量の保持電圧に応じた階調となる画素と、
前記複数の走査線に所定の順番で前記選択電圧を印加する走査線駆動回路と、
前記複数のコモン電極をそれぞれ個別に駆動するコモン電極駆動回路と、
前記選択電圧が印加された走査線に対応する画素に対し、当該画素の階調に応じた電圧のデータ信号を、データ線を介して供給するデータ線駆動回路と、
を具備し、
前記コモン電極駆動回路は、前記コモン電極毎に、
ゲート電極に保持された電圧に応じてオンまたはオフ状態にセットされるとともに、前記オン状態にセットされたときに、低位側または高位側のいずれかの電圧を当該コモン電極に印加するスイッチ回路と、
当該コモン電極と対をなす走査線に前記選択電圧が印加されたとき、前記スイッチ回路のゲート電極に、前記スイッチ回路をオン状態にセットするオン電圧を印加する第1印加回路と、
前記走査線への選択電圧の印加が終了した後に所定の制御線を介した指示があったとき、前記コモン電極のそれぞれに対し、前記低位側または高位側のいずれかの電圧を再度印加する第2印加回路と、
を有することを特徴とする電気光学装置。 A plurality of scanning lines, a plurality of data lines, a plurality of common electrodes provided on each of the plurality of scanning lines,
Provided corresponding to the intersection of the scan line and the data line,
One end of the pixel switching element is connected to the data line and becomes conductive when a selection voltage is applied to the scanning line;
A pixel capacitor having one end connected to the other end of the pixel switching element and the other end connected to the common electrode;
A pixel having a gradation according to the holding voltage of the pixel capacitor,
A scanning line driving circuit for applying the selection voltage to the plurality of scanning lines in a predetermined order;
A common electrode driving circuit for individually driving the plurality of common electrodes;
A data line driving circuit for supplying a data signal of a voltage corresponding to the gradation of the pixel to the pixel corresponding to the scanning line to which the selection voltage is applied via the data line;
Comprising
The common electrode driving circuit is provided for each common electrode.
A switch circuit that is set to an on or off state according to a voltage held in the gate electrode, and that applies either a low-side voltage or a high-side voltage to the common electrode when the on-state is set. ,
A first application circuit that applies an on-voltage that sets the switch circuit to an on state to the gate electrode of the switch circuit when the selection voltage is applied to a scanning line that is paired with the common electrode;
When there is an instruction through a predetermined control line after the application of the selection voltage to the scanning line is completed, a second voltage is applied to either the low-side or the high-side for each of the common electrodes. Two application circuits;
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