JP4850724B2 - 画素構造 - Google Patents
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Description
図1Aは、本発明の第1実施形態にかかる画素構造の平面図である。図1Bは、図1Aの断面線I-Iに沿った断面図である。図1Cは、図1Aの領域C1の要部拡大図である。図1Dは、図1Aの領域C2の要部拡大図である。
図3Aは、本発明の第2実施形態にかかる画素構造の平面図である。図3Bは、図3Aの断面線II-IIに沿った断面図である。第2実施形態中、第1実施形態中の画素構造の構成要素に等しいものは、同一の符号により表示する。また、第1実施形態と異なる部分だけを説明する。更に、第1実施形態に応用可能である如何なる型の拡張も、第2実施形態の画素構造に応用することができる。
102 データ線
102a ソース
103a 第1ドレイン
103b 第2ドレイン
103c 第3ドレイン
104a 第1走査線
104b 第2走査線
106a 第1薄膜トランジスタ
106b 第2薄膜トランジスタ
106c 第3薄膜トランジスタ
107a 第1チャネル
107b 第2チャネル
107c 第3チャネル
108a 第1画素電極
108b 第2画素電極
108c 第3画素電極
109 誘電層
110a 第1共用線
110b 第2共用線
110c 第3共用線
111 突起部またはスリット
112 ゲート絶縁層
114,118a 半導体層
114a,118b オーミックコンタクト層
116a 第1コンタクト部
116b 第2コンタクト部
116c 第3コンタクト部
118 インピーダンス層
I-I,II-II 断面線
C1,C2 領域
L1,L2,L3 長さ
V1 第1電圧
V2 第2電圧
W1,W2,W3 幅
W1/L1 第1チャネルの幅対長さの比
W2/L2 第2チャネルの幅対長さの比
W3/L3 第3チャネルの幅対長さの比
Claims (18)
- マルチドメイン垂直配向液晶表示装置の画素構造であって:
基板上に配置されるデータ線および少なくとも1つの走査線と;
第1薄膜トランジスタ,第2薄膜トランジスタおよび第3薄膜トランジスタであり、前記データ線および前記走査線と電気接続され、前記第1,第2および第3薄膜トランジスタのそれぞれのドレインとソースの間の半導体層内に、前記第1薄膜トランジスタが所定の幅対長さの比を有する第1チャネル、前記第2薄膜トランジスタが所定の幅対長さの比を有する第2チャネル、前記第3薄膜トランジスタが所定の幅対長さの比を有する第3チャネルを有し、前記第1チャネルの幅対長さの比が、前記第2チャネルの幅対長さの比よりも小さいものであり、前記第2チャネルの幅対長さの比および前記第3チャネルの幅対長さの比が同一である第1薄膜トランジスタ,第2薄膜トランジスタおよび第3薄膜トランジスタと;
それぞれ前記第1,第2および第3薄膜トランジスタと電気接続される第1画素電極,第2画素電極および第3画素電極と;
第1共用線,第2共用線および第3共用線であり、それぞれ前記第1,第2および第3画素電極下方に配置され、そのうち、前記第1および第2共用線が、直流電圧の第1電圧に電気接続され、前記第3共用線が、前記第1電圧とは異なる交流電圧の第2電圧に電気接続される第1共用線,第2共用線および第3共用線と
を含む画素構造。 - 前記第1,第2および第3薄膜トランジスタが、前記走査線の一部を使用して、それらのゲートとし、前記第1,第2および第3薄膜トランジスタが、ソースを使用して前記データ線と電気接続し、それらのソースとし、前記第1,第2および第3画素電極薄膜トランジスタのドレインが、それぞれ前記第1,第2および第3画素電極に電気接続される請求項1記載の画素構造。
- 前記少なくとも1つの走査線が、第1走査線および第2走査線を含み、前記第1および第2薄膜トランジスタが、前記第1走査線に電気接続され、前記第3薄膜トランジスタが、前記第2走査線に電気接続される請求項1記載の画素構造。
- 前記第1および第2薄膜トランジスタが、いずれも前記第1走査線の一部を使用して、それらのゲートとし、前記第1および第2薄膜トランジスタが、いずれもソースを使用して前記データ線と電気接続し、それらのソースとし、前記第1および第2薄膜トランジスタのドレインが、それぞれ前記第1および第2画素電極に電気接続される請求項3記載の画素構造。
- 前記第3薄膜トランジスタが、前記第2走査線の一部を使用してそのゲートとし、前記第3薄膜トランジスタのソースが、前記データ線と電気接続され、前記第3薄膜トランジスタのドレインが、前記第3画素電極と電気接続される請求項3の画素構造。
- 更に、前記第1,第2および第3画素電極上に配置される複数の突起物を含むものである請求項1記載の画素構造。
- 前記第1,第2および第3画素電極が、更に、その中に配置される複数のスリットを含むものである請求項1記載の画素構造。
- 更に、第1コンタクト部,第2コンタクト部および第3コンタクト部を含み、前記第1,第2および第3画素電極をそれぞれ前記第1,第2および第3トランジスタと電気接続し、そのうち、前記第1,第2および第3コンタクト部が、前記第1,第2および第3共用線上に対応して配置される請求項1記載の画素構造。
- マルチドメイン垂直配向液晶表示装置の画素構造であって:
基板上に配置されるデータ線および少なくとも1つの走査線と;
第1薄膜トランジスタ,第2薄膜トランジスタおよび第3薄膜トランジスタであり、それぞれ前記データ線および前記走査線と電気接続され、前記第1,第2および第3薄膜トランジスタのそれぞれのドレインとソースの間の半導体層内に、前記第1薄膜トランジスタが所定の幅対長さの比を有する第1チャネル、前記第2薄膜トランジスタが所定の幅対長さの比を有する第2チャネル、前記第3薄膜トランジスタが所定の幅対長さの比を有する第3チャネルを有し、前記第1チャネルの幅対長さの比,前記第2チャネルの幅対長さの比,前記第3チャネルの幅対長さの比が同一である第1薄膜トランジスタ,第2薄膜トランジスタおよび第3薄膜トランジスタと;
前記第1薄膜トランジスタと連続に接続されるインピーダンス層と;
それぞれ前記第1,第2および第3薄膜トランジスタと電気接続される第1画素電極,第2画素電極および第3画素電極と;
第1共用線,第2共用線および第3共用線であり、それぞれ前記第1,第2および第3画素電極下方に配置され、そのうち、前記第1および第2共用線が、直流電圧の第1電圧に電気接続され、前記第3共用線が、前記第1電圧とは異なる交流電圧の第2電圧に電気接続される第1共用線,第2共用線および第3共用線と
を含む画素構造。 - 前記インピーダンス層が、アモルファスシリコン層を含むものである請求項9記載の画素構造。
- 前記インピーダンス層が、前記第1薄膜トランジスタのドレインと直列に接続される請求項9記載の画素構造。
- 前記第1,第2および第3薄膜トランジスタが、前記走査線の一部を使用して、それらのゲートとし、前記第1,第2および第3薄膜トランジスタが、ソースを使用して前記データ線と電気接続し、それらのソースとし、前記第1,第2および第3画素電極薄膜トランジスタのドレインが、それぞれ前記第1,第2および第3画素電極に電気接続される請求項9記載の画素構造。
- 前記少なくとも1つの走査線が、第1走査線および第2走査線を含み、前記第1および第2薄膜トランジスタが、前記第1走査線に電気接続され、前記第3薄膜トランジスタが、前記第2走査線に電気接続される請求項9記載の画素構造。
- 前記第1および第2薄膜トランジスタが、いずれも前記第1走査線の一部を使用し、それらのゲートとし、前記第1および第2薄膜トランジスタが、いずれもソースを使用して前記データ線と電気接続し、それらのソースとし、前記第1および第2薄膜トランジスタのドレインが、それぞれ前記第1および第2画素電極に電気接続される請求項13記載の画素構造。
- 前記第3薄膜トランジスタが、前記第2走査線の一部を使用して、そのゲートとし、前記第3薄膜トランジスタのソースが、前記データ線と電気接続され、前記第3薄膜トランジスタのドレインが、前記第3画素電極と電気接続される請求項13の画素構造。
- 更に、前記第1,第2および第3画素電極上に配置される複数の突起物を含むものである請求項9記載の画素構造。
- 前記第1,第2および第3画素電極が、更に、その中に配置される複数のスリットを含むものである請求項9記載の画素構造。
- 更に、第1コンタクト部,第2コンタクト部および第3コンタクト部を含み、前記第1,第2および第3画素電極をそれぞれ前記第1,第2および第3トランジスタと電気接続し、そのうち、前記第1,第2および第3コンタクト部が、前記第1,第2および第3共用線上に対応して配置される請求項9記載の画素構造。
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