JP2004240439A - アクティブマトリクス型液晶表示装置 - Google Patents
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Abstract
表示画質が良好で、精細度が高いアクティブマトリクス型液晶表示装置を得る。
【解決手段】
マトリクス状の画素を構成する電極群,アクティブ素子からなる液晶駆動手段を備え、該電極群は液晶層に対して基板界面に平行な電界を印加するように対をなす短冊状の形状であって、その短辺の長さが電極間隔より短い。さらに、液晶層の比抵抗は1010Ωcm以上、誘電率は少なくとも一つの非導電性部材の誘電率より大きい。
【選択図】 図7
Description
に関する。
[手段1]
前記第1と第2の画素電極のいずれか一方は、前記信号配線延在方向に延在しかつ前記走査配線延在方向に隣接する画素間で共有される電極を有する。
前記カラーフィルタは前記走査配線延在方向に隣接する画素間に境界を有し、かつ前記走査配線延在方向に隣接する画素間で共有される電極上に該境界が位置づけられている。
前記走査配線延在方向に隣接する画素間で共有される電極が共通電極である。
前記走査配線延在方向に隣接する画素間で共有される電極となる前記第1と第2の画素電極のいずれか一方の電極は前記信号配線延在方向に隣接する画素間で共有され、他方の電極は各画素で前記アクティブ素子と接続されている。
前記走査配線延在方向に隣接する画素間で共有される電極となる前記第1と第2の画素電極のいずれか一方の電極と、他方の電極の間に容量素子を構成する。
前記走査配線延在方向に隣接する画素間で共有される電極となる前記第1と第2の画素電極のいずれか一方の電極とは異なる他方の電極と、前記画素の上側と下側に配置される2本の走査信号線のうちの該他方の電極と前記アクティブ素子により接続されていない側の走査信号線との間に容量素子を構成する。
前記第1の画素電極と第2の画素電極が同層に配置されている。
前記カラーフィルタ上に保護膜が形成されている。
[手段9]
前記第1と第2の画素電極のいずれか一方は、前記信号配線延在方向に延在しかつ前記走査配線延在方向に隣接する画素間で共有される電極を有し、該電極は該電極が形成された基板上の前記カラーフィルタと配向膜の間に形成されている。
[手段10]
前記第1と第2の画素電極のいずれか一方は、前記信号配線延在方向に延在しかつ前記走査配線延在方向に隣接する画素間で共有される電極を有し、該電極は該電極が形成された基板上の保護膜と配向膜の間に形成されている。
前記保護膜は有機膜である。
前記走査配線延在方向に隣接する画素間で共有される電極が共通電極である。
前記走査配線延在方向に隣接する画素間で共有される電極となる前記第1と第2の画素電極のいずれか一方の電極は前記信号配線延在方向に隣接する画素間で共有され、他方の電極は各画素で前記アクティブ素子と接続されている。
前記走査配線延在方向に隣接する画素間で共有される電極となる前記第1と第2の画素電極のいずれか一方の電極と、他方の電極の間に容量素子を構成する。
前記走査配線延在方向に隣接する画素間で共有される電極となる前記第1と第2の画素電極のいずれか一方の電極とは異なる他方の電極と、前記画素の上側と下側に配置される2本の走査信号線のうちの該他方の電極と前記アクティブ素子により接続されていない側の走査信号線との間に容量素子を構成する。
前記アクティブマトリクス型エッチング表示装置が横電界方式である。
前記アクティブ素子のチャネル層が多結晶シリコンである。
[手段18]
前記液晶組成物の比抵抗を1010Ωcm以上とする。望ましくは、前記容量素子を構成する絶縁物の比抵抗と誘電率の積が、液晶組成物の比抵抗と誘電率の積の値以上である部材を用いる。さらに、前記走査配線駆動手段から出力される駆動信号における1垂直走査期間を、前記容量素子を構成する絶縁物の比抵抗と誘電率の積で表わされる時定数よりも小さく設定することが望ましい。
前記対をなす画素電極の短辺の長さを、対をなす画素電極間の距離より短くする。また、二つ以上の非導電性構成部材を有し、かつそれらのうちの少なくとも一つの部材の誘電率が前記液晶組成物の誘電率よりも小さい部材を用いる。望ましくは、前記液晶組成物層に接する部材として、その誘電率が前記液晶組成物の誘電率よりも小さい部材を用いる。
50.3%になる。したがって、本実施例によるアクティブマトリクス型液晶表示装置の透過率は8.4%になった。容量素子12は、図1(c)に示すように、第1の画素電極1を走査配線10の上に27μmだけ伸ばしてゲート絶縁膜
13を挟む構造として形成した。よって、この容量素子12の静電容量は約21.4fFになった。
、他方の基板の外側には偏光板6をそれに直交するように配置した。これによりノーマリクローズ特性を得る。各走査配線10および各信号配線11にはそれぞれ走査配線駆動用LSIおよび信号配線駆動用LSI(図示せず)を接続した。
第1の画素電極1に蓄積された電荷は、第1の画素電極1と第2の画素電極2の間の静電容量と容量素子12を並列接続した容量である約23.5fFに蓄積されることになり、液晶組成物50の比抵抗が5×1010Ωcmであっても第1の画素電極1の電圧変動を抑制することができる。このため、画質劣化を防止することができた。
従来の縦電界方式であるツイステッドネマチック(TN)方式を用いたアクティブマトリクス型液晶表示装置を第1の比較例とする。図4に示すように、この方式では、アクティブ素子を形成した基板31側に透明な画素電極1をマトリクス状に配置し、これに対向する基板32の表面に表示領域全面にわたる共通電極2′を形成している。ネマチック液晶組成物50および配向膜4の材料としては実施例1と同一の部材を用い、ギャップは7.3μm、液晶分子のツイスト角は90度とした。
図5に示すような、従来の櫛歯状電極対を用いた横電界方式のアクティブマトリクス型液晶表示装置を第2の比較例とする。本比較例は、画素電極が櫛歯状電極対であることおよび容量素子を形成していないことを除いて実施例1と同一である。本方式では、電極の加工精度の点から最小寸法を4μm以下にすることが不可能であった。このため櫛歯状画素電極1,2の櫛歯に相当する部分の幅(短辺の長さ)を櫛歯どうしが噛み合う間隔(対をなす電極間の距離)と等しくとると、光の利用効率は15.2%と低下してしまい、本比較例のアクティブマトリクス型液晶表示装置の透過率は2.5%になった。また、櫛歯状画素電極1,2の近傍において発生する基板界面に垂直な方向の電界成分を横電界成分に比べて小さく抑えることが不可能になった。このため、斜め方向から見たコントラスト比が10以下に低下した。また、櫛歯状画素電極1,2に並列に容量素子を有しないため、櫛歯状画素電極1,2の電圧変動を抑えることが不可能であり、表示むらが発生した。
本比較例は容量素子を構成する絶縁物の比抵抗が5×109Ωcmと低いこと以外は実施例1と同一である。この場合、容量素子12を構成する絶縁物の比抵抗と誘電率の積は約0.003秒(=3ms)であり、液晶組成物層50の比抵抗と誘電率の積0.03秒より小さい。通常の液晶表示装置においては走査配線駆動用LSIから出力される駆動信号における1垂直走査期間は約16.6msであって、この1垂直走査期間を約3msより小さく設定すると走査配線駆動用LSIおよび信号配線駆動用LSIを通常の5倍以上の高速で動作するようにする必要があり、非常に高価なLSIを用いなければならないという問題が生じる。逆に、走査配線駆動用LSIから出力される駆動信号における1垂直走査期間を約16.6msのままに設定すると、本比較例では、第1の画素電極1に並列に容量素子12を有していても、第1の画素電極1に蓄積された電荷が漏れていく時定数を十分大きくとることが不可能になる。このため、第1の画素電極1の電圧変動を十分小さく抑えることが不可能であり、表示むらが発生した。
本比較例は液晶組成物層の比抵抗が5×109Ωcmと低いこと以外は実施例1と同一である。この場合、第1の画素電極1に並列に容量素子12を有していても、液晶層の抵抗が小さいため、第1の画素電極1に蓄積された電荷が漏れていく時定数を十分大きくとることが不可能になる。このため、第1の画素電極1の電圧変動を十分小さく抑えることが不可能であり、表示むらが発生した。
図8(a)は本実施例におけるアクティブマトリクス型液晶表示装置の平面図の一部である。図8(b)は図8(a)のA−A′における断面図、図8(c)は図8(a)のB−B′における断面図である。実施例3における第2の画素電極に、アモルファスシリコンからなるチャネル層16および共通配線22を設けてアクティブ素子を形成して接続し、第1の画素電極1と第2の画素電極2との間で電界7が印加される構成とした。すなわち、本実施例においては従来のアクティブマトリクス型液晶表示装置における共通電極に相当する電極は設けていない。対をなす画素電極1,2はそれぞれアクティブ素子に接続しているが、共通の走査配線10によって駆動されるため、第1の画素電極1と信号配線11間および第2の画素電極2と共通配線22間はそれぞれ同じにオン−オフのスイチング動作をする。したがって、実質的に第1の画素電極1と第2の画素電極2,信号配線11と共通配線22はそれぞれ等価であり、画像信号は信号配線11を通しても、共通配線22を通しても、あるいは信号配線11と共通配線22に振り分けても供給することができる。
Claims (4)
- 第1と第2の基板と、前記基板間に挟持された液晶組成物層と、前記第1の基板に配置された複数の走査配線および信号配線と、前記第1の基板に配置された複数の第1の画素電極と、前記第2の基板に配置された複数のストライプ状の第2の画素電極を有し、
前記ストライプ状の第2の画素電極は隣接する画素どうしで接続され、
前記第1の画素電極と前記第2の画素電極の間で前記液晶組成物層に対し電界が印加され、
前記第2の画素電極は隣接する前記第1の画素電極間の空間に配置され、
前記第1の画素電極は隣接する前記第2の画素電極間の空間に配置されていることを特徴とする液晶表示装置。 - 前記表示装置がノ−マリ−クローズ特性を有することを特徴とする請求項1記載の液晶表示装置。
- 前記第1の画素電極と前記第2の画素電極の間で曲がった電界を形成することを特徴とする請求項1記載の液晶表示装置。
- 前記第1の画素電極と前記第2の画素電極の間で曲がった電界を形成することを特徴とする請求項2記載の液晶表示装置。
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