JP4833957B2 - Δς変調装置、δς変調方法、プログラム、および、記録媒体 - Google Patents

Description

本発明は、ΔΣ変調装置において、特定の音声を入力されたときに発生する、非定常的な雑音を低減する技術に関するものである。

近年、ΔΣ変調方式は、消費電力を低減できることや、低周波帯域におけるノイズを抑圧可能なことから、例えば、オーディオ用のデジタルアンプに広く利用されている。

ここで、ΔΣ変調方式を用いたオーディオアンプの一例を、図１４を参照して以下に説明する。図１４は、ΔΣ変調方式を用いたオーディオアンプ３００の構成を示すブロック図である。

図１４に示すオーディオアンプ３００は、概略的には、アナログ音声信号またはデジタル音声信号である入力信号＃３０をΔΣ変調し、ΔΣ変調信号＃３３を増幅することによって、スピーカなどの負荷を、差動駆動するための出力信号＃３５を出力するものである。

具体的には、オーディオアンプ３００は、積分器群３１０と、量子化器３２０と、スイッチング回路３３０と、ＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）３４０と、遅延器３５０とを備えている。

積分器群３１０には、入力信号＃３０の値から、遅延３５０からの遅延信号＃３６の値を減算した差分値が入力される。積分器群３１０は、当該差分値からなる差分信号＃３１を積分し、積分値からなる積分信号＃３２を量子化器３２０に出力する。量子化器３２０は、積分信号＃３２の値を所定の閾値で比較し、比較結果に応じたΔΣ変調信号＃３３を、スイッチング回路３３０に出力する。スイッチング回路３３０は、ΔΣ変調信号＃３３に応じてスイッチングを行うことにより、ΔΣ変調信号＃３３を増幅したΔΣ変調信号＃３４を生成する。ΔΣ変調信号＃３４は、ＬＰＦ３４０および遅延器３５０に入力される。遅延器３５０は、ΔΣ変調信号＃３４を、自身の１動作クロック分遅延し、遅延信号＃３６を生成する。ＬＰＦ３４０は、デジタル信号であるΔΣ変調信号＃３４を平滑化することにより、アナログ信号である出力信号＃３５を生成する。このようにして、オーディオアンプ３００は、入力信号＃３０を忠実に増幅した出力信号＃３５を生成し、図示しないスピーカ等の負荷を駆動できる。

ここで、量子化器３２０の構成によって、ΔΣ変調信号３３が、２値のΔΣ変調信号となるか、３値のΔΣ変調信号となるかが決まる。以下に、２値のΔΣ変調信号、および３値のΔΣ変調信号を生成するそれぞれの量子化器について、図１５（ａ）および（ｂ）を参照して説明する。図１５（ａ）は、２値のΔΣ変調信号を生成する量子化器における、閾値とΔΣ変調信号＃３３の値との関係を示す説明図であり、同図（ｂ）は、３値のΔΣ変調信号を生成する量子化器における、閾値とΔΣ変調信号＃３３の値との関係を示す説明図である。なお、同図（ａ）および（ｂ）に示すＸ軸は、入力される積分信号＃３２の値を示し、Ｙ軸は、ΔΣ変調信号＃３３の値を示す。

図１５（ａ）に示すように、２値のΔΣ変調信号を生成する量子化器（以下、２値量子化器とする）は、積分信号＃３２の値を、値が０の１つの閾値で比較する。ここで、積分信号＃３２の値が０未満であれば、「−１」の値となるΔΣ変調信号＃３３を出力し、一方、０以上であれば、「＋１」の値となるΔΣ変調信号＃３３を出力する。このように、２値量子化器は、「−１」または「＋１」の２値のデジタル信号からなるΔΣ変調信号＃３３を出力する。

次に、図１５（ｂ）に示すように、３値のΔΣ変調信号を生成する量子化器（以下、３値量子化器とする）は、値が＋ｔｈの閾値Ａと、値が−ｔｈの閾値Ｂとを有しており、積分信号＃３２の値を、閾値Ａおよび閾値Ｂで比較する。ここで、積分信号＃３２の値が、−ｔｈ未満であれば「−１」の値となるΔΣ変調信号＃３３を出力し、−ｔｈ以上かつ＋ｔｈ未満であれば「０」の値となるΔΣ変調信号＃３３を出力し、＋ｔｈ以上であれば「＋１」の値となるΔΣ変調信号＃３３を出力する。このように、３値量子化器は、「−１」、「０」、または「＋１」の３値のデジタル信号からなるΔΣ変調信号＃３３を出力する。

なお、実際の回路においては、上記ΔΣ変調信号＃３３は、２つのデジタル信号＃３３ａおよび＃３３ｂによって構成されており、デジタル信号＃３３ａの値からデジタル信号＃３３ｂの値を差分した差分値によって表現される。具体的には、デジタル信号＃３３ａの値が「＋１」となり、デジタル信号＃３３ｂの値が「０」となる場合に、ΔΣ変調＃３３の値は「＋１」となる。また、デジタル信号＃３３ａと＃３３ｂの値がともに「０」となる場合に、ΔΣ変調＃３３の値は「０」となる。さらに、デジタル信号＃３３ａの値が「０」となり、デジタル信号＃３３ｂの値が「＋１」となる場合に、ΔΣ変調＃３３の値は「−１」となる。この２つのデジタル信号＃３３ａおよび＃３３ｂが、スイッチング回路３３０内のスイッチのＯＮ・ＯＦＦを切り替えることにより、ΔΣ変調信号＃３３を増幅することになる。

次に、スイッチング回路３３０およびスイッチング３４０の動作について、図１６を参照して説明する。図１６は、スイッチング回路３３０から、音声を出力するスピーカ３６０までの構成を示すブロック図である。

図１６に示すように、スイッチング回路３３０は、デジタルアンプにおいて一般的に用いられるＨブリッジ型増幅回路によって構成されたＤ級アンプである。このＨブリッジ型増幅回路は、電源電圧Ｖ_ｃとＧＮＤとの間に直列に接続された２つのスイッチ３３０ａおよび３３０ｂからなる、Ｐｓｉｄｅの片ブリッジ型増幅回路と、２つのスイッチ３３０ｃおよび３３０ｄからなる、Ｎｓｉｄｅの片ブリッジ型増幅回路とを組み合わせて構成されている。また、スイッチ３３０ａにはデジタル信号＃３３ａが、スイッチ３３０ｂには反転したデジタル信号＃３３ａが、スイッチ３３０ｃにはデジタル信号＃３３ｂが、スイッチ３３０ｄには反転したデジタル信号＃３３ｂが入力される。

デジタル信号＃３２ａおよび＃３２ｂが、それぞれ値「１」および「０」を取るとき、スイッチ３３０ａおよび３３０ｄは通電状態に、スイッチ３３０ｂおよび３３０ｃは非通電状態となり、これにより、Ｖ_ｎに対するＶ_ｐの電位差は、Ｖ_ｐ−Ｖ_ｎ＝Ｖ_ｃとなる。また、デジタル信号＃３２ａおよび＃３２ｂが、それぞれ値「０」および「０」を取るとき、スイッチ３３０ａおよび３３０ｃは非通電状態に、スイッチ３３０ｂおよび３３０ｄは通電状態となり、これにより、Ｖ_ｎに対するＶ_ｐの相対電位は、０Ｖとなる。また、デジタル信号＃３２ａおよび＃３２ｂが、それぞれ値「０」および「１」を取るとき、スイッチ３３０ａおよび３３０ｄは非通電状態に、スイッチ３３０ｂおよび３３０ｃは通電状態となり、これにより、Ｖ_ｎに対するＶ_ｐの電位差は、−Ｖ_ｃとなる。このように、このＶ_ｎに対するＶ_ｐの電位差が、ΔΣ変調信号＃３４として、ＬＰＦ３４０に出力されることになる。なお、ΔΣ変調信号＃３４は、２つのデジタル信号＃３４ａおよび＃３４ｂによって構成されており、デジタル信号＃３４ａの値からデジタル信号＃３４ｂの値を差分した差分値によって表現される。また、デジタル信号＃３４ａおよび＃３４ｂは、デジタル信号＃３３ａおよび＃３３ｂを増幅したものに相当する。

次に、ＬＰＦ３４０は、ΔΣ変調信号＃３４を平滑化することにより、スピーカを差動駆動するための、ＬＰＦ３４０の出力電位Ｖ_ｐＬＰＦとＶ_ｎＬＰＦとの電位差からなる出力信号＃３５を出力する。

ここで、オーディオアンプ３００が、２値量子化器を用いる場合に比べ、３値量子化器を用いる場合の利点を述べる。まず、１つ目の利点として、スイッチンググ回路３３０が備えるスイッチ３３０ａ〜３３０ｄのＯＮ・ＯＦＦの回数を低減できる。２つ目の利点として、０の値となる入力信号＃１０を入力した場合においては、スイッチング回路３３０における、ＰｓｉｄｅおよびＮｓｉｄｅぞれぞれの直流電位が低いため、ポップ音を小さくできる。３つ目の利点として、量子化器が備える閾値ＡおよびＢの値を自由に設定可能なため、オーディオアンプ３００を搭載する機器の仕様に応じて、閾値ＡおよびＢの値を設定できる。さらに、４つ目の利点として、３値量子化器を用いた方が、ΔΣ変調信号＃３３の表現の自由度が向上するため、ＬＰＦ３４０より出力される出力信号＃３５のＳ／Ｎ比が向上し、結果、ＬＰＦ３４０に接続されたスピーカより出力される音声の音質が向上することになる。

また、ΔΣ変調方式を用いたオーディオアンプにおける、出力信号のＳ／Ｎ比を向上させる方法として、特許文献１には、量子化器であるコンパレータの入力信号に、ディザ発生器が確率変数を利用して生成したランダム信号を加算し、量子化雑音を効果的に平均化（白色化）することにより、出力信号のノイズを抑える方法が開示されている。
特開平２−２３９７２６号公報（平成２年９月２１日公開）

しかしながら、従来の３値量子化器を備えたオーディオアンプ３００において、入力信号＃３０として特定の音声が入力された場合に、スピーカより非定常的な雑音が発せられることがある。具体的には、入力信号＃３０がトライアングルの音などの減衰音の信号であった場合に、音の減衰中において、スピーカより「ジュル、ジュル」というような非定常的な雑音（以下、この雑音をジュル音と呼ぶ）が発せられることがある。また、入力信号＃３０が小信号であった場合にも、同様のジュル音が発生することがある。

ここで、上記の小信号を入力してジュル音が発生した時点の、出力信号＃３５のスペクトル分布を図１７に示す。図１７は、入力信号＃３０として１ｋＨｚ、−４２ｄＢｆｓの正弦波を入力されたときの、出力信号＃３５のスペクトル分布を示す説明図である。

図１７に示すように、従来のオーディオアンプ３００においては、１０ｋＨｚ〜２０ｋＨｚにおいて、ジュル音に相当する、大きなノイズが発生している。ここで、このノイズの発生について、以下に説明する。

まず、ΔΣ変調方式を用いたオーディオアンプの特徴は、量子化器３２０において発生する量子化ノイズを含むΔΣ変調信号＃３４を、積分器群３１０の入力に帰還することにより、量子化ノイズを、人間の可聴帯域外の高周波帯域に押しやり、可聴帯域のノイズを抑圧することである。この現象が発生するのは、量子化器で発生するノイズが理想的な量子化ノイズの場合である。この理想的な量子化ノイズの条件は、１）入力に非依存で、２）周波数分布が均一のホワイトノイズであり、３）それが積分信号＃３２に加法的に現れるという３点を満たす必要がある。しかしながら、現実の量子化ノイズは、積分信号＃３２に対して単純に加算されたものではなく、入力信号に依存して周波数分布が変化し、周波数分布が不均一であるため、完全に高周波帯域に押しやることができず、量子化ノイズが可聴帯域にノイズとして現れてしまう。図１７に示す現象にあてはめると、入力信号＃１０が小信号であった場合には、理想的な量子化ノイズの条件を満たさず、量子化ノイズが、１０ｋＨｚ〜２０ｋＨｚに抑圧できないほどの大きなノイズとして出現し、結果、このノイズがスピーカよりジュル音として出力されるものと考えられる。

ここで、図１８を参照して、ジュル音が発生する詳細な要因を以下に説明する。図１８は、スイッチング回路３３０を構成するＰｓｉｄｅおよびＮｓｉｄｅの片ブリッジ型増幅回路からのそれぞれの出力電位Ｖ_ｐおよびＶ_ｎの時間的変化と、出力電位Ｖ_ｐおよびＶ_ｎに対応する出力電位Ｖ_ｐＬＰＦおよびＶ_ｎＬＰＦの時間的変化とを示す説明図である。

図１８に示すように、出力電位Ｖ_ｐおよびＶ_ｎの時間的変化であるΔΣ変調信号＃３４は、ＬＰＦ３４０によって平滑化されることにより、同図に示すような、アナログ的な時間的変化を示す出力電位Ｖ_ｐＬＰＦおよびＶ_ｎＬＰＦとなる。ここで、入力信号＃３０が、トライアングルの音などの特定の音声である場合、同図に示すような、ΔΣ変調信号＃３４に、パルスが出力されない間欠期間３７が周期的に発生する。この間欠期間３７においては、間欠期間３７以外の期間に比べて、出力電位Ｖ_ｐＬＰＦおよびＶ_ｎＬＰＦの値が大きく跳ね上がる、突出電位３８が出現し、出力電位Ｖ_ｐＬＰＦおよびＶ_ｎＬＰＦが乱れることになる。さらに、この間欠帰還３７が周期的に発生することにより、この突出電位３８も周期的に発生することになり、結果、この周期的な突出電位３８が、ジュル音となってスピーカより出力されることになる。

ここで、このジュル音を抑圧するために、特許文献１に開示された、量子化雑音を白色化する構成を、オーディオアンプ３００に加えた場合の、出力信号＃３５のスペクトル分布を、図１９に示す。図１９は、ディザ手段が生成したランダム信号を、量子化器の入力信号に加算した場合の、出力信号＃３５のスペクトル分布を示す説明図である。

図１９に示すように、ディザ手段が生成したランダム信号を、量子化器の入力信号に加算し、量子化雑音を白色化したことにより、１０ｋＨｚ〜２０ｋＨｚにおいて発生していたジュル音の原因となるノイズ（図１７参照）が低減される。しかしながら、この場合においても、ジュル音を知覚不可能なレベルまで、当該ノイズを低減するには至っておらず、さらに、図１７に示す出力信号＃３５のノイズフロアに比べ、図１９に示す出力信号＃３５のノイズフロアは、高くなってしまうという問題がある。

本発明は、上記課題を解決するためになされたものであり、その目的は、特定の音声を入力したときに発生する非定常的な雑音をより低減することが可能な、ΔΣ変調装置を提供することにある。

本発明に係るΔΣ変調装置は、上記の課題を解決するために、入力信号と帰還されたΔΣ変調信号との差分値を積分することにより、積分信号を生成する積分手段と、上記積分信号に、周期的な信号を加算する加算手段と、上記周期的な信号が加算された積分信号を量子化することにより、上記ΔΣ変調信号を生成する量子化手段と、を備えていることを特徴としている。

上記の構成によれば、量子化器が、周期的な信号が加算された積分信号を量子化することにより、量子化器が生成するΔΣ変調信号において、特定の音声を入力したときに発生する、パルスが出力されない間欠期間の発生頻度を低下することができる。これにより、この間欠期間が周期的に発生することに起因して現れる非定常的な雑音を、より低いレベルにまで低減することができる。

以上より、本発明のΔΣ変調装置は、上記特定の音声を入力したときに発生する非定常的な雑音をより低減することが可能となる効果を奏する。

また、本発明に係るΔΣ変調装置は、さらに、上記入力信号の振幅を検出する振幅検出手段と、上記検出した入力信号の振幅が第１の閾値を下回ってから、上記検出した入力信号の振幅が第２の閾値を上回るまでの間、上記周期的な信号を生成する生成手段と、をさらに備えていることが好ましい。

まず、上記特定の音声を入力した場合に発生するジュル音は、入力信号の振幅が小振幅のときに知覚される。したがって、入力信号の振幅が大振幅のときは、周期的な信号を、積分信号に加算する必要はない。

また、ΔΣ変調装置においては、周期的な信号が加算された積分信号は、量子化手段が量子化されてΔΣ変調信号に変換され、さらに、このΔΣ変調信号は、積分手段の入力に帰還される。したがって、入力信号の振幅が大振幅のときに、周期的な信号を積分信号に加算すると、積分手段に帰還されるΔΣ変調信号の値が、積分手段が演算可能な数値を超えてしまい、積分手段における積分動作が不安定になることがある。

ここで、上記の構成を備えたことにより、ΔΣ変調装置は、第１の閾値および第２の閾値を用いて、入力信号の振幅が大振幅か小振幅かを判定することができる。さらに、入力信号の振幅が第１の閾値を下回ってから、入力信号の振幅が第２の閾値を上回るまでの間に、つまり、入力信号の振幅が小振幅の場合に、周期的な信号を積分信号に加算することになる。言い換えれば、入力信号の振幅が大振幅の場合は、周期的な信号を積分信号に加算することはない。

これにより、入力信号の振幅が大振幅のときに、積分信号に周期的な信号を加算することにより起こり得る、積分手段における積分動作が不安定になる可能性を回避できる。

したがって、上記構成を備えたΔΣ変調装置は、積分手段における積分動作を、より安定させるという効果を奏する。

また、本発明に係るΔΣ変調装置では、さらに、上記生成手段は、上記周期的な信号の生成を開始してから、当該周期的な信号の振幅を、所定の振幅値に達するまで、逐次増加させることが好ましい。

上記構成を備えたことにより、周期的な信号が加算されない状態から加算される状態への切り替わりに起因する、出力信号の特性の急激な変化を抑えることになり、結果、ΔΣ変調装置が駆動するスピーカより出力される音声の、急激な音質の変化を抑えることになる。

また、本発明に係るΔΣ変調装置では、さらに、上記第１の閾値は、上記第２の閾値よりも小さいことが好ましい。

上記の構成によれば、入力信号の振幅が大振幅から小振幅に切り替わったと判断するための第１の閾値を、小振幅から大振幅に切り替わったと判断するための第２の閾値より小さくしている。これにより、入力信号の振幅の細かい変化に追随して、周期的な信号の生成をするか否かを、必要以上に切替えることを防ぐことができる。

また、本発明に係るΔΣ変調装置は、さらに、所定の量子化閾値を、上記周期的な信号の振幅に対応した値に変化させる量子化閾値制御手段をさらに備え、上記量子化手段は、上記周期的な信号が加算された積分信号の値を、上記量子化閾値と比較して比較結果に対応する上記ΔΣ変調信号を生成することが好ましい。

上記構成を備えたことにより、量子化閾値は、周期的な信号の振幅に対応した最適な値に変化することになり、特定の音声を入力した場合に発生するジュル音をより低減できることになる。

また、本発明に係るΔΣ変調装置は、上記の課題を解決するために、入力信号と帰還されたΔΣ変調信号との差分値を積分することにより、積分信号を生成する積分手段と、上記積分信号の値を、量子化閾値と比較して比較結果に対応する上記ΔΣ変調信号を生成する量子化手段と、上記量子化閾値が周期的に変動するように制御する量子化閾値変動手段と、を備えていることを特徴としている。

上記構成によれば、量子化器が用いる積分信号を比較するための量子化閾値を、周期的に変動させることにより、量子化器が生成するΔΣ変調信号において、特定の音声を入力したときに発生する、パルスが出力されない間欠期間の発生頻度を低下することができる。これにより、この間欠期間が周期的に発生することに起因して現れる非定常的な雑音を、より低いレベルにまで低減することができる。

ここで、上記の効果は、量子化閾値を周期的に変動させる代わりに、積分信号に周期的な信号を加算することと、同じ作用効果である。

なぜなら、量子化器は、積分手段からの積分信号と、量子化閾値とを比較して、この比較結果に応じたΔΣ変調信号を生成するからである。つまり、量子化器が比較の対象とする、積分信号または量子化閾値のどちらに、周期的な変動を加えたとしても、同じ作用効果を奏する。

以上より、本発明のΔΣ変調装置は、上記特定の音声を入力したときに発生する非定常的な雑音をより低減することが可能となる効果を奏する。

また、本発明に係るΔΣ変調方法は、上記課題を解決するために、入力信号と帰還されたΔΣ変調信号との差分値を積分することにより、積分信号を生成する積分ステップと、上記積分信号に、周期的な信号を加算する加算ステップと、上記周期的な信号が加算された積分信号を量子化することにより、上記ΔΣ変調信号を生成する量子化ステップと、を備えていることを特徴としている。

上記構成によれば、量子化ステップによって生成されるΔΣ変調信号において、特定の音声を入力したときに発生する、パルスが出力されない間欠期間の発生頻度を低下することができる。これにより、この間欠期間が周期的に発生することに起因して現れる非定常的な雑音を、より低いレベルにまで低減することができる。

以上より、本発明のΔΣ変調方法は、特定の音声を入力したときに発生する非定常的な雑音をより低減することが可能となる効果を奏する。

また、本発明に係るΔΣ変調方法は、上記課題を解決するために、入力信号と帰還されたΔΣ変調信号との差分値を積分することにより、積分信号を生成する積分ステップと、上記積分信号の値を、量子化閾値と比較して比較結果に対応する上記ΔΣ変調信号を生成する量子化ステップと、上記量子化閾値が周期的に変動するように制御する量子化閾値変動ステップと、を備えていることを特徴としている。

上記の構成によれば、量子化ステップにおいて用いる積分信号を比較するための量子化閾値を、周期的に変動することにより、量子化ステップによって生成されるΔΣ変調信号において、特定の音声を入力したときに発生する、パルスが出力されない間欠期間の発生頻度を低下することができる。これにより、この間欠期間が周期的に発生することに起因して現れる非定常的な雑音を、より低いレベルにまで低減することができる。

以上より、本発明のΔΣ変調方法は、特定の音声を入力したときに発生する非定常的な雑音をより低減することが可能となる効果を奏する。

なお、上記ΔΣ変調装置は、デジタルシグナルプロセッサ（ＤＳＰ：digital signal processor）として実現されていてもよい。この場合、デジタルシグナルプロセッサを上記各手段として機能させることにより、そのデジタルシグナルプロセッサをΔΣ変調装置として動作させるプログラム、および、そのプログラムを記録した記録媒体も、本発明の範疇に含まれる。

本発明のΔΣ変調装置では、以上のように、入力信号と帰還されたΔΣ変調信号との差分値を積分することにより、積分信号を生成する積分手段と、上記積分信号に、周期的な信号を加算する加算手段と、上記周期的な信号が加算された積分信号を量子化することにより、上記ΔΣ変調信号を生成する量子化手段と、を備えている。

また、本発明のΔΣ変調装置では、以上のように、入力信号と帰還されたΔΣ変調信号との差分値を積分することにより、積分信号を生成する積分手段と、上記積分信号の値を、量子化閾値と比較して比較結果に対応する上記ΔΣ変調信号を生成する量子化手段と、上記量子化閾値が周期的に変動するように制御する量子化閾値変動手段と、を備えている。

したがって、本発明のΔΣ変調装置は、特定の音声を入力したときに発生する非定常的な雑音をより低減することができる。

以下、本発明に係る実施の形態を図面に基づいて説明する。

〔第１の実施形態〕
本発明の第１の実施形態について以下に説明する。

（ΔΣ変調回路１００の基本構成）
まず、本実施形態に係るΔΣ変調回路１００（ΔΣ変調装置）の基本構成について、図１を参照して以下に説明する。図１は、ΔΣ変調回路１００の構成を示すブロック図である。ΔΣ変調回路１００は、概略的に言えば、アナログ信号またはデジタル信号である入力信号＃１０をΔΣ変調し、得られた３値のΔΣ変調信号を増幅することによって、スピーカ等の負荷を差動駆動するデジタルアンプである。

図１に示すように、ΔΣ変調回路１００は、積分器群１１０（積分手段）、量子化器１２０（量子化手段）、スイッチング回路１３０、ＬＰＦ１４０、遅延器１５０、加算器１６０（加算手段）、および音質改善補助回路２００を備えている。さらに、この音質改善補助回路２００は、入力振幅検出器２１０（振幅検出手段）、励起信号発生制御器２２０、励起信号振幅制御器２３０、励起信号発生器２４０（生成手段）、および閾値制御器２５０（量子化閾値制御手段、量子化閾値変動手段）を備えている。

（ΔΣ変調回路１００の基本動作）
積分器群１１０は、入力信号＃１０と遅延されたΔΣ変調信号＃１６との差分値からなる差分信号＃１１を積分する。積分器群１１０は、差分信号＃１１の値を動作クロック毎に積分した積分値を、積分信号＃１２として加算器１６０に出力する。

加算器１６０は、励起信号発生器２４０からの励起信号＃２４と積分信号＃１２とを加算し、積分信号＃１３として量子化器１２０に出力する。なお、励起信号発生器２４０を備える音質改善補助回路２００の詳細な説明は後述とする。

量子化器１２０は、積分信号＃１３を、２つの量子化閾値ＡおよびＢ（量子化閾値Ａ＞量子化閾値Ｂ）によって量子化し、言い換えれば、積分信号＃１３を量子化閾値ＡおよびＢと比較することによって、３値のΔΣ変調信号＃１４を生成し、スイッチング回路１３０に出力する。なお、このΔΣ変調信号＃１４は、２つのデジタル信号＃１４ａおよび＃１４ｂによって構成されており、デジタル信号＃１４ａの値からデジタル信号＃１４ｂの値を差分した差分値によって表現される。

より具体的には、積分信号＃１３の値が量子化閾値Ａ以上とき、デジタル信号＃１４ａの値が「＋１」に、デジタル信号＃１４ｂの値が「０」となり、結果、ΔΣ変調＃１４の値は「＋１」となる。また、積分信号＃１３の値が量子化閾値Ａ未満かつ量子化閾値Ｂ以上のとき、デジタル信号＃１４ａおよび＃１４ｂの値がともに「０」となり、結果、ΔΣ変調＃１４の値は「０」となる。さらに、積分信号＃１３の値が量子化閾値Ｂ未満とき、デジタル信号＃１４ａの値が「０」に、デジタル信号＃１４ｂの値が「＋１」となり、結果、ΔΣ変調＃１４の値は「−１」となる。この２つのデジタル信号＃１４ａおよび＃１４ｂが、スイッチング回路１３０内のスイッチのＯＮ・ＯＦＦを切り替えることにより、スイッチング回路１３０が、ΔΣ変調信号＃１４を増幅することになる。

なお、量子化器が備える量子化閾値ＡおよびＢの絶対値は、音質改善補助回路２００が備える閾値制御器２５０より出力される閾値信号＃２５の値であり、この閾値信号＃２５の値は閾値制御器２５０によって制御される。なお、量子化器１２０の内部構成についての説明は後述とする。

スイッチング回路１３０は、ΔΣ変調信号＃１４（デジタル信号＃１４ａおよび＃１４ｂ）を増幅するＨブリッジ型増幅回路である。Ｈブリッジ型増幅回路の構成は、従来例として図１６に説明したものと同様であるため、ここではその説明を省略する。なお、スイッチング回路１３０によって増幅された、ΔΣ変調信号＃１５を構成するデジタル信号＃１５ａおよび＃１５ｂのパルスパターンは、デジタル信号＃１４ａおよび＃１４ｂのパルスパターンと同一であり、デジタル信号＃１５ａおよび＃１５ｂより構成されるΔΣ変調信号＃１５のパルス密度は、入力信号＃１０のレベルに略比例する。

遅延器１５０は、増幅されたデジタル信号＃１５ａおよび＃１５ｂの差分値を、Ｎクロック（Ｎは１以上の整数）遅延して積分器群１１０に帰還する。なお、ここでは、増幅されたデジタル信号＃１５ａおよび＃１５ｂの差分値を遅延して積分回路１１０に帰還する構成としたが、量子化器１２０より出力されるデジタル信号＃１４ａおよび＃１４ｂの差分値を遅延して積分回路１１０に帰還する構成を採用してもよい。

次に、ＬＰＦ１４０は、増幅されたデジタル信号＃１５ａおよび＃１５ｂをそれぞれ平滑化することによって、スピーカ等の負荷を差動駆動するための出力信号＃１７を得る。なお、出力信号＃１７は差動信号であり、デジタル信号＃１５ａおよび＃１５ｂをそれぞれ平滑化した、２つのアナログ信号＃１７ａおよび＃１７ｂによって構成される。また、ΔΣ変調信号＃１５のパルス密度は、入力信号＃１０のレベルに略比例するため、デジタル信号＃１５ａおよび＃１５ｂをそれぞれ平滑化して生成された出力信号＃１７は、入力信号＃１０を略忠実に増幅したアナログ信号となる。

（音質改善補助回路２００の基本動作）
本実施形態に係るΔΣ変調回路１００は、特定の音声を入力信号＃１０として入力した場合に発生するジュル音を抑圧するための、音質改善補助回路２００を備えている。このジュル音の発生は、図１８に示したとおり、ΔΣ変調信号＃１５にパルスが出力されない間欠期間が周期的に発生することに起因する。このΔΣ変調信号＃１５のパルスパターンは、ΔΣ変調信号＃１４のパルスパターンと同一であるため、ΔΣ変調信号＃１４における間欠期間の発生を低減することにより、ジュル音を抑圧できる。

そこで、ΔΣ変調回路１００は、音質改善補助回路２００を用いて、三角波または正弦波等の、周期的な信号である励起信号＃２４を生成し、この励起信号＃２４を積分信号＃１２に加算することにより、ΔΣ変調信号＃１４の間欠期間の発生を低減する、言い換えれば、ΔΣ変調信号＃１４のパルスパターンが略均等となるようにする。

ここで、音質改善補助回路２００の基本動作について図２（ａ）〜（ｄ）を参照して説明する。図２（ａ）〜（ｄ）は、音質改善補助回路２００の励起信号生成動作を例示するタイミングチャート図である。

まず、入力振幅検出器２１０は、図２（ａ）に示すように、入力信号＃１０より入力振幅値を検出し、検出した入力振幅値を、入力振幅値信号＃２０として励起信号発生制御器２２０に出力する。

励起信号発生制御器２２０は、所定の２つの閾値ＴａおよびＴｂを有しており、入力された入力振幅値信号＃２０の値と、この閾値ＴａおよびＴｂとを比較し、比較結果に応じた発生許可信号＃２１を、励起信号振幅制御器２３０および閾値制御器２５０に出力する。具体的には、図２（ｂ）に示すように、励起信号発生制御器２２０は、入力振幅値が閾値Ｔｂを下回った場合に、論理値「１」の発生許可信号＃２１を出力し、入力振幅値が閾値Ｔａを上回った場合に、論理値「０」の発生許可信号＃２１を出力する。

励起信号振幅制御器２３０は、図２（ｄ）に示すように、入力された発生許可信号＃２１の論理値が「０」であった場合、値が「０」となる振幅制御信号＃２３を、励起信号発生器２４０に出力する。一方、入力された発生許可信号＃２１の論理値が「１」である場合、励起信号振幅制御器２３０は、励起信号の振幅を増加させる信号を、言い換えれば、０より大きい値となる振幅制御信号＃２３を励起信号発生器２４０に出力する。さらに、発生許可信号＃２１の論理値が「１」となる期間において、励起信号振幅制御器２３０は、発生許可信号＃２１の論理値が「０」から「１」に切り替わる時点で、振幅制御信号＃２３の値を「０」とし、所定値になるまで、振幅制御信号＃２３の値を逐次増加させる。

励起信号発生器２４０は、励起信号を生成し、生成した励起信号と入力した振幅制御信号＃２３とを乗算し、乗算した励起信号＃２４を、加算器１６０に出力する。このように、生成した励起信号と振幅制御信号＃２３とを乗算することにより、励起信号＃２４は、図２（ｄ）に示すような信号となる。具体的には、入力信号＃１０が大信号のとき、生成された励起信号＃２４の振幅は０となり、結果、励起信号＃２４が加算器１６０に出力されないことと同様の状態となる。なお、励起信号＃２４の振幅を制御する利点についての説明は後述とする。

閾値制御器２５０は、図２（ｃ）に示すように、入力した発生許可信号＃２１の論理値が「０」であった場合、所定値Ｖｄの閾値信号＃２５を量子化器１２０に出力する。一方、入力した発生許可信号＃２１の論理値が「１」であった場合、閾値制御器２５０は、所定値Ｖｄより大きい値となる閾値信号＃２５を、量子化器１２０に出力する。さらに、発生許可信号＃２１の論理値が「１」となる期間において、閾値制御器２５０は、発生許可信号＃２１の論理値が「０」から「１」に切り替わる時点で、閾値信号＃２５の値を所定値Ｖｄとし、閾値信号＃２５の値が所定値Ｖｃに達するまで、閾値信号＃２５の値を逐次増加させる。

なお、図２（ｃ）および（ｄ）に示すように、振幅制御信号＃２３の値が逐次増加する遷移期間と、閾値信号＃２５の電圧値が逐次増加する遷移期間とは同一の期間である。

（間欠期間の抑圧）
以上のように、加算器１６０が、励起信号＃２４を加算した積分信号＃１３を、量子化器１２０に出力することにより、図１８に示したような、特定の音声を入力信号＃３０とした場合に、ΔΣ変調信号＃３４に発生する、周期的な間欠期間３７の発生頻度を低下できる。

これは、周期的な信号である励起信号＃２４を積分信号＃１２に加算したことにより、量子化器１２０が出力するΔΣ変調信号＃１４は、周期的なパルスとなる、言い換えれば、均等なパルスとなる。これにより、ΔΣ変調信号＃１４に、パルスが出力されない間欠期間が発生することを低減することになる。また、ΔΣ変調信号＃１５とΔΣ変調信号＃１４とのパルスパターンは同一のため、ΔΣ変調信号＃１５においても、間欠期間の発生が低減することになり、結果、ＬＰＦ１４０の出力電圧Ｖ_ｐＬＰＦおよびＶ_ｎＬＰＦの値が大きく跳ね上がる突出電位が、出力信号＃３５に出現することが低減される。

以下に、従来例においてジュル音が発生した特定の音声を、入力信号＃１０とした場合の、ΔΣ変調回路１００における、ΔΣ変調信号＃１５および出力信号＃１７について、図３を参照して説明する。図３は、従来例に用いた特定の音声においてジュル音が発生する特定の音声を、入力信号＃１０とした場合における、スイッチング回路１３０およびＬＰＦ１４０からの出力電圧を示す説明図である。

図３に示すように、スイッチング回路１３０における、ＰｓｉｄｅおよびＮｓｉｄｅの片ブリッジ型増幅回路の出力電位Ｖ_ｐおよびＶ_ｎの時間的変位であるΔΣ変調信号＃１５においては、均等なパルスとなっており、出力電圧Ｖ_ｐＬＰＦおよびＶ_ｎＬＰＦの突出電位も出現していない。これにより、スピーカより出力されるジュル音は低減されることになる。

ここで、図１７に示す、従来例のジュル音が発生している場合の出力信号＃３５のスペクトル分布と比較するために、従来例と同じ１ｋＨｚ、−４２ｄＢｆｓの正弦波を、入力信号＃１０として入力された場合の、出力信号＃１７のスペクトル分布を、図４に示す。図４は、１ｋＨｚ、−４２ｄＢｆｓの正弦波を入力された場合の、出力信号＃３５のスペクトル分布を示す説明図である。

ここで、従来のΔΣ変調方式を用いたオーディオアンプ３００において、入力信号＃３０が１ｋＨｚ、−４２ｄＢｆｓの正弦波の場合の、出力信号＃３５のスペクトル分布（図１７参照）と、ΔΣ変調回路１００において、従来と同じ正弦波（１ｋＨｚ、−４２ｄＢｆｓ）を入力信号＃１０とした場合の、出力信号＃１７のスペクトル分布（図４参照）とを比較すると、ΔΣ変調回路１００は、１０ｋＨｚ〜２０ｋＨｚの周波数帯域において発生していたノイズを、抑圧していることが分かる。さらに、従来例である、ディザ手段が生成したランダム信号を、量子化器の入力信号に加算した場合における、出力信号＃３５のスペクトル分布（図１９参照）と比較しても、１０ｋＨｚ〜２０ｋｚの周波数帯域におけるノイズを、ΔΣ変調回路１００はより抑圧していることが分かる。

さらに、従来例である図１７および図１９に示す、出力信号＃３５のスペクトル分布におけるノイズフロアと、図４に示す、出力信号＃１７のスペクトル分布におけるノイズフロアとを比較しても、ΔΣ変調回路１００は、ノイズフロアのレベルを最も低く抑えていることが分かる。

ここで、図４に示した出力信号＃１７のスペクトル分布となる場合の、ΔΣ変調回路１００の励起信号発生器２４０が生成する励起信号＃２４は、周波数がΔΣ変調回路１１０の動作クロックの１／３２，振幅が量子化閾値ＡおよびＢの絶対値に対して、１．２７倍の三角波である。

なお、上記の励起信号＃２４の周波数（ΔΣ変調回路１１０の動作クロックの１／３２）および振幅（量子化閾値ＡおよびＢの絶対値に対して、１．２７倍）は一例であり、励起信号＃２４の周波数は、ΔΣ変調回路１１０の動作クロックの１／６４〜１／１６の範囲にあればよく、振幅は、量子化器１２０の量子化閾値ＡおよびＢの絶対値に対して、１．１倍〜８．０倍の範囲にあればよい。

ここで、励起信号＃２４の周波数および振幅を、上記の範囲内において変化させた場合の、出力信号＃１７のスペクトル分布を、図２０および図２１に示す。図２０および図２１は、周波数１０００Ｈｚ，振幅−４２ｄＢｆｓの入力信号＃１０を入力した場合における、励起信号＃２４を積分信号＃１２に加算したときと、励起信号＃２４を加算しないときとの、出力信号＃１７のスペクトル分布を示す説明図である。

図２０においては、励起信号＃２４を積分信号＃１２に加算した場合のスペクトル分布を太線で示し、励起信号＃２４を積分信号＃１２に加算しなかった場合のスペクトル分布を点線で示している。なお、ここでの励起信号＃２４の周波数は、ΔΣ変調回路１１０の動作クロックの１／１６であり、振幅は、量子化閾値ＡおよびＢの絶対値に対して、２．０倍の値である。

図２０に示すように、励起信号＃２４を積分信号＃１２に加算することにより、励起信号＃２４を加算しなかった場合に発生していた、２ｋＨｚ〜２０ｋＨｚの周波数帯域におけるノイズが、低減されていることが分かる。さらに、さらに、ノイズフロアレベルについても、励起信号＃２４を加算することにより、低くなっていることが分かる。

次に、図２１においては、周波数が、ΔΣ変調回路１１０の動作クロックの１／６４であり、振幅が、量子化閾値ＡおよびＢの絶対値に対して、１．１倍の値である励起信号＃２４を、積分信号＃１２に加算したときの、出力信号＃１７のスペクトル分布を太線で示し、励起信号＃２４を積分信号＃１２に加算しなかったときの、出力信号＃１７のスペクトル分布を点線で示している。

図２１に示すように、励起信号＃２４を積分信号＃１２に加算することにより、励起信号＃２４を加算しなかった場合に発生していた、２ｋＨｚ〜２０ｋＨｚの周波数帯域におけるノイズが、低減されていることが分かる。さらに、さらに、ノイズフロアレベルについても、励起信号＃２４を加算することにより、低くなっていることが分かる。

（励起信号＃２４の振幅制御の利点）
以上に説明したように、本発明に係るΔΣ変調回路１００は、積分器群１１０より出力される積分信号＃１２に、励起信号＃２４を加算することにより、出力信号＃１７のノイズフロアを高くすることなく、量子化器１２０より出力されるΔΣ変調信号＃１４に、間欠期間が発生することを防止し、スピーカよりジュル音が出力されることを防ぐものである。

ここで、ΔΣ変調回路１００が備える、音質改善補助回路２００は、入力信号＃１０の振幅を検出し、検出した当該振幅に応じて、励起信号＃２４の振幅を制御している。この励起信号＃２４の振幅を制御する利点は、入力信号＃１０が小信号のときにジュル音が発生する、または、ジュル音が知覚されるレベルにあることと、入力信号＃１０が大信号の場合に励起信号＃２４を加算すると、積分器群における積分動作が不安定になり得ることとに起因する。

ここで、入力信号＃１０の振幅と、励起信号の加算の有無との関係を、図５を参照して、以下に説明する。図５は、入力信号＃１０の振幅と、励起信号の加算の有無との関係を示す説明図である。

図５に示すように、入力信号＃１０が小振幅、かつ、励起信号＃２４を積分信号＃１２に加算しない場合、積分器群１１０における積分動作は安定するものの、すでに述べたように、ジュル音等の雑音がスピーカの出力に発生する。また、入力信号＃１０が小振幅、かつ、励起信号＃２４を積分信号＃１２に加算した場合、積分器群１１０における積分動作は安定しつつ、ジュル音等の雑音がスピーカの出力に発生することを防止できる。一方、入力信号＃１０が大振幅、かつ、励起信号＃２４を積分信号＃１２に加算した場合、積分器群１１０における積分動作が不安定になり得ることがあり、正しい変調動作が行われないことがあり得る。また、入力信号＃１０が大振幅、かつ、励起信号＃２４を積分信号＃１２に加算しない場合、積分器群１１０における積分動作は安定しつつ、さらに、スピーカからの出力音声は、ジュル音等の雑音が発生しない、または、雑音が知覚できないレベルにあるものとなる。

上記のように、入力信号＃１０が大振幅の場合に、励起信号＃２４を積分信号＃１２に加算すると、積分動作が不安定になり得ることがあるため、ΔΣ変調回路１００は、入力信号＃１０が大信号か小信号かを検出し、この検出結果に応じて、励起信号＃２４を加算するか否かを制御することが好ましい。

そこで、図１の音声改善補助回路２００の基本動作の説明において述べたとおり、音声改善補助回路２００は、入力信号＃１０の振幅を検出し、検出した振幅値を所定の励起信号発生制御器２２０が備える２つの閾値ＴａおよびＴｂによって比較し、この比較結果を示す発生許可信号＃２１に基づき、励起信号振幅制御器が、励起信号＃２４の振幅を制御する。これにより、入力信号＃１０が大振幅の場合、励起信号＃２４の振幅は０となり、つまり、励起信号＃２４を積分信号＃１２に加算しないことになり、積分器群１１０の積分動作が不安定になることを防ぐ。さらに、入力信号＃１０が小振幅の場合、励起信号＃２４は所定の振幅値に増加し、ジュル音の発生を抑えることが可能となる。

次に、音質改善補助回路２００が備える各ブロックの詳細な構成について、以下に説明する。

（入力振幅検出器２１０）
まず、図６を参照して、入力振幅検出器２１０の構成について、以下に説明する。図６は、入力振幅検出器２１０の構成を示すブロック図である。

図６に示すように、入力振幅検出器２１０は、絶対値変換回路２１１、最大値出力回路２１２、遅延器２１３、および減算器２１４を備えている。

まず、入力信号＃１０を入力した絶対値変換回路は、入力信号＃１０の負の値を正の値に変換し、全てが正の値からなる入力信号を、最大値出力回路２１２に、絶対値信号＃２１１として出力する。最大値出力回路２１２は、入力された絶対値信号＃２１１の値と、減算器２１４より出力された減算信号＃２１４とを比較し、大きい方の値を、最大値信号＃２１２として遅延器２１３に出力する。遅延器２１３は、入力された最大値信号＃２１２を、自身の１動作クロック分遅延し、入力振幅値信号＃２０として、励起信号発生制御器２２０および減算器２１４に出力する。減算器２１４は、入力された入力振幅値信号＃２０の値より、定数αを減算した値を、減算信号＃２１４として最大値出力回路２１２に出力する。

以上のように、入力振幅検出器２１０は、上記の構成を備えたことにより、入力信号＃１０の振幅のピーク値を平滑化した値を検出し出力できるとともに、入力信号＃１０が大振幅になったときに、直ちにその振幅値を検出し、入力振幅値信号＃２０として出力できる。

なお、入力振幅値信号＃２０の値から定数αを減算する構成として減算器２１４を用いたが、減算器２１４の代わりに、低域通過フィルタなどの、入力振幅値信号＃２０を平滑化できる回路を用いてもよい。さらに、上記に説明した入力振幅検出器２１０の構成は一例であり、入力信号＃１０の振幅を、上記のような特性にて検出可能な構成であれば、上記以外の構成に限定されるものではない。また、絶対値変換回路２１１、最大値出力回路２１２、遅延器２１３、および減算器２１４は、一般的な論理回路によって構成することができる。

（励起信号発生制御器２２０）
次に、図７を参照して、励起信号発生制御器２２０の構成について、以下に説明する。図７は、励起信号発生制御器２２０の構成を示すブロック図である。

図７に示すように、励起信号発生制御器２２０は、比較器２２１、比較器２２２、信号選択部２２３、および遅延器２２４を備えている。

入力振幅検出器からの入力振幅値信号＃２０は、比較器２２１および比較器２２２に入力される。比較器２２１は、入力された入力振幅値信号＃２０の値を閾値Ｔａと比較し、入力振幅値信号＃２０の値の方が大きいとき論理値「０」を、入力振幅値信号＃２０の値の方が小さいとき論理値「１」を、比較結果信号＃２２１として、信号選択部２２３に出力する。一方、比較器２２３は、入力された入力振幅値信号＃２０の値を閾値Ｔｂと比較し、入力振幅値信号＃２０の値の方が大きいとき論理値「０」を、入力振幅値信号＃２０の値の方が小さいとき論理値「１」を、比較結果信号＃２２２として、信号選択部２２３に出力する。なお、閾値Ｔａおよび閾値Ｔｂの大きさの関係は、Ｔａ≧Ｔｂとする。

信号選択部２２３は、後述する遅延器２２４からの遅延信号＃２２４の論理値が「１」の場合、入力された比較結果信号＃２２１を選択し、発生許可信号＃２１として出力する。一方、遅延信号＃２４の論理値が「０」の場合、信号選択部２２３は、入力された比較結果信号＃２２２を選択し、発生許可信号＃２１として出力する。

遅延器２２４は、信号選択部２２３より出力された発生許可信号＃２１を受け取り、自身の１動作クロック分遅延し、遅延信号＃２２４として、信号選択部２２３に出力する。

励起信号発生制御器２２０は、上記の構成を備えたことにより、入力信号＃１０の振幅が小振幅か大振幅かの判定を２つの閾値ＴａおよびＴｂによって行う。具体的には、励起信号発生制御器２２０は、入力信号＃１０の振幅が大振幅から小振幅に切り替わったと判定するときは閾値Ｔｂを用いて判定し、入力信号＃１０の振幅が小振幅から大振幅に切り替わったと判定するときは閾値Ｔｂを用いて判定する。また、閾値Ｔａ＞閾値Ｔｂとすることにより、入力信号＃１０の振幅が大振幅か小振幅かの判定に、ヒステリシスを設けることになる。これにより、励起信号発生制御器２２０は、入力信号＃２０の振幅値の細かな変動によって、発生許可信号＃２０の論理値の切り替わり回数が、余剰に多くなることを防止できる。

また、励起信号発生制御器２２０を、図８に示すような励起信号発生制御器２２０´に置き換えてもよい。図８は、励起信号発生制御器２２０´の構成を示すブロック図である。

励起信号発生制御器２２０´は、励起信号発生制御器２２０の変形例であり、ここでは、励起信号発生制御部２２０と異なるブロックの説明を行い、同じブロックについては、同じ部材番号を付し、その説明を省略する。

図８に示すように、励起信号発生制御器２２０´は、比較器２２５、閾値選択部２２６、および遅延器２２４を備えている。

まず、比較器２２５は、入力された入力振幅値信号＃２０の値と、閾値選択部２１より出力された閾値信号＃２２６の値とを比較し、入力振幅値信号＃２０の値の方が大きいとき論理値「０」を、入力振幅値信号＃２０の値の方が小さいとき論理値「１」を、発生許可信号＃２１として出力する。

閾値選択部２２６には、遅延器２２４からの遅延信号＃２２４が入力される。遅延器の動作については、励起信号発生制御器２２０と同じであるため、ここではその説明を省略する。閾値選択部２２６は、遅延信号＃２２４の論理値が「１」である場合、閾値Ｔｂを閾値信号＃２２６として、比較器２２５に出力する。一方、遅延信号＃３３４の論理値が「０」である場合、閾値選択部２２６は、閾値Ｔａを閾値信号＃２２６として、比較器２２５に出力する。

励起信号発生制御器２２０´の作用効果は、励起信号発生制御器２２０と同様であるため、ここではその説明を省略する。

なお、上記励起信号発生制御器２２０および２２０´は、閾値ＴａおよびＴｂが、互いに異なる値となっていることにより、入力信号＃１０の振幅が大振幅か小振幅かの判定に、ヒステリシスを設けることとなるが、この閾値ＴａおよびＴｂを同じ値とし、このヒステリシス特定を設けない構成としてもよい。

さらに、上記に説明した励起信号発生制御器２２０および２２０´の構成は一例であり、入力信号＃１０の振幅に基づいて、発生許可信号＃２１の論理値を「０」および「１」に切替えることが可能な構成であれば、上記の構成に限定されるものではない。また、比較器２２１、比較器２２２、信号選択部２２３、遅延器２２４、比較器２２５、および閾値選択部２２６は、一般的な論理回路によって構成できる。

（励起信号振幅制御器２３０）
次に、図９を参照して、励起信号振幅制御器２３０の構成を以下に説明する。図９は、励起信号振幅制御器２３０の構成を示すブロック図である。

図９に示すように、励起信号振幅制御器２３０は、信号選択部２３１、最小値出力回路２３２、最大値出力回路２３３、遅延器２３４、および加算器２３５を備えている。

信号選択部２３１は、入力された発生許可信号＃２１の論理値に基づいて、加算器２３５からの加算信号＃２３５の値および所定値Ｖｂのいずれか一方を選択し、選択信号＃２３１として、最小値出力回路２３２に出力するものである。具体的には、信号選択部２３１は、発生許可信号＃２１の論理値が「０」である場合、所定値Ｖｂを最小値出力回路２３２に出力し、一方、発生許可信号＃２１の論理値が「１」である場合、加算信号＃２３５値を最小値出力回路２３２に出力する。

最小値出力回路２３２は、入力された選択信号＃２３１の値と、所定値Ｖａとを比較し、小さい方の値を、比較結果信号＃２３２として最大値出力回路２３３に出力する。最大値出力回路２３３は、比較結果信号＃２３２の値と、所定値Ｖｂとを比較し、大きい方の値を、比較結果信号＃２３３として遅延器２３４に出力する。遅延器２３４は、入力された比較結果信号＃２３３を、自身の１動作クロック分遅延し、振幅制御信号＃２３として、励起信号発生器２４０および加算器２３５に出力する。加算器２３５は、入力された振幅制御信号＃２３の値に対して、定数βを加算し、加算した値を、加算信号＃２３５として、信号選択部２３１に出力する。なお、所定値ＶａとＶｂとの関係は、Ｖａ＞Ｖｂであり、かつ、Ｖｂの値は「０」である。さらに、所定値Ｖａ＞定数β＞０である。

励起信号振幅制御器２３０は、以上のような構成を備えることにより、入力された発生許可信号＃２１の論理値が「０」のとき、振幅制御信号＃２３の値は「０」となる。これは、比較結果信号＃２３３＝ｍａｘ（Ｖｂ，ｍｉｎ（Ｖａ，Ｖｂ）＝ｍａｘ（Ｖｂ，Ｖｂ）＝Ｖｂとなるためである。

一方、発生許可信号＃２１の論理値が「０」から「１」に切り替わると、振幅制御信号＃２３の値は、０から所定値Ｖａに緩やかに遷移する。これは、発生許可信号＃２１の論理値が「０」から「１」に切り替わった時点において、振幅制御信号＃２３＝０であり、この振幅制御信号＃２３の値は、所定値Ｖａに達するまで、遅延器２３４の１動作クロック毎に、定数βずつ上昇する。これは、比較結果信号＃２３３＝ｍａｘ（Ｖｂ，ｍｉｎ（Ｖａ，振幅制御信号＃２３＋β））＝ｍａｘ（Ｖｂ，振幅制御信号＃２３＋β）＝振幅制御信号＃２３＋βとなるためである。

さらに、発生許可信号＃２１の論理値が「１」のときであり、かつ、振幅制御信号＃２３の値がＶａに達した後は、振幅制御信号＃２３の値はＶａのままとなる。これは、比較結果信号＃２３３＝ｍａｘ（Ｖｂ，ｍｉｎ（Ｖａ，振幅制御信号＃２３＋β））＝ｍａｘ（Ｖｂ，Ｖａ）＝Ｖａとなるためである。

なお、振幅制御信号＃２３の値が、０からＶａに遷移する遷移期間は、所定値Ｖａおよび定数βの値を変更することより調整可能である。さらに、上記に説明した励起信号振幅制御器２３０の構成は一例であり、発生許可信号＃２１の論理値に基づいて、上記のような振幅制御信号＃２３を出力できる構成であれば、上記の構成に限定されるものではない。また、信号選択部２３１、最小値出力回路２３２、最大値出力回路２３３、遅延器２３４、および加算器２３５は、一般的な論理回路によって構成可能である。

（閾値制御器２５０）
次に、図１０を参照して、閾値制御器２５０の構成を以下に説明する。図１０は、閾値制御器２５０の構成を示すブロック図である。

なお、閾値制御器２５０の回路構成は、励起信号振幅制御器２３０の回路構成と同じであり、各内部ブロックに入力されるパラメータが異なるものである。具体的には、励起信号振幅制御器２３０における、所定値Ｖａ、所定値Ｖｂ、および定数βが、閾値制御器２５０において、所定値Ｖｃ、所定値Ｖｄ、および定数γに置き換わったものである。

したがって、ここでは、閾値制御器２５０の構成を簡単に説明し、その詳細な処理動作の説明は省略する。

図１０に示すように、閾値制御器２５０は、信号選択部２５１、最小値出力回路２５２、最大値出力回路２５３、遅延器２５４、および加算器２５５を備えている。

信号選択部２５１は、入力された発生許可信号＃２１の論理値に基づいて、加算器２５５からの加算信号＃２５５の値および所定値Ｖｄのいずれか一方を選択し、選択信号＃２５１として、最小値出力回路２５２に出力するものである。具体的には、信号選択部２５１は、発生許可信号＃２１の論理値が「０」である場合、所定値Ｖｄを最小値出力回路２５２に出力し、一方、発生許可信号＃２１の論理値が「１」である場合、加算信号＃２５５の値を最小値出力回路２５２に出力する。

最小値出力回路２５２は、入力された選択信号＃２５１の値と、所定値Ｖｃとを比較し、小さい方の値を、比較結果信号＃２５２として最大値出力回路２５３に出力する。最大値出力回路２５３は、比較結果信号＃２５２の値と、所定値Ｖｄとを比較し、大きい方の値を、比較結果信号＃２５３として遅延器２５４に出力する。遅延器２５４は、入力された比較結果信号＃２５３を、自身の１動作クロック分遅延し、閾値信号＃２５として、励量子化器１２０および加算器２５５に出力する。加算器２５５は、入力された閾値信号＃２５の値に対して、定数γを加算し、加算した値を、加算信号＃２５５として、信号選択部２５１に出力する。なお、所定値ＶｃとＶｄとの関係は、Ｖｃ＞Ｖｄ＞０である。さらに、所定値Ｖｃ＞定数γ＞０である。

閾値制御器２５０は、以上のような構成を備えることにより、入力された発生許可信号＃２１の論理値が「０」のとき、値がＶｄの閾値信号＃２５を出力する。一方、発生許可信号＃２１の論理値が「０」から「１」に切り替わると、閾値制御器２５０は、閾値信号＃２５の値がＶｃに達するまで、該信号の値を、ＶｄからＶｃに緩やかに増加させる。また、閾値制御器２５０は、発生許可信号＃２１の論理値が「１」から「０」に切り替わると、閾値信号＃２５の値を、即座にＶｃに降下させる。

なお、上記に説明した閾値制御器２５０の構成は一例であり、発生許可信号＃２１の論理値に基づいて、上記のような閾値信号＃２５を出力できる構成であれば、上記の構成に限定されるものではない。また、閾値制御器２５０は、信号選択部２５１、最小値出力回路２５２、最大値出力回路２５３、遅延器２５４、および加算器２５５は、一般的な論理回路によって構成可能である。

また、上記の所定値Ｖｃと、励起信号振幅制御器２３０が備える所定値Ｖａとは、互いに対応しており、具体的には、ΔΣ変調信号＃１４に発生する間欠期間の発生頻度を低減するためには、所定値Ｖａの値は、所定値Ｖｃの値に対して、約１．１倍〜８倍であることが好ましい。

（励起信号発生器２４０）
次に、図１１を参照して、励起信号発生器２４０の構成を以下に説明する。図１１は、励起信号発赤器２４０の構成を示すブロック図である。

図１１に示すように、励起信号発生器２４０は、周期的波形発生器２４１および乗算器２４２を備えている。

まず、周期的波形発生器２１４は、三角波または正弦波などの周期的な波形の信号（基礎信号）＃２４１を生成し、生成した基礎信号＃２４を、乗算器２４２に出力する。乗算器２４２には、振幅制御信号＃２３が入力される。ここで、乗算器２４２は、入力した基礎信号＃２４１と、振幅制御信号＃２３とを乗算し、乗算した信号を、励起信号＃２４として加算器１６０に出力する。

なお、上記に説明した励起信号発生器２４０の構成は一例であり、振幅制御信号＃２３に応じた振幅となる励起信号＃２４を生成できる構成であれば、上記の構成に限定されるものではない。

（量子化器１２０）
次に、図１２を参照して、量子化器１２０の構成を以下に説明する。図１２は量子化器１２０の構成を示すブロック図である。

図１２に示す量子化器１２０は、積分信号＃１３の値を、閾値制御器２５０より入力された閾値信号＃２５の値と比較することによって、スイッチング回路１３０を駆動するためのΔΣ変調信号＃１４を生成するものであり、例えば、コンパレータ１２１、１２２および乗算器１２３により構成することができる。

コンパレータ１２１は、積分信号＃１３の値を、閾値信号＃２５の値と比較し、積分信号＃１３の値の方が大きければ「１」を、そうでなければ「０」を、デジタル信号＃１４ａとして出力する。乗算器１２３は、閾値信号＃２５の値に対して「−１」を乗算し、正負の符号が反転された閾値を、コンパレータ１２２に出力する。コンパレータ１２２は、積分信号＃１３の値を、この符号が反転された閾値と比較し、積分信号＃１３の値の方が小さければ「１」を、そうでなければ「０」を、デジタル信号＃１４ｂとして出力する。

（積分器群１１０）
図１３は、積分器群１１０の構成例を示すブロック図である。図１３に示した積分器群１１０は、５つの積分器１１１〜１１５を含む５次の積分回路である。さらに、積分器群１１０は、加算器１１６を備えており、この加算器１１６は、積分器１１１〜１１５より、それぞれ出力される積分値を加算し、加算した値を、積分信号＃１２として出力する。

以上のように、本実施形態に係るΔΣ変調回路１００は、周期的な信号である励起信号を、積分器群１１０からの積分信号に加算することにより、量子化器１２０より出力されるΔΣ変調信号のパルスパターンが、均等になるようにする。これは、励起信号を加算したことにより、量子化器１２０より出力されるΔΣ変調信号に、この励起信号の周期に応じたパルスが加わることになり、結果、特定の音声を入力信号とした場合に、ΔΣ変調信号のパルスパターンが一定期間出力されない間欠期間の発生を抑えることができる。結果、周期的な間欠期間に起因して発生するジュル音を低減することができる。

〔第２の実施形態〕
次に、本発明の第２の実施形態について以下に説明する。第２の実施形態に示すΔΣ変調回路１００´の構成は、第１の実施形態に示したΔΣ変調回路１００の変形例である。具体的には、第２の実施形態においては、積分信号＃１２に励起信号＃２４を加算する代わりに、量子化器１２０内の２つのコンパレータ１２１および１２２が入力する、閾値信号＃２５および閾値信号＃２５の符号が反転した信号のそれぞれに、励起信号＃２４を加算するものである。なお、以下の第２の実施形態においては、第１の実施形態と異なる箇所について説明し、重複する箇所については、同じ部材番号を付して、その説明を省略する。

（ΔΣ変調回路１００´の構成）
まず、ΔΣ変調回路１００´の基本構成について、図２２を参照して以下に説明する。図２２は、ΔΣ変調回路１００´の構成を示すブロック図である。

図２２に示すように、ΔΣ変調回路１００´とΔΣ変調回路１００との違いは、ΔΣ変調回路１００´は、ΔΣ変調回路１００が備えている加算器１６０の代わりとなる２つの加算器１２４および１２５（後述の図２３を参照）を、量子化器１２０´の内部に備え、さらに、励起信号発生器２４０が励起信号＃２４を量子化器１２０´に入力し、積分手段１１０は積分信号＃１２を量子化器１２０´に入力している点である。

（量子化器１２０´の構成および動作）
次に、量子化器１２０´の構成について、図２３を参照して以下に説明する。図２３は、量子化器１２０´の構成を示すブロック図である。

図２３に示すように、量子化器１２０´は、コンパレータ１２１および１２２と、乗算器１２３と、加算器１２４および１２５とを備えている。

加算器１２４は、閾値信号＃２５の値に励起信号＃２４の値を加算し、加算した値を量子化閾値Ａとしてコンパレータ１２１に入力する。加算器１２５は、乗算器１２３によって、閾値信号＃２５の値の符号が反転された値に、閾値信号＃２４の値を加算し、加算した値を量子化閾値Ｂとしてコンパレータ１２２に入力する。

コンパレータ１２１は、積分信号＃１２の値を、入力された量子化閾値Ａと比較し、積分信号＃１２の値の方が大きければ「１」を、そうでなければ「０」を、デジタル信号＃１４ａとして出力する。一方、コンパレータ１２２は、積分信号＃１２の値を、入力された量子化閾値Ｂと比較し、積分信号＃１２の値の方が小さければ「１」を、そうでなければ「０」を、デジタル信号＃１４ｂとして出力する。

ここで、第１の実施形態における、積分信号＃１３、量子化閾値Ａ、および量子化閾値Ｂの時間的変化と、第２の実施形態における、積分信号＃１２、量子化閾値Ａ、および量子化閾値Ｂの時間的変化を、模式的に示すと、図２４（ａ）および（ｂ）のようになる。
図２４（ａ）は、第１の実施形態における、積分信号＃１３、量子化閾値Ａ、および量子化閾値Ｂの時間的変化を示す模式図であり、図２４（ｂ）は、第２の実施形態における、積分信号＃１２、量子化閾値Ａ、および量子化閾値Ｂの時間的変化を示す模式図である。

図２４（ａ）に示すように、第１の実施形態の量子化器１２０は、積分信号＃１２に励起信号＃２４が加算された積分信号＃１３と、周期的に変動していない量子化閾値ＡおよびＢとを比較する。一方、図２４（ｂ）に示すように、第２の実施形態の量子化器１２０´は、積分信号＃１２と、励起信号＃２４が加算された、周期的に変動する量子化閾値ＡおよびＢとを比較する。

ここで、量子化器１２０および１２０´が共に備えるコンパレータ１２１および１２２は、積分信号＃１２、＃１３と、量子化閾値ＡおよびＢとを比較して、この比較結果に応じたデジタル信号１４ａおよび１４ｂを出力するものであるため、各コンパレータ１２１および１２２が比較の対象とする、積分信号＃１２と、量子化器閾値ＡおよびＢのどちらに、励起信号＃２４を加算したとしても、同じ作用効果を奏することになる。

以上のように、第２の実施形態に係るΔΣ変調回路１００´は、周期的な信号である励起信号＃２４を、コンパレータ１２１に入力される閾値信号＃２５と、コンパレータ１２２に入力される閾値信号＃２５の符号は反転した信号とに加算する。これにより、量子化器１２０´より出力されるΔΣ変調信号のパルスパターンが、均等になる。これによる作用は、第１の実施形態において述べたとおりであり、結果、ΔΣ変調回路１００´は、第１の実施形態のΔΣ変調回路１００と同じ効果を奏する。

（付記事項１）
ΔΣ変調回路１００および１００´は、上述したように、ハードウェアロジックにより構成してもよいが、デジタルシグナルプロセッサにより実現することもできる。すなわち、ΔΣ変調回路１００および１００´は、高速積和演算器やＡＬＵ（arithmetic logical unit）等の演算装置と、ΔΣ変調回路１００に含まれる各ブロック（回路）として機能させる制御プログラムを担持したプログラムメモリ等の記憶装置とを備えたデジタルシグナルプロセッサとして構成することができる。

そして、本発明の目的は、上記制御プログラムがデジタルシグナルプロセッサのプログラムメモリに固定的に担持されている場合に限らず、上記制御プログラムのプログラムコード（実行形式プログラム、中間コードプログラム、または、ソースプログラム）を汎用的なデジタルシグナルプロセッサに供給し、そのデジタルシグナルプロセッサが上記プログラムコードを実行することによっても、あるいは、上記プログラムコードを記録した記録媒体をΔΣ変調回路１００および１００´に供給し、ΔΣ変調回路１００および１００´が備えている汎用的なデジタルシグナルプロセッサが上記記録媒体に記録されている上記プログラムコードを読み出して実行することによっても、達成可能である。

上記記録媒体としては、例えば、磁気テープやカセットテープ等のテープ系、フロッピー（登録商標）ディスク／ハードディスク等の磁気ディスクやＣＤ−ＲＯＭ／ＭＯ／ＭＤ／ＤＶＤ／ＣＤ−Ｒ等の光ディスクを含むディスク系、ＩＣカード（メモリカードを含む）／光カード等のカード系、あるいはマスクＲＯＭ／ＥＰＲＯＭ／ＥＥＰＲＯＭ／フラッシュＲＯＭ等の半導体メモリ系などを用いることができる。

また、デジタルシグナルプロセッサ（あるいは、デジタルシグナルプロセッサを備えたΔΣ変調回路１００および１００´）を通信ネットワークと接続可能に構成し、上記プログラムコードを通信ネットワークを介して、そのデジタルシグナルプロセッサに供給してもよい。この通信ネットワークとしては、特に限定されず、例えば、インターネット、イントラネット、エキストラネット、ＬＡＮ、ＩＳＤＮ、ＶＡＮ、ＣＡＴＶ通信網、仮想専用網（virtual private network）、電話回線網、移動体通信網、衛星通信網等が利用可能である。また、通信ネットワークを構成する伝送媒体としては、特に限定されず、例えば、ＩＥＥＥ１３９４、ＵＳＢ、電力線搬送、ケーブルＴＶ回線、電話線、ＡＤＳＬ回線等の有線でも、ＩｒＤＡやリモコンのような赤外線、Ｂｌｕｅｔｏｏｔｈ（登録商標）、８０２．１１無線、ＨＤＲ、携帯電話網、衛星回線、地上波デジタル網等の無線でも利用可能である。なお、本発明は、上記プログラムコードが電子的な伝送によって具現化された、搬送波に埋め込まれたコンピュータデータ信号の形態によっても実現され得る。

（付記事項２）
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明は、非定常的な雑音を低減することが可能なΔΣ変調装置を提供するものであり、特に、音声信号を増幅するデジタルオーディオアンプにおいて利用することが可能である。

本発明の一実施形態に係る、ΔΣ変調回路の構成を示すブロック図である。 本発明の一実施形態に係る、音質改善補助回路の励起信号生成動作を例示するタイミングチャート図である。 本発明の一実施形態に係る、スイッチング回路の出力電圧およびＬＰＦの出力電圧の時間的変化を示す説明図である。 本発明の一実施形態に係る、ΔΣ変調回路からの出力信号のスペクトル分布を示すグラフである。 本発明の一実施形態に係る、励起信号の加算の有無と、入力信号の振幅の大きさとの関係を示す説明図である。 本発明の一実施形態に係る、入力振幅検出器の構成を示すブロック図である。 本発明の一実施形態に係る、励起信号発生制御器の構成を示すブロック図である。 本発明の一実施形態に係る、励起信号発生制御器の変形例の構成を示すブロック図である。 本発明の一実施形態に係る、励起信号振幅制御器の構成を示すブロック図である。 本発明の一実施形態に係る、閾値制御器の構成を示すブロック図である。 本発明の一実施形態に係る、励起信号発生器の構成を示すブロック図である。 本発明の一実施形態に係る、量子化器の構成を示すブロック図である。 本発明の一実施形態に係る、積分器群の構成を示すブロック図である。 従来例における、オーディオアンプの構成を示すブロック図である。 （ａ）は、従来例における、２値量子化器の量子化動作を示し、（ｂ）は、従来例における、３値量子化器の量子化動作を示す説明図である。 従来例における、スイッチング回路およびＬＰＦの構成を示す説明図である。 従来例における、オーディオアンプからの出力信号のスペクトル分布を示すグラフである。 従来例における、スイッチング回路の出力電圧およびＬＰＦの出力電圧の時間的変化を示す説明図である。 従来例における、ディザ手段によるランダム信号を量子化器が入力された場合の、オーディオアンプからの出力信号のスペクトル分布を示すグラフである。 本発明の一実施形態に係る、励起信号の周波数および振幅を変化させたときの、ΔΣ変調回路からの出力信号のスペクトル分布を示すグラフである。 本発明の一実施形態に係る、励起信号の周波数および振幅を、さらに変化させたときの、ΔΣ変調回路からの出力信号のスペクトル分布を示すグラフである。 本発明の他の実施形態に係る、ΔΣ変調回路の構成を示すブロック図である。 本発明の他の実施形態に係る、量子化器の構成を示すブロック図である。 本発明の実施形態に係る、積分信号および量子化閾値の時間的変化を示す模式図である。

符号の説明

１００ ΔΣ変調回路（ΔΣ変調装置）
１００´ ΔΣ変調回路（ΔΣ変調装置）
１１０ 積分器群（積分手段）
１２０ 量子化器（量子化手段）
１２０´ 量子化器（量子化手段）
１６０ 加算器（加算手段）
２１０ 入力振幅検出器（振幅検出手段）
２４０ 励起信号発生器（生成手段）
２５０ 閾値制御器（量子化閾値制御手段、量子化閾値変動手段）

Claims (5)

1. 入力信号と帰還されたΔΣ変調信号との差分値を積分することにより、積分信号を生成する積分手段と、
   上記積分信号に、周期的な信号を加算する加算手段と、
   上記周期的な信号が加算された積分信号を量子化することにより、上記ΔΣ変調信号を生成する量子化手段と、
   上記入力信号の振幅を検出する振幅検出手段と、
   上記検出した入力信号の振幅が第１の閾値を下回ってから、上記検出した入力信号の振幅が上記第１の閾値よりも大きい第２の閾値を上回るまでの間、上記周期的な信号を生成する生成手段と、
   を備え、
   上記生成手段は、
   上記周期的な信号の生成を開始してから、当該周期的な信号の振幅を、所定の振幅値に達するまで、逐次増加させることを特徴とする、ΔΣ変調装置。
2. 所定の量子化閾値を、上記周期的な信号の振幅に対応した値に変化させる量子化閾値制御手段をさらに備え、
   上記量子化手段は、上記周期的な信号が加算された積分信号の値を、上記量子化閾値と比較して比較結果に対応する上記ΔΣ変調信号を生成することを特徴とする、請求項１に記載のΔΣ変調装置。
3. 入力信号と帰還されたΔΣ変調信号との差分値を積分することにより、積分信号を生成する積分ステップと、
   上記積分信号に、周期的な信号を加算する加算ステップと、
   上記周期的な信号が加算された積分信号を量子化することにより、上記ΔΣ変調信号を生成する量子化ステップと、
   上記入力信号の振幅を検出する振幅検出ステップと、
   上記検出した入力信号の振幅が第１の閾値を下回ってから、上記検出した入力信号の振幅が上記第１の閾値よりも大きい第２の閾値を上回るまでの間、上記周期的な信号を生成する生成ステップと、
   を含み、
   上記生成ステップでは、
   上記周期的な信号の生成を開始してから、当該周期的な信号の振幅を、所定の振幅値に達するまで、逐次増加させることを特徴とする、ΔΣ変調方法。
4. デジタルシグナルプロセッサを請求項１または２に記載のΔΣ変調装置として動作させるためのプログラムであって、
   上記デジタルシグナルプロセッサを、上記ΔΣ変調装置が備えている各手段として機能させるプログラム。
5. 請求項４に記載のプログラムを記録している、デジタルシグナルプロセッサ読み取り可能な記録媒体。

Images