JP4885835B2 - Δς変調装置、δς変調の停止方法、プログラム、および、記録媒体 - Google Patents

Description

本発明は、ΔΣ変調を停止するときに発生するポップ音を低減する技術に関する。

オーディオ機器においては、消音時に発生する「ポツッ」または「ボツッ」という異常音が、機器の評価を左右する問題となり得る。このような異常音は、「ポップ音」あるいは「ポップノイズ」などと呼ばれ、その発生要因としては、音声信号の伝送が遮断されることに伴って回路各部で生じる過渡現象などが挙げられる。

近年普及が著しいΔΣ変調型デジタルアンプも、ΔΣ変調信号の伝送を遮断するなどしてΔΣ変調を停止する際にポップ音を発生させることがある。以下、ΔΣ変調型デジタルアンプが発生させるポップ音について、増幅回路として片ブリッジ型のスイッチング回路と両ブリッジ型のスイッチング回路とを用いた場合のそれぞれに関して、簡単に説明する。

図２０は、増幅回路として片ブリッジ型のスイッチング回路を用いたΔΣ変調型デジタルアンプの典型的な構成を示したブロック図である。図２０に示したΔΣ変調型デジタルアンプ１０は、増幅回路１２の他に、ΔΣ変調回路１１と、ＬＰＦ（ローパスフィルタ）１３と、コンデンサ１４とを備えている。

ΔΣ変調回路１１は、アナログ信号である入力信号＃１をΔΣ変調することによって、増幅回路１２を駆動するためのスイッチング信号＃２として、ΔΣ変調信号を生成する。スイッチング信号＃２は、「０」または「１」の値をとる２値のデジタル信号であり、パルス密度によって入力信号＃１のレベルを表すＰＤＭ信号（パルス密度変調信号）である。より具体的には、スイッチング信号＃２のパルス密度Ｄと基準パルス密度Ｄ_０との差Ｄ−Ｄ_０が、入力信号＃１のレベルに比例する。片ブリッジ型の場合、一般的に、基準パルス密度Ｄ_０は０.５（値「１」をとる頻度と、値「０」をとる頻度とが一致）が用いられている。

増幅回路１２は、直列に接続された２つのスイッチング素子１２ａおよび１２ｂにより構成された片ブリッジ型のスイッチング回路であり、スイッチング素子１２ａにはスイッチング信号＃２が、また、スイッチング素子１２ｂにはスイッチング信号＃２を反転した反転スイッチング信号２ｂが入力されるよう構成されている。

スイッチング信号＃２が値「１」をとるとき、スイッチング素子１２ａは導通状態に制御され、スイッチング素子１２ｂは遮断状態に制御される。これにより、増幅回路１２の出力電位Ｖｐは、電源電圧Ｖｃに一致する。一方、スイッチング信号＃２が値「０」をとるとき、スイッチング素子１２ａは遮断状態に制御され、スイッチング素子１２ｂは導通状態に制御される。これにより、増幅回路１２の出力電位Ｖｐは、グランド電位に一致する。

ＬＰＦ１３は、このようにして増幅されたスイッチング信号＃３を平滑化することよって、基準パルス密度Ｄ_０に対応する直流成分Ｖ_０と、入力信号＃１を略忠実に増幅した交流成分とを含む出力信号＃４を得る。ここで、基準パルス密度Ｄ_０に対応する直流成分Ｖ_０とは、基準パルス密度Ｄ_０をもつスイッチング信号＃３を平滑化して得られる直流電圧である。この出力信号＃４に含まれる直流成分Ｖ_０をコンデンサ１４によって除去することによって、入力信号＃１を略忠実に増幅したアナログ信号が得られる。

ところで、増幅回路１２を備えたΔΣ変調型デジタルアンプ１０においては、入力信号＃１のレベルが０になった後も、基準パルス密度Ｄ_０を有するスイッチング信号＃２が増幅回路１２に供給され続けている。このため、入力信号＃１のレベルが０になった後も、出力信号＃４には、基準パルス密度Ｄ_０に対応する直流成分Ｖ_０が含まれており（図２１上段参照）、コンデンサ１４には、この直流成分Ｖ_０に比例する電荷が蓄えられている。

それ故、スイッチング信号＃２の伝送を遮断すると、ＬＰＦ１３の出力電位Ｖ_ｐＬＰＦが急激にグランド電位に低下するとともに、コンデンサ１４に蓄えられている電荷に比例した逆電圧が負荷５０にかかる（図２１下段参照）。この逆電圧によって、大きなポップ音が発生する。

なお、増幅回路に片ブリッジ型スイッチング回路を用いたΔΣ変調型デジタルアンプが発生させるポップ音を低減するための技術としては、例えば、特許文献１のものが知られている。

特許文献１には、入力信号をΔΣ変調することにより得られたＰＤＭ信号と、遷移信号をΔΣ変調することにより得られたＰＤＭ信号とを、消音時に切り替えて出力する技術が開示されている。遷移信号としては、レベルが滑らかに低下するアナログ信号が用いられる。これにより、出力されるＰＤＭ信号のパルス密度が滑らかに低下し、また、その直流成分もグランド電位に向かって滑らかに低下するので、消音時に発生するポップ音が低減される。

図２２は、増幅回路として両ブリッジ型のスイッチング回路を用いたΔΣ変調型デジタルアンプの典型的な構成を示したブロック図である。図２２に示したΔΣ変調型デジタルアンプ２０は、増幅回路２２の他に、ΔΣ変調回路２１と、ＬＰＦ２３とを備えている。

ΔΣ変調回路２１は、アナログ音声信号である入力信号＃１をΔΣ変調することによって、増幅回路１２を駆動するための正のスイッチング信号＃２ａ、および、負のスイッチング信号＃２ｂとして、ΔΣ変調信号を生成する。正負のスイッチング信号＃２ａおよび＃２ｂは、それぞれ「０」または「１」の値をとるデジタル信号であり、そのパルス密度差によって入力信号＃１のレベルを表すＰＤＭ信号である。もう少し具体的に言うと、正のスイッチング信号＃２ａのパルス密度から負のスイッチング信号＃２ｂのパルス密度を引いたパルス密度差が、入力信号＃１のレベルに比例する。

増幅回路２２は、正のスイッチング信号＃２ａにより駆動される片ブリッジ型スイッチング回路２２ａと、負のスイッチング信号＃２ｂにより駆動される片ブリッジ型スイッチング回路２２ｂとを備えた両ブリッジ型のスイッチング回路である。これら２つの片ブリッジ型スイッチング回路間に接続された負荷（ＬＰＦ２３および負荷５０）には、片ブリッジ型スイッチング回路２２ａの出力電位Ｖ_ｐと、片ブリッジ型スイッチング回路２２ｂの出力電位Ｖ_ｎとの差Ｖ_ｐ−Ｖ_ｎが印加される。

正のスイッチング信号＃２ａが値「１」を、負のスイッチング信号＃２ｂが値「０」をとるとき、負荷に印加される電圧Ｖ_ｐ−Ｖ_ｎは電源電圧Ｖ_ｃに一致する。また、正負のスイッチング信号＃２ａおよび＃２の両方が値「０」を取るとき、負荷に印加される電圧Ｖ_ｐ−Ｖ_ｎは０Ｖとなる。また、正負のスイッチング信号＃２ａおよび＃２ｂが、正のスイッチング信号＃２ａが値「０」を、負のスイッチング信号＃２ｂが値「１」をとるとき、負荷に印加される電圧Ｖ_ｐ−Ｖ_ｎは−Ｖ_ｃに一致する。

ＬＰＦ２３は、このようにして増幅されたスイッチング信号＃３ａおよび＃３ｂを平滑化することよって、出力信号＃４ａおよび＃４ｂを得る。この出力信号＃４ａと出力信号＃４ｂとの差として、入力信号＃１を略忠実に増幅したアナログ信号が得られる。

このようなΔΣ変調型デジタルアンプ２０においては、ＬＰＦ２３の出力電位Ｖ_ｐＬＰＦとＶ_ｎＬＰＦとの電位差Ｖ_Ｓ＝Ｖ_ｐＬＰＦ−Ｖ_ｎＬＰＦが負荷に印加されるので、出力信号＃４ａと出力信号＃４ｂとに同一の直流成分が含まれていても、それらは互いに相殺されて、負荷に対して実効的な作用を及ぼさない（図２３参照）。このため、スイッチング信号＃２ａおよび＃２ｂの伝送を遮断しても、増幅回路として片ブリッジ型スイッチング回路を用いた場合のように、大きなポップ音を発生することはない。

増幅回路に両ブリッジ型スイッチング回路を用いたΔΣ変調型デジタルアンプとしては、例えば、特許文献２のものが知られている。特許文献２には、両ブリッジ型スイッチング回路を構成するスイッチング素子を適宜制御することによって、出力消音を簡単な構成で良好に行う技術が記載されている。
特開２００６−１０９２７５（２００６年４月２０日公開） 特開２００４−１３５０６１（２００４年４月３０日公開）

しかしながら、上記従来のΔΣ変調型デジタルアンプにおいては、ΔΣ変調信号（スイッチング信号）の伝送を遮断するなどしてΔΣ変調を停止した際、ΔΣ変調の量子化誤差に起因するポップ音を発生するというという問題があった。この問題について、もう少し詳しく説明すれば、以下のとおりである。

増幅回路に両ブリッジ型スイッチング回路を用いたΔΣ変調型デジタルアンプの場合、ΔΣ変調により生成される正負のスイッチング信号（ΔΣ変調信号）は、パルス密度差が入力信号のレベルに比例するＰＤＭ信号である。したがって、入力信号のレベルが０であれば、理想的には、正負のスイッチング信号のパルス密度差は０になる。しかしながら、ΔΣ変調には、必ず量子化誤差が伴うので、入力信号のレベルが０であっても、実際には、正負のスイッチング信号のパルス密度差が０にはならない。このため、入力信号のレベルが０になった後も、量子化誤差によるパルス密度差に相当する電圧が負荷に印加され続ける。したがって、スイッチング信号の伝送を遮断すると、負荷に印加される電圧の不連続な変化が生じ、ポップ音を発生することになる。

また、ΔΣ変調の量子化誤差に起因するポップ音の問題は、増幅回路に片ブッリッジ型スイッチング回路を用いたΔΣ変調型デジタルアンプにも存在する。例えば、特許文献１に記載の技術のように、遷移信号をΔΣ変調して得られたＰＤＭ信号を消音時に用いても、やはり、このＰＤＭ信号を最終的に停止するときにポップ音を発生してしまう。これは、遷移信号のレベルをどれだけ小さくしても、量子化誤差として生じるスイッチングパルスの発生を完全に止めることはできず、したがって、負荷に印加される直流電圧を完全に０Ｖとすることができないためである。

本発明は上記の問題に鑑みてなされたものであり、その目的は、増幅回路におけるスイッチング回数を徒に増加させることなく、ポップ音を抑制することができるΔΣ変調装置を実現することにある。

上記課題を解決するために、本発明に係るΔΣ変調装置は、ΔΣ変調信号を構成する各パルスのパルス幅を、下限パルス幅を下回らないように拡幅するパルス幅調整手段であって、ΔΣ変調を停止するまでの間、上記下限パルス幅を逐次低下させるパルス幅調整手段を備えている、ことを特徴としている。

上記構成によれば、ΔΣ変調を停止するまでの間、上記下限パルス幅が逐次低下するのに伴って、ΔΣ変調における量子化誤差も逐次低下する。このため、量子化誤差が低下した状態でΔΣ変調を停止させることができ、ΔΣ変調を停止する際に発生する量子化誤差に伴うポップ音を抑制するという効果を奏する。

なお、量子化誤差に起因するポップ音の低減は、ΔΣ変調回路のクロック周波数を上げて量子化誤差を小さくすることによっても達成し得る。しかしながら、単純にΔΣ変調回路のクロック周波数を上げると、増幅回路における単位時間あたりのスイッチング回数が増え、増幅回路における発熱、および、不要輻射の発生という別の問題を招来する。

一方、上記構成において、上記ΔΣ変調装置により得られるΔΣ変調信号は、各パルスのパルス幅が下限パルス幅を下回らないように拡幅されたものである。したがって、この下限パルス幅を適宜設定しておくことにより、下限パルス幅の低下を開始するまでの間、ΔΣ変調信号により駆動される増幅回路（スイッチング回路）において生じ得る、発熱、および、不要輻射を軽減することができる。

上記課題を解決するために、本発明に係るΔΣ変調装置は、ΔΣ変調を停止するまでの間、ΔΣ変調信号を構成する単位パルスのパルス幅を逐次低下させるパルス幅調整手段を備えている、ことを特徴としている。

上記の構成によれば、ΔΣ変調を停止するまでの間、各単位パルスのパルス幅が逐次低下するのに伴って、ΔΣ変調における量子化誤差も逐次低下する。このため、量子化誤差が低下した状態でΔΣ変調を停止させることができ、ΔΣ変調を停止する際に発生する量子化誤差に伴うポップ音を抑制するという効果を奏する。

本発明に係るΔΣ変調装置は、上記ΔΣ変調信号と入力信号との差分値を積分して積分値を得る積分手段と、上記積分値を閾値と比較して比較結果に対応する上記ΔΣ変調信号を生成する比較手段と、ΔΣ変調を停止するまでの間、上記閾値の大きさを逐次低下させる閾値制御手段と、をさらに備えていることが好ましい。

上記の構成によれば、上記積分値と比較するための閾値（すなわち、量子化の閾値）の大きさがΔΣ変調を停止する前に逐次低下するので、ΔΣ変調を停止する際の量子化誤差をより一層低減することができる。したがって、ΔΣ変調を停止する際に発生する量子化誤差に伴うポップ音をより一層抑制することができる。

本発明に係るΔΣ変調装置は、ΔΣ変調を停止する前に、上記ΔΣ変調信号のパルス密度を測定する測定手段と、測定された上記パルス密度に一致する初期パルス密度を有し、かつ、パルス密度が逐次低下するデジタル信号を生成する生成手段と、出力する信号を上記ΔΣ変調信号から上記デジタル信号に切り替える切替手段と、を更に備えている、ことが好ましい。

上記の構成によれば、下限パルス幅、または、単位パルス幅を、上記パルス幅調整手段により調整可能な最小パルス幅に低下させた後、上記ΔΣ変調信号の代わりに上記デジタル信号を出力することができる。上記デジタル信号は、逐次低下するパルス密度を有するので、その直流成分も逐次低下する。したがって、上記デジタル信号の直流成分が十分低下した後でΔΣ変調を停止したり、増幅を停止したりすることによって、発生するポップ音をより一層抑制することができる。

また、上記デジタル信号の初期パルス密度は、ΔΣ変調を停止する前の上記ΔΣ変調信号のパルス密度に一致する。したがって、この切り替えに際し、ポップ音は発生しないか、発生したとしてもごく小さいものにすることができる。

本発明に係るΔΣ変調装置において、上記切替手段は、上記ΔΣ変調信号と入力信号の差分値を積分して得られる１次積分値が０を含む所定の範囲内にあるとき、出力する信号を上記ΔΣ変調信号から上記デジタル信号に切り替える、ことが好ましい。

上記の構成によれば、出力する信号の切り替えは、上記差分値が直接入力される第１積分器の出力値の大きさが所定の閾値以下になったとき、すなわち、ΔΣ変調において発生している量子化誤差が十分小さいときに行われる。したがって、この切り替えに際して発生し得る小さなポップ音を確実に抑制することができる。

上記課題を解決するために、本発明に係るΔΣ変調の停止方法は、ΔΣ変調信号を構成する各パルスのパルス幅を、下限パルス幅を下回らないように拡幅するパルス幅調整手段を備えたΔΣ変調装置におけるΔΣ変調の停止方法であって、ΔΣ変調を停止するまでの間、上記下限パルス幅を逐次低下させるパルス幅調工程を含んでいる、ことを特徴としている。

上記の構成によれば、上記のΔΣ変調装置と同様に、量子化誤差が十分低下した後でΔΣ変調を停止することによって、発生するポップ音を十分抑制することができる。

上記課題を解決するために、本発明に係るΔΣ変調の停止方法は、ΔΣ変調装置におけるΔΣ変調の停止方法であって、ΔΣ変調を停止するまでの間、ΔΣ変調信号を構成する単位パルスのパルス幅を逐次低下させるパルス幅調整工程を含んでいる、ことを特徴としている。

上記の構成によれば、上記のΔΣ変調装置と同様に、量子化誤差が十分低下した後でΔΣ変調を停止することによって、発生するポップ音を十分抑制することができる。

なお、上記ΔΣ変調装置は、デジタルシグナルプロセッサ（ＤＳＰ：digital signal processor）として実現されていてもよい。この場合、デジタルシグナルプロセッサを上記各手段として機能させることにより、そのデジタルシグナルプロセッサをΔΣ変調装置として動作させるプログラム、および、そのプログラムを記録した記録媒体も、本発明の範疇に含まれる。

本発明に係るΔΣ変調装置は、ΔΣ変調を停止する前に上記下限パルス幅を逐次低下させる下限パルス幅制御手段を備えている。また、本発明に係るΔΣ変調の停止方法は、ΔΣ変調を停止する前に下限パルス幅を逐次低下させる下限パルス幅制工程を含んでいる。

したがって、増幅回路におけるスイッチング回数を徒に増加させることがなく、しかも、量子化誤差が十分低下した後でΔΣ変調を停止したり、増幅を停止したりすることによって発生するポップ音を十分に抑制することができる。

本発明の一実施形態に係るΔΣ変調回路について、図面に基づいて説明すれば以下のとおりである。

なお、本実施形態に係るΔΣ変調回路は、増幅機能を有するデジタルアンプとして構成されているので、このΔΣ変調回路のことを、以下では「ΔΣ変調型デジタルアンプ」と呼称する。なお、このようなΔΣ変調回路は、しばしば１ビットアンプと呼ばれることもある。

（ΔΣ変調型デジタルアンプの構成）
まず、本実施形態に係るΔΣ変調型デジタルアンプ１００の構成について、図１に基づいて説明する。

図１は、ΔΣ変調型デジタルアンプ１００の構成を示すブロック図である。ΔΣ変調型デジタルアンプ１００は、概略的に言えば、入力信号＃１をΔΣ変調し、得られたΔΣ変調信号を増幅することによって、スピーカなどの負荷を差動駆動するデジタルアンプである。入力信号＃１は、アナログ信号であってもよいし、ＰＣＭ（Pulse Code Modulation）信号などのデジタル信号であってもよい。

ΔΣ変調型デジタルアンプ１００は、図１に示したように、積分回路１１０、量子化回路１２０、パルス幅調整回路１３０、セレクタ１４０、遅延回路１５０、増幅回路１６０、ＬＰＦ（ローパスフィルタ）１７０、消音制御回路２００、パルス密度測定回路３００、および、遷移パルス生成回路４００を備えている。

積分回路１１０には、入力信号＃１０の値から遅延スイッチング信号＃６０の値を減算した差分値が入力される。積分回路１１０は、この差分値からなる差分値信号＃２０を積分する。積分信号＃３０、すなわち、積分器１１０より動作クロック毎に出力される積分値は、量子化器１２０に供給される。

量子化回路１２０は、積分信号＃３０の値を閾値Ｔｈと比較することによって、増幅回路１６０を駆動するための正負のスイッチング信号＃４１および＃４２を生成する。正負のスイッチング信号＃４１および＃４２は、増幅回路１６０のスイッチング素子を制御するためのデジタル信号であり、正のスイッチング信号＃４１のパルス密度（スイッチング信号＃４１の値が「１」になる、単位時間あたりの回数）と負のスイッチング信号＃４２のパルス密度との差が、入力信号＃１０の値に略比例するパルス密度変調信号である。

より具体的には、正のスイッチング信号＃４１は、積分信号＃３０の値が閾値Ｔｈ＞０より大きいとき論理値「１」を、そうでないとき論理値「０」をとるデジタル信号であり、負のスイッチング信号＃４２は、積分信号＃３０の値が負の閾値−Ｔｈより小さいとき「１」を、そうでないとき論理値「０」を取るデジタル信号である。量子化回路１２０は、後述するように、閾値Ｔｈを変更可能に構成されており、この閾値Ｔｈは、消音制御回路２００によって決定される。

量子化回路１２０は、積分器１１０により動作クロック毎に出力される積分値を量子化するものであり、動作クロック毎に「１」または「０」の何れか一方の値を出力する。すなわち、量子化回路１２０により生成されるスイッチング信号＃４１および＃４２は、動作クロックに相当するパルス幅をもつ単位パルスにより構成される。量子化回路１２０が２回連続して「１」を出力すれば、２動作クロック幅のスイッチングパルス（２つの単位パルスからなるパルス）が得られ、量子化回路１３０が３回連続して「１」を出力すれば、３動作クロック幅のスイッチングパルス（３つの単位パルスからなるパルス）が得られることになる。

なお、増幅回路１６０を駆動するためのスイッチング信号としては、２値のデジタル信号、３値のデジタル信号、あるいは、それらの組み合わせなど、上記のものに限らず、増幅回路１６０の構成に応じた各種デジタル信号を利用し得る。例えば、増幅回路１６０が片ブリッジ型増幅回路である場合には、積分信号＃３０の値が閾値Ｔｈ＞０より大きいとき値「１」を、そうでないとき値「０」を取るスイッチング信号を用いてもよい。

パルス幅調整回路１３０は、正負それぞれのスイッチング信号＃４１および＃４２を構成するスイッチングパルスのパルス幅が下限パルス幅Ｗを下回らないよう、正負それぞれのスイッチングパルスのパルス幅を拡幅する。言い換えれば、スイッチング信号＃４１の値が連続して「１」となる時間が下限値Ｗを下回らないように、スイッチング信号＃４１の値を補正する（負のスイッチングパルス＃４２についても同様）。パルス幅調整回路１３０は、後述するように、下限パルス幅Ｗを変更可能に構成されており、この下限パルス幅Ｗは、消音制御回路２００によって決定される。

パルス幅調整回路１３０にて得られた正負のスイッチング信号＃５１および＃５２は、セレクタ１４０を介して、増幅回路１６０と遅延回路１５０とに供給される。遅延回路１５０は、正のスイッチング信号＃５１と負のスイッチング信号＃５２との差分値を、Ｎ動作クロック遅延する。正のスイッチング信号＃５１と負のスイッチング信号＃５２との差分値を遅延して得られた遅延スイッチング信号＃６０は、上述した積分回路１１０に帰還される。

増幅回路１６０は、正のスイッチング信号＃５１により駆動される片ブリッジ型増幅回路と、負のスイッチング信号５２により駆動される片ブリッジ型増幅回路とからなる、両ブリッジ型増幅回路である。両ブリッジ型増幅回路の構成については、図２２を参照されたい。

正のスイッチング信号＃５１により増幅回路１６０を駆動して得られる出力信号＃７１は、ＬＰＦ１７０によって平滑化され、平滑化された出力信号＃８１が負荷のプラス側端子に入力される。一方、負のスイッチング信号＃５２により増幅回路１６０を駆動して得られる出力信号＃７２は、ＬＰＦ１７０によって平滑化され、平滑化された出力信号＃８２が負荷のマイナス端子に入力される。

以上のように、ΔΣ変調型デジタルアンプ１００は、増幅回路１６０を駆動するスイッチングパルスのパルス幅を拡幅するパルス幅調整回路１３０を備えているので、例えば、パルス幅調整回路１３０の下限パルス幅を動作クロックの数倍に設定することにより、増幅回路のスイッチング頻度を数分の１に低下させることができる。これにより、増幅回路１６０における発熱や不要輻射を抑えることができる。

しかしながら、スイッチングパルスのパルス幅の下限が制限されたことによって、ΔΣ変調における量子化誤差は増大する。このため、ΔΣ変調を停止する際に発生する量子化誤差に伴うポップ音も大きくなる。

そこで、ΔΣ変調型デジタルアンプ１００は、ΔΣ変調を停止する際に発生する量子化誤差に伴うポップ音を低減するための構成として、消音制御回路２００、パルス密度測定回路３００、および、遷移パルス生成回路４００を備えている。

消音制御回路２００は、ΔΣ変調を停止する前に、パルス幅調整回路１３０に下限パルス幅指示信号を供給し、下限パルス幅Ｗを逐次低下させる。これにより、ΔΣ変調における量子化誤差を低下させることができるので、ΔΣ変調を停止したときに発生するポップ音を小さくすることができる。

消音制御回路２００は、ΔΣ変調を停止する前に、量子化回路１２０に閾値指示信号を供給し、閾値Ｔｈを逐次低下させる。これにより、ΔΣ変調における量子化誤差をさらに低下させることができるので、ΔΣ変調を停止したときに発生するポップ音がさらに小さくすることができる。

さらに、スイッチングパルスの下限パルス幅Ｗを１動作クロック相当まで低下させた後、パルス密度測定回路３００は、スイッチング信号＃５１のパルス密度を測定する。遷移パルス生成回路４００は、パルス密度測定回路３００により測定されたパルス密度を読み出し、読み出したスイッチング信号＃５１のパルス密度を初期パルス密度とする遷移信号＃９１および＃９２を生成する。

遷移パルス生成回路４００は、遷移信号＃９１および＃９２を構成する遷移パルスとして、１動作クロック相当のパルス幅を有する単位パルスを、そのパルス密度が逐次低下するようにタイミングを見計らって生成するように構成されている。これにより、スイッチングパルスのパルス幅を低下させることによって、負荷に対する印加電圧の直流成分を小さくしたのち、さらに、遷移パルスのパルス密度を低下させることによって、この直流成分を更に小さくすることができる。これにより、遷移パルスの生成を停止した際に発生し得るポップ音を十分小さくすることができる。

（ΔΣ変調型デジタルアンプの消音動作）
次に、消音制御回路２００の制御により実行される消音動作について、図２および図３を参照してより詳細に説明する。

図２は、ΔΣ変調型デジタルアンプ１００の消音動作を例示するタイミングチャートである。

消音制御回路２００は、消音指令が与えられた時点、すなわち、消音指令信号の値が「０」から「１」に立ち上がった時点からの経過時間Ｔをカウントする。消音制御回路２００の制御により実行される消音動作の各工程は、以下に説明するように、経過時間Ｔが予め設定された時間Ｔ１、Ｔ２、Ｔ３、およびＴ４に達したことを契機として実行される。

経過時間がＴ１に達すると、消音制御回路２００は、標準閾値Ｔｈより小さい閾値を示す閾値指示信号を、量子化回路１２０に供給する。量子化回路１２０は、この閾値指示信号の値に基づいて、閾値を標準閾値Ｔｈの３／４に低下させる。また同時に、消音制御回路２００は、標準下限パルス幅より小さいパルス幅を示す下限パルス幅指示信号を、パルス幅調整回路１３０に供給する。パルス幅調整回路１３０は、この下限パルス幅指示信号に基づいて、元々４動作クロック相当であった下限パルス幅を３動作クロック相当に低下させる。

経過時間がＴ２に達すると、消音制御回路２００は、さらに小さい閾値を示す閾値指示信号を、量子化回路１２０に供給する。量子化回路１２０は、この閾値指示信号の値に基づいて、閾値を標準閾値Ｔｈの２／４に低下させる。また同時に、消音制御回路２００は、さらに小さい下限パルス幅を示す下限パルス幅指示信号を、パルス幅調整回路１３０に供給する。パルス幅調整回路１３０は、この下限パルス幅指示信号に基づいて、下限パルス幅を２動作クロック相当に低下させる。

経過時間がＴ３に達すると、消音制御回路２００は、さらに小さい閾値を示す閾値指示信号を、量子化回路１２０に供給する。量子化回路１２０は、この閾値指示信号の値に基づいて、閾値を標準値Ｔｈの１／４に低下させる。また同時に、消音制御回路２００は、さらに小さい下限パルス幅を示すパルス幅制御信号を、パルス幅調整回路１３０に供給する。パルス幅調整回路１３０は、この下限パルス幅指示信号に基づいて、下限パルス幅を１動作クロック相当に低下させる。

また、消音制御回路２００は、経過時間がＴ３に達した時点で、パルス密度測定回路３００に供給するパルス密度測定指令信号の値を「０」から「１」に立ち上げる。パルス密度測定回路３００は、パルス密度測定指令信号の値が「１」に立ち上がった時点で、スイッチング信号＃５１を構成するパルス数（スイッチング信号＃５１の値が「１」になる回数）のカウントを開始する。

経過時間がＴ４に達すると、消音制御回路２００は、パルス密度測定回路３００に供給するパルス密度測定指令信号の値を「１」から「０」に立ち下げる。パルス密度測定回路３００は、パルス密度測定指令信号の値が「０」に立ち下がった時点で、パルス数のカウントを停止する。パルス密度測定回路３００によりカウントされたパルス数は、時間Ｔｃ＝Ｔ４−Ｔ３（定数）あたりのパルス数すなわち、Ｔｃを単位時間とする平均パルス密度である。

また、消音制御回路２００は、経過時間がＴ４に達した時点で、遷移パルス生成回路４００に供給する遷移パルス生成指令信号の値を「０」から「１」に立ち上げる。遷移パルス生成回路４００は、遷移パルス生成指令信号の値が「１」に立ち上がった時点で、パルス密度測定回路３００により測定された平均パルス密度を初期パルス密度とする遷移信号＃９１および＃９２の生成を開始する。

また、消音制御回路２００は、経過時間がＴ４に達した時点で、セレクタ１４０に供給する出力パルス切替指令信号の値を「１」から「２」に変化させる。出力パルス切替指令信号の値が「２」になると、セレクタ１４０は、増幅回路１６０に供給する信号を、スイッチング信号＃５１から遷移信号＃９０に切り替える。

その後、消音制御回路２００は、遷移信号＃９１および＃９２のパルス密度が所定の値Ｄ_ｔｈ以下になった時点で、出力パルス切替指令信号の値を「２」から「０」に変化させる。出力パルス切替指令信号の値が「０」に変化すると、セレクタ１４０は、増幅回路１６０に供給する信号を、値が恒等的に０であるダミー信号に切り替える。これにより、増幅回路１６０にはパルスが一切入力されない状態となる。

図３は、図２に示した消音動作の結果として得られる信号波形を例示する図である。同図において、パルスとして表現されている信号は、増幅回路１６０に入力される信号、すなわち、経過時間Ｔ４以前はスイッチング信号＃５１（実線）および＃５２（点線）、経過時間Ｔ４以後は遷移信号＃９１（実線）および＃９２（点線）を示す。また、曲線として表現されている信号は、平滑化された出力信号＃８１を示す。

図１４は、消音指令により直ちに変調動作を停止した場合に得られる信号波形と、消音指令の後、図２に示した消音動作を実行した場合に得られる信号波形とを対比したシミュレーション結果を示す。

図１４から、本発明の消音動作により、（１）実際に量子化誤差が段階的に低下すること、また、（２）増幅回路１６０に供給する信号を切り替えるときに僅かにポップ音が発生しているものの、遷移信号のパルス密度を十分に低下させてからパルスを止めれば、ポップ音なしに完全な消音が行えることが見て取れる。

（各回路の構成例）
次に、本実施形態に係るΔΣ変調型デジタルアンプ１００に含まれる、消音制御回路２００、パルス密度測定回路３００、遷移パルス生成回路４００、量子化回路１２０、パルス幅調整回路１３０の具体的な構成例について、図４から図９に基づいて説明する。

なお、以下に示す構成は、あくまで例示であり、ΔΣ変調型デジタルアンプ１００の各部は、同様の機能を有する他の構成に適宜変更であることは言うまでもない。

＜消音制御回路＞
図４は、消音制御回路２００の一構成例を示す回路図である。図４に示した消音制御回路２００は、メインカウンタ２１０と、コンパレータ２２０と、閾値設定部２３０と、下限パルス幅設定部２４０と、出力パルス切替部２５０とを備えている。

メインカウンタ２１０は、消音指令信号の値が「１」に立ち上がってからの経過時間Ｔ（動作クロック単位）を算出するための手段であり、例えば、図４に示したように、セレクタ２１１〜２１２と、加算器２１３と、ＤＦＦ（Ｄ−フリップフロップ）２１４とにより構成することができる。

メインカウンタ２１０において、算出すべき経過時間ＴはＤＦＦ２１４に保持される。消音指令信号の値が「１」に立ち上がった後、ＤＦＦ２１４の値は、コンパレータ２１６の出力値が「１」に立ち上がるまでの間、動作クロック毎に１ずつカウントアップされる。そして、消音指令信号の値が「０」に立ち下がると、ＤＦＦ２１４の値は、初期値０にリセットされる。

コンパレータ群２２０は、消音指令が与えられてからの経過時間Ｔを示す各種信号を生成するための手段であり、例えば、図４に示したように、メインカウンタ２１０にて算出された経過時間を予め設定された閾値と比較するコンパレータ２２１〜２２６により構成することができる。

コンパレータ２２１は、０≦Ｔ＜Ｔ１のとき「１」を、そうでないとき「０」を出力する。コンパレータ２２２は、Ｔ１≦Ｔ＜Ｔ２のとき「１」を、そうでないとき「０」を出力する。コンパレータ２２３は、Ｔ２≦Ｔ＜Ｔ３のとき「１」を、そうでないとき「０」を出力する。コンパレータ２２４は、Ｔ３≦Ｔ＜Ｔ４のとき「１」を、そうでないとき「０」を出力する。コンパレータ２２５は、Ｔ３≦Ｔのとき「１」を、そうでないとき「０」を出力する。コンパレータ２２６は、Ｔ４≦Ｔのとき「１」を、そうでないとき「０」を出力する。

コンパレータ群２２０の出力のうち、コンパレータ２２４の出力は、パルス密度測定指令信号としてパルス密度測定回路３００に供給される。また、コンパレータ２２６の出力は、遷移パルス生成指令信号として遷移パルス生成回路４００に供給されるとともに、上述したメインカウンタ２１０のセレクタ２１２に供給される。

閾値設定部２３０は、時間経過Ｔに応じて値が段階的に低下する閾値指示信号を、量子化器１２０に供給するための手段であり、例えば、図４に示したように、セレクタ２３１と、乗算器２３２〜２３５とにより構成することができる。

セレクタ２３１は、（１）コンパレータ２２１の出力値が「１」であるとき（すなわち、０≦Ｔ＜Ｔ１のとき）、標準閾値Ｔｈを出力し、（２）コンパレータ２２２の出力値が「１」であるとき（すなわち、Ｔ１≦Ｔ＜Ｔ２のとき）、乗算器２３２によって算出された閾値（３／４）×Ｔｈを出力し、（３）コンパレータ２２３の出力値が「１」であるとき（すなわち、Ｔ２≦Ｔ＜Ｔ３のとき）、乗算器２３３によって算出された閾値（２／４）×Ｔｈを出力し、（４）コンパレータ２２５の出力値が「１」であるとき（すなわち、Ｔ３≦Ｔのとき）、乗算器２３４によって算出された閾値（１／４）×Ｔｈを出力する。また、セレクタ２３１は、これらのコンパレータの出力値が全て「０」であるとき、標準閾値Ｔｈを出力する。

下限パルス幅設定部２４０は、時間経過Ｔに応じて値が段階的に低下する下限パルス幅指示信号を、パルス幅制御器１６０に供給するための手段であり、例えば、図Ｚ１に示したように、セレクタ２４１により構成することができる。

セレクタ２４１は、（１）コンパレータ２２１の出力値が「１」であるとき（すなわち、０≦Ｔ＜Ｔ１のとき）、「４」を出力し、（２）コンパレータ２２２の出力値が「１」であるとき（すなわち、Ｔ１≦Ｔ＜Ｔ２のとき）、「３」を出力し、（３）コンパレータ２２３の出力値が「１」であるとき（すなわち、Ｔ２≦Ｔ＜Ｔ３のとき）、「２」を出力し、（４）コンパレータ２２５の出力値が「１」であるとき（すなわち、Ｔ３≦Ｔのとき）、「１」を出力する。また、セレクタ２４１は、これらのコンパレータの出力値が全て「０」であるとき、「４」を出力する。

出力パルス切替部２５０は、セレクタ１４０に対して出力パルス指示信号を出力するための手段であり、例えば、図４に示したように、セレクタ２５１と、コンパレータ２５２とにより構成することができる。

コンパレータ２５２は、遷移パルス生成回路４００より遷移信号＃９１および＃９２のパルス密度を読み出し、読み出したパルス密度を予め設定された閾値Ｄ_ｔｈと比較する。そして、Ｄ≦Ｄ_ｔｈのときには「１」を、そうでないときには「０」を、セレクタ２５１に対して出力する。

セレクタ２５１は、（１）コンパレータ２２６の出力値が「０」（すなわち、Ｔ４＜Ｔ）、かつ、コンパレータ２５２の出力値が「０」（すなわち、Ｄ_ｔｈ＜Ｄ）であるとき「１」を、（２）コンパレータ２２６の出力値が「１」（すなわち、Ｔ≦Ｔ４）、かつ、コンパレータ２５２の出力値が「０」（すなわち、Ｄ_ｔｈ＜Ｄ）であるとき「２」を、（３）コンパレータ２２６の出力値が「１」（すなわち、Ｔ≦Ｔ４）、かつ、コンパレータ２５２の出力値が「１」（Ｄ＜Ｄ_ｔｈ）であるとき値「０」を、セレクタ１４０に対して出力する。

＜パルス密度測定回路＞
図５は、パルス密度測定回路３００の一構成例を示す回路図である。図５に示したパルス密度測定回路３００は、パルス密度測定用カウンタ３１０と、パルス密度測定値保部３２０とを備えている。

パルス密度測定用カウンタ３１０は、パルス密度測定指令信号の値が「１」である間のスイッチングパルス数を算出するための手段であり、例えば、図５に示したように、セレクタ３１１〜３１２と、加算器３１３と、ＤＦＦ３１４とにより構成することができる。

パルス密度測定用カウンタ３１０において、算出すべきスイッチングパルス数はＤＦＦ３１４に保持される。パルス密度測定指令信号の値が「１」に立ち上がった後、ＤＦＦ３１４の値は、スイッチング信号＃５１の値が「１」になる度に１ずつカウントアップされる。そして、パルス密度測定指令信号の値が「０」に立ち下がると、ＤＦＦ３１４の値は初期値０にリセットされる。

パルス密度保持部３２０は、パルス密度測定指令信号の値が「１」から「０」に立ち下がった時点で、パルス密度測定用カウンタ３１０の値を読み込んで、読み込んだ値を保持するための手段であり、例えば、図５に示したように、ＤＦＦ３２１〜３２２と、セレクタ３２３とにより構成することができる。

ここで、ＤＦＦ３２２に読み込まれるパルス密度測定用カウンタ３１０の値は、上述したとおり、時間Ｔｃ＝Ｔ４−Ｔ３（定数）あたりのパルス数すなわち、Ｔｃを単位時間とする平均パルス密度である。例えば、Ｔｃ＝１０２４クロックの間にスイッチング信号＃５１が１０２回値「１」をとれば、１０２４クロックあたりの平均パルス密度として１０２がＤＦＦ３２２に格納される。もちろん、例えば、１クロックあたり平均パルス密度を１０２／１０２４≒０．１をＤＦＦ３２２に保持するように、パルス密度保持部３２０の構成を変更してもよい。

＜遷移パルス生成回路＞
図６は、遷移パルス生成回路４００の一構成例を示す回路図である。図６に示した遷移パルス生成回路４００は、パルス密度制御用カウンタ４１０と、パルス生成器４２０とを備えている。

パルス密度制御用カウンタ４１０は、生成すべき遷移パルスのパルス密度を算出するための手段であり、例えば、図６に示したように、セレクタ４１１〜４１２と、加算器４１３と、ＤＦＦ４１４と、立上エッジ検出器４１５により構成することができる。

遷移パルス密度カウンタ４１０において、算出すべきパルス密度はＤＦＦ４１４に保持される。ＤＦＦ４１４の値は、遷移パルス生成指令信号の値が「０」から「１」に立ち上がったときに、パルス密度測定回路３００にて算出されたスイッチングパルス密度にセットされ、以後、パルス生成器４２０の出力値が「１」になる度に１ずつカウントダウンされる。

遷移パルス密度カウンタ４１０の値は、図２に示したように、その傾きを次第に小さくしながら徐々に減少する。ここで、傾きが次第に小さくなるのは、遷移パルス密度カウンタ４１０の値が減少することにより、パルス生成器４２０の出力値が「１」になる頻度が低下し、したがって、遷移パルス密度カウンタ４１０の値がカウントダウンされる頻度が低下していくためである。

パルス生成器４２０は、パルス密度制御カウンタ４１０の値に比例する頻度で遷移パルスを生成するための手段であり、例えば、図６に示したように、加算器４２１と、マスク４２２と、ＤＦＦ４２３とにより構成することができる。

パルス生成器４２０は、パルス密度制御カウンタ４１０の値を積分し、得られた積分値の最上位ビットが１になると、遷移パルスを出力するとともに積分値の最上位ビットを０にマスクする。この積分値は、図７に示したように、パルス密度制御カウンタ４１０の値に比例した傾きで増加するので、パルス密度制御カウンタ４１０の値に比例する頻度で遷移パルスが生成されることになる。

スイッチング信号＃５１に代えて増幅回路１４０に供給される遷移信号＃９１は、以上のようにして生成された遷移パルスによって構成され、また、スイッチング信号＃５２に代えて増幅回路１４０に供給される遷移信号＃９２は、以上のようにして生成された遷移パルスを遅延することによって構成される。

＜パルス幅調整回路＞
図８は、パルス幅調整回路１３０の一構成例を示す回路図である。パルス幅調整回路１３０は、スイッチング信号＃４１を構成するスイッチングパルスのパルス幅（およびパルス間隔）が下限パルス幅Ｗを下回らないよう、すなわち、スイッチング信号＃４１の値が連続して「１」となる回数（および連続して「０」となる回数）が下限値Ｗを下回らないよう、スイッチング信号＃４１の値を補正するための手段であり、例えば、セレクタ１３１〜１３２と、ＤＦＦ１３３〜１３５と、比較器１３６〜１３８とにより構成することができる。スイッチング信号＃４２についても、同様に構成されたパルス幅調整回路によって、各スイッチングパルスのパルス幅が拡幅される。

ＤＦＦ１３３には、１クロック前の出力値が保持され、ＤＦＦ１３４には、２クロック前の出力値が保持され、ＤＦＦ１３５には、３クロック前の出力値が保持されている。

ここで、例えば、セレクタ１３２に下限パルス幅指示信号として値「４」が与えられた場合、現在の出力値、および、ＤＦＦ１３３〜１３５に格納された１〜３クロック前の出力値が全て同一であるか否かが比較器１３８により判定される。比較器１３８により４クロック分の出力値が全て同一ではないと判定されると、ＤＦＦ１３３に格納されている１クロック前の出力値が出力される。すなわち、同一の値を連続して４回出力するまで、前クロックの出力値が反復して出力される。これにより、スイッチング信号＃４１を構成するスイッチングパルスのパルス幅およびパルス間隔は、必ず４以上になる。下限パルス幅指示信号として「１」「２」「３」が与えられた場合についても同様である。

＜量子化回路＞
図９は、量子化回路１２０の一構成例を示す回路図である。量子化回路１２０は、積分信号＃３０の値を閾値Ｔｈと比較することによって、増幅回路１６０を駆動するための正負のスイッチング信号＃４１および＃４２を生成するための手段であり、例えば、コンパレータ１２１〜１２２と、乗算器１２３により構成することができる。

コンパレータ１２１は、積分信号＃３０の値を、消音制御回路２００より供給される閾値指示信号の値と比較し、積分信号＃３０の値の方が大きければ「１」を、そうでなければ「０」を出力する。乗算器１２３は、消音制御回路２００より供給される閾値指示信号の値に−１を乗算し、符号が反転された閾値を得る。すなわち、閾値指示信号の値がＴｈ＞０であれば−Ｔｈを、閾値指示信号の値が（３／４）×Ｔｈであれば（−３／４）×Ｔｈを得る。コンパレータ１２２は、積分信号＃３０の値を、この符号が反転された閾値と比較し、積分信号＃３０の値の方が小さければ「１」を、そうでなければ「０」を出力する。

（変形例１）
以上に説明したΔΣ変調型デジタルアンプ１００は、ΔΣ変調を停止したり増幅を停止したときに発生するポップ音を有効に低減するものであるが、増幅回路１６０に供給する信号をスイッチング信号＃５１および＃５２から遷移信号＃９１および＃９２に切り替えるタイミング（図２で経過時間がＴ４に達した時点）で、僅かながらポップ音が確認される場合がある。そこで、以下では、この増幅回路１６０に供給する信号を切り替えるタイミングで発生するポップ音を、更に軽減するようにしたΔΣ変調型デジタルアンプ１００の一変形例について説明する。

先に説明したように、ΔΣ変調型デジタルアンプ１００において発生するポップ音は、ΔΣ変調の量子化誤差に起因するものである。したがって、ΔΣ変調の量子化誤差が小さくなるタイミングを見計らって増幅回路１６０に供給する信号を切り替えるようにすれば、この切り替えに伴って発生するポップ音を低減することができる。

本変形例においては、この量子化誤差が小さくなるタイミングを、積分回路１１０の出力値に基づいて検出し、検出したタイミングで増幅回路１６０に供給する信号を切り替えることにより、この切り替えに発生に伴って発生するポップ音を低減する。

図１０は、本変形例に係るΔΣ変調型デジタルアンプ１００´の構成を示すブロック図である。

ΔΣ変調型デジタルアンプ１００´は、先に説明したΔΣ変調型デジタルアンプ１００と同様、積分回路１１０、量子化回路１２０、パルス幅調整回路１３０、セレクタ１４０、遅延回路１５０、増幅回路１６０、ＬＰＦ１７０、消音制御回路２００、パルス密度測定回路３００、および、遷移パルス生成回路４００を備えている。これらは、図１に示したものと同様の構成であるので、対応するブロックに同一の参照符号を付すことにより、各ブロックについての説明を省略する。

図１０に示したΔΣ変調型デジタルアンプ１００´が、図１に示したΔΣ変調型デジタルアンプ１００と異なる点は、消音制御回路２００が、積分回路１１０の第１積分器出力＃１００を読み出し、第１積分器出力＃１００の値が０を含む所定の範囲に収まった時点で、セレクタ１４０を切り替えるように構成されている点である。

図１１は、積分回路１１０の構成例を示すブロック図である。図１１に示した積分回路１１０は、５つの積分器１１１〜１１５を含む５次の積分回路であり、差分信号＃２０が最初に入力される積分器１１１が第１積分器である。上述した第１積分器出力＃１００は、この第１積分器１１１の出力値からなる信号である。第１積分器出力＃１００の値は、ΔΣ変調における量子化誤差そのものを積分した積分値であり、ΔΣ変調における量子化誤差の大きさを評価する指標として最適である。

図１２は、第１積分器出力＃１００の挙動を例示したグラフである。消音制御回路２００は、図１２に示したような閾値±Ｗ_ｔｈを設定し、第１積分器出力＃２０の値が±Ｗ_ｔｈの範囲内に入った時点を示す出力パルス切替許可信号を生成する手段を備えている。

図１３は、本変形例に係る消音動作の流れを示したタイミングチャートである。図１３に示したように、本変形例における消音制御回路２００は、この出力パルス切替許可信号の値が「１」になったタイミングで、遷移パルス生成指令信号の値を「０」から「１」に立ち上げ、また、同タイミングで、出力パルス切替指令信号の値を「１」から「２」に変化させる。これにより、量子化誤差が一定値以下であるときに、増幅回路１６０に供給する信号をスイッチング信号＃５１および＃５２から遷移信号＃９１および＃９２に切り替えることができる。

図１５は、図２とタイミングチャートに基づく消音動作を実行したときに得られる信号波形（上）と、図１３のタイミングチャートに基づく消音動作を実行したときに得られる信号波形（下）とを対比したシミュレーション結果を示す。

図１５から、増幅回路１６０に供給する信号の切り替えを、第１積分器出力＃１００の大きさが所定の閾値以下になった時点で行うことにより、この切り替えによって生じるポップ音を抑制できることが見て取れる。

（変形例２）
以上では、ΔΣ変調型デジタルアンプ１００が単一の動作クロックに基づいて動作することを前提とし、図１６上段に示したように、下限パルス幅を４動作クロック幅から１動作クロック幅まで逐次低下させる構成について説明したが、本発明はこれに限定されるものではない。すなわち、ΔΣ変調型デジタルアンプを複数の動作クロックに基づいて動作させ、図１６に下段に示したように、単位パルス幅を１動作クロック以下に逐次低下させるように変形しても、同様の効果を得ることができる。

図１７は、本変形例に係るΔΣ変調型デジタルアンプ１００”のそのような変形例を示すブロック図である。

ΔΣ変調型デジタルアンプ１００”は、積分回路１１０、量子化回路１２０、パルス幅調整回路１３０”、セレクタ１４０、遅延回路１５０”、増幅回路１６０、ＬＰＦ１７０、消音制御回路２００、パルス密度測定回路３００、および、遷移パルス生成回路４００を備えている。ΔΣ変調型デジタルアンプ１００”の上記各部は、同一の参照符号を付して図１に示したものと基本的に同様である。ただし、パルス幅調整回路１３０”は、ΔΣ変調を停止するまでの間、スイッチング信号＃４１および＃４２を構成する単位パルスのパルス幅を逐次低下させるように構成されている。

図１７に示したΔΣ変調型デジタルアンプ１００”は、積分回路１１０と量子化回路１２０とからなる第１の系がｆｓ[Ｈｚ]で動作し、パルス幅調整回路１３０”とセレクタ１４０と遅延回路１５０”と消音制御回路２００とパルス密度測定回路３００とからなる第２の系がｆｓ×Ｎ[Ｈｚ]（Ｎは２以上の整数）で動作する点において、図１に示したΔΣ変調型デジタルアンプ１００と相違する。このように、第２の系を第１の系より高速に動作させることによって、第１の系において生成される単位パルスのパルス幅を、１／ｆｓ[ｓｅｃ]より小さくすることが可能になる。

図１８は、パルス幅調整回路１３０”の構成例を示すブロック図である。図１７に示したように、パルス幅調整回路１３０”は、例えば、ＤＦＦ１３１”と、差分検出回路１３２”と、カウンタ１３３”と、比較器１３４”と、セレクタ１３５”とにより構成することができる。なお、ここでは、説明の便宜上、第２の系が第１の系の４倍の速さで動作するものと仮定している。つまり、パルス幅調整回路１３０”からは、スイッチング信号＃４１は４動作クロック（１動作クロック＝１／（４×ｆｓ）[ｓｅｃ]）ごとに値が変化するように見える。

パルス幅制御回路１３０”において、差分検出回路１３２”は、入力されたスイッチング信号＃４１の値と、１動作クロック前のスイッチング信号＃４１の値を比較し、値が異なるとき「１」を、そうでないとき「０」を出力する。カウンタ１３５”は、「１」「２」「３」「４」「１」「２」…というように、動作クロックを巡回的にカウントするカウンタである。カウンタ１３５は、差分検出回路１３２”の出力が「１」になったとき、カウントを「１」にリセットするように構成されており、スイッチング信号＃４１の値が変化した時点からの経過時間（動作クロック単位）を出力する。

比較器１３４”は、消音制御回路３００から供給される下限パル幅指示信号の値Ａと、カウンタ１３５の出力Ｂとを比較し、カウンタ１３５の出力Ｂが下限パルス幅指示信号の値Ａ以下である間「１」を出力する。例えば、下限パルス幅指示信号の値が「３」のとき、比較器１３４”からは、「１１１０」という系列が出力される。一般に、下限パルス幅指示信号の値がＭのとき、比較器１３４”からは、４クロック中、最初のＭクロックが「１」となる系列が出力される。

セレクタ１３５”は、比較器１３４”の出力が「１」のとき、スイッチング信号＃４１の値を出力し、比較器１３４”の出力が「０」のとき、「０」を出力する。例えば、下限パルス幅指示信号の値が「３」のとき、比較器１３４”からは、「ｘｘｘ０」（ｘは、そのクロックにおけるスイッチング信号＃４１の値）という系列が出力される。一般に、下限パルス幅指示信号の値がＭのとき、４クロック中、最初のＭクロックについて、そのクロックにおけるスイッチング信号＃４１の値がそのまま出力され、後は「０」が出力される。

このような構成により、量子化器１２０から出力されるスイッチングパルスの単位パルス幅を、４動作クロック（第１の系の１動作クロックに相当）から１動作クロック（第１の系の１／４動作クロックに相当）まで逐次低下させることが可能になる。

ところで、図１７に示したΔΣ変調型デジタルアンプ１００”において、積分回路１１０は、１／ｆｓ[ｓｅｃ]毎に値を取り込むため、１／（４×ｆｓ）[ｓｅｃ]毎に値が変化するセレクタ１４０の出力をそのまま帰還することができない。そこで、遅延器１５０”を、図１９に示したように、直列に接続された４つのＤフリップフロップと、各Ｄフリップフロップの出力を加算する加算器と、加算の出力に係数１／４を乗ずる乗算器とにより構成する。

遅延器１５０”は、４／（４×ｆｓ）[ｓｅｃ]幅の単位パルスがセレクタ１４０より入力されたとき、値「１」を積分回路１１０に帰還し、３／（４×ｆｓ）[ｓｅｃ]幅に減幅された単位パルスがセレクタ１４０より入力されたとき、値「３／４」を積分回路１１０に帰還し、２／（４×ｆｓ）[ｓｅｃ]幅の単位パルスがセレクタ１４０より入力されたとき、値「２／４」を積分回路１１０に帰還し、１／（４×ｆｓ）[ｓｅｃ]幅の単位パルスがセレクタ１４０より入力されたとき、値「１／４」を積分回路１１０に帰還する。これにより、動作クロックの異なる第１の系と第２の系とが接続される。

（付記事項１）
ΔΣ変調型デジタルアンプ１００は、上述したように、ハードウェアロジックにより構成してもよいが、デジタルシグナルプロセッサにより実現することもできる。すなわち、ΔΣ変調型デジタルアンプ１００は、高速積和演算器やＡＬＵ（arithmetic logical unit）等の演算装置と、ΔΣ変調型デジタルアンプ１００に含まれる各ブロック（回路）として機能させる制御プログラムを担持したプログラムメモリ等の記憶装置とを備えたデジタルシグナルプロセッサとして構成することができる。ΔΣ変調型デジタルアンプ１００´についても同様である。

そして、本発明の目的は、上記制御プログラムがデジタルシグナルプロセッサのプログラムメモリに固定的に担持されている場合に限らず、上記制御プログラムのプログラムコード（実行形式プログラム、中間コードプログラム、または、ソースプログラム）を汎用的なデジタルシグナルプロセッサに供給し、そのデジタルシグナルプロセッサが上記プログラムコードを実行することによっても、あるいは、上記プログラムコードを記録した記録媒体をΔΣ変調型デジタルアンプ１００に供給し、ΔΣ変調型デジタルアンプ１００が備えている汎用的なデジタルシグナルプロセッサが上記記録媒体に記録されている上記プログラムコードを読み出して実行することによっても、達成可能である。

上記記録媒体としては、例えば、磁気テープやカセットテープ等のテープ系、フロッピー（登録商標）ディスク／ハードディスク等の磁気ディスクやＣＤ−ＲＯＭ／ＭＯ／ＭＤ／ＤＶＤ／ＣＤ−Ｒ等の光ディスクを含むディスク系、ＩＣカード（メモリカードを含む）／光カード等のカード系、あるいはマスクＲＯＭ／ＥＰＲＯＭ／ＥＥＰＲＯＭ／フラッシュＲＯＭ等の半導体メモリ系などを用いることができる。

また、デジタルシグナルプロセッサ（あるいは、デジタルシグナルプロセッサを備えたΔΣ変調型デジタルアンプ１００）を通信ネットワークと接続可能に構成し、上記プログラムコードを通信ネットワークを介して、そのデジタルシグナルプロセッサに供給してもよい。この通信ネットワークとしては、特に限定されず、例えば、インターネット、イントラネット、エキストラネット、ＬＡＮ、ＩＳＤＮ、ＶＡＮ、ＣＡＴＶ通信網、仮想専用網（virtual private network）、電話回線網、移動体通信網、衛星通信網等が利用可能である。また、通信ネットワークを構成する伝送媒体としては、特に限定されず、例えば、ＩＥＥＥ１３９４、ＵＳＢ、電力線搬送、ケーブルＴＶ回線、電話線、ＡＤＳＬ回線等の有線でも、ＩｒＤＡやリモコンのような赤外線、Ｂｌｕｅｔｏｏｔｈ（登録商標）、８０２．１１無線、ＨＤＲ、携帯電話網、衛星回線、地上波デジタル網等の無線でも利用可能である。なお、本発明は、上記プログラムコードが電子的な伝送によって具現化された、搬送波に埋め込まれたコンピュータデータ信号の形態によっても実現され得る。

（付記事項２）
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

例えば、本発明は、「複数の積分器で構成される積分器群、量子化器、パルス幅制御器で構成されるΔΣ変調装置において、消音指令を受けて消音のためのパルスパターンを制御するための消音制御器と、パルス周期測定回路と、周期遅延パルス発生回路で構成される誤差制御補助回路を付加した消音時のＰＯＰ音を防止する機能を有するΔΣ変調装置であって、片ブリッジのオフセット電圧が徐々に減衰されていくことを特徴とするΔΣ変調装置」と表現してもよい。

なお、本明細書においては、ΔΣ変調型デジタルアンプとして実現されたΔΣ変調装置について説明したが、本発明のΔΣ変調装置は、これに限らず、例えば、増幅機能を持たないＡＤ／ＤＡ変換デバイスとして実現されていてもよい。

本発明は、ΔΣ変調信号を生成するΔΣ変調装置一般に適用することができ、とりわけ、ΔΣ変調型デジタルアンプなどに好適に利用することができる。

本発明の実施形態を示すものであり、ΔΣ変調型デジタルアンプの構成を示すブロック図である。 本発明の実施形態を示すものであり、ΔΣ変調型デジタルアンプの消音動作を例示するタイミングチャートである。 本発明の実施形態を示すものであり、図２に示した消音動作の結果として得られる信号の波形を例示する図である。 本発明の実施形態を示すものであり、消音制御回路の一構成例を示す回路図である。 本発明の実施形態を示すものであり、パルス密度測定回路の一構成例を示す回路図である。 本発明の実施形態を示すものであり、遷移パルス生成回路の一構成例を示す回路図である 本発明の実施形態を示すものであり、パルス生成器における遷移パルスの発生方法を説明するための説明図である。 本発明の実施形態を示すものであり、パルス幅調整回路の一構成例を示す回路図である。 本発明の実施形態を示すものであり、量子化回路の一構成例を示す回路図である。 本発明の実施形態を示すものであり、ΔΣ変調型デジタルアンプの変形例を示すブロック図である。 本発明の実施形態を示すものであり、積分回路１の一構成例を示すブロック図である。 本発明の実施形態を示すものであり、第１積分器出力の挙動を例示した図である。 本発明の実施形態を示すものであり、ΔΣ変調型デジタルアンプの消音動作の変形例を示すタイミングチャートである。 本発明の実施形態を示すものであり、消音指令により直ちに変調動作を停止した場合に得られる信号波形と、消音指令の後、図２に示した消音動作を実行した場合に得られる信号波形とを対比したシミュレーション結果を示す図である。 本発明の実施形態を示すものであり、図２とタイミングチャートに基づく消音動作を実行したときに得られる信号波形（上）と、図１３のタイミングチャートに基づく消音動作を実行したときに得られる信号波形（下）とを対比したシミュレーション結果を示す図である。 本発明の実施形態を示すものであり、下限パルス幅を低下させることと、単位パルスのパルス幅を低下させることとの関係を説明する図である。 本発明の実施形態を示すものであり、ΔΣ変調型デジタルアンプの変形例を示すブロック図である。 本発明の実施形態を示すものであり、図１７に示したΔΣ変調型デジタルアンプが備えている、パルス幅調整回路の構成例を示すブロック図である。 本発明の実施形態を示すものであり、図１７に示したΔΣ変調型デジタルアンプが備えている、遅延回路の構成例を示すブロック図である。 従来技術を示すものであり、増幅回路として、片ブリッジ型のスイッチング回路を備えたΔΣ変調型デジタルアンプの概略構成を示したブロック図である。 図２０に示したΔΣ変調型デジタルアンプにおいて、増幅回路の出力電圧、ＬＰＦの出力電圧、および、負荷に印加される電圧の時間変化を示すグラフである。 従来技術を示すものであり、増幅回路として、両ブリッジ型のスイッチング回路を備えたΔΣ変調型デジタルアンプの概略構成を示したブロック図である。 図２２に示したΔΣ変調型デジタルアンプにおいて、増幅回路の出力電圧、ＬＰＦの出力電圧、および、負荷に印加される電圧の時間変化を示すグラフである。

符号の説明

１００、１００´、１００” ΔΣ変調型デジタルアンプ（ΔΣ変調装置）
１１０ 積分回路（積分手段）
１２０ 量子化回路（比較手段）
１３０ パルス幅調整回路（パルス幅調整手段）
１４０ セレクタ（切替手段）
１５０ 遅延回路
１６０ ローパスフィルタ
２００ 消音制御回路（下限パルス幅制御手段、閾値制御手段）
３００ パルス密度測定回路（測定手段）
４００ 遷移パルス生成回路（生成手段）

Claims (11)

1. ΔΣ変調信号と入力信号との差分値を積分して積分値を得る積分手段と、
   上記積分値を閾値と比較して比較結果に対応する上記ΔΣ変調信号を生成する比較手段と、
   上記ΔΣ変調信号を構成する各パルスのパルス幅を、下限パルス幅を下回らないように拡幅するパルス幅調整手段であって、ΔΣ変調を停止するまでの間、上記下限パルス幅を逐次低下させるパルス幅調整手段とを備えており、
   上記下限パルス幅は、上記積分手段及び上記比較手段の動作クロックの周期よりも長い
   ことを特徴とするΔΣ変調装置。
2. ΔΣ変調を停止するまでの間、上記閾値の大きさを逐次低下させる閾値制御手段をさらに備えている、
   ことを特徴とする請求項１記載のΔΣ変調装置。
3. ΔΣ変調を停止する前に、上記ΔΣ変調信号のパルス密度を測定する測定手段と、
   測定された上記パルス密度に一致する初期パルス密度を有し、かつ、パルス密度が逐次低下するデジタル信号を生成する生成手段と、
   出力する信号を上記ΔΣ変調信号から上記デジタル信号に切り替える切替手段と、を更に備えている、
   ことを特徴とする請求項１または２に記載のΔΣ変調装置。
4. 上記切替手段は、上記ΔΣ変調信号と入力信号の差分値を積分して得られる１次積分値が０を含む所定の範囲内にあるとき、出力する信号を上記ΔΣ変調信号から上記デジタル信号に切り替える、
   ことを特徴とする請求項３に記載のΔΣ変調装置。
5. ΔΣ変調を停止するまでの間、ΔΣ変調信号を構成する単位パルスのパルス幅を遂次低下させるパルス幅調整手段を備えているΔΣ変調装置であって、
   上記ΔΣ変調信号と入力信号との差分値を積分して積分値を得る積分手段と、
   上記積分値を閾値と比較して比較結果に対応する上記ΔΣ変調信号を生成する比較手段と、
   ΔΣ変調を停止するまでの間、上記閾値の大きさを逐次低下させる閾値制御手段と、をさらに備えている、
   ことを特徴とするΔΣ変調装置。
6. ΔΣ変調を停止するまでの間、ΔΣ変調信号を構成する単位パルスのパルス幅を遂次低下させるパルス幅調整手段を備えているΔΣ変調装置であって、
   ΔΣ変調を停止する前に、上記ΔΣ変調信号のパルス密度を測定する測定手段と、
   測定された上記パルス密度に一致する初期パルス密度を有し、かつ、パルス密度が逐次低下するデジタル信号を生成する生成手段と、
   出力する信号を上記ΔΣ変調信号から上記デジタル信号に切り替える切替手段と、を更に備え、
   上記切替手段は、上記ΔΣ変調信号と入力信号の差分値を積分して得られる１次積分値が０を含む所定の範囲内にあるとき、出力する信号を上記ΔΣ変調信号から上記デジタル信号に切り替える、
   ことを特徴とするΔΣ変調装置。
7. ΔΣ変調装置におけるΔΣ変調の停止方法であって、
   積分手段を用いて、ΔΣ変調信号と入力信号との差分値を積分して積分値を得る積分工程と、
   比較手段を用いて、上記積分値を閾値と比較して比較結果に対応する上記ΔΣ変調信号を生成する比較工程と、
   上記ΔΣ変調信号を構成する各パルスのパルス幅を、下限パルス幅を下回らないように拡幅するパルス幅調整工程であって、ΔΣ変調を停止するまでの間、上記下限パルス幅が逐次低下するパルス幅調整工程とを含んでおり、
   上記下限パルス幅は、上記積分手段及び上記比較手段の動作クロックの周期よりも長い
   ことを特徴とするΔΣ変調の停止方法。
8. ΔΣ変調装置におけるΔΣ変調の停止方法であって、
   ΔΣ変調を停止するまでの間、ΔΣ変調信号を構成する単位パルスのパルス幅を逐次低下させるパルス幅調整工程を含んでおり、
   上記ΔΣ変調信号と入力信号との差分値を積分して積分値を得る積分工程と、
   上記積分値を閾値と比較して比較結果に対応する上記ΔΣ変調信号を生成する比較工程と、
   ΔΣ変調を停止するまでの間、上記閾値の大きさを逐次低下させる閾値制御工程と、
   を更に含んでいる、
   ことを特徴とするΔΣ変調の停止方法。
9. ΔΣ変調装置におけるΔΣ変調の停止方法であって、
   ΔΣ変調を停止するまでの間、ΔΣ変調信号を構成する単位パルスのパルス幅を逐次低下させるパルス幅調整工程を含んでおり、
   ΔΣ変調を停止する前に、上記ΔΣ変調信号のパルス密度を測定する測定工程と、
   測定された上記パルス密度に一致する初期パルス密度を有し、かつ、パルス密度が逐次低下するデジタル信号を生成する生成工程と、
   出力する信号を上記ΔΣ変調信号から上記デジタル信号に切り替える切替工程と、を更に含み、
   上記切替工程では、上記ΔΣ変調信号と入力信号の差分値を積分して得られる１次積分値が０を含む所定の範囲内にあるとき、出力する信号を上記ΔΣ変調信号から上記デジタル信号に切り替える
   ことを特徴とするΔΣ変調の停止方法。
10. デジタルシグナルプロセッサを請求項１から６までの何れか１項に記載のΔΣ変調装置として動作させるためのプログラムであって、
    上記デジタルシグナルプロセッサを、上記ΔΣ変調装置が備えている各手段として機能させるプログラム。
11. 請求項１０に記載のプログラムを記録している、デジタルシグナルプロセッサ読み取り可能な記録媒体。

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